JP2001237709A - 周波数シンセサイザ装置、通信装置、周波数変調装置及び周波数変調方法 - Google Patents

Abstract

(57)【要約】 【課題】 基準信号周波数の非整数倍の出力周波数を実
現し不要なスプリアスを軽減した周波数シンセサイザ装
置を提供する。 【解決手段】 ＰＬＬ回路を備えた周波数シンセサイザ
装置において設けられる小数部制御回路５はＰＬＬ回路
の可変分周器２への分周数のデータのうちの小数部Ｆの
データを制御する複数次デルタシグマ変調回路である。
加算器１５は小数部Ｆのデータと、乗算器１４からの出
力データとを加算して２次積分器７を介して量子化器８
に出力し、量子化器８は入力データを量子化ステップＬ
で量子化した後、フィードバック回路９を介して乗算器
１４に出力して帰還し、量子化されたデータは制御され
た小数部Ｆのデータとなる。乗算器１４はフィードバッ
ク回路９からのデータと量子化ステップＬとを乗算して
加算器１５に出力する。小数部制御回路５は小数部Ｆの
データを周期的に変化して当該周期の平均データに従っ
てＶＣＯ１の出力信号の周波数を設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、位相同期ループ回
路（以下、ＰＬＬ回路という。）を用い、上記ＰＬＬ回
路内の可変分周器に入力される分周数の小数部（分数部
ともいう。）を制御する小数部制御回路を備えた周波数
シンセサイザ装置、上記周波数シンセサイザ装置をそれ
ぞれ備えた通信装置及び周波数変調装置、並びに周波数
変調方法に関する。

【０００２】

【従来の技術】一般に、ＰＬＬ回路を用いた周波数シン
セサイザ装置の出力周波数は、基準信号周波数を、可変
分周器に設定される分周数で除算した商で表される。通
常の可変分周器は整数データの分周数しか設定できない
ため、出力周波数は基準信号周波数の整数倍となり、基
準信号周波数よりも細かな単位で設定することができな
い。従って、細かな周波数間隔で出力周波数を設定する
必要がある場合、基準信号周波数を低くする必要があ
る。しかしながら、基準信号周波数を低くすると、可変
分周器の分周数が大きくなり、出力信号に現れる雑音も
分周数の増加に従って増大する。また、ＰＬＬ回路の応
答帯域幅は基準信号周波数よりも広くできないので、Ｐ
ＬＬ回路内のループの応答速度が遅くなり、周波数の切
換周期がより長くなる。

【０００３】このような問題を解決する方法として、通
常の可変分周器を用いて小数点以下の精度の分周数を得
る方法が知られている。これは、分周数を周期的に変化
させることで、平均データとして小数点以下の精度の分
周数を実現する方法で、デルタシグマ変調回路（Δ−Σ
変調回路；シグマデルタ変調回路（Σ−Δ変調回路）と
もいう。）を利用したものである。

【０００４】図１９は、従来技術の周波数シンセサイザ
装置の回路構成を示すブロック図であり、この周波数シ
ンセサイザ装置は、小数点以下の精度の分周数を実現す
る周波数シンセサイザ装置である。図１９に示すよう
に、この周波数シンセサイザ装置は、電圧制御発振器
（以下、ＶＣＯという。）１と、可変分周器２と、位相
比較器３と、ループフィルタである低域通過フィルタ４
とがループ状に接続されて構成され、さらに、小数部制
御回路８０と加算器６とを備える。ここで、可変分周器
２は、入力される分周数のデータに従って、ＶＣＯ１か
らの出力信号を分周して、分周後の信号を位相比較器３
に出力する。位相比較器３は入力される基準信号と、可
変分周器２からの出力信号との位相を比較し、その位相
比較結果を示す信号を、低域通過フィルタ４を介してＶ
ＣＯ１に出力し、これにより、ＰＬＬ回路は、ＶＣＯ１
の出力周波数が安定になるようにフィードバック制御さ
れる。

【０００５】図１９において、小数部制御回路８０は、
加算器８１と、遅延回路８２とを備えて構成される。加
算器８１は外部装置より入力される小数部Ｆのデータ
と、遅延回路８２からの出力データとを加算して、加算
結果のデータを遅延回路８２に出力する。遅延回路８２
は可変分周器２からの出力信号をクロックとして動作す
るラッチ回路である。加算器８１のオーバーフローを示
す出力信号であるキャリー信号（これは、制御された小
数部Ｆのデータを示す。）と、外部装置より入力される
整数部Ｍのデータは加算器６により加算され、加算結果
のデータは分周数のデータとして可変分周器２に入力さ
れて設定される。

【０００６】以上のように構成された、図１９の周波数
シンセサイザ装置においては、小数部がＦであるとき、
加算器８１からの加算出力信号のデータはクロック毎に
小数部Ｆだけ増加していく。加算器８１がデータＬでオ
ーバーフローするとき、Ｌ個のクロックを周期としてこ
の間にＦ回オーバーフローし、キャリー信号が発生され
る。

【０００７】図２０は、図１９の小数部制御回路８０の
詳細構成を示す、ｚ変換で表したブロック図である。図
２０において、ｚ^-1は１クロックの遅延を表す。小数部
制御回路８０からの出力データＹは次式で表される。

【０００８】

【数１】Ｙ＝Ｆ／Ｌ＋（１−ｚ^-1）Ｑ

【０００９】小数部制御回路８０の動作は、１次デルタ
シグマ変調回路の動作と等価であり、キャリー信号の発
生は、量子化ステップＬで量子化したことと等価であ
る。図２０において、小数部制御回路８０は、加算器９
１と、遅延回路９２と、量子化器９３と、乗算器９４
と、減算器９５とを備えて構成される。ここで、加算器
９１は図１９の加算器８１に対応し、遅延回路９２は図
１９の遅延回路８２に対応する。減算器９５は、外部装
置から入力される小数部Ｆのデータから乗算器９４から
の出力データを減算し、減算結果のデータを加算器９１
に出力する。加算器９１は遅延回路９２からの出力信号
と減算器９５からの出力信号を加算し、その加算結果を
遅延回路９２及び量子化器９３に出力する。量子化器９
３は加算器９１からの出力信号を量子化ステップＬで量
子化して出力する。量子化器９３からの出力信号は乗算
器９４により量子化ステップＬと乗算され、乗算結果の
信号は減算器９５に出力される。

【００１０】図２１は、図１９の周波数シンセサイザ装
置の動作を示すタイミングチャートであって、図２１
（ａ）は可変分周器２に入力される分周数の時間的変化
を示すタイミングチャートであり、図２１（ｂ）はＶＣ
Ｏ１への制御電圧の時間的変化を示すタイミングチャー
トである。図２１（ａ）から明らかなように、キャリー
信号が発生しないときの分周数のデータはＭであり、キ
ャリー信号が発生しないときの分周数のデータはＭ＋１
となる。従って、Ｌ個のクロックの間の平均データは
（Ｍ＋Ｆ／Ｌ）となる。それ故、ＶＣＯ１の出力周波数
は、基準信号周波数の（Ｍ＋Ｆ／Ｌ）倍となり、小数部
Ｆのデータを変化することにより、ＶＣＯ１の出力周波
数を基準信号周波数の１／Ｌ間隔の出力周波数に設定す
ることができる。

【００１１】

【発明が解決しようとする課題】この従来技術のデルタ
シグマ変調回路を用いて、小数点以下の精度で基準信号
周波数の非整数倍の出力周波数を実現する周波数シンセ
サイザ装置では、図２１（ａ）に示すように、分周数の
データがＬ個のクロックを基本周期（変動の周期ΔＰ）
で周期的に変化する。このとき、図２１（ｂ）に示すよ
うに、位相比較器３の出力信号はこの変化に応じて変動
し、ＶＣＯ１への制御電圧のスペクトラムは図２３とな
り、このとき、ＶＣＯ１の出力は周波数変調され、その
スペクトラムは図２２となる。図２２から明らかなよう
に、ＶＣＯ１からの出力信号のスペクトラムは、基準周
波数から、上記変動の周期ΔＰに対応する変動周波数Δ
ｆだけ上側及び下側に位置する両側波帯信号である大き
なスプリアスを有する。ここで、小数部Ｆのデータが小
さい場合、変動の周波数成分が低く、スプリアスのレベ
ルが高いため、これを低域通過フィルタ４で十分に低減
することは困難である。

【００１２】本発明の目的は以上の問題点を解決し、小
数点以下の精度で基準信号周波数の非整数倍の出力周波
数を実現し、かつ、スプリアスを低減した周波数シンセ
サイザ装置を提供することにある。

【００１３】また、本発明のもう１つの目的は、上記周
波数シンセサイザ装置を用いた通信装置及び周波数変調
装置を提供することにある。

【００１４】さらに、本発明のさらなる目的は、上記周
波数シンセサイザ装置を用いた周波数変調方法を提供す
ることにある。

【００１５】

【課題を解決するための手段】本発明に係る周波数シン
セサイザ装置は、入力される制御電圧に対応する周波数
を有する出力信号を発生する電圧制御発振器と、入力さ
れる分周数のデータに従って、上記電圧制御発振器から
の出力信号を分周して、分周後の信号を出力する可変分
周器と、上記可変分周器からの出力信号と、入力される
基準信号との間の位相を比較し、比較結果を示す信号を
発生して出力する位相比較器と、上記位相比較器からの
信号を低域通過ろ波して、低域通過ろ波後の信号を上記
電圧制御発振器に出力する低域通過フィルタと、入力さ
れる小数部のデータを制御して、制御された小数部のデ
ータを出力する小数部制御回路と、入力される整数部の
データと、上記小数部制御回路から出力される制御され
た小数部のデータとを加算して、加算結果のデータを分
周数のデータとして上記可変分周器に出力する加算手段
とを備えた周波数シンセサイザ装置であって、上記小数
部制御回路は、入力される小数部のデータを複数ｎ次積
分して、複数ｎ次積分後のデータを出力する複数ｎ次積
分器と、上記複数ｎ次積分器から出力されるデータを所
定の量子化ステップで量子化し、量子化されたデータを
出力する量子化器と、上記量子化器からのデータを上記
入力される小数部のデータとともに上記複数のｎ次積分
器に帰還するフィーバック回路とを備えて構成された複
数ｎ次デルタシグマ変調回路であり、上記小数部制御回
路は、上記入力される小数部のデータを周期的に変化し
て、これによって、当該周期の平均データに従って、上
記電圧制御発振器の出力信号の周波数を設定することを
特徴とする。

【００１６】上記周波数シンセサイザ装置において、好
ましくは、上記量子化器は、上記複数ｎ次積分器から出
力されるデータを所定の量子化ステップで除算した商の
整数部のデータを生成して上記制御された小数部のデー
タとして出力し、上記周波数シンセサイザ装置は、上記
フィードバック回路から出力されるデータと、上記量子
化ステップとを乗算し、乗算結果のデータを出力する第
１の乗算器と、上記第１の乗算器から出力されるデータ
と、入力される小数部のデータとを加算し、加算結果の
データを上記複数ｎ次積分器に出力する第１の加算器と
をさらに備えたことを特徴とする。

【００１７】また、上記周波数シンセサイザ装置におい
て、好ましくは、上記小数部制御回路は２進論理回路で
構成され、かつ負数を２の補数で示す回路であり、上記
量子化ステップは２の累乗で表され、上記量子化器は上
記量子化されたデータのうち、上記量子化ステップ以上
のデータを示す上位ビットのデータを出力し、上記複数
ｎ次積分器は、上記フィーバック回路からの出力データ
を上位ビットのデータとして、かつ上記入力された小数
部のデータを下位ビットのデータとして結合して入力す
ることを特徴とする。

【００１８】さらに、上記周波数シンセサイザ装置にお
いて、好ましくは、上記基準信号又は上記可変分周器か
らの出力信号をクロックとして用い、１クロックの遅延
をｚ ^-1で示すｚ変換において、上記複数ｎ次積分器の伝
達関数はｚ変換で１／（１−ｚ^-1）ⁿで表され、上記フ
ィードバック回路の伝達関数はｚ変換で（１−ｚ^-1）ⁿ
−１で表されたことを特徴とする。

【００１９】またさらに、上記周波数シンセサイザ装置
において、好ましくは、上記複数ｎ次積分器は、縦続接
続された複数ｎ個の１次積分器を備え、上記各１次積分
器は、第２の加算器と、１クロック遅延回路とを備え、
上記第２の加算器は、上記各１次積分器に入力されるデ
ータと、上記１クロック遅延回路からの出力データとを
加算し、加算結果のデータを次段の１次積分器の入力デ
ータとして出力し、上記１クロック遅延回路は、上記第
２の加算器からの出力データを１クロックだけ遅延さ
せ、遅延後のデータを上記第２の加算器に出力すること
を特徴とする。

【００２０】また、上記周波数シンセサイザ装置におい
て、上記複数ｎ次積分器は、第２の加算器と、１クロッ
クの遅延をｚ^-1で示すｚ変換において、１−（１−
ｚ^-1）ⁿで表される伝達関数を有する複合遅延回路とを
備え、上記第２の加算器は、上記複数ｎ次積分器に入力
されるデータと、上記複合遅延回路からの出力データと
を加算し、加算結果のデータを上記複合遅延回路に出力
するとともに、上記複数ｎ次積分器からの出力データと
して出力することを特徴とする。

【００２１】さらに、上記周波数シンセサイザ装置にお
いて、好ましくは、基準信号又は可変分周器からの出力
信号をクロックとして用い、１クロックの遅延をｚ^-1で
示すｚ変換において、上記複数ｎ次積分器の伝達関数は
ｚ変換でｚ^-1／（１−ｚ^-1）ⁿで表され、上記フィード
バック回路の伝達関数はｚ変換で（（１−ｚ^-1）ⁿ−
１）／ｚ^-1で表されたことを特徴とする。

【００２２】またさらに、上記周波数シンセサイザ装置
において、好ましくは、上記複数ｎ次積分器は、縦続接
続された複数ｎ個の１次積分器を備え、上記各１次積分
器は、第２の加算器と、１クロック遅延回路とを備え、
上記第２の加算器は、上記各１次積分器に入力されるデ
ータと、上記１クロック遅延回路からの出力データとを
加算し、加算結果のデータを出力し、上記１クロック遅
延回路は、上記第２の加算器からの出力データを１クロ
ックだけ遅延させ、遅延後のデータを出力し、上記ｎ個
の１次積分器のうちのいずれか１つは、当該１次積分器
の１クロック遅延回路からの出力データを次段の１次積
分器に出力する一方、他の１次積分器は、当該第２の加
算器からの出力データを次段の１次積分器に出力するこ
とを特徴とする。

【００２３】また、上記周波数シンセサイザ装置におい
て、好ましくは、上記複数ｎ個の１次積分器のうち、初
段の１次積分器の１クロック遅延回路は第１のクロック
で動作し、２段目以降の少なくとも１つの１次積分器の
１クロック遅延回路は第２のクロックで動作し、上記第
１のクロックと上記第２のクロックの周期は実質的に等
しく、立ち上がり又は立下りのタイミングは実質的に異
なることを特徴とする。

【００２４】さらに、上記周波数シンセサイザ装置にお
いて、好ましくは、上記縦続接続された各１次積分器は
２進論理回路で構成され、２段目以降の少なくとも１つ
の１次積分器のビット長は初段の１次積分器のビット長
よりも小さくなるように構成されたことを特徴とする。

【００２５】またさらに、上記周波数シンセサイザ装置
において、好ましくは、上記複数ｎ次積分器は、第２の
加算器と、１クロック遅延回路と、１クロックの遅延を
ｚ^-1で示すｚ変換において、（１−（１−ｚ^-1）ⁿ）／
ｚ^-1で表される伝達関数を有する複合遅延回路とを備
え、上記第２の加算器は、上記複数ｎ次積分器に入力さ
れるデータと、上記複合遅延回路からの出力データとを
加算し、加算結果のデータを上記１クロック遅延回路を
介して上記複合遅延回路に出力するとともに、上記１ク
ロック遅延回路からの出力データを上記複数ｎ次積分器
からの出力データとして出力することを特徴とする。

【００２６】また、上記周波数シンセサイザ装置におい
て、好ましくは、上記小数部制御回路は、第１のデルタ
シグマ変調回路と、第２のデルタシグマ変調回路と、１
クロック遅延をｚ^-1で示すｚ変換において、（１−
ｚ^-1）ⁿで表される伝達関数を有する自然数ｎ次微分回
路とを備え、上記第１のデルタシグマ変調回路は、自然
数ｎ次積分器である第１の積分器と、第１の量子化器
と、第１のフィードバック回路とを備え、上記第２のデ
ルタシグマ変調回路は、自然数ｍ次積分器である第２の
積分器と、第２の量子化器と、第２のフィードバック回
路とを備え、上記第２のデルタシグマ変調回路の第２の
量子化器からの出力データは上記自然数ｎ次微分回路に
入力され、上記小数部制御回路はさらに、上記第１の量
子化器からの出力データと、所定の量子化ステップとを
乗算し、乗算結果のデータを出力する第２の乗算器と、
上記第１の積分器からの出力データから、上記第２の乗
算器からの出力データを減算し、減算結果のデータを上
記第２のデルタシグマ変調回路に出力する第１の減算器
と、上記第１のデルタシグマ変調回路の第１の量子化器
からの出力データを、上記自然数ｎ次微分回路からの出
力データのタイミングと同期するように遅延させる遅延
手段と、上記遅延手段により遅延された出力データと、
上記自然数ｎ次微分回路からの出力データとを加算し
て、加算結果のデータを当該小数部制御回路からの出力
データとして出力する別の加算手段とを備え、上記小数
部制御回路は複数（ｎ＋ｍ）次のデルタシグマ変調回路
として動作することを特徴とする。

【００２７】さらに、上記周波数シンセサイザ装置にお
いて、好ましくは、上記第１のデルタシグマ変調回路は
第１のクロックで動作し、上記第２のデルタシグマ変調
回路は第２のクロックで動作し、上記第１のクロックと
上記第２のクロックの周期は実質的に等しく、立ち上が
り又は立下りのタイミングは実質的に異なることを特徴
とする。

【００２８】またさらに、上記周波数シンセサイザ装置
において、好ましくは、上記第１のクロックは基準信号
又は可変分周器の出力の一方から生成され、上記第２の
クロックは他方から生成されたことを特徴とする。

【００２９】また、上記周波数シンセサイザ装置におい
て、好ましくは、上記小数部制御回路は２進論理回路で
構成され、上記第２の積分器の出力データにおいて上記
第２の量子化器の量子化ステップ未満のデータを示すビ
ット長は、上記第１の積分器の出力データにおいて上記
第１の量子化器の量子化ステップ未満のデータを示すビ
ット長よりも短くなるように構成されたことを特徴とす
る。

【００３０】さらに、上記周波数シンセサイザ装置にお
いて、好ましくは、上記縦続接続された複数ｎ個の１次
積分器の各１クロック遅延回路の出力データのうち、量
子化ステップ未満のデータを示すビット数のデータを、
順に前段のビット数以下に設定されるように構成したこ
とを特徴とする。

【００３１】本発明に係る通信装置は、上記周波数シン
セサイザ装置と、送信回路と、受信回路とを備えた通信
装置であって、上記周波数シンセサイザ装置の出力信号
である上記電圧制御発振器の出力信号は上記送信回路及
び上記受信回路に局部発振信号として供給され、上記送
信回路は上記局部発振信号の周波数に対応した周波数チ
ャンネルで無線信号の送信を行い、上記受信回路は上記
局部発振信号の周波数に対応した別の周波数チャンネル
で別の無線信号の受信を行うことを特徴とする。

【００３２】また、本発明に係る周波数変調装置は、上
記周波数シンセサイザ装置と、上記入力された小数部の
データと、入力される変調データとを加算し、加算結果
のデータを上記小数部制御回路に出力する第３の加算器
とを備え、これによって、上記周波数シンセサイザ装置
の電圧制御発振器からの出力信号を、上記変調データに
従って周波数変調することを特徴とする。

【００３３】またさらに、本発明に係る周波数変調方法
は、上記周波数シンセサイザ装置を用いた周波数変調方
法であって、上記入力された小数部のデータと、入力さ
れる変調データとを加算し、加算結果のデータを上記小
数部制御回路に出力するステップを含み、これによっ
て、上記周波数シンセサイザ装置の電圧制御発振器から
の出力信号を、上記変調データに従って周波数変調する
ことを特徴とする。

【００３４】

【発明の実施の形態】以下、図面を参照して本発明に係
る実施形態について説明する。以下の実施形態におい
て、同様の回路構成要素については同一の符号を付し
て、詳細な説明を省略する。

【００３５】第１の実施形態．図１は、本発明に係る第
１の実施形態である周波数シンセサイザ装置の回路構成
を示すブロック図である。図１において、第１の実施形
態の周波数シンセサイザ装置は、ＶＣＯ１と、可変分周
器２と、位相比較器３と、ループフィルタである低域通
過フィルタ４とがループ状に接続されて構成され、さら
に、小数部制御回路５と加算器６とを備える。ここで、
特に、第１の実施形態の周波数シンセサイザ装置は、２
次積分器７及びフィードバック回路９を有する小数部制
御回路５を備えたことを特徴としている。ＰＬＬ回路を
備えた周波数シンセサイザ装置において設けられる小数
部制御回路５は、ＰＬＬ回路の可変分周器２への分周数
のデータのうちの小数部Ｆのデータを制御する回路であ
る。

【００３６】図１において、可変分周器２は、加算器６
から入力される分周数のデータに従ってＶＣＯ１の出力
信号を分周して、分周後の信号を位相比較器３に出力す
る。位相比較器３は入力される基準信号と、可変分周器
２からの出力信号との各位相を比較し、その位相比較結
果を示す信号を、低域通過フィルタ４を介してＶＣＯ１
に出力し、これにより、ＰＬＬ回路は、ＶＣＯ１の出力
周波数が安定になるようにフィードバック制御される。
一方、加算器６は外部装置より入力される整数部Ｍのデ
ータと、小数部制御回路５からの制御された小数部Ｆの
データとを加算して、加算結果のデータを分周数のデー
タとして可変分周器２に出力する。

【００３７】小数部制御回路５は、２次積分器７と、量
子化器８と、フィードバック回路９と、乗算器１４と、
加算器１５とを備えて構成され、入力される小数部Ｆの
データを制御して、制御された小数部Ｆのデータを加算
器６に出力する。ここで、Ｑは量子化器８において、量
子化されるデータに加算される量子化誤差である。外部
装置から入力された小数部Ｆのデータは加算器１５に入
力され、加算器１５は、小数部Ｆのデータと、乗算器１
４からの出力データとを加算して、加算結果のデータを
入力データＸ₁として２次積分器７に出力する。２次積
分器７からの出力データＸ₂は量子化器８により所定の
量子化ステップＬで量子化され、量子化された出力デー
タはフィードバック回路９及び加算器６に出力される。
フィードバック回路９からの出力データには、乗算器１
４により量子化ステップＬが乗算され、乗算結果のデー
タは加算器１５に出力される。

【００３８】フィードバック回路９は、２個の遅延回路
１０，１１と、２倍乗算器１２と、減算器１３とを備え
て構成される。量子化器８からの出力データは遅延回路
１０に入力され、遅延回路１０からの出力データは遅延
回路１１及び２倍乗算器１２に入力される。減算器１３
は遅延回路１１の出力データから、２倍乗算器１２から
の出力データを減算して、減算結果のデータを乗算器１
４に出力する。ここで、２倍乗算器１２は入力データを
２倍して、２倍されたデータを出力する回路であり、２
進論理回路では単純にビットデータ全体を１ビット上位
にシフトして最下位ビット（ＬＳＢ）をゼロにする構成
で実現できる。遅延回路１０及び１１は、可変分周器２
の出力信号をクロックとして用い、入力されるデータを
１クロックだけ遅延させて出力する。

【００３９】小数部制御回路５は可変分周器２からの出
力信号をクロックとして用いて動作する。ここで、１ク
ロックの遅延をｚ^-1で表すｚ変換を用いると、２次積分
器７の伝達関数はｚ変換で次式で表される。

【００４０】

【数２】１／（１−ｚ^-1）²

【００４１】図２は、図１の２次積分器７の回路構成を
示すブロック図である。図２において、加算器２１と遅
延回路２２は１次積分器１０１を構成する。なお、図２
以降の図面において、遅延回路、積分器、及び量子化器
へのクロックの供給線の図示を省略する。加算器２１
は、入力データＸ₁と、遅延回路２２の出力データとを
加算し、加算結果のデータを遅延回路２２及び次段の加
算器２３に出力する。この１次積分器１０１の伝達関数
はｚ変換で次式で表される。

【００４２】

【数３】１／（１−ｚ^-1）

【００４３】次いで、同様に、加算器２３と遅延回路２
４は次段の１次積分器１０２を構成する。加算器２３
は、加算器２１からのデータと、遅延回路２４からのデ
ータとを加算し、加算結果のデータを遅延回路２４に出
力するとともに、当該加算結果のデータは２次積分器７
の出力データＸ₂となる。ここで、各遅延回路２２，２
４は、可変分周器２の出力信号をクロックとして用い、
入力データを１クロックだけ遅延させ、遅延後のデータ
を出力する。

【００４４】図３は、図１の２次積分器７に代わる、変
形例の２次積分器７ａの回路構成を示すブロック図であ
る。図３において、２次積分器７ａは、加算器３１と、
複合遅延回路３０とを備えて構成される。加算器３１
は、入力データＸ₁と、複合遅延回路３０からの出力デ
ータとを加算し、加算結果のデータを複合遅延回路３０
の遅延回路３２に出力するとともに、当該加算結果のデ
ータは２次積分器７ａの出力データＸ₂となる。また、
複合遅延回路３０は、２個の遅延回路３２，３３と、２
倍乗算器３４と、減算器３５とを備えて構成される。各
遅延回路３２，３３は、可変分周器２からの出力信号を
クロックとして用いて、入力データを１クロックだけ遅
延させて出力する回路であって、２倍乗算器３４は入力
データを２倍にして、２倍されたデータを出力する回路
である。加算器３１からの出力である、複合遅延回路３
０への入力データは遅延回路３２に入力され、遅延回路
３２からの出力データは遅延回路３３及び２倍乗算器３
４に入力される。さらに、減算器３５は、２倍乗算器３
４からの出力データから遅延回路３３からの出力データ
を減算し、減算結果のデータを加算器３１に出力する。

【００４５】以上のように構成された、図１の周波数シ
ンセサイザ装置の動作について、以下に説明する。

【００４６】加算器６に入力される整数部Ｍのデータ
は、所望する出力信号周波数を基準信号周波数で除算し
た商の整数部のデータであり、小数部Ｆのデータは上記
商の小数点以下のデータに量子化器８の量子化ステップ
Ｌを乗算したデータである。量子化器８は、入力データ
Ｘ₂を量子化ステップＬで除算した商の整数部のデータ
のみを出力する。フィードバック回路９の伝達関数はｚ
変換で次式で表される。

【００４７】

【数４】ｚ^-2−２ｚ^-1＝（１−ｚ^-1）²−１

【００４８】次いで、小数部制御回路５の出力データＹ
はｚ変換で次式で表される。

【００４９】

【数５】Ｙ＝Ｆ／Ｌ＋（１−ｚ^-1）²Ｑ

【００５０】上記式から明らかなように、小数部制御回
路５は２次デルタシグマ変調回路として動作する。可変
分周器２に入力される分周数のデータは、整数部Ｍのデ
ータと、小数部制御回路５からの出力データである制御
された小数部Ｆのデータとの和であり、小数部制御回路
５からの出力データ変化に従って変化するが、上記式の
（１−ｚ^-1）²Ｑ項の平均値はゼロになるので、分周数
のデータの平均はＭ＋Ｆ／Ｌとなる。従って、小数部Ｆ
のデータを変えることで、１／Ｌ単位で分周数のデータ
を変えることができ、ＶＣＯ１の出力信号周波数を基準
信号周波数の１／Ｌ間隔で設定できる。

【００５１】一方、ｚ変換での伝達関数の振幅｜１−ｚ
^-1｜に対する周波数特性は、｜２ｓｉｎ（πｆ／ｆ_s）
｜で示される。ここで、ｆ_sはクロックの周波数で、基
準信号周波数に等しい。２次積分器７を備えた図１の回
路構成では、出力信号の量子化誤差Ｑに｜２ｓｉｎ（π
ｆ／ｆ_s）｜²の周波数特性が乗算されることになる。図
１８は、実施形態に係る各次デルタシグマ変調回路の周
波数特性を示しており、２次デルタシグマ変調回路にお
ける量子化誤差Ｑに対して乗算される係数は、図１８か
ら明らかなように、１次デルタシグマ変調回路における
量子化誤差Ｑに対して乗算される係数に比べて、低い周
波数領域での量子化誤差の抑圧度が大きくなる。また、
量子化誤差Ｑの特性として、１次デルタシグマ変調回路
はクロックの周期のＬ倍の強い周期成分を持つが、２次
デルタシグマ変調回路では周期成分が弱い。従って、２
次デルタシグマ変調回路を用いることで、分周数のデー
タの変化は低い周波数成分が小さく、高い周波数成分が
大きくなる。

【００５２】分周数のデータの変化は可変分周器２の出
力信号の位相を変化させ、位相比較器３で変化の成分が
抽出され、低域通過フィルタ４で高い周波数成分が低減
される。従って、分周数のデータの変化によって生じる
本来不要な周波数成分は、低い周波数成分から高い周波
数成分までそのレベルが小さくなる。従って、ＶＣＯ１
に加わる不要な信号は小さく、周波数変調によって出力
に発生するスプリアスが大幅に軽減される。

【００５３】第２の実施形態．図４は、本発明に係る第
２の実施形態である小数部制御回路５ａの回路構成を示
すブロック図である。第２の実施形態において、小数部
制御回路５ａ以外の回路構成は図１に示したものと同じ
である。図４において、第２の実施形態に係る小数部制
御回路５ａは、２次積分器７ｂと、量子化器８と、フィ
ードバック回路９ａと、乗算器１４と、加算器１５とを
備えて構成される。ここで、第２の実施形態に係る小数
部制御回路５ａは、図１の小数部制御回路５に比較し
て、フィードバック回路９内の遅延回路１０を２次積分
器７ｂ内に移動させたことを特徴としている。すなわ
ち、小数部制御回路５ａは、図１の小数部制御回路５と
比較して、２次積分器７ｂとフィードバック回路９ａの
回路構成が異なる他は同様の回路構成を有し、同様の動
作を有する。

【００５４】図４において、加算器１５は、外部装置か
ら入力された小数部Ｆのデータと、乗算器１４からの出
力データとを加算し、加算結果のデータを２次積分器７
ｂに出力する。２次積分器７ｂからの出力データは量子
化器８で量子化され、量子化された出力データはフィー
ドバック回路９ａに入力されるとともに、当該制御され
た小数部Ｆのデータとなる。フィードバック回路９ａか
らの出力データは乗算器１４に入力され、乗算器１４
は、フィードバック回路９ａからの出力データと、量子
化ステップＬとを乗算し、乗算結果のデータを加算器１
５に出力する。また、フィードバック回路９ａは、遅延
回路１１と、２倍乗算器１２と、減算器１３とを備えて
構成される。量子化器８からの出力データは遅延回路１
１及び２倍乗算器１２に入力される。減算器１３は、遅
延回路１１からの出力データから、２倍乗算器１２から
の出力データを減算して、減算結果のデータを乗算器１
４に出力する。本実施形態において、１クロックの遅延
をｚ^-1で表すｚ変換を用いると、２次積分器７ｂの伝達
関数は次式で表される。

【００５５】

【数６】ｚ^-1／（１−ｚ^-1）²

【００５６】図５は、図４の２次積分器７ｂの回路構成
を示すブロック図である。図５において、加算器２１と
遅延回路２２は１次積分器１０１を構成する。加算器２
１は、入力データＸ₁と、遅延回路２２からの出力デー
タとを加算し、加算結果のデータを遅延回路２２及び次
段の加算器２３に出力する。この１次積分器１０１の伝
達関数はｚ変換で次式で表される。

【００５７】

【数７】１／（１−ｚ^-1）

【００５８】次いで、同様に、加算器２３と遅延回路２
４は次段の１次積分器１０２を構成する。加算器２１か
らの出力データは加算器２３に入力され、加算器２３
は、加算器２１からの出力データと、遅延回路２４から
の出力データとを加算し、加算結果のデータを遅延回路
２４に出力する。遅延回路２４からの出力データは、加
算器２３に入力されるとともに、２次積分器７ｂの出力
データＸ₂となる。各遅延回路２２，２４は入力データ
を１クロックだけ遅延させて出力する。２次積分器７ｂ
の出力データとして遅延回路２４の出力データを用いて
いるため、２次積分器７ｂ全体の回路の伝達関数はｚ変
換で次式で表される。

【００５９】

【数８】ｚ^-1／（１−ｚ^-1）²

【００６０】図６は、図４の２次積分器７ｂに代わる、
変形例の２次積分器７ｃの回路構成を示すブロック図で
ある。図６の２次積分器７ｃは、図５の２次積分器７ｂ
に比較して、２個の１次積分器１０１，１０２の接続が
異なり、具体的には、遅延回路２２からの出力データを
次段の加算器２３に入力したことを特徴としている。図
６において、加算器２１と遅延回路２２は１次積分器１
０１を構成する。加算器２１は、入力データＸ₁と、遅
延回路２２からの出力データを加算し、加算結果のデー
タを遅延回路２２を介して加算器２１及び加算器２３に
出力する。この１次積分器１０１の伝達関数はｚ変換で
次式で表される。

【００６１】

【数９】１／（１−ｚ^-1）

【００６２】次いで、同様に、加算器２３と遅延回路２
４は次段の１次積分器１０２を構成する。加算器２３
は、遅延回路２２からの出力データと、遅延回路２４か
らの出力データとを加算して、加算結果のデータを遅延
回路２４を介して加算器２３に出力するとともに、当該
加算結果のデータは、２次積分器７ｃの出力データＸ₂
となる。以上のように構成された、図６の２次積分器７
ｃの回路構成では、１段目の１次積分器１０１の出力デ
ータとして遅延回路２２の出力データを用いているた
め、２次積分器７ｃの全体の回路の伝達関数はｚ変換で
次式で表される。

【００６３】

【数１０】ｚ^-1／（１−ｚ^-1）²

【００６４】以上の図５及び図６の２次積分器７ｂ，７
ｃにおいて、１次積分器１０１へのクロックと、１次積
分器１０２へのクロックとは、可変分周器２からの出力
信号をクロックとして用いているが、本発明はこれに限
らず、基準信号又は可変分周器２からの出力信号に同期
し、周期が実質的に等しいが、立上がり又は立下がりの
タイミングが互いに異なる２つのクロックを用いてもよ
い。これは、小数部制御回路５ａを構成する回路が同一
のタイミングで動作する場合、瞬時動作電流がそのタイ
ミングに集中し、大きな電源電圧変動を発生するという
現象を防止する効果を有する。

【００６５】図７は、図４の２次積分器７ｂに代わる、
変形例の２次積分器７ｄの回路構成を示すブロック図で
ある。図７において、２次積分器７ｄは、加算器３１
と、遅延回路３２ａと、複合遅延回路３０ａとを備えて
構成される。図７の２次積分器７ｄは、図３の２次積分
器７ａに比較して、複合遅延回路３０内の遅延回路３２
を、加算器３１と、当該２次積分器７ｄの出力端子と複
合遅延回路３０ａとの接続点との間に挿入するように移
動したことを特徴としている。

【００６６】図７において、加算器３１は、入力データ
Ｘ₁と、複合遅延回路３０ａ内の減算器３５からの出力
データとを加算し、加算結果のデータを遅延回路３２ａ
を介して複合遅延回路３０ａ内の遅延回路３３及び２倍
乗算器３４に出力するとともに、遅延回路３２ａからの
出力データは２次積分器７ｄの出力データＸ₂となる。
複合遅延回路３０ａは、遅延回路３３と、２倍乗算器３
４と、減算器３５とを備えて構成される。減算器３５
は、２倍乗算器３４からの出力データから、遅延回路３
３からの出力データを減算し、減算結果のデータを加算
器３１に出力する。以上のように構成された、図７の２
次積分器７ｄの全体の回路の伝達関数はｚ変換で次式で
表される。

【００６７】

【数１１】ｚ^-1／（１−ｚ^-1）²

【００６８】以上のように構成された、第２の実施形態
に係る図４の小数部制御回路５ａの動作について、以下
に説明する。量子化器８は、入力データＸ₂を量子化ス
テップＬで除算した商の整数部のみを出力する。また、
フィードバック回路９ａの伝達関数はｚ変換で次式で表
される。

【００６９】

【数１２】ｚ^-1−２＝（（１−ｚ^-1）²−１）／ｚ^-1

【００７０】また、２次積分器７ｂ（又は７ｃ、７ｄ）
の伝達関数はｚ変換で次式で表される。

【００７１】

【数１３】ｚ^-1／（１−ｚ^-1）²

【００７２】従って、図４の小数部制御回路５ａからの
出力データはｚ変換で次式で表される。

【００７３】

【数１４】Ｙ＝ｚ^-1Ｆ／Ｌ＋（１−ｚ^-1）²Ｑ

【００７４】上記式から明らかなように、小数部制御回
路５ａからの出力データＹは１クロックだけ遅れるだけ
で、図１の小数部制御回路５と同じ表記であり、図４の
小数部制御回路５ａは２次デルタシグマ変調回路として
動作する。従って、図４に図示した小数部制御回路５ａ
を図１の小数部制御回路５の代わりに用いた周波数シン
セサイザ装置では、出力信号周波数を基準信号周波数の
１／Ｌ間隔で設定でき、かつ、周波数変調によって出力
信号に発生するスプリアスを大幅に軽減できる。

【００７５】第３の実施形態．図８は、本発明に係る第
３の実施形態である小数部制御回路５ｂの回路構成を示
すブロック図である。なお、小数部制御回路５ｂ以外の
回路構成は図１に示したものと同じである。第３の実施
形態に係る小数部制御回路５ｂは、２次積分器７ｅと、
フィードバック回路９とを備えて構成される。ここで、
２次積分器７ｅ及びフィードバック回路９は２進論理回
路で構成され、負数は２の補数で表される。また、量子
化ステップＬは２の累乗で示されるデータである。な
お、以下の実施形態における上位ビットのビット数を例
えば４ビットとし、下位ビットのビット数を例えば２０
ビットとしている。本発明はこれらのビット数に限定さ
れず、所定のビット数に限定してもよい。

【００７６】外部装置から入力された小数部Ｆのデータ
を下位ビットとし、フィードバック回路９の出力データ
を上位ビットとするデータが２次積分器７ｅに入力され
る。２次積分器７ｅは入力されるデータを２次積分し、
２次積分後のデータのうち、量子化ステップＬ以上の桁
に相当する上位ビットのデータをフィードバック回路９
内の遅延回路１０に出力するとともに、当該小数部制御
回路５ｂからの制御された小数部のデータとして出力す
る。フィードバック回路９は、２個の遅延回路１０，１
１と、２倍乗算器１２と、減算器１３とを備えて構成さ
れる。２次積分器７ｅからの上位ビットの出力データ
は、遅延回路１０を介して遅延回路１１及び２倍乗算器
１２に入力される。減算器１３は、遅延回路１１からの
出力データから、２倍乗算器１２からの出力データを減
算して、減算結果のデータを上位ビットのデータとして
２次積分器７ｅに出力する。ここで、２次積分器７ｅ
は、図２の２次積分器７の回路構成を有してもよいし、
図３の２次積分器７ａの回路構成を有してもよい。

【００７７】以上のように構成された周波数シンセサイ
ザ装置のための、図８の小数部制御回路５ｂは、基本的
には、図１の小数部制御回路５と同様の回路構成とみな
すことができる。量子化ステップＬを２の累乗のデータ
とすることで、量子化器を、単純に２次積分器７ｅの出
力データのうちの、量子化ステップＬ以上のデータを示
す上位ビットのみを選択する回路構成で実現している。
ここで、当該選択された上位ビットのデータはフィード
バック回路９に入力されて帰還されるとともに、当該小
数部制御回路５ｂの出力データとなる。また、フィード
バック回路９の出力データを上位ビットとして、小数部
Ｆのデータに結合し、結合されたデータを２次積分器７
ｅに入力するという簡単な回路構成で、図１における乗
算器１４と加算器１５と同様の働きを実現することがで
きる。出力信号周波数の設定可能な間隔が基準信号周波
数の２の累乗分の１に限定され、任意整数分の１には設
定できないが、構成を大幅に簡略化できることの意義は
大きい。

【００７８】第４の実施形態．図９は、本発明に係る第
４の実施形態である小数部制御回路５ｃの回路構成を示
すブロック図である。第４の実施形態においては、第３
の実施形態の同様の回路構成を、図４の小数部制御回路
５ａに適用した回路構成を示している。第４の実施形態
に係る小数部制御回路５ｃは、２次積分器７ｆと、フィ
ードバック回路９ａとを備えて構成される。ここで、２
次積分器７ｆ及びフィードバック回路９ａは２進論理回
路で構成され、負数は２の補数で表される。また、量子
化ステップＬは２の累乗で示されるデータである。

【００７９】外部装置から入力された小数部Ｆのデータ
を下位ビットとし、フィードバック回路９ａの出力デー
タを上位ビットとするデータが２次積分器７ｆに入力さ
れる。２次積分器７ｆは入力されるデータを２次積分
し、２次積分後のデータのうち、量子化ステップＬ以上
の桁に相当する上位ビットのデータをフィードバック回
路９ａ内の遅延回路１１及び２倍乗算器１２に出力する
とともに、当該小数部制御回路５ｃからの制御された小
数部のデータとして出力する。フィードバック回路９ａ
は、遅延回路１１と、２倍乗算器１２と、減算器１３と
を備えて構成される。２次積分器７ｆからの上位ビット
の出力データは、遅延回路１１及び２倍乗算器１２に入
力される。減算器１３は、遅延回路１１からの出力デー
タから、２倍乗算器１２からの出力データを減算して、
減算結果のデータを上位ビットのデータとして２次積分
器７ｆに出力する。ここで、２次積分器７ｆは、図５の
２次積分器７ｂの回路構成を有してもよいし、図６の２
次積分器７ｃの回路構成を有してもよいし、図７の２次
積分器７ｄの回路構成を有してもよい。

【００８０】以上のように構成された周波数シンセサイ
ザ装置のための、図９の小数部制御回路５ｃは、基本的
には図４に示した小数部制御回路５ａと同様の回路構成
とみなすことができる。量子化ステップＬを２の累乗の
データとすることで、量子化器を、単純に２次積分器７
ｆの出力データの量子化ステップＬ以上のデータを示す
上位ビットのみを選択する回路構成で実現している。こ
こで、当該選択された上位ビットのデータはフィードバ
ック回路９ａに入力されて帰還されるとともに，当該小
数部制御回路５ｃの出力データとなる。また、フィード
バック回路９ａの出力データを上位ビットとして、小数
部Ｆのデータに結合し、結合されたデータを２次積分器
７ｆに入力するという簡単な回路構成で、図４における
乗算器１４と加算器１５と同様の働きを実現する。出力
信号周波数の設定可能な間隔が基準信号周波数の２の累
乗分の１に限定され、任意整数分の１には設定できない
が、構成を大幅に簡略化できることの意義は大きい。

【００８１】第５の実施形態 図１０は、本発明に係る第５の実施形態である小数部制
御回路５ｄの回路構成を示すブロック図である。なお、
小数部制御回路５ｄ以外の回路構成は図１に示したもの
と同じである。図１０において、第５の実施形態に係る
小数部制御回路５ｄは、３次積分器４０と、量子化器８
と、フィードバック回路４１と、乗算器１４と、加算器
１５とを備えて構成される。この小数部制御回路５ｄ
は、図４の小数部制御回路５ａと比較して、２次積分器
７ｂの代わりに３次積分器４０を用いる一方、フィード
バック回路４１の回路構成が異なる他は同様の回路構成
を有する。

【００８２】外部装置から入力された小数部Ｆのデータ
は加算器１５に入力され、加算器１５は、入力された小
数部Ｆのデータと、乗算器１４からの出力データとを加
算し、加算結果のデータを３次積分器４０に出力する。
３次積分器４０は、入力されたデータＸ₁を３次積分
し、３次積分後のデータＸ₂を量子化器８に出力する。
これに応答して、量子化器８は入力されるデータＸ₂を
所定の量子化ステップＬで量子化して、量子化後の出力
データはフィードバック回路４１に帰還されるととも
に、当該小数部制御回路５ｄの制御された小数部Ｆのデ
ータとなる。ここで、フィードバック回路４１は、３個
の遅延回路４２，４３，４４と、２個の３倍乗算器４
５，４６と、２個の減算器４７，４８とを備えて構成さ
れる。量子化器８からの出力データは、２個の遅延回路
４２，４３を介して減算器４７に出力されるとともに、
遅延回路４４及び３倍乗算器４５を介して減算器４７に
出力される。量子化器８からの出力データはまた、３倍
乗算器４６を介して減算器４８に出力される。減算器４
７は、３倍乗算器４５からの出力データから遅延回路４
３からの出力データを減算し、減算結果のデータを減算
器４８に出力する。次いで、減算器４８は減算器４７か
らの出力データから３倍乗算器４６からの出力データを
減算し、減算結果のデータを乗算器１４に出力する。さ
らに、乗算器１４は減算器４８からの出力データに量子
化ステップＬを乗算して、乗算結果のデータを加算器１
５に出力する。

【００８３】本実施形態において、１クロックの遅延を
ｚ^-1で表すｚ変換を用いると、３次積分器４０の伝達関
数はｚ変換で次式で表される。

【００８４】

【数１５】ｚ^-1／（１−ｚ^-1）³

【００８５】図１１は、図１０の３次積分器４０の回路
構成を示すブロック図である。図１１において、加算器
５１と遅延回路５２とにより１次積分器１１１を構成
し、加算器５３と遅延回路５４とにより１次積分器１１
２を構成し、加算器５５と遅延回路５６とにより１次積
分器１１３を構成する。各１次積分器１１１，１１２，
１１３の伝達関数はｚ変換で次式で表される。

【００８６】

【数１６】１／（１−ｚ^-1）

【００８７】図１１において、入力データＸ₁は加算器
５１により遅延回路５２からの出力データと加算され、
加算器５１からの出力データは遅延回路５２に入力され
るとともに、次段の加算器５３に入力される。次いで、
加算器５３は加算器５１からの出力データと遅延回路５
４からの出力データとを加算して、加算結果のデータを
遅延回路５４及びさらに次段の加算器５５に出力する。
さらに、加算器５５は加算器５３からの出力データと遅
延回路５６からの出力データとを加算して、加算結果の
データを遅延回路５６を介して加算器５５に出力し、遅
延回路５６からの出力データは３次積分器４０の出力デ
ータＸ₂となる。ここで、各遅延回路５２，５４，５６
は入力データを１クロックだけ遅延させて出力する。３
次積分器４０からの出力データとして遅延回路５６から
の出力データを用いているため、３次積分器４０の全体
の回路の伝達関数はｚ変換で次式で表される。

【００８８】

【数１７】ｚ^-1／（１−ｚ^-1）³

【００８９】図１１の３次積分器４０においては、最終
段の１次積分器１１３のみ遅延回路５６からの出力デー
タを１次積分器１１３からの出力データとしたが、初段
の１次積分器１１１のみ、遅延回路５２からの出力デー
タを１次積分器１１１からの出力データとしてもよい
し、とって代わって、２段目の１次積分器１１２のみ、
遅延回路５４からの出力データを１次積分器１１２から
の出力データとしてもよい。このように構成された各３
次積分器４０の伝達関数はｚ変換で次式で表される。

【００９０】

【数１８】ｚ^-1／（１−ｚ^-1）³

【００９１】図１２は、図１１の３次積分器４０に代わ
る、変形例の３次積分器４０ａの回路構成を示すブロッ
ク図である。この３次積分器４０ａは、１次積分器１１
１と、２次積分器１１４とを縦続接続することにより構
成されたことを特徴としている。図１２において、加算
器５１と遅延回路５２とは１次積分器１１１を構成す
る。また、加算器５３と、減算器６０と、２個の遅延回
路５７，５８と、２倍乗算器５９とは２次積分器１１４
を構成する。ここで、２次積分器１１４は図７の２次積
分器７ｄと同様の回路構成であり、詳細な説明は省略す
る。１次積分器１１１の伝達関数はｚ変換で次式で表さ
れる。

【００９２】

【数１９】１／（１−ｚ^-1）

【００９３】また、２次積分器１１４の伝達関数はｚ変
換で次式で表される。

【００９４】

【数２０】ｚ^-1／（１−ｚ^-1）²

【００９５】従って、図１２の３次積分器４０ａの全体
の回路の伝達関数はｚ変換で次式で表される。

【００９６】

【数２１】ｚ^-1／（１−ｚ^-1）³

【００９７】以上の図１１及び図１２の３次積分器４
０，４０ａにおいて、１次積分器１１１，１１２，１１
３へのクロックと、２次積分器１１４へのクロックと
は、可変分周器２からの出力信号をクロックとして用い
ているが、本発明はこれに限らず、基準信号又は可変分
周器２からの出力信号に同期し、周期が実質的に等しい
が、立上がり又は立下がりのタイミングが互いに異なる
３つ又は２つのクロック（図１１の３次積分器４０のと
き）もしくは２つのクロック（図１２の３次積分器４０
ａ）を用いてもよい。これは、小数部制御回路５ｄを構
成する回路が同一のタイミングで動作する場合、瞬時動
作電流がそのタイミングに集中し、大きな電源電圧変動
を発生するという現象を防止する効果を有する。

【００９８】図１３は、図１１の３次積分器４０に代わ
る、変形例の３次積分器４０ｂの回路構成を示すブロッ
ク図である。図１３において、３次積分器４０ｂは、加
算器７１と、遅延回路７２と、複合遅延回路７０とを備
えて構成される。

【００９９】図１３において、加算器７１は入力データ
Ｘ₁と複合遅延回路７０からの出力データとを加算し、
加算結果を遅延回路７２を介して複合遅延回路７０に出
力するとともに、遅延回路７２からの出力データは３次
積分器４０ｂからの出力データＸ₂となる。複合遅延回
路７０は、３個の遅延回路７３，７４，７５と、２個の
３倍乗算器７６，７７と、減算器７８と、加算器７９と
を備えて構成される。ここで、各遅延回路７３，７４，
７５は、入力データを１クロックだけ遅延させて出力す
る回路であり、各３倍乗算器７６，７７は入力データを
３倍にして出力する回路である。遅延回路７２からの出
力データは複合遅延回路７０内の２個の遅延回路７３，
７４を介して減算器７８に出力されるとともに、遅延回
路７５及び３倍乗算器７６を介して減算器７８に出力さ
れる。また、遅延回路７２からの出力データは３倍乗算
器７７を介して加算器７９に出力される。さらに、減算
器７８は、遅延回路７４からの出力データから３倍乗算
器７６からの出力データを減算し、減算結果のデータを
加算器７９に出力する。またさらに、加算器７９は減算
器７８からの出力データと３倍乗算器７７からの出力デ
ータとを加算し、加算結果のデータを加算器７１に出力
する。

【０１００】以上のように構成された、図１３の３次積
分器４０ｂの全体の回路の伝達関数はｚ変換で次式で表
される。

【０１０１】

【数２２】ｚ^-1／（１−ｚ^-1）³

【０１０２】以上のように構成された、第５の実施形態
に係る図１０の小数部制御回路５ｄの動作について、以
下説明する。量子化器８は入力データＸ₂を量子化ステ
ップＬで除算した商の整数部のデータのみを出力する。
フィードバック回路４１の伝達関数はｚ変換で次式で表
される。

【０１０３】

【数２３】 −３＋３ｚ^-1−ｚ^-2＝（（１−ｚ^-1）³−１）／ｚ^-1

【０１０４】ここで、３次積分器４０の伝達関数はｚ変
換で次式で表される。

【０１０５】

【数２４】ｚ^-1／（１−ｚ^-1）³

【０１０６】従って、図１０の小数部制御回路５ｄから
の出力データはｚ変換で次式で表される。

【０１０７】

【数２５】Ｙ＝ｚ^-1Ｆ／Ｌ＋（１−ｚ^-1）³Ｑ

【０１０８】上記式から明らかなように、図１０の小数
部制御回路５ｄは、３次デルタシグマ変調回路として動
作する。

【０１０９】上述したように、ｚ変換での伝達関数の振
幅｜１−ｚ^-1｜に対する周波数特性は、｜２ｓｉｎ（π
ｆ／ｆ_s）｜で示される。ここで、ｆ_sはクロックの周波
数で、基準信号周波数に等しい。従って、図１０の小数
部制御回路５ｄで構成された３次デルタシグマ変調回路
においては、量子化誤差Ｑに｜２ｓｉｎ（πｆ／ｆ_s）
｜³の周波数特性が乗算されることになる。従って、図
１８のデルタシグマ変調回路の周波数特性から明らかな
ように、当該３次デルタシグマ変調回路における量子化
誤差Ｑに対して乗算される係数は、上述の２次デルタシ
グマ変調回路における量子化誤差Ｑに対して乗算される
係数に比べて低い周波数領域において小さくなるので、
低い周波数領域においての量子化誤差の抑圧度がさらに
大きくなる。

【０１１０】従って、図１０に示す小数部制御回路５ｄ
を図１の小数部制御回路５の代わりに用いた周波数シン
セサイザ装置では、出力信号周波数を基準信号周波数の
１／Ｌ間隔で設定でき、かつ、周波数変調によって出力
に発生するスプリアスをさらに大幅に軽減できるという
特有の効果を有する。

【０１１１】第６の実施形態．図１４は、本発明に係る
第６の実施形態である小数部制御回路５ｅの回路構成を
示すブロック図である。小数部制御回路５ｅ以外の回路
構成は図１に示したものと同じである。図１４に示す小
数部制御回路５ｅは基本的に、２個の２次デルタシグマ
変調回路を用いた回路構成を有する。図１４において、
小数部制御回路５ｅは、２個の２次デルタシグマ変調回
路２００，２２０と、２次微分回路２３０と、遅延回路
２０９と、減算器２１０と、乗算器２１１と、加算器２
４０とを備えて構成される。

【０１１２】図１４において、２次デルタシグマ変調回
路２００は、２次積分器２０１と、量子化器２０２と、
フィードバック回路２０３と、乗算器２０７と、加算器
２０８とを備えて構成され、フィードバック回路２０３
は、遅延回路２０４と、２倍乗算器２０５と、減算器２
０６とを備えて構成される。また、２次デルタシグマ変
調回路２２０は、２次積分器２２１と、量子化器２２２
と、フィードバック回路２２３と、乗算器２２７と、加
算器２２８とを備えて構成され、フィードバック回路２
２３は、遅延回路２２４と、２倍乗算器２２５と、減算
器２２６とを備えて構成される。２個の２次デルタシグ
マ変調回路２００，２２０は、図４の小数部制御回路５
ａと同じ構成であり、詳細な説明は省略する。

【０１１３】図１４において、外部装置より入力された
小数部Ｆのデータは２次デルタシグマ変調回路２００の
加算器２０８に入力される。また、２次デルタシグマ変
調回路２００の量子化器２０２からの出力データは乗算
器２１１に出力されるとともに、遅延回路２０９を介し
て加算器２４０に出力される。乗算器２１１は量子化器
２０２からの出力データと、量子化ステップＬとを乗算
し、乗算結果のデータを減算器２１０に出力する。減算
器２１０は、２次デルタシグマ変調回路２００の２次積
分器２０１からの出力データから、乗算器２１１からの
出力データを減算し、減算結果のデータを２次デルタシ
グマ変調回路２２０の加算器２２８に出力する。

【０１１４】２次デルタシグマ変調回路２２０の量子化
器２２２からの出力データは、２次微分回路２３０を介
して加算器２４０に出力する。ここで、２次微分回路２
３０は、遅延回路２３１と、減算器２３２と、遅延回路
２３３と、減算器２３４とを備えて構成される。遅延回
路２３１と減算器２３２とは１次微分回路２４１を構成
し、遅延回路２３３と減算器２３４とは１次微分回路２
４２を構成し、２次微分回路２３０は、２個の１次微分
回路２４１，２４２を縦続接続することにより構成され
る。２次デルタシグマ変調回路２２０の量子化器２２２
からの出力データは、２次微分回路２３０の遅延回路２
３１及び減算器２３２に入力される。減算器２３２は２
次微分回路２３０の入力データから遅延回路２３１から
の出力データを減算し、減算結果のデータを次段の遅延
回路２３３及び減算器２３４に出力する。減算器２３４
は、前段の減算器２３２からの出力データから遅延回路
２３３からの出力データを減算し、減算結果のデータを
加算器２４０に出力する。

【０１１５】さらに、加算器２４０は、遅延回路２０９
からの出力データと、２次微分回路２３０の減算器２３
４からの出力データとを加算し、加算結果のデータは制
御された小数部Ｆのデータとなり、小数部制御回路５ｅ
の全体の回路の出力データとなる。

【０１１６】以上のように構成された、図１４の小数部
制御回路の動作について、以下説明する。２次デルタシ
グマ変調回路２００からの出力データＹ₁は、量子化器
２０２で加わる量子化誤差をＱ₁とすると、ｚ変換で
は、次式で表される。

【０１１７】

【数２６】Ｙ₁＝ｚ^-1Ｆ／Ｌ＋（１−ｚ^-1）²Ｑ₁

【０１１８】また、２次デルタシグマ変調回路２２０か
らの出力データＹ₂は、当該２次デルタシグマ変調回路
２２０への入力データをＦ₂とし、量子化器２２２で加
わる量子化誤差をＱ₂とすると、ｚ変換では、次式で表
される。

【０１１９】

【数２７】Ｙ₂＝ｚ^-1Ｆ₂／Ｌ＋（１−ｚ^-1）²Ｑ₂ ここで、

【数２８】Ｆ₂＝−ＬＱ₁であるので、次式を得る。

【０１２０】

【数２９】Ｙ₂＝−ｚ^-1Ｑ₁＋（１−ｚ^-1）²Ｑ₂

【０１２１】また、２次微分回路２３０の伝達関数はｚ
変換で次式で表される。

【０１２２】

【数３０】（１−ｚ^-1）²

【０１２３】従って、２次微分回路２３０からの出力デ
ータＹ₃は、ｚ変換で次式で表される。

【０１２４】

【数３１】 Ｙ₃ ＝（１−ｚ^-1）²Ｙ₂ ＝−ｚ^-1（１−ｚ^-1）²Ｑ₁＋（１−ｚ^-1）⁴Ｑ₂

【０１２５】それ故、加算器２４０からの出力データＹ
₄は、ｚ変換で次式で表される。

【０１２６】

【数３２】Ｙ₄ ＝ｚ^-1Ｙ₁＋Ｙ₃ ＝−ｚ^-2Ｆ／Ｌ＋（１−ｚ^-1）⁴Ｑ₂

【０１２７】上記式から明らかなように、図１４の小数
部制御回路５ｅは、４次デルタシグマ変調回路として動
作する。

【０１２８】上述したように、ｚ変換での伝達関数の振
幅｜１−ｚ^-1｜に対する周波数特性は、｜２ｓｉｎ（π
ｆ／ｆ_s）｜で示される。ここで、ｆ_sはクロックの周波
数で、基準信号周波数に等しい。従って、図１４の４次
デルタシグマ変調回路では量子化誤差Ｑに｜２ｓｉｎ
（πｆ／ｆ_s）｜⁴の周波数特性が乗算されることにな
る。従って、図１８のデルタシグマ変調回路の周波数特
性から明らかなように、当該４次デルタシグマ変調回路
における量子化誤差Ｑに対して乗算される係数は、上述
の２次及び３次デルタシグマ変調回路における量子化誤
差Ｑに対して乗算される係数に比べて低い周波数領域に
おいて小さくなるので、低い周波数領域での量子化誤差
の抑圧度がさらに大きくなる。

【０１２９】従って、図１４に示す小数部制御回路５ｅ
を図１の小数部制御回路５の代わりに用いた周波数シン
セサイザ装置では、出力信号周波数を基準信号周波数の
１／Ｌ間隔で設定でき、かつ、周波数変調によって出力
に発生するスプリアスがさらに大幅に軽減できるという
特有の効果を有する。

【０１３０】以上の第６の実施形態においては、２次デ
ルタシグマ変調回路２００と、２次デルタシグマ変調回
路２２０と、２次微分回路２３０とを組み合わせること
により、４次デルタシグマ変調回路を構成している。一
般的には、自然数ｎ次デルタシグマ変調回路と、自然数
ｍ次デルタシグマ変調回路を組み合わせるとき、ｍ次デ
ルタシグマ変調回路の出力段に自然数ｎ次微分回路を設
け、ｎ次デルタシグマ変調回路からの出力データと、自
然数ｎ次微分回路からの出力データとが同期するよう
に、ｎ次デルタシグマ変調回路の出力段に遅延回路を挿
入することにより、全体として（ｎ＋ｍ）次デルタシグ
マ変調回路を構成することができる。ここで、ｍ，ｎは
ともに１以上の自然数である。従って、このように構成
することにより、（ｎ＋ｍ）次デルタシグマ変調回路を
構成して、周波数シンセサイザ装置のための小数部制御
回路に用いてもよい。

【０１３１】第７の実施形態．図１５は、本発明に係る
第７の実施形態である周波数シンセサイザ装置の回路構
成を示すブロック図である。この実施形態において、小
数部制御回路５ｆ以外の回路構成は図１に示したものと
同じであるため同一の構成要素には同一の番号を付して
詳細説明を省略する。また、図１５に示す小数部制御回
路５ｆは、図１４の２次デルタシグマ変調回路２００及
び２次デルタシグマ変調回路２２０を、図９に示した回
路構成に置き換えたものであり、詳細説明は省略する。
なお、図１５におけるすべてのラッチ３０４，３０６，
３０７，３２４，３２６，３２７，３１０，３４１，３
４３は、入力データを１クロックだけ遅延する遅延回路
に相当する。小数部制御回路５ｆを構成する各回路は２
進論理回路で構成され、負数は２の補数で表される。ま
た、量子化ステップＬは２の累乗で示されるデータであ
る。

【０１３２】図１５において、第７の実施形態に係る小
数部制御回路５ｆは、２個の２次デルタシグマ変調回路
３００，３２０と、２次微分回路３４０と、ラッチ３１
０と、加算器３４５とを備えて構成される。ここで、２
次デルタシグマ変調回路３００は、２次積分器３０１
と、フィードバック回路３０２とを備えて構成され、２
次積分器３０１は、加算器３０３及びラッチ３０４から
なる１次積分器３５１と、加算器３０５及びラッチ３０
６からなる１次積分器３５２とを縦続接続することによ
り構成され、フィードバック回路３０２はラッチ３０７
と、２倍乗算器３０８と、減算器３０９とを備えて構成
される。また、２次デルタシグマ変調回路３２０は、２
次積分器３２１と、フィードバック回路３２２とを備え
て構成され、２次積分器３２１は、加算器３２３及びラ
ッチ３２４からなる１次積分器３５３と、加算器３２５
及びラッチ３２６からなる１次積分器３５４とを縦続接
続することにより構成され、フィードバック回路３２２
はラッチ３２７と、２倍乗算器３２８と、減算器３２９
とを備えて構成される。さらに、２次微分回路３４０
は、減算器３４２及びラッチ３４１からなる１次微分回
路３５５と、減算器３４４及びラッチ３４３からなる１
次微分回路３５６とを縦続接続することにより構成され
る。

【０１３３】２次デルタシグマ変調回路３００は、量子
化ステップＬを２の累乗のデータとすることで、量子化
器として、単純に２次積分器３０１からの出力データの
うちの、量子化ステップＬ以上のデータを示す上位ビッ
トのみを選択する回路構成を有する。当該選択された上
位ビットのデータはフィードバック回路３０２に入力さ
れて帰還されるとともに、当該２次デルタシグマ変調回
路３００の出力データとなり、ラッチ３１０を介して加
算器３４５に出力される。また、フィードバック回路３
０２からの出力データを上位ビットとして、小数部Ｆの
データに結合して、結合されたデータを２次積分器３０
１への入力データとするという簡単な回路構成で、図１
４における乗算器２０７と加算器２０８と同様の働きを
実現する。同様に、第２の２次デルタシグマ変調回路３
２０は、量子化器として、単純に２次積分器３２１の出
力データのうちの、量子化ステップＬ以上のデータを示
す上位ビットのみを選択する回路構成を有する。ここ
で、当該選択された上位ビットのデータはフィードバッ
ク回路３２２に入力されて帰還されるとともに、当該２
次デルタシグマ変調回路３２０の出力データとなり、２
次微分回路３４０に入力される。また、フィードバック
回路３２２からの出力データを上位ビットとして、２次
デルタシグマ変調回路３２０の入力データ（２次デルタ
シグマ変調回路３００の２次積分器３０１からの出力デ
ータのうちの下位ビット）に結合し、結合されたデータ
を２次積分器３２１への入力データとするという簡単な
回路構成で、図１４における乗算器２２７と加算器２２
８と同様の働きを実現する。

【０１３４】２次デルタシグマ変調回路３００から第２
の２次デルタシグマ変調回路３２０への接続において
は、２次積分器３０１のラッチ３０６からの出力データ
のうち、量子化ステップＬ未満の下位ビットのデータを
２次積分器３２１に入力することにより、図１４におけ
る乗算器２１１及び減算器２１０の働きを実現する。さ
らに、２次微分回路３４０からの出力データは加算器３
４５に入力され、加算器３４５は、入力される２つのデ
ータを加算して、加算結果のデータを、制御された小数
部Ｆのデータとして加算器６に出力する。

【０１３５】以上のように構成された、図１５の周波数
シンセサイザ装置によれば、出力信号周波数の設定可能
な間隔が基準信号周波数の２の累乗分の１に限定され、
任意整数分の１には設定できないが、回路構成を大幅に
簡略化できることの意義は大きい。

【０１３６】なお、図１５の回路構成では、クロックを
可変分周器２の出力としているが、基準信号をクロック
としてもよい。また、２次デルタシグマ変調回路３００
と２次デルタシグマ変調回路３２０のクロックの立上が
り又は立下がりのタイミングを互いに異なるタイミング
とすることができる。これは、小数部制御回路５ｆを構
成する回路が同一のタイミングで動作する場合、瞬時動
作電流がそのタイミングに集中し、大きな電源電圧変動
を発生するという現象を防止する効果を有する。複数の
クロックのうち、単純に１つのクロックを遅延させて異
なるタイミングのクロックを発生する方法の他に、位相
比較器３として、通常の安定状態では可変分周器２の出
力タイミングと基準信号のタイミングが一致しない排他
的論理和型回路の場合、基準信号を第１のクロックとし
て２次デルタシグマ変調回路３００を動作させ、可変分
周器２からの出力信号を第２のクロックとして２次デル
タシグマ変調回路３２０を動作させる方法がある。さら
にとって代わって、ラッチ３０４とラッチ３２４とを第
１のクロックを用いて動作させ、それ以外の回路を第２
のクロックで動作させるように構成してもよい。この場
合も、同様の効果を得ることができる。

【０１３７】さらにまた、ラッチ３０４、ラッチ３０
６、ラッチ３２４、及びラッチ３２６の各出力データの
うち、量子化ステップＬ未満のデータを示すビット数の
データを、順に前段のビット数以下に設定されるように
構成することができる。ここで、分周数のデータの精度
は最初の加算器３０３及びラッチ３０４のビット数によ
って決定される。そのため、後に続く加算器及びラッチ
のビット数を小さくしても、精度は変わらない。従っ
て、最下位ビット（ＬＳＢ）側からビットを切り捨てて
いくことで、切り捨てによる量子化誤差は増加するが、
回路規模を削減することが可能となる。このとき、後の
段ほど削減による影響が少ないため、後の段ほど回路規
模を大きく削減することができる。

【０１３８】以上の実施形態においては、小数部制御回
路５ｆは２進論理回路で構成され、２次積分器３２１の
出力端子における、量子化器の量子化ステップＬ未満の
データを示すビット長は、２次積分器３０１の出力端子
における、量子化器の量子化ステップＬ未満のデータを
示すビット長よりも短くなるように構成している。ここ
で、分周数のデータの精度は最初の２次積分器３０１の
出力データのビット数によって決定される。そのため、
後に続く２次積分器３２１の出力データのビット数を小
さくしても、精度は変わらない。従って、最下位ビット
（ＬＳＢ）側からビットを切り捨てていくことで、切り
捨てによる量子化誤差は増加するが、回路規模を削減す
ることが可能となる。このとき、後の段ほど削減による
影響が少ないため、後の段ほど回路規模を大きく削減す
ることができる。

【０１３９】第８の実施形態．図１６は、本発明に係る
第８の実施形態である無線通信装置の回路構成を示すブ
ロック図である。図１６において、本実施形態に係る無
線通信装置は、基準発振器４０１と、周波数シンセサイ
ザ装置４０２と、送信回路４０３と、受信回路４０４
と、アンテナ共用器４０５と、アンテナ４０６とを備え
て構成される。ここで、周波数シンセサイザ装置４０２
は上述の第１乃至第７の実施形態のうちのいずれか１つ
の周波数シンセサイザ装置である。

【０１４０】基準発振器４０１は安定な水晶発振器であ
り、基準信号を発生して周波数シンセサイザ装置４０２
に供給する。周波数シンセサイザ装置４０２の出力信号
は送信回路４０３、受信回路４０４に局部発振信号とし
て入力される。送信回路４０３において、無線信号は、
周波数シンセサイザ装置４０２からの局部発振信号を用
いて、上の周波数帯への周波数変換（アップコンバージ
ョン）され、送信回路４０３は、入力されるデータ信号
に従って、発生された無線信号を変調し、変調された無
線信号をアンテナ共用器４０５を介してアンテナ４０６
から相手先に向けて放射する。一方、アンテナ４０６に
より受信された無線信号はアンテナ共用器４０５を介し
て受信回路４０４に入力され、受信回路４０４は、入力
された無線信号に対して、周波数シンセサイザ装置４０
２からの局部発振信号を用いて、下の周波数帯への周波
数変換（ダウンコンバージョン）を行い、さらに、周波
数変換後の中間周波信号をデータ信号に復調して出力す
る。

【０１４１】以上のように構成された無線通信装置にお
いて、送信回路４０３及び受信回路４０４は上記局部発
振信号の周波数に対応した周波数チャンネルで各無線信
号の送信又は受信を行う。

【０１４２】周波数シンセサイザ装置４０２は、基準信
号周波数の１／Ｌの精度で出力信号周波数を設定できる
ので、送信又は受信の周波数チャンネルの間隔よりも高
い基準周波数を用いることができる。従って、ＰＬＬ回
路の位相同期ループの応答速度が速く、出力周波数の切
り換え時間を短くできる。また、周波数シンセサイザ装
置４０２の出力信号に現れるスプリアスを大幅に軽減す
ることができる。

【０１４３】一般に、デジタル変調方法を用いる移動体
通信システムにおいては、子局が複数の基地局の間を移
動するときに、基地局の信号強度を観測するために通信
チャンネル以外の周波数をモニタする必要があるシステ
ムが多い。そのため、送信と受信の間の短い空き時間を
利用して他の周波数を調べる必要があり、高速な周波数
切り換えが必要となる。本発明による周波数シンセサイ
ザ装置を局部発振信号源とすることで、高性能な無線通
信装置を実現することができる。

【０１４４】以上の実施形態においては、無線通信装置
について説明しているが、光ファイバケーブルや同軸ケ
ーブルなどの有線通信ケーブルを介して行う有線伝送方
法を用いて通信を行う有線通信装置であってもよい。

【０１４５】第９の実施形態．図１７は、本発明に係る
第９の実施形態である周波数変調装置の回路構成を示す
ブロック図である。図１７において、図１及び図１５と
同一の構成要素には同一の番号を付して詳細説明は省略
する。図１７に示すように、本実施形態の周波数変調装
置は、図１の周波数シンセサイザ装置に比較して、小数
部制御回路５への入力データを、小数部Ｆのデータと変
調データとを加算器１６により加算したデータとしたこ
とを特徴としている。ここで、小数部ＦのデータはＶＣ
Ｏ１からの出力信号の中心周波数を決定するのに対し
て、変調データは出力信号を周波数変調するためのデー
タである。ここで、小数部制御回路５は、第１乃至第７
の実施形態に係る小数部制御回路５乃至５ｆのうちのい
ずれか１つの小数部制御回路であってもよい。

【０１４６】以上のように構成された周波数変調装置に
おいては、ＶＣＯ１からの出力信号は、加算器１６に入
力される変調データに従って周波数変調される。

【０１４７】通常、周波数シンセサイザ装置で周波数変
調を行うには、基準信号又はＶＣＯ１の制御端子にアナ
ログの変調信号を加える必要がある。しかしながら、近
年では変調方法はデジタル変調方法が主流となり、変調
データはデジタル回路で作成される。そのため、上述の
ように周波数シンセサイザ装置で変調を行うには、デジ
タルの変調データをＤ／Ａコンバータを用いてアナログ
の変調データに変換し、基準信号又はＶＣＯ１の制御端
子に加える必要があった。しかしながら、Ｄ／Ａコンバ
ータの雑音が加わり、信号の伝送特性が劣化しやすいと
いう問題と、回路規模が増えるという問題があった。

【０１４８】図１７に示すように、本発明に係る実施形
態の周波数シンセサイザ装置を用い、小数部Ｆのデータ
に変調データを加算して、加算結果のデータを小数部制
御回路５に加えるという方法によれば、デジタルの変調
データをデジタルデータのまま小数部Ｆのデータに加算
するだけでよい。そのため、Ｄ／Ａコンバータは不要で
あり回路構成が簡単になり、信号の伝送特性の劣化もほ
とんどない。

【０１４９】以上の実施形態においては、実施態様及び
変形例について説明したが、本発明はこれらの個々の細
かな形態に限定されるものではない。例えば、以上の実
施形態においては、２次積分器や３次積分器を用いてい
るが、４次以上の積分器を用いてもよい。

【０１５０】

【発明の効果】以上詳述したように本発明によれば、Ｐ
ＬＬ回路を備えた周波数シンセサイザ装置において、入
力される小数部のデータを制御して、制御された小数部
のデータを出力する小数部制御回路と、入力される整数
部のデータと、上記小数部制御回路から出力される制御
された小数部のデータとを加算して、加算結果のデータ
を分周数のデータとして上記ＰＬＬ回路の可変分周器に
出力する加算手段とを備え、上記小数部制御回路は複数
ｎ次デルタシグマ変調回路であり、上記入力される小数
部のデータを周期的に変化して、これによって、当該周
期の平均データに従って、上記電圧制御発振器の出力信
号の周波数を設定する。

【０１５１】従って、本発明によれば、高次のデルタシ
グマ変調回路を用いることで、基準周波数よりも細かい
周波数間隔で出力周波数を設定でき、かつ不要なスプリ
アスを大幅に軽減した出力信号を得ることができるとい
う特有の効果を有する。

【図面の簡単な説明】

【図１】 本発明に係る第１の実施形態である周波数シ
ンセサイザ装置の回路構成を示すブロック図である。

【図２】 図１の２次積分器７の回路構成を示すブロッ
ク図である。

【図３】 図１の２次積分器７に代わる、変形例の２次
積分器７ａの回路構成を示すブロック図である。

【図４】 本発明に係る第２の実施形態である小数部制
御回路５ａの回路構成を示すブロック図である。

【図５】 図４の２次積分器７ｂの回路構成を示すブロ
ック図である。

【図６】 図４の２次積分器７ｂに代わる、変形例の２
次積分器７ｃの回路構成を示すブロック図である。

【図７】 図４の２次積分器７ｂに代わる、変形例の２
次積分器７ｄの回路構成を示すブロック図である。

【図８】 本発明に係る第３の実施形態である小数部制
御回路５ｂの回路構成を示すブロック図である。

【図９】 本発明に係る第４の実施形態である小数部制
御回路５ｃの回路構成を示すブロック図である。

【図１０】 本発明に係る第５の実施形態である小数部
制御回路５ｄの回路構成を示すブロック図である。

【図１１】 図１０の３次積分器４０の回路構成を示す
ブロック図である。

【図１２】 図１１の３次積分器４０に代わる、変形例
の３次積分器４０ａの回路構成を示すブロック図であ
る。

【図１３】 図１１の３次積分器４０に代わる、変形例
の３次積分器４０ｂの回路構成を示すブロック図であ
る。

【図１４】 本発明に係る第６の実施形態である小数部
制御回路５ｅの回路構成を示すブロック図である。

【図１５】 本発明に係る第７の実施形態である周波数
シンセサイザ装置の回路構成を示すブロック図である。

【図１６】 本発明に係る第８の実施形態である無線通
信装置の回路構成を示すブロック図である。

【図１７】 本発明に係る第９の実施形態である周波数
変調装置の回路構成を示すブロック図である。

【図１８】 実施形態に係るデルタシグマ変調回路の周
波数特性を示すスペクトラム図である。

【図１９】 従来技術の周波数シンセサイザ装置の回路
構成を示すブロック図である。

【図２０】 図１９の小数部制御回路８０の詳細構成を
示すブロック図である。

【図２１】 図１９の周波数シンセサイザ装置の動作を
示すタイミングチャートであって、（ａ）は可変分周器
２に入力される分周数の時間的変化を示すタイミングチ
ャートであり、（ｂ）はＶＣＯ１への制御電圧の時間的
変化を示すタイミングチャートである。

【図２２】 図１９のＶＣＯ１からの出力信号の周波数
特性を示すスペクトラム図である。

【図２３】 図１９のＶＣＯ１への制御電圧の周波数特
性を示すスペクトラム図である。

【符号の説明】

１…電圧制御発振器、 ２…可変分周器、 ３…位相比較器、 ４…低域通過フィルタ、 ５，５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ…小数部制御
回路、 ６…加算器、 ７，７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ…２次積分
器、 ８…量子化器、 ９，９ａ…フィードバック回路、 １０，１１，２２，２４，３２，３２ａ，３３…遅延回
路、 １２，３４…２倍乗算器、 １３，３５…減算器、 １４…乗算器、 １５，１６，２１，２３，３１…加算器、 ３０，３０ａ…複合遅延回路、 ４０，４０ｂ…３次積分器、 ４１…フィードバック回路、 ４２，４３，４４…遅延回路、 ４５，４６…３倍乗算器、 ４７，４８…減算器、 ５１，５３，５５…加算器、 ５２，５４，５６，５７，５８…遅延回路、 ５９…２倍乗算器、 ６０…減算器、 ７１，７９…加算器、 ７２，７３，７４，７５…遅延回路、 ７６，７７…３倍乗算器、 ７８…減算器、 １０１，１０２，１１１，１１２，１１３…１次積分
器、 １１４…２次積分器、 ２００，２２０…２次デルタシグマ変調回路、 ２０１，２２１…２次積分器、 ２０２，２２２…量子化器、 ２０３，２２３…フィードバック回路、 ２０４，２０９，２２４…遅延回路、 ２０５，２２５…２倍乗算器、 ２０６，２１０，２２６…減算器、 ２０７，２１１，２２７…乗算器、 ２０８，２２８…加算器、 ２３０…２次微分回路、 ２３１，２３３…遅延回路、 ２３２，２３４…減算器、 ２４０…加算器、 ２４１，２４２…１次微分回路、 ３００，３２０…２次デルタシグマ変調回路、 ３０１，３２１…２次積分器、 ３０２…フィードバック回路、 ３０３，３０５，３２３，３２５，３４５…加算器、 ３０４，３０６，３０７，３１０，３２４，３２６，３
２７…ラッチ、 ３０８，３２８…２倍乗算器、 ３０９，３２９…減算器、 ３４０…２次微分回路、 ３４１，３４３…ラッチ、 ３４２，３４４…減算器、 ３４５…加算器、 ３５１，３５２，３５３，３５４…１次積分器、 ３５５，３５６…１次微分回路、 ４０１…基準発振器、 ４０２…周波数シンセサイザ装置、 ４０３…送信回路、 ４０４…受信回路、 ４０５…アンテナ共用器、 ４０６…アンテナ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小杉 裕昭 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 前田 昌克 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 平野 俊介 神奈川県横浜市港北区綱島東四丁目３番１ 号 松下通信工業株式会社内

Claims (19)

【特許請求の範囲】
1. 【請求項１】 入力される制御電圧に対応する周波数を
   有する出力信号を発生する電圧制御発振器と、 入力される分周数のデータに従って、上記電圧制御発振
   器からの出力信号を分周して、分周後の信号を出力する
   可変分周器と、 上記可変分周器からの出力信号と、入力される基準信号
   との間の位相を比較し、比較結果を示す信号を発生して
   出力する位相比較器と、 上記位相比較器からの信号を低域通過ろ波して、低域通
   過ろ波後の信号を上記電圧制御発振器に出力する低域通
   過フィルタと、 入力される小数部のデータを制御して、制御された小数
   部のデータを出力する小数部制御回路と、 入力される整数部のデータと、上記小数部制御回路から
   出力される制御された小数部のデータとを加算して、加
   算結果のデータを分周数のデータとして上記可変分周器
   に出力する加算手段とを備えた周波数シンセサイザ装置
   であって、 上記小数部制御回路は、 入力される小数部のデータを複数ｎ次積分して、複数ｎ
   次積分後のデータを出力する複数ｎ次積分器と、 上記複数ｎ次積分器から出力されるデータを所定の量子
   化ステップで量子化し、量子化されたデータを出力する
   量子化器と、 上記量子化器からのデータを上記入力される小数部のデ
   ータとともに上記複数のｎ次積分器に帰還するフィーバ
   ック回路とを備えて構成された複数ｎ次デルタシグマ変
   調回路であり、 上記小数部制御回路は、上記入力される小数部のデータ
   を周期的に変化して、これによって、当該周期の平均デ
   ータに従って、上記電圧制御発振器の出力信号の周波数
   を設定することを特徴とする周波数シンセサイザ装置。
2. 【請求項２】 上記量子化器は、上記複数ｎ次積分器か
   ら出力されるデータを所定の量子化ステップで除算した
   商の整数部のデータを生成して上記制御された小数部の
   データとして出力し、 上記周波数シンセサイザ装置は、 上記フィードバック回路から出力されるデータと、上記
   量子化ステップとを乗算し、乗算結果のデータを出力す
   る第１の乗算器と、 上記第１の乗算器から出力されるデータと、入力される
   小数部のデータとを加算し、加算結果のデータを上記複
   数ｎ次積分器に出力する第１の加算器とをさらに備えた
   ことを特徴とする請求項１記載の周波数シンセサイザ装
   置。
3. 【請求項３】 上記小数部制御回路は２進論理回路で構
   成され、かつ負数を２の補数で示す回路であり、 上記量子化ステップは２の累乗で表され、 上記量子化器は上記量子化されたデータのうち、上記量
   子化ステップ以上のデータを示す上位ビットのデータを
   出力し、 上記複数ｎ次積分器は、上記フィーバック回路からの出
   力データを上位ビットのデータとし、かつ上記入力され
   た小数部のデータを下位ビットのデータとして結合して
   入力することを特徴とする請求項１又は２記載の周波数
   シンセサイザ装置。
4. 【請求項４】 上記基準信号又は上記可変分周器からの
   出力信号をクロックとして用い、１クロックの遅延をｚ
   ^-1で示すｚ変換において、 上記複数ｎ次積分器の伝達関数はｚ変換で１／（１−ｚ
   ^-1）ⁿで表され、 上記フィードバック回路の伝達関数はｚ変換で（１−ｚ
   ^-1）ⁿ−１で表されたことを特徴とする請求項１乃至３
   のうちのいずれか１つに記載の周波数シンセサイザ装
   置。
5. 【請求項５】 上記複数ｎ次積分器は、縦続接続された
   複数ｎ個の１次積分器を備え、 上記各１次積分器は、第２の加算器と、１クロック遅延
   回路とを備え、 上記第２の加算器は、上記各１次積分器に入力されるデ
   ータと、上記１クロック遅延回路からの出力データとを
   加算し、加算結果のデータを次段の１次積分器の入力デ
   ータとして出力し、 上記１クロック遅延回路は、上記第２の加算器からの出
   力データを１クロックだけ遅延させ、遅延後のデータを
   上記第２の加算器に出力することを特徴とする請求項１
   乃至４のうちのいずれか１つに記載の周波数シンセサイ
   ザ装置。
6. 【請求項６】 上記複数ｎ次積分器は、第２の加算器
   と、１クロックの遅延をｚ^-1で示すｚ変換において、１
   −（１−ｚ^-1）ⁿで表される伝達関数を有する複合遅延
   回路とを備え、 上記第２の加算器は、上記複数ｎ次積分器に入力される
   データと、上記複合遅延回路からの出力データとを加算
   し、加算結果のデータを上記複合遅延回路に出力すると
   ともに、上記複数ｎ次積分器からの出力データとして出
   力することを特徴とする請求項１乃至４のうちのいずれ
   か１つに記載の周波数シンセサイザ装置。
7. 【請求項７】 基準信号又は可変分周器からの出力信号
   をクロックとして用い、１クロックの遅延をｚ^-1で示す
   ｚ変換において、 上記複数ｎ次積分器の伝達関数はｚ変換でｚ^-1／（１−
   ｚ^-1）ⁿで表され、 上記フィードバック回路の伝達関数はｚ変換で（（１−
   ｚ^-1）ⁿ−１）／ｚ^-1で表されたことを特徴とする請求
   項１乃至３のうちのいずれか１つに記載の周波数シンセ
   サイザ装置。
8. 【請求項８】 上記複数ｎ次積分器は、縦続接続された
   複数ｎ個の１次積分器を備え、 上記各１次積分器は、第２の加算器と、１クロック遅延
   回路とを備え、 上記第２の加算器は、上記各１次積分器に入力されるデ
   ータと、上記１クロック遅延回路からの出力データとを
   加算し、加算結果のデータを出力し、 上記１クロック遅延回路は、上記第２の加算器からの出
   力データを１クロックだけ遅延させ、遅延後のデータを
   出力し、 上記ｎ個の１次積分器のうちのいずれか１つは、当該１
   次積分器の１クロック遅延回路からの出力データを次段
   の１次積分器に出力する一方、他の１次積分器は、当該
   第２の加算器からの出力データを次段の１次積分器に出
   力することを特徴とする請求項１、２，３又は７記載の
   周波数シンセサイザ装置。
9. 【請求項９】 上記複数ｎ個の１次積分器のうち、初段
   の１次積分器の１クロック遅延回路は第１のクロックで
   動作し、２段目以降の少なくとも１つの１次積分器の１
   クロック遅延回路は第２のクロックで動作し、上記第１
   のクロックと上記第２のクロックの周期は実質的に等し
   く、立ち上がり又は立下りのタイミングは実質的に異な
   ることを特徴とする請求項８記載の周波数シンセサイザ
   装置。
10. 【請求項１０】 上記縦続接続された各１次積分器は２
    進論理回路で構成され、２段目以降の少なくとも１つの
    １次積分器のビット長は初段の１次積分器のビット長よ
    りも小さくなるように構成されたことを特徴とする請求
    項５、８又は９記載の周波数シンセサイザ装置。
11. 【請求項１１】 上記複数ｎ次積分器は、第２の加算器
    と、１クロック遅延回路と、１クロックの遅延をｚ^-1で
    示すｚ変換において、（１−（１−ｚ^-1）ⁿ）／ｚ^-1で
    表される伝達関数を有する複合遅延回路とを備え、 上記第２の加算器は、上記複数ｎ次積分器に入力される
    データと、上記複合遅延回路からの出力データとを加算
    し、加算結果のデータを上記１クロック遅延回路を介し
    て上記複合遅延回路に出力するとともに、上記１クロッ
    ク遅延回路からの出力データを上記複数ｎ次積分器から
    の出力データとして出力することを特徴とする請求項
    １、２、３又は７記載の周波数シンセサイザ装置。
12. 【請求項１２】 上記小数部制御回路は、第１のデルタ
    シグマ変調回路と、第２のデルタシグマ変調回路と、１
    クロック遅延をｚ^-1で示すｚ変換において、（１−
    ｚ^-1）ⁿで表される伝達関数を有する自然数ｎ次微分回
    路とを備え、 上記第１のデルタシグマ変調回路は、自然数ｎ次積分器
    である第１の積分器と、第１の量子化器と、第１のフィ
    ードバック回路とを備え、 上記第２のデルタシグマ変調回路は、自然数ｍ次積分器
    である第２の積分器と、第２の量子化器と、第２のフィ
    ードバック回路とを備え、 上記第２のデルタシグマ変調回路の第２の量子化器から
    の出力データは上記自然数ｎ次微分回路に入力され、 上記小数部制御回路はさらに、 上記第１の量子化器からの出力データと、所定の量子化
    ステップとを乗算し、乗算結果のデータを出力する第２
    の乗算器と、 上記第１の積分器からの出力データから、上記第２の乗
    算器からの出力データを減算し、減算結果のデータを上
    記第２のデルタシグマ変調回路に出力する第１の減算器
    と、 上記第１のデルタシグマ変調回路の第１の量子化器から
    の出力データを、上記自然数ｎ次微分回路からの出力デ
    ータのタイミングと同期するように遅延させる遅延手段
    と、 上記遅延手段により遅延された出力データと、上記自然
    数ｎ次微分回路からの出力データとを加算して、加算結
    果のデータを当該小数部制御回路からの出力データとし
    て出力する別の加算手段とを備え、 上記小数部制御回路は複数（ｎ＋ｍ）次のデルタシグマ
    変調回路として動作することを特徴とする請求項２乃至
    １１のうちのいずれか１つに記載の周波数シンセサイザ
    装置。
13. 【請求項１３】 上記第１のデルタシグマ変調回路は第
    １のクロックで動作し、上記第２のデルタシグマ変調回
    路は第２のクロックで動作し、上記第１のクロックと上
    記第２のクロックの周期は実質的に等しく、立ち上がり
    又は立下りのタイミングは実質的に異なることを特徴と
    する請求項１２記載の周波数シンセサイザ装置。
14. 【請求項１４】 上記第１のクロックは基準信号又は可
    変分周器の出力の一方から生成され、上記第２のクロッ
    クは他方から生成されたことを特徴とする請求項９又は
    １３記載の周波数シンセサイザ装置。
15. 【請求項１５】 上記小数部制御回路は２進論理回路で
    構成され、上記第２の積分器の出力データにおいて上記
    第２の量子化器の量子化ステップ未満のデータを示すビ
    ット長は、上記第１の積分器の出力データにおいて上記
    第１の量子化器の量子化ステップ未満のデータを示すビ
    ット長よりも短くなるように構成されたことを特徴とす
    る請求項１２乃至１４のいずれか１つに記載の周波数シ
    ンセサイザ装置。
16. 【請求項１６】 上記縦続接続された複数ｎ個の１次積
    分器の各１クロック遅延回路の出力データのうち、量子
    化ステップ未満のデータを示すビット数のデータを、順
    に前段のビット数以下に設定されるように構成したこと
    を特徴とする請求項５又は８記載の周波数シンセサイザ
    装置。
17. 【請求項１７】 請求項１乃至１６のうちのいずれか１
    つに記載の周波数シンセサイザ装置と、送信回路と、受
    信回路とを備えた通信装置であって、 上記周波数シンセサイザ装置の出力信号である上記電圧
    制御発振器の出力信号は上記送信回路及び上記受信回路
    に局部発振信号として供給され、 上記送信回路は上記局部発振信号の周波数に対応した周
    波数チャンネルで無線信号の送信を行い、 上記受信回路は上記局部発振信号の周波数に対応した別
    の周波数チャンネルで別の無線信号の受信を行うことを
    特徴とする通信装置。
18. 【請求項１８】 請求項１乃至１６のうちのいずれか１
    つに記載の周波数シンセサイザ装置と、 上記入力された小数部のデータと、入力される変調デー
    タとを加算し、加算結果のデータを上記小数部制御回路
    に出力する第３の加算器とを備え、 これによって、上記周波数シンセサイザ装置の電圧制御
    発振器からの出力信号を、上記変調データに従って周波
    数変調することを特徴とする周波数変調装置。
19. 【請求項１９】 請求項１乃至１６のうちのいずれか１
    つに記載の周波数シンセサイザ装置を用いた周波数変調
    方法であって、 上記入力された小数部のデータと、入力される変調デー
    タとを加算し、加算結果のデータを上記小数部制御回路
    に出力するステップを含み、 これによって、上記周波数シンセサイザ装置の電圧制御
    発振器からの出力信号を、上記変調データに従って周波
    数変調することを特徴とする周波数変調方法。