JP2750639B2 - 残留誤り低減を備えたラッチドアキュムレータ分数ｎ合成 - Google Patents
残留誤り低減を備えたラッチドアキュムレータ分数ｎ合成Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Transceivers (AREA)
Description
【発明の詳細な説明】 発明の背景 本発明は一般的には周波数シンセサイザに関し、より
特定的には１個よりも多いラッチされた蓄積器またはラ
ッチドアキュムレータ構成（latched accumulator conf
igulation）を使用するラッチされた蓄積器分数Ｎの周
波数シンセサイザに関係し、該ラッチされた蓄積器構成
において分数化する過程による残留雑音成分はデジタル
／アナログ変換器に結合され、そして次に該残留雑音の
消去のために位相検出器出力に印加される。ラッチド構
成は同期的に動作し、また、システムをより高い周波数
で動作を可能にし、これにより、スプリアス信号を低減
する。参考として、米国特許出願第516,993号：″Multi
accumulator Sigma−Delta Fractional−N Synthesi
s″，発明者Hietala et al、出願日1990年４月30日、及
び米国特許出願516,897号：″Fractional N/M Synthesi
s″、発明者Black et al、出願日1990年４月30日があ
り、これらは共に本願発明の譲受人に譲渡されている。
Hietala他のために前述と共に同じ日に提出された米国
特許出願番号第576,342号「多数のラッチされた蓄積器
分数Ｎ合成」もまた参照されるべきである。
特定的には１個よりも多いラッチされた蓄積器またはラ
ッチドアキュムレータ構成（latched accumulator conf
igulation）を使用するラッチされた蓄積器分数Ｎの周
波数シンセサイザに関係し、該ラッチされた蓄積器構成
において分数化する過程による残留雑音成分はデジタル
／アナログ変換器に結合され、そして次に該残留雑音の
消去のために位相検出器出力に印加される。ラッチド構
成は同期的に動作し、また、システムをより高い周波数
で動作を可能にし、これにより、スプリアス信号を低減
する。参考として、米国特許出願第516,993号：″Multi
accumulator Sigma−Delta Fractional−N Synthesi
s″，発明者Hietala et al、出願日1990年４月30日、及
び米国特許出願516,897号：″Fractional N/M Synthesi
s″、発明者Black et al、出願日1990年４月30日があ
り、これらは共に本願発明の譲受人に譲渡されている。
Hietala他のために前述と共に同じ日に提出された米国
特許出願番号第576,342号「多数のラッチされた蓄積器
分数Ｎ合成」もまた参照されるべきである。
位相ロックループ（PLL）周波数合成は電圧制御発振
器（VCO）から多くの関連する信号の１つを発生するた
めのよく知られた技術である。単一ループのPLLにおい
ては、VCOからの出力信号はプログラマブル分周器に供
給され、この分周器は選択された整数によって分周して
分周信号を位相比較器に提供し、位相検出器はこの分周
信号を他の固定周波数発振器からの基準信号と比較す
る。この基準信号は時間変化及び環境変化に対して周波
数の安定のためにしばしば選択される。分周信号と基準
信号との位相差が位相検出器から出力されてループフィ
ルタを介してVCOに印加され、これにより、VCOからの出
力信号の周波数を変化させて分周信号と基準信号との位
相誤差を最小にする。プログラマブル分周器は整数のみ
によって分周するので、出力周波数のステップ幅（step
size）は基準信号周波数に等しくなるように抑制され
る。単一ループPLLについては、ループロック時間、出
力周波数のステップ幅、雑音性能、及びスプリアス信号
発生の競合要件の間での技術上の妥協を行なわなければ
ならない。
器（VCO）から多くの関連する信号の１つを発生するた
めのよく知られた技術である。単一ループのPLLにおい
ては、VCOからの出力信号はプログラマブル分周器に供
給され、この分周器は選択された整数によって分周して
分周信号を位相比較器に提供し、位相検出器はこの分周
信号を他の固定周波数発振器からの基準信号と比較す
る。この基準信号は時間変化及び環境変化に対して周波
数の安定のためにしばしば選択される。分周信号と基準
信号との位相差が位相検出器から出力されてループフィ
ルタを介してVCOに印加され、これにより、VCOからの出
力信号の周波数を変化させて分周信号と基準信号との位
相誤差を最小にする。プログラマブル分周器は整数のみ
によって分周するので、出力周波数のステップ幅（step
size）は基準信号周波数に等しくなるように抑制され
る。単一ループPLLについては、ループロック時間、出
力周波数のステップ幅、雑音性能、及びスプリアス信号
発生の競合要件の間での技術上の妥協を行なわなければ
ならない。
単一ループPLLの制限を克服するために、非整数によ
って分周するプログラマブル分周器が開発されてきた。
基準信号周波数の分数の出力周波数のステップ幅は得ら
れるが、基準信号周波数が高くかつループ帯域が広く維
持される。分数Ｎの合成についての議論は米国特許第4,
816,774号に見い出される。ここで述べられているよう
に、２つのアキュムレータを用いて切替によって発生す
るスプリアス信号を伴うことなく、除数の異なる整数値
間での切替の分数合成の性能をシミュレートする。これ
らの２つのアキュムレータの技術は打消し（cancellati
on）及びループフィルタ排除（rejection）によって不
要なスプリアス信号を低減するように作用する。更にま
た、リップルアキュムレータの内容を該ループフィルタ
に接続されたデジタル／アナログ変換器に印加すること
による残留雑音の打消しは、米国特許第4,204,174号の
中で明らかにされているが、本構成は正確な訂正を残留
雑音波形に対して提供しないという問題を被る。正確な
訂正を備えた２個のリップルアキュムレータ構成に対す
る変更は、米国特許第4,758,802号で明らかにされた
が、その構成はより高次のアキュムレータネットワーク
に好適に受入れられることはない。
って分周するプログラマブル分周器が開発されてきた。
基準信号周波数の分数の出力周波数のステップ幅は得ら
れるが、基準信号周波数が高くかつループ帯域が広く維
持される。分数Ｎの合成についての議論は米国特許第4,
816,774号に見い出される。ここで述べられているよう
に、２つのアキュムレータを用いて切替によって発生す
るスプリアス信号を伴うことなく、除数の異なる整数値
間での切替の分数合成の性能をシミュレートする。これ
らの２つのアキュムレータの技術は打消し（cancellati
on）及びループフィルタ排除（rejection）によって不
要なスプリアス信号を低減するように作用する。更にま
た、リップルアキュムレータの内容を該ループフィルタ
に接続されたデジタル／アナログ変換器に印加すること
による残留雑音の打消しは、米国特許第4,204,174号の
中で明らかにされているが、本構成は正確な訂正を残留
雑音波形に対して提供しないという問題を被る。正確な
訂正を備えた２個のリップルアキュムレータ構成に対す
る変更は、米国特許第4,758,802号で明らかにされた
が、その構成はより高次のアキュムレータネットワーク
に好適に受入れられることはない。
従って、分数Ｎ周波数シンセサイザのための基準信号
周波数はVCO出力周波数にプログラマブル分周器の除数
の分母を乗算した値のステップ幅によって決定される。
分数Ｎ合成によれば、実際のチャネル間隔よりずっと高
い基準周波数の使用が可能となり、また、低周波数のス
プリアス出力の低減のためにより広い帯域幅を使用する
設計が可能となる。帯域幅が広くなると、ロック時間が
早くなり、また、基準入力もしくは分数分割機構に印加
される広帯域変調が可能となる。
周波数はVCO出力周波数にプログラマブル分周器の除数
の分母を乗算した値のステップ幅によって決定される。
分数Ｎ合成によれば、実際のチャネル間隔よりずっと高
い基準周波数の使用が可能となり、また、低周波数のス
プリアス出力の低減のためにより広い帯域幅を使用する
設計が可能となる。帯域幅が広くなると、ロック時間が
早くなり、また、基準入力もしくは分数分割機構に印加
される広帯域変調が可能となる。
残念ながら、上述のシステムは完全ではなく、チャネ
ル間隔に等しい周波数でいくらかのスプリアス信号出力
を発生する。望ましい信号出力の純粋度は非分数システ
ムよりよいが、それ自信いくつかの高品質システムのた
めにはまだ不十分であると言える。
ル間隔に等しい周波数でいくらかのスプリアス信号出力
を発生する。望ましい信号出力の純粋度は非分数システ
ムよりよいが、それ自信いくつかの高品質システムのた
めにはまだ不十分であると言える。
このスプリアス出力の効果を最小にするために、２つ
のアキュムレータの分数Ｎ合成システムが開発され、こ
のシステムはスプリアス信号をフィルタリングが高価で
なくかつ簡単な周波数に分散する。この利益は２つより
多くのアキュムレータを有するシステムを使用すること
によって急激に増大する。
のアキュムレータの分数Ｎ合成システムが開発され、こ
のシステムはスプリアス信号をフィルタリングが高価で
なくかつ簡単な周波数に分散する。この利益は２つより
多くのアキュムレータを有するシステムを使用すること
によって急激に増大する。
現在の多段アキュムレータシステムはすべてアキュム
レータがデータを「リップル」するという欠点を有して
いる。言い換えると、各クロックパルスに対しデータは
デジタルネットワーク構成全体に亘って作用しなければ
ならない。これは、システムを構築するのに用いられた
デジタル回路における伝播遅延のために、多段アキュム
レータシステムに対して比較的低い動作周波数上限値を
招くことになる。
レータがデータを「リップル」するという欠点を有して
いる。言い換えると、各クロックパルスに対しデータは
デジタルネットワーク構成全体に亘って作用しなければ
ならない。これは、システムを構築するのに用いられた
デジタル回路における伝播遅延のために、多段アキュム
レータシステムに対して比較的低い動作周波数上限値を
招くことになる。
１つのアキュムレータの分数Ｎシステムの基本構成は
図１のブロック図に示される。VCO101は出力信号を発生
し、この出力信号は代表的にはプログラマブル分周器10
3に供給され、プログラマブル分周器103は位相検出器
（φ）105への出力を有する。制御入力は粗チャネル設
定値と除算の分数部分を提供するデジタル網の出力との
和である。位相検出器105は、通常、分周周波数fvの位
相を基準発振器107からの基準信号周波数fr出力の位相
と比較して信号を発生し、この信号はループフィルタ10
9に印加され、続いて、VCO101に印加され、これによ
り、VCO出力信号を位相ロックする。
図１のブロック図に示される。VCO101は出力信号を発生
し、この出力信号は代表的にはプログラマブル分周器10
3に供給され、プログラマブル分周器103は位相検出器
（φ）105への出力を有する。制御入力は粗チャネル設
定値と除算の分数部分を提供するデジタル網の出力との
和である。位相検出器105は、通常、分周周波数fvの位
相を基準発振器107からの基準信号周波数fr出力の位相
と比較して信号を発生し、この信号はループフィルタ10
9に印加され、続いて、VCO101に印加され、これによ
り、VCO出力信号を位相ロックする。
可変分周器103の除数値の選択は、デジタル網111によ
ってなされ、このデジタル網は、米国特許第4,758,802
号と等価のＺ変換にて記載された既知の装置であって、
通常の加算器113、比較器115（比較器115の入力が所定
の数値を超えたときに「キャリーアウト」信号を発
生）、及びフィードバックロジック117を備えており、
このフィードバックロジック117は（キャリーアウト信
号が発生したときに）加算器113にデジタル数表現が印
加される前に加算器113及び比較器115のデジタル数表現
出力から分母を減算する。分数Ｎのシンセサイザにおい
て時間（オフセット周波数）に関してのオフセット位相
の１階微分のデジタル等価値である第２のデジタル数表
現がデジタル網111の他の入力に印加される。デジタル
網111の全体効果は微分位相を積分し、PLLに位相オフセ
ットの１次の等価量である制御信号（キャリーアウトデ
ジタル信号形式）を印加することである。加算器113は
基準周波数信号frの発生毎に加算器113の前回値にｄφ/
dt（分子）を加算する。米国特許第4,816,774号に記載
してあるように、加算器113の出力はある数（分周器103
の除数を整数と分子／分母との和で表すとき除数の所望
の分数部分の分母）と比較される。加算器113の内容が
その分母値を超えると、キャリーアウト出力が真値（tr
ue）にセットされ、次の基準パルスの発生前に加算器11
3の内容がフィードバックロジック117において分母値だ
け減少する。
ってなされ、このデジタル網は、米国特許第4,758,802
号と等価のＺ変換にて記載された既知の装置であって、
通常の加算器113、比較器115（比較器115の入力が所定
の数値を超えたときに「キャリーアウト」信号を発
生）、及びフィードバックロジック117を備えており、
このフィードバックロジック117は（キャリーアウト信
号が発生したときに）加算器113にデジタル数表現が印
加される前に加算器113及び比較器115のデジタル数表現
出力から分母を減算する。分数Ｎのシンセサイザにおい
て時間（オフセット周波数）に関してのオフセット位相
の１階微分のデジタル等価値である第２のデジタル数表
現がデジタル網111の他の入力に印加される。デジタル
網111の全体効果は微分位相を積分し、PLLに位相オフセ
ットの１次の等価量である制御信号（キャリーアウトデ
ジタル信号形式）を印加することである。加算器113は
基準周波数信号frの発生毎に加算器113の前回値にｄφ/
dt（分子）を加算する。米国特許第4,816,774号に記載
してあるように、加算器113の出力はある数（分周器103
の除数を整数と分子／分母との和で表すとき除数の所望
の分数部分の分母）と比較される。加算器113の内容が
その分母値を超えると、キャリーアウト出力が真値（tr
ue）にセットされ、次の基準パルスの発生前に加算器11
3の内容がフィードバックロジック117において分母値だ
け減少する。
たとえば、分母の値を13とし、分子の値を１とする。
13個の基準パルスの発生毎に加算器113は分母の値を超
えてキャリー出力を発生し、このキャリー出力は１つの
基準信号frのパルスに対して分周器103の除数を１だけ
増大させる。これはVCO101の出力信号から１つのパルス
を除去し、従って、蓄積された位相誤差が360°だけ減
少する。これは公称のループ除算数に加算された1/13除
算に対応する。
13個の基準パルスの発生毎に加算器113は分母の値を超
えてキャリー出力を発生し、このキャリー出力は１つの
基準信号frのパルスに対して分周器103の除数を１だけ
増大させる。これはVCO101の出力信号から１つのパルス
を除去し、従って、蓄積された位相誤差が360°だけ減
少する。これは公称のループ除算数に加算された1/13除
算に対応する。
図２のＺ変換図には、米国特許第4,758,802号に開示
されたものと同一の１つのアキュムレータのシステムの
Ｚ変換等価デジタル網111′が示されている。該単一ア
キュムレータシステムのＺ変換式は、 DO＝Ｑ｛（1-z-1）／（2-z-1）｝＋DI/（2-Z-1） ただし、DOは出力データ、DIは入力データである。
されたものと同一の１つのアキュムレータのシステムの
Ｚ変換等価デジタル網111′が示されている。該単一ア
キュムレータシステムのＺ変換式は、 DO＝Ｑ｛（1-z-1）／（2-z-1）｝＋DI/（2-Z-1） ただし、DOは出力データ、DIは入力データである。
Ｚ変換加算器201には、分子の値（オーバフローがあ
れば分子の値からの分母の値を減算した値）と、z
-1（遅延）ブロック203、205によって表される、前回の
加算器内容とが供給される。この比較は207にて加算さ
れた量子化誤差Ｑによるデジタルスライサとみなされ
る。加算器207からの出力デジタル数値であって加算器2
01にフィードバックされ、また、キャリーアウト信号は
出力信号として取り出される。しかしながりら、Ｚ変換
解析では、出力とフィードバック信号との差は必要とさ
れない。
れば分子の値からの分母の値を減算した値）と、z
-1（遅延）ブロック203、205によって表される、前回の
加算器内容とが供給される。この比較は207にて加算さ
れた量子化誤差Ｑによるデジタルスライサとみなされ
る。加算器207からの出力デジタル数値であって加算器2
01にフィードバックされ、また、キャリーアウト信号は
出力信号として取り出される。しかしながりら、Ｚ変換
解析では、出力とフィードバック信号との差は必要とさ
れない。
Ｂ点では、次のごとく式を書くことができる。
Ｂ（ｚ）＝Ｂ（ｚ）z-1＋Ａ（ｚ）、もしくは Ｂ（ｚ）＝Ａ（ｚ）／（1-z-1） ただし、データ出力（DO）＝Ｂ（ｚ）＋Ｑ Ａ（ｚ）＝データ入力（DI）−Ｂ（ｚ）−Ｑ これらを代入してＢ（ｚ）について解くと、 Ｂ（ｚ）＝データ入力（DI）／（2-z-1）−Ｑ（2-z-1） また、出力データDOについては、 データ出力（DO） ＝テータ入力（DI）／（2-z-1）＋Ｑ（1-z-1）／（2-z
-1） となる。
-1） となる。
上述の式を周波数領域に変換すると（νは折り返し周
波数に正規化された周波数）、 ｜（Data Out）／（Data In）｜＝1/｛５−4cos（π
ν）｝1/2 ｜（Data Out）/Q|＝［｛２−2cos（πν）｝／｛５−4
cos（πν）｝］1/2 このように、加算器201へのデータはわずかに低域通
過フィルタリングされ、デジタル網111′によって導入
された量子化雑音は高域通過フィルタリングされる。量
子化雑音の高域通過フィルタリングは、スプリアス信号
が高域通過フィルタのコーナ（下限）周波数（corner o
f the high pass）よりずっと低い周波数で発生すると
きに、送受信機のチャネル間周波数間隔の周波数で発生
するスプリアス信号を低減できるという効果を奏する。
高域通過のコーナ周波数よりずっと低い低域通過のコー
ナ周波数（low pass corner frequency）を有するPLL応
答を選択することによって、量子化雑音のほとんどを除
去することが可能である。単一アキュムレータシステム
においては、高域通過のロールオフは20dB/decadeであ
る。このように、十分なノイズ抑圧を得ようとすれば、
基準周波数を大きくして高域通過のコーナ周波数を大き
い周波数に押し上げなければならない。（もしくは、PL
Lの低域通過の周波数を非常に低くしなければならな
ず、この場合、広帯域幅の利益を失う。） 基本的な分数Ｎ構成の高域通過フィルタリングを改良
するために、１つより多くのアキュムレータを用いるシ
ステム用の分数Ｎの合成を用いることが知られている。
２つのアキュムレータの分数Ｎシンセサイザは米国特許
第4,204,174号に開示されている。また、多段アキュム
レータの分数Ｎシンセサイザの例は図３のブロック図に
示され、図１の単一デジタル網111が、付加的なアキュ
ムレータ、この場合、アキュムレータ303,305,307、に
よって増大されている。
波数に正規化された周波数）、 ｜（Data Out）／（Data In）｜＝1/｛５−4cos（π
ν）｝1/2 ｜（Data Out）/Q|＝［｛２−2cos（πν）｝／｛５−4
cos（πν）｝］1/2 このように、加算器201へのデータはわずかに低域通
過フィルタリングされ、デジタル網111′によって導入
された量子化雑音は高域通過フィルタリングされる。量
子化雑音の高域通過フィルタリングは、スプリアス信号
が高域通過フィルタのコーナ（下限）周波数（corner o
f the high pass）よりずっと低い周波数で発生すると
きに、送受信機のチャネル間周波数間隔の周波数で発生
するスプリアス信号を低減できるという効果を奏する。
高域通過のコーナ周波数よりずっと低い低域通過のコー
ナ周波数（low pass corner frequency）を有するPLL応
答を選択することによって、量子化雑音のほとんどを除
去することが可能である。単一アキュムレータシステム
においては、高域通過のロールオフは20dB/decadeであ
る。このように、十分なノイズ抑圧を得ようとすれば、
基準周波数を大きくして高域通過のコーナ周波数を大き
い周波数に押し上げなければならない。（もしくは、PL
Lの低域通過の周波数を非常に低くしなければならな
ず、この場合、広帯域幅の利益を失う。） 基本的な分数Ｎ構成の高域通過フィルタリングを改良
するために、１つより多くのアキュムレータを用いるシ
ステム用の分数Ｎの合成を用いることが知られている。
２つのアキュムレータの分数Ｎシンセサイザは米国特許
第4,204,174号に開示されている。また、多段アキュム
レータの分数Ｎシンセサイザの例は図３のブロック図に
示され、図１の単一デジタル網111が、付加的なアキュ
ムレータ、この場合、アキュムレータ303,305,307、に
よって増大されている。
多段アキュムレータ（multiaccumulator）システムに
おいては、第１のアキュムレータ111の内容は第２のア
キュムレータ303のデータ入力となっている。また、第
２のアキュムレータ303の内容は第３のアキュムレータ3
05のデータ入力となぃる。データがアキュムレータ111
の加算器113の出力に一旦セットされると、そのデータ
はアキュムレータ303の加算器113のデータ入力に転送さ
れなければならない。一旦該データがアキュムレータ30
3の加算器113の出力においてセットされると、そのデー
タはアキュムレータ305の入力に転送されなければなら
ない、等となる。すべての転送は１つのクロックパルス
（典型的には分周器103の出力から取り出される）にお
いて達成されなければならない。この処理は「リップル
（ripple）」処理と称され、アキュムレータは「リップ
ル」アキュムレータとして知られている。アキュムレー
タの速度及び／または数にはリップル処理によって明ら
かに上限が課されている。
おいては、第１のアキュムレータ111の内容は第２のア
キュムレータ303のデータ入力となっている。また、第
２のアキュムレータ303の内容は第３のアキュムレータ3
05のデータ入力となぃる。データがアキュムレータ111
の加算器113の出力に一旦セットされると、そのデータ
はアキュムレータ303の加算器113のデータ入力に転送さ
れなければならない。一旦該データがアキュムレータ30
3の加算器113の出力においてセットされると、そのデー
タはアキュムレータ305の入力に転送されなければなら
ない、等となる。すべての転送は１つのクロックパルス
（典型的には分周器103の出力から取り出される）にお
いて達成されなければならない。この処理は「リップル
（ripple）」処理と称され、アキュムレータは「リップ
ル」アキュムレータとして知られている。アキュムレー
タの速度及び／または数にはリップル処理によって明ら
かに上限が課されている。
第２のアキュムレータ303は第１のアキュムレータの
量子化誤差Q1に加えてそれ自身のＺ変換量子化誤差Q2を
有している。しかしながら、これらの組合わせの量子化
誤差は単一アキュムレータの場合より大きく低減する。
第２のアキュムレータ303からのキャリーアウト信号は
遅延論理素子309に印加され、また、遅延論理素子309に
よって生成された微分（differentiation）後に加算器3
11に印加される。アキュムレータ305の比較器からのキ
ャリーアウト出力は遅延論理素子313,315によって２回
微分され、加算器311に入力される。アキュムレータ307
の比較器からのキャリーアウト出力は遅延論理素子317,
319,321によって３回微分され、加算器311に入力され
る。上述のごとく、微分されたキャリーアウト出力は加
算された有効キャリーアウト信号として分周器103に印
加される。このように、多段アキュムレータシステムに
よって発生する効果は、アキュムレータ111のキャリー
アウトの１次の次数の位相オフセット、アキュムレータ
303の微分のキャリーアウトの２次の次数の位相オフセ
ット、アキュムレータ305の２回微分のキャリーアウト
の３次の次数の位相オフセット、及びアキュムレータ30
7の３回微分のキャリーアウトの４次の次数の位相オフ
セットを加算して有効なキャリーアウト信号にすること
である。
量子化誤差Q1に加えてそれ自身のＺ変換量子化誤差Q2を
有している。しかしながら、これらの組合わせの量子化
誤差は単一アキュムレータの場合より大きく低減する。
第２のアキュムレータ303からのキャリーアウト信号は
遅延論理素子309に印加され、また、遅延論理素子309に
よって生成された微分（differentiation）後に加算器3
11に印加される。アキュムレータ305の比較器からのキ
ャリーアウト出力は遅延論理素子313,315によって２回
微分され、加算器311に入力される。アキュムレータ307
の比較器からのキャリーアウト出力は遅延論理素子317,
319,321によって３回微分され、加算器311に入力され
る。上述のごとく、微分されたキャリーアウト出力は加
算された有効キャリーアウト信号として分周器103に印
加される。このように、多段アキュムレータシステムに
よって発生する効果は、アキュムレータ111のキャリー
アウトの１次の次数の位相オフセット、アキュムレータ
303の微分のキャリーアウトの２次の次数の位相オフセ
ット、アキュムレータ305の２回微分のキャリーアウト
の３次の次数の位相オフセット、及びアキュムレータ30
7の３回微分のキャリーアウトの４次の次数の位相オフ
セットを加算して有効なキャリーアウト信号にすること
である。
簡単化のために、第１、第２のアキュムレータのＺ変
換モデルが図４に示される。DO1は第１のアキュムレー
タのデータ出力である。上述の計算から、 DO1＝Data Out＝（Data In）／（2-z-1）＋Q1（1-z-1）
／（2-z-1） Di2は第１のアキュムレータのアキュムレータ内容で
あり、 Di2＝（Data In−DO1）／（1-z-1） となる。
換モデルが図４に示される。DO1は第１のアキュムレー
タのデータ出力である。上述の計算から、 DO1＝Data Out＝（Data In）／（2-z-1）＋Q1（1-z-1）
／（2-z-1） Di2は第１のアキュムレータのアキュムレータ内容で
あり、 Di2＝（Data In−DO1）／（1-z-1） となる。
同様に、DO2に対する式は、 DO2＝Di2/（2-z-1）＋Q2（1-z-1）／（2-z-1） となる。
この式にDi2を代入し、次にDO1を代入すると、 DO2＝（Data In）／｛（2-z-1）（1-z-1）｝−Q1［1/2
（2-z-1)2］＋Q2［（1-z-1）／2-z-1）］−（Data In）
／｛（2-z-1)2(1-z-1）｝ ここで、DO3＝DO2（1-z-1） Data Out＝DO1＋DO3 である。
（2-z-1)2］＋Q2［（1-z-1）／2-z-1）］−（Data In）
／｛（2-z-1)2(1-z-1）｝ ここで、DO3＝DO2（1-z-1） Data Out＝DO1＋DO3 である。
従って、計算すると、 Data Out＝（Data In）［（3-2z-1）／（2-z-1)2］＋Q1
［（1-z-1)2／（2-z-1)2］＋Q2［（1-z-1)2／（2-
z-1）］ 次に、上記表現を周波数領域に変換すると（νは折り
返し周波数に正規化された周波数）、 ｜（Data Out）／（Date In）｜＝｛13−12cos（π
ν）｝1/2／｛５−4cos（πν）｝ ｜（Data Out）/Q1|＝｛２−2cos（πν）｝／｛５−4c
os（πν）｝ ｜（Data Out）/Q2|＝｛２−2cos（πν）｝／｛５−4c
os（πν）｝1/2 この場合、高域通過のコーナ周波数（corner）は１つ
のアキュムレータの場合のとほぼ同一の周波数で発生す
るが、量子化雑音に対する高域通過特性の周波数応答は
40dB/decadeである。これにより、PLLを１つのアキュム
レータの場合よりより広帯域幅を有し、つまり、分数シ
ステムをより低周波数で動作できる一方、所望の雑音抑
制を維持できる。
［（1-z-1)2／（2-z-1)2］＋Q2［（1-z-1)2／（2-
z-1）］ 次に、上記表現を周波数領域に変換すると（νは折り
返し周波数に正規化された周波数）、 ｜（Data Out）／（Date In）｜＝｛13−12cos（π
ν）｝1/2／｛５−4cos（πν）｝ ｜（Data Out）/Q1|＝｛２−2cos（πν）｝／｛５−4c
os（πν）｝ ｜（Data Out）/Q2|＝｛２−2cos（πν）｝／｛５−4c
os（πν）｝1/2 この場合、高域通過のコーナ周波数（corner）は１つ
のアキュムレータの場合のとほぼ同一の周波数で発生す
るが、量子化雑音に対する高域通過特性の周波数応答は
40dB/decadeである。これにより、PLLを１つのアキュム
レータの場合よりより広帯域幅を有し、つまり、分数シ
ステムをより低周波数で動作できる一方、所望の雑音抑
制を維持できる。
アキュムレータの数は論理的にはいかなる所望の次数
にも増大できる。これによる量子化雑音に対する高域通
過特性の応答の傾きは20db/decadeのアキュムレータの
数の倍数となる。各アキュムレータは米国特許第4,609,
881号に開示の「パスカルの三角形方法」として知られ
るものにおいて“再接続”される（recombined）。一般
に、より高位のアキュムレータは（1-z-1）の（ｎ−
１）乗として再接続される。
にも増大できる。これによる量子化雑音に対する高域通
過特性の応答の傾きは20db/decadeのアキュムレータの
数の倍数となる。各アキュムレータは米国特許第4,609,
881号に開示の「パスカルの三角形方法」として知られ
るものにおいて“再接続”される（recombined）。一般
に、より高位のアキュムレータは（1-z-1）の（ｎ−
１）乗として再接続される。
上述のシステムは、１クロックパルスによってデータ
がすべてのアキュムレータを介してリップルしなければ
ならないことを必要とする。高次数のシステムになれ
ば、この要求は最大アキュムレータクロック速度を制限
し、従って、得ることができる雑音抑制を制限する。こ
のような制限の理由は、データが１クロックパルス期間
内にシステムを介してリップルできなくなるまで各アキ
ュムレータの伝播遅延が加算されるからである。更にま
た、多段アキュムレータによって処理した後でさえ残留
雑音条件は依然として残るからであろうが、これはいく
つかのアプリケーションにおいて過度のスプリアス信号
を引き起こすかもしれない。
がすべてのアキュムレータを介してリップルしなければ
ならないことを必要とする。高次数のシステムになれ
ば、この要求は最大アキュムレータクロック速度を制限
し、従って、得ることができる雑音抑制を制限する。こ
のような制限の理由は、データが１クロックパルス期間
内にシステムを介してリップルできなくなるまで各アキ
ュムレータの伝播遅延が加算されるからである。更にま
た、多段アキュムレータによって処理した後でさえ残留
雑音条件は依然として残るからであろうが、これはいく
つかのアプリケーションにおいて過度のスプリアス信号
を引き起こすかもしれない。
発明の概要 低減された残留誤りを有する分数Ｎのラッチされたア
キュムレータシンセサイザは、制御可能な発振器の出力
信号周波数を選択するためにデジタル数を受け入れる。
該出力信号周波数は、ラッチされたアキュムレータ網か
らのキャリー出力信号によって制御される可変除数の分
割器で周波数分割され、そしてループフィルタによって
ろ波される制御信号が、制御可能な発振器に印加され
る。デジタル数に関連する第１のラッチされた出力信号
が発生し、そして前記第１のラッチされた出力信号の積
分である第２のラッチされた出力信号が発生する。第１
のラッチされた出力信号および第２のラッチされた出力
信号は、残留誤り訂正信号を発生するために組合わせら
れる。該残留誤り訂正信号は次にループフィルタに結合
される。
キュムレータシンセサイザは、制御可能な発振器の出力
信号周波数を選択するためにデジタル数を受け入れる。
該出力信号周波数は、ラッチされたアキュムレータ網か
らのキャリー出力信号によって制御される可変除数の分
割器で周波数分割され、そしてループフィルタによって
ろ波される制御信号が、制御可能な発振器に印加され
る。デジタル数に関連する第１のラッチされた出力信号
が発生し、そして前記第１のラッチされた出力信号の積
分である第２のラッチされた出力信号が発生する。第１
のラッチされた出力信号および第２のラッチされた出力
信号は、残留誤り訂正信号を発生するために組合わせら
れる。該残留誤り訂正信号は次にループフィルタに結合
される。
図面の簡単な説明 図１は１次の分数Ｎのシンセサイザのブロック図であ
る。
る。
図２は図１のデジタル網の等価Ｚ変換図である。
図３は多次数リップル分数Ｎのシンセサイザのブロッ
ク図である。
ク図である。
図４は次数２のリップルアキュムレータのデジタル網
の等価Ｚ変換図である。
の等価Ｚ変換図である。
図５は本発明が用いられる無線送受信機のブロック図
である。
である。
図６は本発明に係わる多段ラッチドアキュムレータを
有する分数Ｎのシンセサイザのブロック図である。
有する分数Ｎのシンセサイザのブロック図である。
図７は遅延付加、つまりリップル、アキュムレータ構
成の詳細ブロック図である。
成の詳細ブロック図である。
図８は本発明において用いられる非遅延付加つまりラ
ッチドアキュムレータ構成の詳細ブロック図である。
ッチドアキュムレータ構成の詳細ブロック図である。
図９は図８のラッチドアキュムレータの等価Ｚ変換図
である。
である。
図10は本発明に係わる３つのアキュムレータのシステ
ムの等価Ｚ変換図である。
ムの等価Ｚ変換図である。
図11は入力データが高い周波数において歪まない、デ
ータ入力のデジタルネットワークによる減衰および３個
のアキュムレータのシステムに対する量子化雑音を示
す。
ータ入力のデジタルネットワークによる減衰および３個
のアキュムレータのシステムに対する量子化雑音を示
す。
図12は本発明に従った分数Ｎのシンセサイザのブロッ
ク図であり、そこではデジタル訂正項が得られ、そして
アナログ微分ネットワークを介して位相検出器の出力に
印加される。
ク図であり、そこではデジタル訂正項が得られ、そして
アナログ微分ネットワークを介して位相検出器の出力に
印加される。
図13は本発明に従った分数Ｎのシンセサイザの別の好
ましい実施例のブロック図であり、そこではデジタル訂
正項が得られ、そしてデジタル微分ネットワークを介し
て位相検出器出力に印加される。
ましい実施例のブロック図であり、そこではデジタル訂
正項が得られ、そしてデジタル微分ネットワークを介し
て位相検出器出力に印加される。
好ましい実施例の詳細な説明 本発明が用いられる無線送受信機の基本的なブロック
図が図５に示される。このような無線送受信機は好まし
くはデジタル無線電話システムにおいて有用なデジタル
無線送受信機である。シンセサイザ503の出力は受信機5
05及び送信機507の両方によって用いられ、各々は局部
発振器及び送信信号を生成する。送受信機の機能たとえ
ば動作周波数のチャネルに対する制御は制御ロジック50
9の機能によって提供され、分数Ｎのシンセサイザの第
１のアキュムレータに分子データ入力として入力され
る。
図が図５に示される。このような無線送受信機は好まし
くはデジタル無線電話システムにおいて有用なデジタル
無線送受信機である。シンセサイザ503の出力は受信機5
05及び送信機507の両方によって用いられ、各々は局部
発振器及び送信信号を生成する。送受信機の機能たとえ
ば動作周波数のチャネルに対する制御は制御ロジック50
9の機能によって提供され、分数Ｎのシンセサイザの第
１のアキュムレータに分子データ入力として入力され
る。
多段ラッチドアキュムレータの分数Ｎのシンセサイザ
が図６に示される。この周波数シンセサイザは所望の出
力周波数foを提供し、また、可変デジタル分周器103に
入力を供給する電圧制御発振器VCO101を使用する。可変
分周器103の出力は位相比較回路105の一入力を供給し、
位相比較回路の他の入力は基準発振器107から供給され
る。位相比較回路105の出力はループフィルタ109によっ
てフィルタリングされて無用の雑音成分を除去する。次
に、ループフィルタ109の出力はVCO101の制御入力にフ
ィードバックされ、これにより、VCO101がその出力周波
数foを基準発振器107の周波数の分周器103のデジタル分
周比培の値となるように調整する。
が図６に示される。この周波数シンセサイザは所望の出
力周波数foを提供し、また、可変デジタル分周器103に
入力を供給する電圧制御発振器VCO101を使用する。可変
分周器103の出力は位相比較回路105の一入力を供給し、
位相比較回路の他の入力は基準発振器107から供給され
る。位相比較回路105の出力はループフィルタ109によっ
てフィルタリングされて無用の雑音成分を除去する。次
に、ループフィルタ109の出力はVCO101の制御入力にフ
ィードバックされ、これにより、VCO101がその出力周波
数foを基準発振器107の周波数の分周器103のデジタル分
周比培の値となるように調整する。
好ましい実施例においては、分周器103の分周比Ｎは
周期的なシーケンスにより変化し、VCO101の出力周波数
foを基準発振器107の周波数の分数に等しい周波数ステ
ップで調整できる。この周期的シーケンスは多段アキュ
ムレータデジタル網611によって発生される。４つのア
キュムレータのデジタル網が図６に示されている。
周期的なシーケンスにより変化し、VCO101の出力周波数
foを基準発振器107の周波数の分数に等しい周波数ステ
ップで調整できる。この周期的シーケンスは多段アキュ
ムレータデジタル網611によって発生される。４つのア
キュムレータのデジタル網が図６に示されている。
周波数オフセットに対応し変調情報を含む分子データ
は周波数選択回路（図示せず）から入力され、アキュム
レータ615の第１の加算器113に印加される。第１のアキ
ュムレータ615からのデータ出力は比較回路115によって
処理された後にフィードバックロジック117の出力にお
いて取り出される。分周器103から取り出されたクロッ
ク入力信号がアキュムレータ615をクロックした後に、
上述のデータ出力が利用できる。１つのアキュムレータ
から次のアキュムレータへ現れるデータは１クロックサ
イクル中においてストリングにおける次のアキュムレー
タへ転送されるだけであり、これにより、１クロックパ
ルス内ですべてのアキュムレータを介してリップルする
問題を避けることができることが本発明の重要な特徴の
１つである。第１のアキュムレータより先の各アキュム
レータには次の低位のアキュムレータの内容が供給され
る。各アキュムレータは第１のアキュムレータ615でも
って次の低位のアキュムレータの内容をデジタル的に積
分して入力分子データのデジタル積分を実行する。第２
のアキュムレータ617は入力分子データの２重積分を実
行し、第３のアキュムレータ619は入力分子データの３
重積分を実行し、第４のアキュムレータ621は入力分子
データの４重積分を実行する。
は周波数選択回路（図示せず）から入力され、アキュム
レータ615の第１の加算器113に印加される。第１のアキ
ュムレータ615からのデータ出力は比較回路115によって
処理された後にフィードバックロジック117の出力にお
いて取り出される。分周器103から取り出されたクロッ
ク入力信号がアキュムレータ615をクロックした後に、
上述のデータ出力が利用できる。１つのアキュムレータ
から次のアキュムレータへ現れるデータは１クロックサ
イクル中においてストリングにおける次のアキュムレー
タへ転送されるだけであり、これにより、１クロックパ
ルス内ですべてのアキュムレータを介してリップルする
問題を避けることができることが本発明の重要な特徴の
１つである。第１のアキュムレータより先の各アキュム
レータには次の低位のアキュムレータの内容が供給され
る。各アキュムレータは第１のアキュムレータ615でも
って次の低位のアキュムレータの内容をデジタル的に積
分して入力分子データのデジタル積分を実行する。第２
のアキュムレータ617は入力分子データの２重積分を実
行し、第３のアキュムレータ619は入力分子データの３
重積分を実行し、第４のアキュムレータ621は入力分子
データの４重積分を実行する。
各アキュムレータの出力はキャリーアウトつまりオー
バーフロー出力である。第１のアキュムレータ615につ
いては、この出力はVCO101の出力周波数foが基準発振器
107からの信号出力の周波数に対して360°の位相誤差を
得たことを示す。これを補正するために、分周器103の
分周比は次のクロックインターバルに対して１つの整数
だけ増大され、アキュムレータ615の内部データはその
容量だけ減少される。この作用により位相検出器105の
入力からの出力周波数foの１サイクルを除去し、従っ
て、VCO101の出力において360°の位相補正がされるこ
とになる。この補正は出力周波数foがループフィルタ10
9なしで360°の位相誤差を達成する点においてのみ発生
する。このような条件は位相検出器105の出力における
鋸歯状の波形となり、次にこれはループフィルタ109に
よってフィルタリングされなければならない。この鋸歯
状の波形の平均値は基準発振器107からの基準周波数出
力の分数増分の間隔となっている周波数を選択するため
の正しい制御信号である。
バーフロー出力である。第１のアキュムレータ615につ
いては、この出力はVCO101の出力周波数foが基準発振器
107からの信号出力の周波数に対して360°の位相誤差を
得たことを示す。これを補正するために、分周器103の
分周比は次のクロックインターバルに対して１つの整数
だけ増大され、アキュムレータ615の内部データはその
容量だけ減少される。この作用により位相検出器105の
入力からの出力周波数foの１サイクルを除去し、従っ
て、VCO101の出力において360°の位相補正がされるこ
とになる。この補正は出力周波数foがループフィルタ10
9なしで360°の位相誤差を達成する点においてのみ発生
する。このような条件は位相検出器105の出力における
鋸歯状の波形となり、次にこれはループフィルタ109に
よってフィルタリングされなければならない。この鋸歯
状の波形の平均値は基準発振器107からの基準周波数出
力の分数増分の間隔となっている周波数を選択するため
の正しい制御信号である。
しかしながら、第１のアキュムレータ615の内部デー
タは中間位相誤差を示す。高位のアキュムレータは第１
のアキュムレータ615の内部データに対して作用するよ
うに含まれており、これにより、位相誤差に中間補正を
提供し、この結果、鋸歯状の波形を周波数的に細分で
き、従って、元の鋸歯状の波形の基本周波数における雑
音出力は低減できる。
タは中間位相誤差を示す。高位のアキュムレータは第１
のアキュムレータ615の内部データに対して作用するよ
うに含まれており、これにより、位相誤差に中間補正を
提供し、この結果、鋸歯状の波形を周波数的に細分で
き、従って、元の鋸歯状の波形の基本周波数における雑
音出力は低減できる。
高位のアキュムレータの出力はキャリーアウト出力の
導関数演算を実行するデジタル遅延網（623,625,627,62
9）を介して供給される。アキュムレータのこれらのキ
ャリーアウト出力は分子データ入力のデジタル積分であ
るので、所望の位相に対するより高次の補正となる。
導関数演算を実行するデジタル遅延網（623,625,627,62
9）を介して供給される。アキュムレータのこれらのキ
ャリーアウト出力は分子データ入力のデジタル積分であ
るので、所望の位相に対するより高次の補正となる。
例えば第２のアキュムレータ617のキャリー出力はデ
ジタル遅延ネットワーク625に印加され、伝統的なデジ
タル加算器635に供給される前に伝統的な遅延素子631、
632および633によって遅延される。
ジタル遅延ネットワーク625に印加され、伝統的なデジ
タル加算器635に供給される前に伝統的な遅延素子631、
632および633によって遅延される。
加算器635においては、第２のアキュムレータ617の遅
延出力が通常の遅延素子637の出力から得られた前回値
の否定値に加算される。これはデジタル的な意味で１階
の導関数である。第２のアキュムレータ617の出力は入
力分子データの第２の積分であるので、この構成の正味
の出力は分数周波数のオフセットの２次の位相補正であ
る（分子データは位相の導関数である周波数オフセット
であることに注意）。
延出力が通常の遅延素子637の出力から得られた前回値
の否定値に加算される。これはデジタル的な意味で１階
の導関数である。第２のアキュムレータ617の出力は入
力分子データの第２の積分であるので、この構成の正味
の出力は分数周波数のオフセットの２次の位相補正であ
る（分子データは位相の導関数である周波数オフセット
であることに注意）。
第３のアキュムレータ619のキャリー出力はデジタル
遅延ネットワーク627に印加され、遅延素子639と640に
よって遅延され、そしてその前の否定値の２倍値と前々
回値との和に加えられる。これらの前回値および前々回
値は遅延素子641と643の出力からそれぞれ得られる。こ
れは２次のデジタル導関数に対応する。第３のアキュム
レータ619の出力は分子データ入力の第３の積分を表わ
すので、全体の効果は分数の周波数オフセットの位相に
対する３次の補正である。
遅延ネットワーク627に印加され、遅延素子639と640に
よって遅延され、そしてその前の否定値の２倍値と前々
回値との和に加えられる。これらの前回値および前々回
値は遅延素子641と643の出力からそれぞれ得られる。こ
れは２次のデジタル導関数に対応する。第３のアキュム
レータ619の出力は分子データ入力の第３の積分を表わ
すので、全体の効果は分数の周波数オフセットの位相に
対する３次の補正である。
ラッチされたアキュムレータ621のデジタル遅延ネッ
トワーク629は、３個の微分器を構成するように加算器6
35に結合される３個の遅延素子（651、653および655）
を具備する。
トワーク629は、３個の微分器を構成するように加算器6
35に結合される３個の遅延素子（651、653および655）
を具備する。
本技術はデジタルネットワーク611にもっと多数のア
キュムレータセクションを加えることによって、希望す
る次数の補正まで行なうことができる。各シーケンスの
加算の係数は、(1-z-1)Xの展開式における因数（factor
s）に対応し、Ｘは考慮されているアキュムレータの次
数である。他の係数を導入することもまた可能であり、
この場合該係数の合計は第１のアキュムレータに対して
は１であり、かつ全ての高次のアキュムレータに対して
は０であることが必要である。しかしながら上記係数以
外のいかなる選択も、最適な雑音除去性能よりも低い結
果を招くことになるであろう。第１のデジタル遅延ネッ
トワーク623における遅延素子（すなわち、好ましい実
施例における遅延素子645、646、647および649）の個数
は、該システムにおけるアキュムレータの個数と等し
い。
キュムレータセクションを加えることによって、希望す
る次数の補正まで行なうことができる。各シーケンスの
加算の係数は、(1-z-1)Xの展開式における因数（factor
s）に対応し、Ｘは考慮されているアキュムレータの次
数である。他の係数を導入することもまた可能であり、
この場合該係数の合計は第１のアキュムレータに対して
は１であり、かつ全ての高次のアキュムレータに対して
は０であることが必要である。しかしながら上記係数以
外のいかなる選択も、最適な雑音除去性能よりも低い結
果を招くことになるであろう。第１のデジタル遅延ネッ
トワーク623における遅延素子（すなわち、好ましい実
施例における遅延素子645、646、647および649）の個数
は、該システムにおけるアキュムレータの個数と等し
い。
図７においては、リップルアキュムレータのブロック
図が示されている。このアキュムレータが図３に示すご
とく、複数個カスケード接続されて１つのアキュムレー
タのデータ出力が次のアキュムレータのデータ入力に供
給されるようにすると、結果として得られる回路はアキ
ュムレータの数に等しい深さのカスケード接続加算器群
となる。このような構成は１つのアキュムレータに対す
る加算プロセスの遅延のアキュムレータの数倍に等しい
セットリング時間を必要とする。位相に対して高次の補
正を所望のときには、多数のアキュムレータを必要と
し、これに対応する最大動作速度の減少を招くことにな
る。
図が示されている。このアキュムレータが図３に示すご
とく、複数個カスケード接続されて１つのアキュムレー
タのデータ出力が次のアキュムレータのデータ入力に供
給されるようにすると、結果として得られる回路はアキ
ュムレータの数に等しい深さのカスケード接続加算器群
となる。このような構成は１つのアキュムレータに対す
る加算プロセスの遅延のアキュムレータの数倍に等しい
セットリング時間を必要とする。位相に対して高次の補
正を所望のときには、多数のアキュムレータを必要と
し、これに対応する最大動作速度の減少を招くことにな
る。
好ましい実施例においては、アキュムレータ615,617,
619,621に対して図８に示すようなラッチドアキュムレ
ータ構成を用いる。各アキュムレータのデータ出力信号
801は通常のラッチ回路803からのラッチ出力として取り
出される。ラッチ回路803がそれに伴う加算器807を分離
するので、このようなアキュムレータのカスケード接続
は（805を介してラッチ回路803に印加される）各クロッ
クパルスの発生に応じた単一の加算器遅延を有するのみ
である。この構成により、加算器807からの各アキュム
レータのキャリーアウト出力シーケンスは次の低位のア
キュムレータの出力シーケンスから１クロックサイクル
だけ遅延することになる。
619,621に対して図８に示すようなラッチドアキュムレ
ータ構成を用いる。各アキュムレータのデータ出力信号
801は通常のラッチ回路803からのラッチ出力として取り
出される。ラッチ回路803がそれに伴う加算器807を分離
するので、このようなアキュムレータのカスケード接続
は（805を介してラッチ回路803に印加される）各クロッ
クパルスの発生に応じた単一の加算器遅延を有するのみ
である。この構成により、加算器807からの各アキュム
レータのキャリーアウト出力シーケンスは次の低位のア
キュムレータの出力シーケンスから１クロックサイクル
だけ遅延することになる。
４つのアキュムレータシステムにおける図６を再び参
照すると、たとえば、ディジタル網629に印加された第
４のアキュムレータ621のキャリーアウト出力シーケン
スは第１のアキュムレータ615のキャリーアウト出力シ
ーケンスから３サイクル遅延され、第３のアキュムレー
タ619のキャリーアウト出力シーケンスは第１のアキュ
ムレータ615のキャリーアウト出力シーケンスから２サ
イクル遅延され、第２のアキュムレータ617のキャリー
アウト出力シーケンスは第１のアキュムレータ615のキ
ャリーアウト出力シーケンスから１サイクル遅延され
る。これらのシーケンスを時間的に整列するために、第
１のアキュムレータ615の出力は遅延素子645,647,649に
よって３回遅延され、第２のアキュムレータ617の出力
は遅延素子631,633によって２回遅延され、第３のアキ
ュムレータ619の出力は遅延素子639によって１回遅延さ
れる。加えて遅延素子646、632および640は、入力デー
タに対して全通過（all pass）の応答を得るため、およ
びD/A変換やループフィルタへの適用のためにデジタル
の形式で容易に再構築することができる残留雑音項を得
るために、より低次のアキュムレータに加えられる。他
のすべての遅延素子はディシダル微分処理に関連するも
のである。
照すると、たとえば、ディジタル網629に印加された第
４のアキュムレータ621のキャリーアウト出力シーケン
スは第１のアキュムレータ615のキャリーアウト出力シ
ーケンスから３サイクル遅延され、第３のアキュムレー
タ619のキャリーアウト出力シーケンスは第１のアキュ
ムレータ615のキャリーアウト出力シーケンスから２サ
イクル遅延され、第２のアキュムレータ617のキャリー
アウト出力シーケンスは第１のアキュムレータ615のキ
ャリーアウト出力シーケンスから１サイクル遅延され
る。これらのシーケンスを時間的に整列するために、第
１のアキュムレータ615の出力は遅延素子645,647,649に
よって３回遅延され、第２のアキュムレータ617の出力
は遅延素子631,633によって２回遅延され、第３のアキ
ュムレータ619の出力は遅延素子639によって１回遅延さ
れる。加えて遅延素子646、632および640は、入力デー
タに対して全通過（all pass）の応答を得るため、およ
びD/A変換やループフィルタへの適用のためにデジタル
の形式で容易に再構築することができる残留雑音項を得
るために、より低次のアキュムレータに加えられる。他
のすべての遅延素子はディシダル微分処理に関連するも
のである。
動作速度の必要性を示すために、デジタル網の雑音性
能を解析するのに適したラッチドアキュムレータ及びそ
れに付随するデジタル遅延網の等価モデル900が図９に
示される。通常のＺ変換理論に基づくこのモデルはデジ
タル遅延またはz-1利得ブロック901としてのラッチ動作
を表している。アキュムレータにおける加算器は遅延ブ
ロック901に伴う加算ブロック903によって示されてい
る。第２の加算ブロック905は外側のループに用いられ
てアキュムレータのオーバフロー毎に発生するアキュム
レータ容量の減算を示している。最後に、第３の加算ブ
ロック907は位相誤差の量子化によって生ずる雑音を示
すのに用いられる。
能を解析するのに適したラッチドアキュムレータ及びそ
れに付随するデジタル遅延網の等価モデル900が図９に
示される。通常のＺ変換理論に基づくこのモデルはデジ
タル遅延またはz-1利得ブロック901としてのラッチ動作
を表している。アキュムレータにおける加算器は遅延ブ
ロック901に伴う加算ブロック903によって示されてい
る。第２の加算ブロック905は外側のループに用いられ
てアキュムレータのオーバフロー毎に発生するアキュム
レータ容量の減算を示している。最後に、第３の加算ブ
ロック907は位相誤差の量子化によって生ずる雑音を示
すのに用いられる。
このアキュムレータ構造に対して２つの伝達関数を次
のごとく規定できる。
のごとく規定できる。
キャリーアウト＝z-1・データ入力＋（1-z-1）Ｑデータ
出力＝次のデータ入力＝z-1・データ入力-z-1・Ｑ ４個のラッチされたアキュムレータおよび関連する遅
延ネットワークは、図６のアキュムレータを表してお
り、図10の等価Ｚ変換図に示される。各々のより高次の
アキュムレータのキャリー出力は対応する数のデジタル
導関数を通過し、次に共通の加算器1001にて再結合され
る。各々のより低次のアキュムレータの出力は全てのシ
ーケンスを再整列するために遅延する。本システムに対
する総合的な伝達関数は以下に示されるように導くこと
ができる。
出力＝次のデータ入力＝z-1・データ入力-z-1・Ｑ ４個のラッチされたアキュムレータおよび関連する遅
延ネットワークは、図６のアキュムレータを表してお
り、図10の等価Ｚ変換図に示される。各々のより高次の
アキュムレータのキャリー出力は対応する数のデジタル
導関数を通過し、次に共通の加算器1001にて再結合され
る。各々のより低次のアキュムレータの出力は全てのシ
ーケンスを再整列するために遅延する。本システムに対
する総合的な伝達関数は以下に示されるように導くこと
ができる。
DO＝z-4DI＋(1-z-1)4Q4 本表現は、ejIIv＝ｚを代入することによって周波数
領域に変換し戻すことができる。この結果、DOに対して
次の表現が得られる。（但し、これは項毎の大きさの表
現であることに注意。） DO＝DI＋（２−2cosπｖ）2Q4 上述の表現において、νは折り返し周波数に正規化さ
れた周波数である。この折り返し周波数はアキュムレー
タクロックが動作する速度の1/2に等しい。
領域に変換し戻すことができる。この結果、DOに対して
次の表現が得られる。（但し、これは項毎の大きさの表
現であることに注意。） DO＝DI＋（２−2cosπｖ）2Q4 上述の表現において、νは折り返し周波数に正規化さ
れた周波数である。この折り返し周波数はアキュムレー
タクロックが動作する速度の1/2に等しい。
図11の周波数対減衰量曲線はこの表現の各項の出力を
示す。なお、DI（もしくはデータ入力）は歪みなしにデ
ータ出力（DO）に渡され、量子化雑音項（Ｑ）は高域通
過フィルタによりろ波されている。高通過項は60db/dec
adeの傾きでロールオフし、高域通過のコーナ周波数（c
orner）は折り返し周波数のほぼ1/2で発生する。
示す。なお、DI（もしくはデータ入力）は歪みなしにデ
ータ出力（DO）に渡され、量子化雑音項（Ｑ）は高域通
過フィルタによりろ波されている。高通過項は60db/dec
adeの傾きでロールオフし、高域通過のコーナ周波数（c
orner）は折り返し周波数のほぼ1/2で発生する。
図11から２つの結果を解釈できる。第１に所望の周波
数オフセットデータは低い歪みでデジタル網を通過す
る。第２に量子化雑音に対する高域通過特性の傾きがdb
/decadeでアキュムレータの数の20倍であるので、各加
算されたアキュムレータに対して低周波数でのデジタル
網の雑音除去は改良されていることが分かる。また、デ
ジタル網（digital network）は可能な限り高速度で動
作すべきであり、この結果、高域通過特性のコーナ（下
限）周波数は可能な限り高い周波数とすべきである。低
周波雑音がデジタル網で適切に除去れさると、シンセサ
イザ全体は低雑音となる。なぜなら、デジタル網が供給
する位相ロックループが低域通過網であり、これがデジ
タル網によって除去されないいずれの残余の高周波雑音
成分をも除去するからである。
数オフセットデータは低い歪みでデジタル網を通過す
る。第２に量子化雑音に対する高域通過特性の傾きがdb
/decadeでアキュムレータの数の20倍であるので、各加
算されたアキュムレータに対して低周波数でのデジタル
網の雑音除去は改良されていることが分かる。また、デ
ジタル網（digital network）は可能な限り高速度で動
作すべきであり、この結果、高域通過特性のコーナ（下
限）周波数は可能な限り高い周波数とすべきである。低
周波雑音がデジタル網で適切に除去れさると、シンセサ
イザ全体は低雑音となる。なぜなら、デジタル網が供給
する位相ロックループが低域通過網であり、これがデジ
タル網によって除去されないいずれの残余の高周波雑音
成分をも除去するからである。
但しDOに対してこれまでに行った表現では、出力シー
ケンスに渡される量子化雑音項のみが最高次のアキュム
レータによるものである。本雑音項の簡単な式のため
に、２つの最高次のアキュムレータの内部内容の内容に
作用することによって、本雑音項をデジタル形式で構成
することが今や可能になる。
ケンスに渡される量子化雑音項のみが最高次のアキュム
レータによるものである。本雑音項の簡単な式のため
に、２つの最高次のアキュムレータの内部内容の内容に
作用することによって、本雑音項をデジタル形式で構成
することが今や可能になる。
一般的なＮ次のシステムにおいて、キャリー出力のシ
ーケンスは以下のようにＺ変換モデルで導くことができ
る。
ーケンスは以下のようにＺ変換モデルで導くことができ
る。
DO＝z-NDI＋(1-z-1)NQN 任意のアキュムレータの内部の内容は、次のように導
くことができる。
くことができる。
DI（Ｘ）＝z-xDI−z-xQ1−z-(x-1Q2−z-(x-2)Q3−・・
・−z-1QX ここでＸはアキュムレータの次数である。
・−z-1QX ここでＸはアキュムレータの次数である。
もしこのアキュムレータの内容が次の最低次のアキュ
ムレータの内容から引かれるならば、次項が得られる。
ムレータの内容から引かれるならば、次項が得られる。
DI（Ｘ）−z-1DI（Ｘ−１）＝−z-1QX それゆえに残留誤り項は、２番目に高次のアキュムレ
ータの遅延内容を最高次のアキュムレータの内容から引
き、そしてその結果をＮ−１回微分することによって、
デジタル形式で再び作り出すことができる。
ータの遅延内容を最高次のアキュムレータの内容から引
き、そしてその結果をＮ−１回微分することによって、
デジタル形式で再び作り出すことができる。
図12は図６に示されるような４個のアキュムレータの
システムのブロック図であり、２番目に高次のラッチさ
れたアキュムレータ619の内部の内容はループフィルタ1
09で残留雑音項を引き去ることに利用される。ラッチさ
れたアキュムレータ619の内部の内容は遅延素子1203に
よって一回遅らされ、次に伝統的な加算機能1205におい
て、最高次のラッチされたアキュムレータ621の内部の
内容から引き去られる。これは結果として、加算器1205
の出力において−z-1Q4に等しい項になる。遅延素子120
7と加算器1209は、デジタル導関数のネットワークを形
成する。加算器1209の出力は−z-1（１−z-1）Q4になる
であろう。遅延素子1211と加算器1213は、第２のデジタ
ル導関数のネットワークを形成する。加算器1213の出力
は−z-1（１−z-1)2Q4になるであろう。伝統的なデジタ
ル／アナログ変換器1215は次にこれをアナログの形式に
変換し、そして該振幅を調整する。キャパシタ1217は次
に、D/A変換器1215の電圧出力を、位相比較器の駆動が
電流源であるループフィルタ109への適用にとって適切
な電流に変換するために、アナログ導関数のネットワー
クとして使用される。（キャパシタを通る電流は、電圧
の時間導関数である。） 補正項はデータ出力パスと比較して付加的な遅延を有
する。本遅延はもう一つの遅延素子1219を周波数分割器
（÷Ｎ）103へのデータ出力パスに追加することによっ
て補償される。かくして周波数分割器（÷Ｎ）103の入
力におけるデータシーケンスは、 DO＝z-5DI＋z-1(1-z-1)4Q4 位相検出器105は位相を比較し、周波数を比較しない
ので、信号は位相検出器105を通過することによって有
効に積分される。かくして位相検出器の出力における位
相項はＺ変換領域において次のように表現することがで
きる。
システムのブロック図であり、２番目に高次のラッチさ
れたアキュムレータ619の内部の内容はループフィルタ1
09で残留雑音項を引き去ることに利用される。ラッチさ
れたアキュムレータ619の内部の内容は遅延素子1203に
よって一回遅らされ、次に伝統的な加算機能1205におい
て、最高次のラッチされたアキュムレータ621の内部の
内容から引き去られる。これは結果として、加算器1205
の出力において−z-1Q4に等しい項になる。遅延素子120
7と加算器1209は、デジタル導関数のネットワークを形
成する。加算器1209の出力は−z-1（１−z-1）Q4になる
であろう。遅延素子1211と加算器1213は、第２のデジタ
ル導関数のネットワークを形成する。加算器1213の出力
は−z-1（１−z-1)2Q4になるであろう。伝統的なデジタ
ル／アナログ変換器1215は次にこれをアナログの形式に
変換し、そして該振幅を調整する。キャパシタ1217は次
に、D/A変換器1215の電圧出力を、位相比較器の駆動が
電流源であるループフィルタ109への適用にとって適切
な電流に変換するために、アナログ導関数のネットワー
クとして使用される。（キャパシタを通る電流は、電圧
の時間導関数である。） 補正項はデータ出力パスと比較して付加的な遅延を有
する。本遅延はもう一つの遅延素子1219を周波数分割器
（÷Ｎ）103へのデータ出力パスに追加することによっ
て補償される。かくして周波数分割器（÷Ｎ）103の入
力におけるデータシーケンスは、 DO＝z-5DI＋z-1(1-z-1)4Q4 位相検出器105は位相を比較し、周波数を比較しない
ので、信号は位相検出器105を通過することによって有
効に積分される。かくして位相検出器の出力における位
相項はＺ変換領域において次のように表現することがで
きる。
φ01＝ｚ-5DI/（１−z-1）・Ｋφ＋z-1（1-z-1)3ＫφQ4 ここでＫφは位相検出器の変換利得である。
D/A変換器1215およびキャパシタ1217によって発生す
る位相補正項は、Ｚ変換領域において次のように表現す
ることができる。
る位相補正項は、Ｚ変換領域において次のように表現す
ることができる。
φ02＝−｛z-1(1-z-1)3AD/AC｝Q4 ここでＡD/AはD/A変換器の利得であり、かつＣはキャ
パシタ1217のキャパシタンスである。
パシタ1217のキャパシタンスである。
もしキャパシタンス1217の値がD/A変換利得によって
除算した位相検出器利得と等しくなるように選択される
ならば、任意の残留雑音項の消去が成し遂げられる。
除算した位相検出器利得と等しくなるように選択される
ならば、任意の残留雑音項の消去が成し遂げられる。
付加的な遅延素子646、632、および640は、データ出
力シーケンスの雑音項が最高次のアキュムレータにのみ
依存するようにそれぞれラッチされたアキュムレータ61
5、617、および619からのキャリー出力信号に追加され
る。これは雑音シーケンスが、ループフィルタの入力に
おいて誤り訂正を提供するD/A変換器における使用のた
めに容易に再構成されることを可能にする。前記遅延素
子がなければ、出力雑音項は全てのアキュムレータから
の因数（factors）を包含するであろう。この形式の出
力から補正波形を得ることは難しいであろう。
力シーケンスの雑音項が最高次のアキュムレータにのみ
依存するようにそれぞれラッチされたアキュムレータ61
5、617、および619からのキャリー出力信号に追加され
る。これは雑音シーケンスが、ループフィルタの入力に
おいて誤り訂正を提供するD/A変換器における使用のた
めに容易に再構成されることを可能にする。前記遅延素
子がなければ、出力雑音項は全てのアキュムレータから
の因数（factors）を包含するであろう。この形式の出
力から補正波形を得ることは難しいであろう。
図13は本発明のもう１つ別の実施例を示し、残留雑音
の消去が導関数素子として使用するキャパシタなしに実
現される。本実施例では付加的な遅延素子1303および加
算器1305が、図12の実施例においてキャパシタによって
達成された導関数を実施するために使用される。消去ま
たは打消しのためには、D/A変換器1215の利得は位相検
出器105の利得に等しくなければならない。
の消去が導関数素子として使用するキャパシタなしに実
現される。本実施例では付加的な遅延素子1303および加
算器1305が、図12の実施例においてキャパシタによって
達成された導関数を実施するために使用される。消去ま
たは打消しのためには、D/A変換器1215の利得は位相検
出器105の利得に等しくなければならない。
好ましい実施例においては、変調情報は送受信機制御
ロジック509からの24ビット分子データの16の最下位ビ
ットとして分数Ｎのシンセサイザの多段アキュムレータ
デジタル網611に印加される。本発明を用いる送受信機
はGSM汎ヨーロッパデジタル無線電話システムにおいて
効果的に利用できるので、高速な周波数変化、変調、及
び低スプリアスおよび雑音レベルが分数Ｎのシンセサイ
ザについて実現される。変調については、分数Ｎのシン
セサイザはルックアップテーブルを用いて送信すべきデ
ータストリームを分数Ｎのシンセサイザのために周波数
オフセットに変換する。シンセサイザのループ分周比は
入力データストリームに従って調整されて、GMSK変調信
号に要求される瞬時の周波数オフセットに追随する。こ
れは、オフセット周波数においてもしくは直接主周波数
において可能である。
ロジック509からの24ビット分子データの16の最下位ビ
ットとして分数Ｎのシンセサイザの多段アキュムレータ
デジタル網611に印加される。本発明を用いる送受信機
はGSM汎ヨーロッパデジタル無線電話システムにおいて
効果的に利用できるので、高速な周波数変化、変調、及
び低スプリアスおよび雑音レベルが分数Ｎのシンセサイ
ザについて実現される。変調については、分数Ｎのシン
セサイザはルックアップテーブルを用いて送信すべきデ
ータストリームを分数Ｎのシンセサイザのために周波数
オフセットに変換する。シンセサイザのループ分周比は
入力データストリームに従って調整されて、GMSK変調信
号に要求される瞬時の周波数オフセットに追随する。こ
れは、オフセット周波数においてもしくは直接主周波数
において可能である。
ラッチドアキュムレータの分数Ｎのシンセサイザ構成
は多くのアキュムレータとともにスプリアス信号を除去
し、D/A補正を提供して離散的スプリアス信号を低減
し、PLLに直接デジタル変調を提供するよう作用を受け
る。GSMシステムにおいて、データ速度は0.3のBT積で27
0.83333kbである。この結果、PLLを介して変調として低
歪みでもって通過しなければならない周波数は約81kHz
となる。
は多くのアキュムレータとともにスプリアス信号を除去
し、D/A補正を提供して離散的スプリアス信号を低減
し、PLLに直接デジタル変調を提供するよう作用を受け
る。GSMシステムにおいて、データ速度は0.3のBT積で27
0.83333kbである。この結果、PLLを介して変調として低
歪みでもって通過しなければならない周波数は約81kHz
となる。
GMSK信号の実際の周波数オフセット成分は10Hzから約
70kHzに及ぶ。この範囲は、10Hz以下のステップでシン
セサイザするのに必要であるので、アキュムレータの長
さを決定する。GSMシステムの好ましい実施例において
は、基準周波数26MHzにし対して、アキュムレータ長は2
4ビットであるが、最小として少なくとも22ビットとし
なければならない。
70kHzに及ぶ。この範囲は、10Hz以下のステップでシン
セサイザするのに必要であるので、アキュムレータの長
さを決定する。GSMシステムの好ましい実施例において
は、基準周波数26MHzにし対して、アキュムレータ長は2
4ビットであるが、最小として少なくとも22ビットとし
なければならない。
明らかに、変調による所望の瞬時周波数オフセットは
ループフィルタのカットオフより十分低い。従って、周
波数シンセサイザのループは変調による基本的な周波数
「チャネル化」スプリアス信号のいずれも減衰させな
い。しかしながら、多段アキュムレータシステムについ
ては、この問題は克服される。
ループフィルタのカットオフより十分低い。従って、周
波数シンセサイザのループは変調による基本的な周波数
「チャネル化」スプリアス信号のいずれも減衰させな
い。しかしながら、多段アキュムレータシステムについ
ては、この問題は克服される。
好ましくは、細分化（fractionalization:分周比の分
数部分の分母値）を増大でき、スプリアス出力のすべて
が非常に低い周波数域に移動され、ここで、多くのアキ
ュムレータを高速度クロックで使用した結合効果は分数
処理の量子化雑音の大きな減衰を招くことができるよう
になる。このように、大きな分母は基準発振器の周波数
を効果的に分周し、この結果、発生するスプリアス信号
はループ高域通過特性の3dB下限周波数より十分低い周
波数に低下する。多くのアキュムレータを使用すると、
高域通過フィルタリング動作の傾きが増大する。動作速
度を増大させると、高域通過フィルタの下限（corner）
周波数が増大する。
数部分の分母値）を増大でき、スプリアス出力のすべて
が非常に低い周波数域に移動され、ここで、多くのアキ
ュムレータを高速度クロックで使用した結合効果は分数
処理の量子化雑音の大きな減衰を招くことができるよう
になる。このように、大きな分母は基準発振器の周波数
を効果的に分周し、この結果、発生するスプリアス信号
はループ高域通過特性の3dB下限周波数より十分低い周
波数に低下する。多くのアキュムレータを使用すると、
高域通過フィルタリング動作の傾きが増大する。動作速
度を増大させると、高域通過フィルタの下限（corner）
周波数が増大する。
図６のラッチドアキュムレータの分数Ｎのシンセサイ
ザのブロック図を再び参照すると、分数Ｎの多段アキュ
ムレータデジタル網611の出力は分周器103の分周制御入
力に供給される。デジタル網611が１クロック基準期間
に１だけ分割を増大させると、VCO101の１出力パルスは
分周器103によって効率的に除去される。この動作はVCO
101の出力周波数における２πラジアンの位相シフトに
対応する。次に、この位相シフトは分周器103によって
分周され、位相検出器105の入力における位相シフトは
分周器103の除数によって２πラジアンを除算したもの
となる。一般に、デジタル網611は時間的に変化する分
周比を発生する。このように、一般的な場合には、位相
検出器105への入力は次のごとく表すことができる。
ザのブロック図を再び参照すると、分数Ｎの多段アキュ
ムレータデジタル網611の出力は分周器103の分周制御入
力に供給される。デジタル網611が１クロック基準期間
に１だけ分割を増大させると、VCO101の１出力パルスは
分周器103によって効率的に除去される。この動作はVCO
101の出力周波数における２πラジアンの位相シフトに
対応する。次に、この位相シフトは分周器103によって
分周され、位相検出器105の入力における位相シフトは
分周器103の除数によって２πラジアンを除算したもの
となる。一般に、デジタル網611は時間的に変化する分
周比を発生する。このように、一般的な場合には、位相
検出器105への入力は次のごとく表すことができる。
｛2II/（sNL）｝ｃ（ｎ） ただし、NLは公称のループ分周比、 ｃ（ｎ）はオフセット周波数のデジタルシーケンスの
フーリエ成分、 1/sf周波数を位相に変換するために導入されたもので
ある。
フーリエ成分、 1/sf周波数を位相に変換するために導入されたもので
ある。
デジタルシーケンスのフーリエ成分は次のごとく計算
される。
される。
ただし、Ｎはシーケンスの１周期における総ポイント
数、 θ（ｉ）はデジタルシーケンスの時間波形、 ｉは時間成分、 ｎは周波数成分である。
数、 θ（ｉ）はデジタルシーケンスの時間波形、 ｉは時間成分、 ｎは周波数成分である。
位相検出器105を通過した後に、信号はループフィル
タ109に入力される。ループフィルタ109の出力はVCO101
の制御入力を供給する。VCO101の入力における制御誤差
電圧の大きさは次のごとく表すことができる。
タ109に入力される。ループフィルタ109の出力はVCO101
の制御入力を供給する。VCO101の入力における制御誤差
電圧の大きさは次のごとく表すことができる。
Ve＝2IIKφ|c（ｎ）||F（ω）｜NL ただし、Ｋφは位相検出器の変換利得、 |F（ω）｜はオフセット周波数でのフィルタ応答の大
きさである。
きさである。
この制御電圧によりVCO101は次のスプリアス成分を出
力する。
力する。
f1spur（ｔ）＝（2IIKφＫν／NL）|F（ω）||c（ｎ）|
cos（ωmｔ） ただし、ωmはデジタルシーケンスのスプリアス周波
数成分、 Ｋνは可変発振器の変換利得である。
cos（ωmｔ） ただし、ωmはデジタルシーケンスのスプリアス周波
数成分、 Ｋνは可変発振器の変換利得である。
位相ロックループのフィードバック特性はこれをスプ
リアス成分が次のごとくなるように補正する。
リアス成分が次のごとくなるように補正する。
fspur（ｆ）＝（2IIKφＫν／KL）|F（ω）||c（ｎ）|c
os（ωmｔ）／｛１＋ＫφＫν|F（ω）|/（ωmNL）｝ 小さいスプリアス成分に対して、スパー（spur）レベ
ルは、β/2、ただし、βは上述の周波数に対応する位
相、に近似できる。
os（ωmｔ）／｛１＋ＫφＫν|F（ω）|/（ωmNL）｝ 小さいスプリアス成分に対して、スパー（spur）レベ
ルは、β/2、ただし、βは上述の周波数に対応する位
相、に近似できる。
β＝∫fspur（ｔ）dt このようにして、スプリアスレベルは次のごとく近似
できる。
できる。
β/2｛πＫφＫν／（NLωm）｝|F（ω）||c（ｎ）|/
｛１＋ＫφＫν|F（ω）|/（ωmNL）｝ 低周波数に対しては、Ｆ（ω）→∞かつωm→０であ
る。このようにして、スプリアスレベルは次のごとく近
似できる。
｛１＋ＫφＫν|F（ω）|/（ωmNL）｝ 低周波数に対しては、Ｆ（ω）→∞かつωm→０であ
る。このようにして、スプリアスレベルは次のごとく近
似できる。
β/2＝２π|c（ｎ）｜ このように、多段アキュムレータのデジタル網611の
フーリエ成分がすべてのスプリアス成分が小さな値にな
るように形成されると、位相ロックループの出力もまた
小さいスプリアス値を含む。デジタル網611は量子化雑
音に対しては高域通過フィルタとして動作する。細分化
を非常に大きな数に増大することによって、すべてのス
プリアス信号は周波数オフセットに位置し、ここで、分
数シーケンス発生器はスプリアスレベルを位相ロックル
ープの雑音フロア（noise floor）のレベルより低く減
衰する。位相ロックループ出力に通過後、スプリアス信
号は依然として分数シーケンス発生器によって達成され
たレベルを維持する。
フーリエ成分がすべてのスプリアス成分が小さな値にな
るように形成されると、位相ロックループの出力もまた
小さいスプリアス値を含む。デジタル網611は量子化雑
音に対しては高域通過フィルタとして動作する。細分化
を非常に大きな数に増大することによって、すべてのス
プリアス信号は周波数オフセットに位置し、ここで、分
数シーケンス発生器はスプリアスレベルを位相ロックル
ープの雑音フロア（noise floor）のレベルより低く減
衰する。位相ロックループ出力に通過後、スプリアス信
号は依然として分数シーケンス発生器によって達成され
たレベルを維持する。
好ましい実施例において、位相検出器は基準発振器10
7によって供給された26MHzで動作し、細分化は大きな数
による（224＝16,777,216）。分数Ｎのスプリアス信号
は1.54972Hzの高周波及び分数調波で発生する。基準周
波数は非常に高い周波数であるので、分数Ｎの多段アキ
ュムレータのデジタル網611の高域通過のコーナ周波数
は約6.5MHzである。従って、細分化によって発生するス
プリアス信号の減衰は非常に大きい。
7によって供給された26MHzで動作し、細分化は大きな数
による（224＝16,777,216）。分数Ｎのスプリアス信号
は1.54972Hzの高周波及び分数調波で発生する。基準周
波数は非常に高い周波数であるので、分数Ｎの多段アキ
ュムレータのデジタル網611の高域通過のコーナ周波数
は約6.5MHzである。従って、細分化によって発生するス
プリアス信号の減衰は非常に大きい。
デジタル網611の高域通過特性の使用によるスプリア
ス信号の除去は重要な利点を有する。第１に、チャネル
間隔が低歪み変調に対する最小要求周波数ステップより
非常に小さい。第２に、除去が必要である位相ロックル
ープの雑音フロアより高い離散的なスプリアス信号は存
在しないので、ループ帯域幅は非常に広い。（実際の基
本周波数26MHzにおけるスパーを除き）。好ましい実施
例においては、400kHzのオープンループ単位利得周波数
がGMSK信号に５°のピーク及び3.5°のRMS位相誤差を生
じさせる。これはGSM規格である20°ピーク及び５°RMS
に対し合理的な限界である。3.5°のRMS値はそれが広い
ループ帯域幅によって決定される点で非常に信頼できる
ものである。
ス信号の除去は重要な利点を有する。第１に、チャネル
間隔が低歪み変調に対する最小要求周波数ステップより
非常に小さい。第２に、除去が必要である位相ロックル
ープの雑音フロアより高い離散的なスプリアス信号は存
在しないので、ループ帯域幅は非常に広い。（実際の基
本周波数26MHzにおけるスパーを除き）。好ましい実施
例においては、400kHzのオープンループ単位利得周波数
がGMSK信号に５°のピーク及び3.5°のRMS位相誤差を生
じさせる。これはGSM規格である20°ピーク及び５°RMS
に対し合理的な限界である。3.5°のRMS値はそれが広い
ループ帯域幅によって決定される点で非常に信頼できる
ものである。
非常に高い細分化に対して設計されたシステムについ
ては、いくつかのチャネルオフセットが分子及び分母の
共通因子に発生する点で問題がある。これは所望のもの
よりずっと小さい実効的な細分化となり、また、離散的
なスプリアス信号が再出現する。この状況はアキュムレ
ータの最下位ビットを設定することによって避けること
ができる。例としてあるチャネルが分数オフセット1/4
を要求する上述の場合を考える。これは6.5MHzの高調波
及び分数調波におけるスプリアス出力となる。LSBがセ
ットされると、細分化は4,194,305/16,777,216となり、
これによりスプリアス信号を1Hz領域へ戻すことにな
る。この結果、周波数誤差は小さくなるが、多くの場合
には、この種の誤差は重要ではない。
ては、いくつかのチャネルオフセットが分子及び分母の
共通因子に発生する点で問題がある。これは所望のもの
よりずっと小さい実効的な細分化となり、また、離散的
なスプリアス信号が再出現する。この状況はアキュムレ
ータの最下位ビットを設定することによって避けること
ができる。例としてあるチャネルが分数オフセット1/4
を要求する上述の場合を考える。これは6.5MHzの高調波
及び分数調波におけるスプリアス出力となる。LSBがセ
ットされると、細分化は4,194,305/16,777,216となり、
これによりスプリアス信号を1Hz領域へ戻すことにな
る。この結果、周波数誤差は小さくなるが、多くの場合
には、この種の誤差は重要ではない。
高細分化を保証する第２の方法はある数もしくはある
群の数でアキュムレータを初めにオフセットし、その
後、所望の周波数を入力することである。この初期オフ
セットにより２もしくはそれ以上のアキュムレータを含
む分数Ｎのアキュムレータは入力データのほぼ任意の値
に対するその全アキュムレータ長のそれに対応するスプ
リアスパターンを発生する。多段アキュムレータシステ
ムにおいては、１つの下位ビット（もしくは複数のビッ
ト）の初期オフセットはオフセットデータ上に課された
基本的にランダムなパターンとなる。一旦データがシス
テムに供給されると初期オフセットが除去されるので、
この方法は周波数誤差を発生しない。なお、単一アキュ
ムレータシステムにおいては、波形が初期オフセットに
関係なく同一波形に戻る単純な鋸歯状波形に対応するの
で、この方法は単一アキュムレータシステムに対しては
作用しない。多くのアキュムレータにより、オフセット
は多数のパターンを設定し、これらのパターンはデジタ
ル網111において除去される対応する低周波数スペクト
ル成分を伴なう非常に長い時間シーケンスを形成するよ
う相互作用する。
群の数でアキュムレータを初めにオフセットし、その
後、所望の周波数を入力することである。この初期オフ
セットにより２もしくはそれ以上のアキュムレータを含
む分数Ｎのアキュムレータは入力データのほぼ任意の値
に対するその全アキュムレータ長のそれに対応するスプ
リアスパターンを発生する。多段アキュムレータシステ
ムにおいては、１つの下位ビット（もしくは複数のビッ
ト）の初期オフセットはオフセットデータ上に課された
基本的にランダムなパターンとなる。一旦データがシス
テムに供給されると初期オフセットが除去されるので、
この方法は周波数誤差を発生しない。なお、単一アキュ
ムレータシステムにおいては、波形が初期オフセットに
関係なく同一波形に戻る単純な鋸歯状波形に対応するの
で、この方法は単一アキュムレータシステムに対しては
作用しない。多くのアキュムレータにより、オフセット
は多数のパターンを設定し、これらのパターンはデジタ
ル網111において除去される対応する低周波数スペクト
ル成分を伴なう非常に長い時間シーケンスを形成するよ
う相互作用する。
このように、ｎ次の分数Ｎのシステムが与えられる
と、アキュムレータはラッチされる（latched）ことが
可能になり、この結果、データが１クロックサイクルに
おいて１つより多くのアキュムレータを介してリップル
する必要がない同期システムとなる。可変ループ分割器
への第１の、すなわち最低次のアキュムレータの出力
は、ｎクロックユニット遅れ、次に最低次のレベルのア
キュムレータはｎ−１クロックユニット遅れ等々、最後
から１個手前のアキュムレータが２クロックユニット遅
れ、そして遅延しない最後の、すなわち最高次レベルの
アキュムレータまで続けられる。これは非ラッチドシス
テムの雑音性能を許容するために時間シーケンスを再び
整列する。
と、アキュムレータはラッチされる（latched）ことが
可能になり、この結果、データが１クロックサイクルに
おいて１つより多くのアキュムレータを介してリップル
する必要がない同期システムとなる。可変ループ分割器
への第１の、すなわち最低次のアキュムレータの出力
は、ｎクロックユニット遅れ、次に最低次のレベルのア
キュムレータはｎ−１クロックユニット遅れ等々、最後
から１個手前のアキュムレータが２クロックユニット遅
れ、そして遅延しない最後の、すなわち最高次レベルの
アキュムレータまで続けられる。これは非ラッチドシス
テムの雑音性能を許容するために時間シーケンスを再び
整列する。
該システムの同期的特性のために、より高い周波数で
作動することが可能であり、従ってPLLの帯域幅がより
広くなる。これは、より早いロック時間および分数の分
割器を通じて広帯域のデジタル変調（または位相検出器
への基準発振器入力を通じてアナログ変調）を可能にす
るが、この場合より優れかつ予測可能なスプリアス性能
を維持する。残留誤りのデジタル表現は、デジタル／ア
ナログ変換構成において使用されるのに適切な形式で得
られる。この変換のアナログ出力は、任意の残留雑音を
消去するために位相検出器の出力に印加される。
作動することが可能であり、従ってPLLの帯域幅がより
広くなる。これは、より早いロック時間および分数の分
割器を通じて広帯域のデジタル変調（または位相検出器
への基準発振器入力を通じてアナログ変調）を可能にす
るが、この場合より優れかつ予測可能なスプリアス性能
を維持する。残留誤りのデジタル表現は、デジタル／ア
ナログ変換構成において使用されるのに適切な形式で得
られる。この変換のアナログ出力は、任意の残留雑音を
消去するために位相検出器の出力に印加される。
フロントページの続き (56)参考文献 特開 昭63−28131（ＪＰ，Ａ) 特開 昭58−39125（ＪＰ，Ａ) 特開 平３−151718（ＪＰ，Ａ) 米国特許4609881（ＵＳ，Ａ) 米国特許4800342（ＵＳ，Ａ) 米国特許4204174（ＵＳ，Ａ) 米国特許4758802（ＵＳ，Ａ)
Claims (17)
- 【請求項１】低減された残留誤差を有し、かつ分子デー
タを受信して制御可能発振器の出力信号周波数（fo）を
可変除数分周器（103）によって分周することによって
該出力信号周波数を選択し、該可変除数分周器は残留誤
差を有するキャリー出力信号によって制御されてループ
フィルタ（109）に結合される信号を発生する、分数Ｎ
のラッチドアキュムレータのシンセサイザであって、 前記分子データを入力信号として結合するための手段
（615,617）と、 前記入力信号を時間にわたり積分しかつ第１の積分値を
第１のラッチされた出力信号としてかつ前記第１の積分
値のオーバフローを前記キャリー出力信号の内の第１の
ものとして出力する第１の手段（619）であって、前記
キャリー出力信号の内の第１のものは残留誤差を有する
ものと、 前記第１のラッチされた出力信号を時間にわたり積分し
かつ第２の積分値を第２のラッチされた出力信号として
かつ前記第２の積分値のオーバフローを前記キャリー出
力信号の内の第２のものとして出力するための第２の手
段（621）であって、前記キャリー出力信号の内の第２
のものは残留誤差を有するものと、 前記第１のラッチされた出力信号及び前記第２のラッチ
された出力信号を結合して残留誤差補正信号を発生する
結合手段（1205）と、 該残留誤差補正信号を前記キャリー出力信号から前記分
周器によって生成される前記信号における残留誤差を実
質的に打消すように前記ループフィルタに接続する接続
手段（1215,1217）と、 を具備する分数Ｎのラッチドアキュムレータのシンセサ
イザ。 - 【請求項２】前記接続手段はさらに前記残留誤差補正信
号を微分する手段（1207,1209）を具備する請求項１に
記載の分数Ｎのラッチドアキュムレータのシンセサイ
ザ。 - 【請求項３】前記結合手段はさらに前記第１のラッチさ
れた出力信号を遅延する手段（1203）を具備する請求項
１に記載の分数Ｎのラッチドアキュムレータのシンセサ
イザ。 - 【請求項４】低減された残留誤差を有し、かつ分子デー
タを受けて制御可能発振器の出力信号周波数（fo）を選
択し、該出力信号周波数をループ分周器によって分周
し、該ループ分周器は残留誤差を有する制御入力信号に
よって制御される可変除数（Ｎ）を有して基準信号（10
7）と比較すべき信号を発生し、かつループフィルタ（1
09）に結合された、分数Ｎのシンセサイザであって、 クロック信号を発生する手段（103）と、 前記分子データを入力信号として結合するための手段
（615,617）と、 前記入力信号を時間にわたり積分しかつ第１の積分値を
第１のラッチされた出力信号としてかつ前記第１の積分
値のオーバフローを第１のキャリー出力信号として前記
クロック信号の第１の発生時に出力する第１の手段（61
9）であって、前記キャリー出力信号は残留誤差を有す
るもの、 前記第１のラッチされた出力信号を時間にわたり積分し
かつ第２の積分値のオーバフローを第２のキャリー出力
信号としてかつ前記第２の積分値を第２のラッチされた
出力信号として前記クロック信号の第２の発生時に出力
する第２の手段（621）であって、前記第２のキャリー
出力信号は残留誤差を有するもの、 前記第１のキャリー出力信号を前記クロック信号の第３
の発生時まで遅延する手段（1203）と、 前記第２のキャリー出力信号を微分する手段（629）
と、 前記遅延された第１のキャリー出力信号及び前記微分さ
れた第２のキャリー出力信号から前記制御入力信号を発
生する手段（635）と、 前記第１のラッチされた出力信号及び前記第２のラッチ
された出力信号を結合して残留誤差補正信号を発生する
結合手段（1205）と、 該残留誤差補正信号を前記制御入力信号から前記分周器
によって生成される信号における残留誤差を実質的に打
消すように前記ループフィルタに接続する接続手段（12
15,1217）と、 を具備する分数Ｎのシンセサイザ。 - 【請求項５】前記接続手段はさらに前記残留誤差補正信
号を微分する手段（1207,1209）を具備する請求項４に
記載の分数Ｎのシンセサイザ。 - 【請求項６】前記結合手段はさらに前記第１のラッチさ
れた出力信号を遅延する手段（1203）を具備する請求項
４に記載の分数Ｎのシンセサイザ。 - 【請求項７】前記結合手段はさらに前記クロック信号の
第２の発生時まで前記第１のラッチされた出力信号を遅
延する手段を具備する請求項４に記載の分数Ｎのシンセ
サイザ。 - 【請求項８】低減された残留誤差を有し、かつ分子デー
タを受けて動作信号のための周波数（fo）を選択し、選
択された周波数をループ分周器によって分周し、該ルー
プ分周器は残留誤差を有する制御入力信号によって制御
される可変除数（Ｎ）を有して基準信号（107）と比較
すべき信号を発生し、かつループフィルタ（109）に結
合された、分数Ｎのシンセサイザを用いる無線送信機
（507）であって、 クロック信号を発生する手段（103）と、 前記分子データを入力信号として結合するための手段
（615,617）と、 前記入力信号を時間にわたり積分しかつ第１の積分値を
第１のラッチされた出力信号としてかつ前記第１の積分
値のオーバフローを第１のキャリー出力信号として前記
クロック信号の第１の発生時に出力する第１の手段（61
9）であって、前記キャリー出力信号は残留誤差を有す
るもの、 前記第１のラッチされた出力信号を時間にわたり積分し
かつ第２の積分値のオーバフローを第２のキャリー出力
信号としてかつ前記第２の積分値を第２のラッチされた
出力信号として前記クロック信号の第２の発生時に出力
する第２の手段（621）であって、前記第２のキャリー
出力信号は残留誤差を有するもの、 前記第１のキャリー出力信号を前記クロック信号の第３
の発生時まで遅延する手段（1203）と、 前記第２のキャリー出力信号を微分する手段（629）
と、 前記遅延された第１のキャリー出力信号及び前記微分さ
れた第２のキャリー出力信号から前記制御入力信号を発
生する手段（635）と、 前記第１のラッチされた出力信号及び前記第２のラッチ
された出力信号を結合して残留誤差補正信号を発生する
結合手段（1205）と、 該残留誤差補正信号を前記ループフィルタに接続する接
続手段（1215,1217）と、 残留誤差を有する前記制御入力信号及び前記結合された
残留誤差補正信号に応答して低減した残留誤差を有する
前記動作信号を発生する手段（101）と、 前記動作信号を送信する手段（507）と、 を具備する無線送信機。 - 【請求項９】前記接続手段はさらに前記残留誤差補正信
号を微分する手段（1207,1209）を具備する請求項８に
記載の無線送信機。 - 【請求項１０】前記結合手段はさらに前記クロック信号
の第２の発生時まで前記第１のラッチされた出力信号を
遅延する手段（1203）を具備する請求項８に記載の無線
送信機。 - 【請求項１１】さらに、時間的に変化する前記デジタル
数の少なくとも１ビットによって前記動作信号を変調す
る手段を具備する請求項８に記載の無線送信機。 - 【請求項１２】前記可変除数が整数と、分子を分母によ
って除した商との和によって表わされた平均値を有する
請求項８に記載の無線送信機。 - 【請求項１３】前記可変除数の分母は大きな値であっ
て、該分母によって除された基準信号の商の周波数が前
記分数Ｎのシンセサイザのハイパス特性のコーナ周波数
（corner frequency）よりかなり低く、これにより、前
記動作信号におけるスプリアス信号が除去される請求項
12に記載の無線送信機。 - 【請求項１４】さらに、前記デジタル数の少なくとも１
ビットに対する所定状態を選択することによって多数の
分子値に対して前記分母を維持する手段を具備する請求
項12に記載の無線送信機。 - 【請求項１５】低減された残留誤差を有し、かつ分子デ
ータを受信して制御可能な発振器の出力信号周波数（f
o）を可変除数分周器（103）によって分周することによ
って該出力信号周波数を選択し、該可変除数分周器は残
留誤差を有するキャリー出力信号によって制御されて信
号を発生し、該信号はループフィルタ（109）に結合さ
れた、分数Ｎのラッチされたアキュムレータのシンセサ
イザにおける信号合成方法であって、 前記分子データを入力信号として結合するステップと、 前記入力信号を時間にわたり積分しかつ第１の積分値を
第１のラッチされた出力信号としてかつ前記第１の積分
値のオーバフローを前記キャリー出力信号の内の第１の
ものとして出力するステップであって、前記キャリー出
力信号の内の第１のものは残留誤差を有するもの、 前記第１のラッチされた出力信号を時間にわたり積分し
かつ第２の積分値を第２のラッチされた出力信号として
かつ前記第２の積分値のオーバフローを前記キャリー出
力信号の内の第２のものとして出力するステップであっ
て、前記キャリー出力信号の内の第２のものは残留誤差
を有するものと、 前記第１のラッチされた出力信号及び前記第２のラッチ
された出力信号を結合して残留誤差補正信号を発生する
ステップと、 該残留誤差補正信号を前記キャリー出力信号から前記分
周器によって生成される信号における残留誤差を実質的
に打消すように前記ループフィルタに接続するステップ
と、 を具備する信号合成方法。 - 【請求項１６】さらに、前記残留誤差補正信号を微分す
るステップを具備する請求項15に記載の方法。 - 【請求項１７】前記結合するステップは前記第１のラッ
チされた出力信号を遅延させるステップを具備する請求
項16に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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