DE4192071C2

DE4192071C2 - Vorrichtung zur Frequenzsynthese unter Verwendung nicht ganzzahliger Frequenzteilungsverhältnisse

Info

Publication number: DE4192071C2
Application number: DE4192071A
Authority: DE
Inventors: Alexander W Hietala; Duane C Rabe
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1990-08-31
Filing date: 1991-08-16
Publication date: 1996-02-22
Anticipated expiration: 2011-08-17
Also published as: FI921959A0; DE4192071T; BR9105884A; JP2750639B2; US5093632A; AU8710991A; FI108381B; SE9201351D0; AU646304B2; GB2253752B; WO1992004767A1; FR2666463A1; ATA900591A; AT402246B; DK54992A; JPH05503827A; IT1250770B; ITRM910652A1; CA2065857C; GB9209236D0

Description

Die vorliegende Erfindung betrifft eine Vorrichtung zur Fre quenzsynthese unter Verwendung nicht ganzzahliger Frequenztei lungsverhältnisse gemäß dem Oberbegriff des Patentanspruchs 1.

Eine derartige Vorrichtung ist bereits aus US 4 609 881 be kannt.

Es sind Frequenzsynthesizer bekannt, die mit nicht ganzzahligen Frequenzteilungsverhältnissen arbeiten. Fig. 1 der vorliegenden Beschreibung zeigt einen derartigen herkömmlichen Frequenzsyn thesizer mit einem einzigen Akkumulator. Bei diesen Frequenz synthesizern treten im Ausgangssignal unerwünschte Störsignale auf. Um diese Störsignale zumindest teilweise zu unterdrücken, werden im Stand der Technik Frequenzsynthesizer verwendet, die nicht nur einen einzigen Akkumulator, sondern mehrere Akkumula toren benutzen. Solche Frequenzsynthesizer sind z. B. in der oben erwähnten US 4 609 881 sowie der US 4 816 774 be schrieben. Bei diesen Frequenzsynthesizern werden die Störsig nale umso besser unterdruckt, je mehr Akkumulatoren verwendet werden.

Aus GB 21 72 759 A ist eine Vorrichtung zur Frequenzsynthese unter Verwendung nicht ganzzahliger Frequenzteilungsverhältnis se bekannt. Der nicht ganzzahlige Anteil der Frequenzteilungs information wird über einen Integrator an einem Subtrahierer in den Phasenregelkreis eingegeben. Dadurch werden störende Inter polationsseitenbänder im Ausgangssignal reduziert.

In EP 0 353 399 A ist eine Frequenzteilungsanordnung für Fre quenzsynthesizer beschrieben. Die Folge der Frequenzteilungs faktoren wird durch mehrfache digitale Integration des Inhalts eines Phasenakkumulators, Abschneiden des Ergebnisses auf einen ganzen Wert und mehrfache digitale Differenzierung gewonnen. Auf diese Weise läßt sich am Ausgang des Frequenzteilers ein Signal mit geringen Phasenstörungen erzeugen.

Nachteilig an oben aufgeführten Frequenzsynthesizern ist, daß die bei der Erzeugung der Ausgangssignale entstehenden Störsi gnale nur in ungenügendem Maße unterdrückt werden.

Die PLL-Frequenzsynthese (phase-locked loop) stellt ein wohl bekanntes Verfahren zur Erzeugung eines mehrerer miteinander in Beziehung stehender Signale von einem spannungsgesteuerten Oszillator (VCO) dar. Bei einem PLL mit einer einzigen Schlei fe wird ein Ausgangssignal von dem VCO an einen programmier baren Frequenzteiler gekoppelt, der durch eine ausgewählte ganze Zahl teilt, um ein frequenzgeteiltes Signal für einen Phasendetektor zur Verfügung zu stellen, der das frequenzge teilte Signal mit einem Referenzsignal von einem anderen Fest frequenzoszillator vergleicht, der häufig in bezug auf seine zeitliche Stabilität und seine Stabilität gegenüber Änderungen der Umgebungsbedingungen ausgewählt wird. Jede Phasendifferenz zwischen dem frequenzgeteilten Signal und dem Referenzsignal wird von dem Phasendetektor ausgegeben, über ein Schleifen filter gekoppelt, und an den VCO auf eine solche Weise ange legt, daß das Ausgangssignal von dem VCO zu einer Frequenz änderung veranlaßt wird, so daß der Phasenfehler zwischen dem frequenzgeteilten Signal und dem Referenzsignal minimalisiert wird. Da der programmierbare Teiler nur durch ganze Zahlen teilt, ist die Stufengröße der Ausgangsfrequenz darauf be schränkt, gleich der Referenzsignalfrequenz zu sein. Bei dem PLL mit einer einzigen Schleife muß ein technischer Kompromiß zwischen den konkurrierenden Anforderungen bezüglich der Schleifenzeitverriegelungszeit, der Stufengröße der Ausgangs frequenz, dem Rauschverhalten, und der Störsignalerzeugung getroffen werden.

Um die Begrenzungen der PLL mit einer einzigen Schleife zu überwinden, wurden programmierbare Frequenzteiler entwickelt, welche eine Teilung durch nicht-ganze Zahlen durchführen kön nen. Es werden Ausgangsfrequenz-Stufengrößen erhalten, welche Bruchteile der Referenzsignalfrequenz darstellen, während eine hohe Referenzfrequenz und eine breite Bandbreite der Schleife aufrechterhalten werden.

Bei dem in US 4 816 774 beschriebenen System, werden zwei Speicherwerke verwendet, um das Verhalten der Bruchteils synthese des Schaltens zwischen unterschiedlichen ganzzahli gen Werten von Teilern zu simulieren, ohne die zugehörigen Störsignale, die durch ein derartiges Schalten erzeugt wer den. Diese Technik mit zwei Speicherwerken dient zur Verrin gerung der unerwünschten Störsignale durch Auslöschung und Schleifenfilterunterdrückung. Darüber hinaus wurde das Aus löschen von restlichem Rauschen durch Anlegen der Welligkeits- Speicherwerkinhalte an einen Digital/Analog-Wandler, der mit dem Schleifenfilter verbunden ist, in dem US-Patent Nr. 4 204 174 beschrieben, jedoch leidet diese Ausführungsart an dem Problem, daß sie keine exakte Korrektur für die Signal form des verbleibenden Rauschens zur Verfügung stellt. In dem US-Patent Nr. 4 758 802 wurde eine Modifikation in Rich tung auf einen Aufbau mit zwei Welligkeits-Speicherwerken mit exakter Korrektur beschrieben, jedoch ist diese Ausführungs form nicht ausbaubar für Speicherwerknetzwerke höherer Ord nung.

Daher wird die Referenzsignalfrequenz für den Bruchteils-N- Frequenzsynthesizer durch die Stufengröße der Ausgangsfrequenz des VCO, multipliziert mit dem Nenner des Divisors des pro grammierbaren Teilers, bestimmt. Die erwähnte Synthese erlaubt die Verwendung einer Referenzfrequenz, die erheblich höher ist als der aktuelle Kanalabstand, und gestattet es, infolge der Verringerung von Störsignal-Ausgangssignalen nied riger Frequenz bei Ausführungsformen breitere Bandbreiten zu verwenden. Breitere Bandbreiten gestatten schnelle Verriege lungszeiten sowie die Möglichkeit einer Breitbandmodulation, die auf das Referenzeingangssignal oder das Bruchteils-Tei lungsschema ausgeübt wird.

Unglücklicherweise ist das System allerdings nicht perfekt und erzeugt einige Störsignale, die bei einer Frequenz aus gegeben werden, die gleich dem Kanalabstand ist. Die ge wünschte Ausgangssignalreinheit ist besser als bei dem Nicht- Bruchteilssystem, jedoch kann sie immer noch ungenügend sein für einige Systeme hoher Qualität.

Um die Wirkungen dieses Störsignal-Ausgangssignals zu minima lisieren, wurden Bruchteils-N-Synthesesysteme mit zwei Spei cherwerken entwickelt, welche die Störsignale zu Frequenzen hin ausbreiten, bei welchen eine Filterung kostengünstig und einfach ist. Durch Verwendung von Systemen mit mehr als zwei Speicherwerken läßt sich dieser Vorteil dramatisch erhöhen.

Die momentanen Systeme mit mehreren Speicherwerken weisen sämtlich in der Hinsicht eine Schwierigkeit auf, daß die Speicherwerke den Daten eine "Welligkeit" verleihen. Mit an deren Worten müssen bei jedem Taktimpuls die Daten auf den gesamten Aufbau des digitalen Netzwerks einwirken. Dies führt zu einer verhältnismäßig niedrigen oberen Frequenzgrenze im Betrieb für ein System mit mehreren Speicherwerken, infolge von Signalausbreitungsverzögerungen in den digitalen Schal tungen, die zum Aufbau des Systems verwendet werden.

Der grundlegende Aufbau eines Bruchteils-N-Systems mit einem Speicherwerk ist in dem Blockschaltbild von Fig. 1 gezeigt. Ein VCO 101 erzeugt ein Ausgangssignal, welches typischerwei se an einen programmierbaren Frequenzteiler 103 gekoppelt ist, der ein Ausgangssignal an einen Phasendetektor (Φ) ab gibt. Das Steuereingangssignal stellt eine Summierung einer Grobkanaleinstellung und des Ausgangssignals des digitalen Netzwerkes dar, welches den Bruchteilsanteil der Division zur Verfügung stellt. Konventionellerweise vergleicht der Phasen detektor 105 die Phase der geteilten Frequenz f_v mit der Phase der Referenzsignalfrequenz f_r, die von einem Referenz oszillator 107 ausgegeben wird, um ein Signal zu erzeugen, welches an ein Schleifenfilter 109 und daraufhin an den VCO 101 angelegt wird, um das Ausgangssignal des VCO phasenstarr zu koppeln (phase-lock).

Die Auswahl des Divisorwertes des variablen Frequenzteilers 103 erfolgt durch das digitale Netzwerk 111, welches bei bis lang bekannten Implementierungen, wie sie beispielsweise in dem Z-Transformationsäquivalent in dem US-Patent Nr. 4 758 802 beschrieben werden, einen konventionellen Addierer 113 auf weist, einen Komparator 115 (welcher ein "Überlauf"-Signal erzeugt, wenn das Eingangssignal des Komparators 115 einen gegebenen numerischen Wert überschreitet), und eine Rückkopp lungslogik 117, welche (wenn ein Überlauf auftritt) den Nen ner von dem eine digitale Zahl repräsentierenden Ausgangssignal von dem Addierer 113 und dem Komparator 115 subtrahiert, bevor die Repräsentation der digitalen Zahl an den Addierer 113 angelegt wird. Eine zweite Repräsentation einer digitalen Zahl, welche bei den erwähnten Synthesizern das digitale Äquivalent des ersten Differentials der Offset-Phase in bezug auf die Zeit ist (die Offset-Frequenz), wird an einen weite ren Eingang des digitalen Netzwerkes 111 angelegt. Die Gesamt wirkung des digitalen Netzwerkes 111 besteht darin, die dif ferentielle Phase zu integrieren und an den PLL ein Steuersignal anzulegen (in Form eines Überlauf-Digitalsignals), welches ein Äquivalent erster Ordnung des Phasen-Offsets darstellt. Der Addierer 113 summiert die vorherigen Inhalte des Addierers 113 mit dΦ/dt (einem Zähler) bei jedem Auftreten des Referenz frequenzsignals f_r. Wie in dem US-Patent Nr. 4 816 774 be schrieben wird, wird das Ausgangssignal des Addierers 113 mit einer Zahl verglichen (einem Nenner eines gewünschten Bruch teilsanteils des Divisors, wenn der Divisor des Frequenzteilers 103 als eine Summe aus einer ganzen Zahl und aus Zähler/ Nenner ausgedrückt wird). Wenn der Inhalt des Addierers 113 den Nenner überschreitet, dann wird das Überlaufausgangssignal auf "wahr" gesetzt, und der Inhalt des Addierers wird durch den Nenner in der Rückkopplungslogik 117 verringert, bevor der nächste Referenzimpuls auftritt.

Als ein Beispiel wird angenommen, daß der Nenner 13 ist und der Zähler 1. Bei jedem dreizehnten Referenzimpuls überschrei tet der Addierer 113 den Nenner und erzeugt ein Überlaufaus gangssignal, welches den Divisor des Frequenzteilers 103 um eins vergrößert für einen Impuls des Referenzsignals f_r. Dies entfernt einen Impuls von dem Ausgangssignal des VCC 101 und verringert daher den akkumulierten Phasenfehler um 360°. Dies entspricht einer Division mit 1/13, addiert zu der nomi nellen Schleifenteilerzahl.

In dem Z-Transformationsdiagramm von Fig. 2 ist ein bezüg lich der Z-Transformation äquivalentes digitales Netzwerk 111′ dieses Systems mit einem Speicherwerk gezeigt, welches konsistent mit dem in dem US-Patent Nr. 4 758 802 beschrie benen System ist. Die Z-Transformationsgleichung für das System mit einem einzigen Speicherwerk lautet:

Der Z-Transformationsaddierer 201 wird von dem Zähler (minus den Nenner, wenn ein Überlauf auftritt) versorgt, und von dem vorherigen Addiererinhalt, der durch einen z^-1-Block (Ver zögerungsblock) 203, 205 repräsentiert wird. Der Vergleich wird als eine digitale Scheibenbildung angesehen, mit einem bei 207 hinzugefügten Quantisierungsfehler Q. Das Ausgangs signal von dem Addierer 207 ist die digitale Zahl, die an den Addierer 201 zurückgeführt wird, und das Überlaufsignal wird als das Ausgangssignal verwendet. Für eine Z-Transformations analyse muß allerdings kein Unterschied zwischen dem Ausgangs signal und dem Rückkopplungssignal gemacht werden.

An dem Punkt B kann eine Gleichung wie nachstehend angegeben aufgestellt werden:

B(z)=B(z) z^-1 + A(z) oder B(z)=A(z)/(1-z^-1)

Allerdings ist Data out = B(z)+Q, und A(z) = Data in -B(z)-Q.

Wird dies substituiert und nach B(z) aufgelöst, so ergibt sich:

B(z) = Data in/(2-z^-1) - Q/(2-z^-1)

Als Lösung für Data out ergibt sich:

Data out = Data in/(2-z^-1) + Q(1-z^-1)/2-z^-1)

Diese Gleichung kann nunmehr in den Frequenzbereich umgewan delt werden (es wird darauf hingewiesen, daß "v" auf die Fal tungsfrequenz normiert ist):

Daher werden die Daten, die in den Addierer 201 eingegeben werden, geringfügig tiefpaßgefiltert, und das Quantisierungs rauschen, welches durch das digitale Netzwerk 111′ hervorge rufen wird, wird hochpaßgefiltert. Die Hochpaßfilterung des Quantisierungsrauschens hat die Wirkung, die Störsignale zu verringern, die bei der Frequenz des Frequenzabstands von Kanal zu Kanal des Sende/Empfängers auftreten, wenn die Stör signale bei einer Frequenz wesentlich unterhalb der Ecke des Hochpasses auftreten. Durch Auswahl einer PLL-Reaktion mit einer Tiefpaß-Eckenfrequenz, die erheblich niedriger in der Frequenz liegt als die Hochpaßecke, ist es möglich, beinahe das gesamte Rauschen zu unterdrücken. In einem System mit ei nem einzigen Speicherwerk beträgt die Hochpaß-Steilheit 20 dB/ Dekade. Daher muß die Referenzfrequenz hoch sein, um die Hoch paßecke zu hohen Frequenzen hin zu schieben, wenn eine aus reichende Rauschunterdrückung erhalten werden soll. (Oder der PLL-Tiefpaß muß eine sehr niedrige Frequenz aufweisen und da her die Vorteile einer breiten Bandbreite verlieren.)

Zur Verbesserung der Hochpaßfilterung des grundlegenden Bruch teils-N-Aufbaus ist es bekannt, eine Bruchteils-N-Synthese für Systeme einzusetzen, die mehr als ein Speicherwerk ver wenden. Ein Bruchteils-N-Synthesizer mit zwei Speicherwerken ist in dem US-Patent Nr. 4 204 174 beschrieben. Weiterhin ist ein Beispiel für einen Bruchteils-N-Synthesizer mit mehreren Speicherwerken in dem Blockschaltbild von Fig. 13 gezeigt, in welchem das einzige digitale Netzwerk 111 von Fig. 1 durch zusätzliche Speicherwerke vergrößert ist, in diesem Fall das Speicherwerk 303, das Speicherwerk 305, und das Speicherwerk 307.

Bei einem System mit mehreren Speicherwerken wird der In halt des ersten Speicherwerkes 111 das Dateneingangssignal für das zweite Speicherwerk 303. Der Inhalt des zweiten Speicherwerks 303 wird das Dateneingangssignal für das dritte Speicherwerk 305. Sobald die Daten an dem Ausgang des Addie rers 113 des Speicherwerkes 111 anliegen, müssen sie an den Dateneingang des Addierers 113 des Speicherwerkes 303 über tragen werden. Sobald die Daten an dem Ausgang des Addierers 113 des Speicherwerkes 303 anliegen, müssen sie an den Daten eingang des Speicherwerkes 305 übertragen werden, usw. Sämt liche Übertragungen müssen in einem Taktimpuls durchgeführt werden (der typischerweise von dem Ausgang des Frequenztei lers 103 abgeleitet wird). Dieser Vorgang wurde als ein "Wel ligkeits"-Vorgang bezeichnet, und die Speicherwerke sind als "Welligkeits"-Speicherwerke oder bekannt. Offensichtlich wird durch den Welligkeitsvorgang eine obere Grenze bezüglich der Geschwindigkeit und/oder der Anzahl von Speicherwerken ge setzt.

Das zweite Speicherwerk 303 weist seinen eigenen Z-Transfor mations-Quantisierungsfehler Q2 auf, zusätzlich zu dem Fehler Q1 des ersten Speicherwerks. Allerdings wird die Kombination dieser Fehler im Vergleich zu dem Fall mit einem einzigen Speicherwerk wesentlich verringert. Das Überlauf-Ausgangssig nal von dem zweiten Speicherwerk 303 wird an ein Verzögerungs- Logikelement 309 angelegt, und wird nach dem Differenzieren, welches durch das Verzögerungselement 309 durchgeführt wird, an den Addierer 311 angelegt. Das Überlauf-Ausgangssignal von dem Komparator des Speicherwerks 305 wird durch die Verzöge rungslogikelemente 313 und 315 zweifach differenziert und an den Eingang des Addierers 311 gegeben. Das Überlauf-Ausgangs signal von dem Komparator des Speicherwerks 307 wird dreifach differenziert durch Verzögerungslogikelemente 317, 319 und 321, und auf den Eingang des Addierers 311 gegeben. Die wie voranstehend beschrieben differenzierten Überlauf-Ausgangs signale werden addiert und als ein effektives Überlauf-Aus gangssignal ausgegeben, welches an den Frequenzteiler 103 angelegt wird. Daher besteht die Wirkung, die von dem System mit mehreren Speicherwerken hervorgerufen wird, darin den Phasen-Offset erster Ordnung des tiberlauf-Ausgangssignals des Speicherwerks 111 und den Phasen-Offset zweiter Ordnung des differenzierten Überlauf-Ausgangssignals des Speicherwerkes 303, den Phasen-Offset dritter Ordnung des zweifach differen zierten Überlauf-Ausgangssignals des Speicherwerkes 305, und den Phasen-Offset vierter Ordnung des dreifach differenzier ten Überlauf-Ausgangssignals des Speicherwerkes 307 zur Er zeugung des wirksamen Überlauf-Ausgangssignals zu addieren.

Zur Vereinfachung ist das Z-Transformationsmodell des ersten und zweiten Speicherwerkes in dem Diagramm von Fig. 4 darge stellt. DO1 stellt die "Data out" des ersten Speicherwerkes dar. Aus der voranstehenden Berechnung ergibt sich:

Di2 ist der Speicherwerkinhalt des ersten Speicherwerks:

Eine ähnliche Gleichung wie voranstehend beschrieben lautet für DO2:

Eingesetzt in den Ausdruck für Di2 und dann eingesetzt für DO1 ergibt dies:

Allerdings ist: DO3= DO2(1-Z^-1) sowie Data out = DO1+DO3.

Daher ergibt sich nach einiger Umrechnung:

Diese Darstellung wird dann in den Frequenzbereich umgewan delt (wiederum ist "v" auf die Faltungsfrequenz frequenz normiert).

In diesem Fall tritt die Hochpaßecke etwa bei derselben Fre quenz auf wie im Falle mit einem Speicherwerk, jedoch beträgt die Frequenzantwort der Hochpaßcharakteristik auf das Quan tisierungsrauschen 40 dB/Dekade. Dies erlaubt es dem PLL, eine breitere Bandbreite zu haben, gestattet es also dem Bruchteilssystem, bei einer niedrigeren Frequenz zu arbeiten als im Falle mit einem Speicherwerk, während immer noch die gewünschte Rauschunterdrückung erzielt wird.

Die Anzahl der Speicherwerke kann theoretisch bis zu jeder gewünschten Ordnung erhöht werden. Die sich ergebende Steil heit der Reaktion der Hochpaßcharakteristik in bezug auf das Quantisierungsrauschen ist die Anzahl der Speicherwerke, mul tipliziert mit 20 dB/Dekade. Die Speicherwerke werden "rekom biniert" mit einem Verfahren, welches als "Pascal′s Dreiecks verfahren" bekannt ist, wie in dem US-Patent Nr. 4 609 881 beschrieben. Im allgemeinen werden die Speicherwerke höherer Ordnung rekombiniert entsprechend (1-Z^-1)^(n-1).

Bei den voranstehend beschriebenen Systemen ist es erforder lich, daß die Daten bei einem Taktimpuls sämtliche Speicher werke durchlaufen müssen. Für ein System höherer Ordnung be grenzt diese Anforderung die maximale Speicherwerk-Taktrate und begrenzt daher die erhältliche Rauschunterdrückung. Der Grund für diese Grenze liegt darin, daß sich die Ausbreitungs verzögerung jedes Speicherwerkes addiert, bis die Daten das System in einer Taktimpulsperiode nicht mehr durchlaufen kön nen. Selbst nach einer Bearbeitung durch mehrere Speicherwerke wird darüber hinaus ein Restrauschterm verbleiben, der bei einigen Anwendungen übermäßige Störsignale hervorrufen kann.

Es ist die Aufgabe der vorliegenden Erfindung, einen Frequenz synthesizer mit verbesserter Störsignal-Unterdrückung bereit zu stellen.

Diese Aufgabe wird durch den Gegenstand des Patentanspruchs 1 gelöst.

Bevorzugte Ausgestaltungen der vorliegenden Erfindung sind Gegen stand der Unteransprüche 2 bis 5. Die Patentansprüche 6 bis 10 betreffen die Anwendung der Vorrichtung in einem Radiosender.

Im folgenden wird eine bevorzugte Ausführungsform der vorlie genden Erfindung unter Bezugnahme auf die beiliegenden Zeich nungen näher erläutert. Dabei zeigen die Zeichnungen im einzel nen:

Fig. 1 ist ein Blockschaltbild eines Bruchteils-N-Synthe sizers erster Ordnung;

Fig. 2 ein Z-Transformationsdiagramm, welches äquivalent zu dem digitalen Netzwerk von Fig. 1 ist;

Fig. 3 ein Blockschaltbild eines Mehrfachordnungs-Durchlauf- Bruchteils-N-Synthesizers;

Fig. 4 ein Z-Transformationsdiagramm, welches dem digitalen Netzwerk eines Durchlaufspeicherwerkes zweiter Ordnung äquivalent ist;

Fig. 5 ein Blockschaltbild eines Radio-Sendeempfängers, bei welchem die vorliegende Erfindung verwendet werden kann;

Fig. 6 ein Blockschaltbild eines Bruchteils-N-Synthesizers mit mehreren verriegelten Speicherwerken gemäß der vorliegenden Erfindung;

Fig. 7 eine Einzelheit eines Blockschaltbildes eines eine Verzögerung hinzufügenden oder eines Durchlaufs- Speicherwerkaufbaus;

Fig. 8 eine Einzelheit eines Blockschaltbildes eines keine Verzögerung hinzufügenden oder verriegelten Speicher werkaufbaus, welcher bei der vorliegenden Erfindung eingesetzt werden kann;

Fig. 9 zeigt ein Z-Transformationsdiagramm, welches dem in Fig. 8 gezeigten verriegelten Akkumulator äquivalent ist;

Fig. 10 ist das Z-Transformationsdiagramm, welches einem Sy stem mit drei Speicherwerken gemäß der vorliegenden Erfindung äquivalent ist;

Fig. 11 zeigt die Abschwächung infolge des digitalen Netzwer kes der Eingangsdaten und der Quantisierungsrausch terme für ein System mit drei Speicherwerken, bei wel chem die Eingangsdaten nicht bei höheren Frequenzen gestört werden;

Fig. 12 ist ein Blockschaltbild eines Bruchteils-N-Synthesi zers gemäß der vorliegenden Erfindung, bei welchem ein digitaler Korrekturterm abgeleitet und an das Phasen detektor-Ausgangssignal über ein analoges Differen ziernetzwerk angelegt wird;

Fig. 13 ein Blockschaltbild einer alternativen Ausführungs form eines Bruchteils-N-Synthesizers gemäß der vor liegenden Erfindung, bei welchem ein digitaler Kor rekturterm abgeleitet und an das Phasendetektor-Aus gangssignal über ein digitales Differenziernetzwerk angelegt wird.

Ein grundlegendes Blockschaltbild eines Radio-Sendeempfängers, bei welchem die vorliegende Erfindung eingesetzt werden kann, ist in Fig. 5 gezeigt. Ein derartiger Radio-Sendeempfänger ist vorzugsweise ein digitaler Radio-Sendeempfänger, der nützlich für den Einsatz in einem digitalen Funktelefonsystem ist. Das Ausgangssignal des Synthesizers 503 wird sowohl von dem Em pfänger 505 als auch von dem Sender 507 verwendet, um ein lo kales Oszillatorsignal bzw. ein Sendesignal zu erzeugen. Die Steuerung der Funktionen des Sendeempfängers, beispielsweise des Kanals der Betriebsfrequenz, wird durch eine Funktion ei ner Steuerlogik 509 bereitgestellt und wird als Eingangssignal an das erste Speicherwerk eines Bruchteils-N-Synthesizers als Zähler-Data-in eingegeben.

In Fig. 6 ist ein Bruchteils-N-Synthesizer mit mehreren ver riegelten Speicherwerken gezeigt. Der Frequenzsynthesizer ver wendet einen spannungsgesteuerten Oszillator VCO 101, welcher die gewünschte Ausgangsfrequenz f₀ zur Verfügung stellt und ebenfalls das Eingangssignal einer variablen digitalen Fre quenzteilerschaltung 103 zuführt. Das Ausgangssignal des vari ablen Frequenzteilers 103 versorgt einen Eingang einer Phasen komparatorschaltung 105, wobei der andere Eingang von einem Referenzoszillator 107 versorgt wird. Das Ausgangssignal des Phasenkomparators 105 wird gefiltert, um durch ein Schleifen filter 109 externe Rauschkomponenten zu entfernen. Das Aus gangssignal des Schleifenfilters 109 wird dann an den Steuer eingang des VCC 101 zurückgeführt, so daß der VCO 101 seine Ausgangsfrequenz f₀ so einstellt, daß sie gleich der Fre quenz des Referenzoszillators 107 ist, multipliziert mit dem digitalen Teilerverhältnis des Frequenzteilers 103.

Bei der bevorzugten Ausführungsform wird das Teilerverhältnis N des Frequenzteilers 103 mit einer periodischen Sequenz variiert, so daß die Ausgangsfrequenz f₀ des VCO 101 in Frequenzschritten eingestellt werden kann, welche einen Bruchteil der Frequenz des Referenzoszillators 107 betragen. Diese periodische Sequenz wird durch ein digitales Netzwerk 611 mit mehreren Speicherwerken erzeugt. In Fig. 6 ist ein digitales Netzwerk mit vier Speicherwerken gezeigt.

Zählerdaten, die einem Frequenz-Offset entsprechen, und die Modulationsinformation enthalten können, werden von einer (nicht dargestellten) Frequenzauswahlschaltung eingegeben und an den ersten Addierer 113 des Speicherwerks 615 angelegt. Der Datenausgang von dem ersten Speicherwerk 615 wird an dem Aus gang der Rückkopplungslogik 117 abgenommen, nachdem er von dem Komparator 115 bearbeitet wurde. Dieses Datenausgangssignal ist erhältlich, nachdem das von dem Frequenzteiler 103 abge leitete Takteingangssignal das Speicherwerk 615 getaktet hat. Es stellt ein wesentliches Merkmal der vorliegenden Erfindung dar, daß die von einem Speicherwerk dem nächsten Speicherwerk zugeführten Daten nur während eines Taktzyklus an das nächste Speicherwerk in der Kette übergeben werden, wodurch das Pro blem vermieden wird, sämtliche Speicherwerke während eines Taktimpulses durchlaufen zu müssen. Jedes Speicherwerk hinter dem ersten wird mit dem Inhalt des Speicherwerks der nächst niedrigen Ordnung versorgt. Jedes Speicherwerk führt eine digitale Integration des Inhalts des Speicherwerks der nächst niedrigen Ordnung durch, wobei das erste Speicherwerk 615 eine digitale Integration der Zählereingangsdaten durchführt. Das zweite Speicherwerk 617 führt eine Zweifachintegration der Zählereingangsdaten durch, das dritte Speicherwerk 619 führt eine Dreifachintegration der Zählereingangsdaten durch, und das vierte Speicherwerk 621 führt eine Vierfachintegration der Zählereingangsdaten durch.

Das Ausgangssignal jedes Speicherwerks ist das Überlauf-Aus gangssignal ("carry"). Für das erste Speicherwerk 615 bedeu tet dieses Ausgangssignal, daß die Ausgangsfrequenz f₀ des VCO 101 einen Phasenfehler von 360 Grad in bezug auf die Fre quenz des von dem Referenzoszillator 107 abgegebenen Signals angenommen hat. Um dies zu korrigieren, wird das Teilerver hältnis des Frequenzteilers 103 um eine ganze Zahl für das nächste Taktintervall erhöht, und der Inhalt des Speicher werks 615 wird durch seine Kapazität verringert. Dieser Vor gang entfernt wirksam einen Zyklus der Ausgangsfrequenz f_o von dem Eingang des Phasendetektors 105 und führt daher zu einer Phasenkorrektur von 360 Grad an dem Ausgang des VCC 101. Diese Korrektur tritt nur an dem Punkt auf, an welchem die Ausgangsfrequenz f₀ einen Phasenfehler von 360 Grad ohne ein Schleifenfilter 109 annehmen würde. Ein derartiger Zustand führt zu einer sägezahnförmigen Signalform an dem Ausgang des Phasendetektors 105, die dann durch das Schlei fenfilter 109 gefiltert werden muß. Der Mittelwert dieser sägezahnförmigen Signalform ist das korrekte Steuersignal, um Frequenzen auszuwählen, die um Bruchteilserhöhungen des Referenzfrequenz-Ausgangssignals von dem Referenzoszillator 107 voneinander beabstandet sind.

Allerdings repräsentiert der Inhalt des ersten Speicherwerks 615 den Phasenfehler-Zwischenwert. Speicherwerke höherer Ordnung werden eingeschlossen, um den inneren Inhalt des er sten Speicherwerks 615 zu bearbeiten, um Zwischenkorrekturen des Phasenfehlers zur Verfügung zu stellen, mit dem Ergebnis, daß das sägezahnförmige Signal bezüglich der Frequenz unter teilt werden kann, und dies führt zu einem niedrigeren Rausch ausgangssignal bei der Fundamentalfrequenz der ursprünglichen sägezahnförmigen Signalform.

Die Ausgangssignale der Speicherwerke höherer Ordnung werden durch digitale Verzögerungsnetzwerke geführt (623, 625, 627 und 629), welche Ableitungen der Überlauf-Ausgangssignale bil den. Da diese Überlaufausgangssignale der Speicherwerke digi tale Integrationen des Zählerdateneingangssignals darstellen, sind Korrekturen höherer Ordnung für die gewünschte Phase das Netto-Ergebnis.

Beispielsweise wird das Überlauf-Ausgangssignal des zweiten Speicherwerks 617 an das digitale Verzögerungsnetzwerk 625 angelegt, in welchem es durch konventionelle Verzögerungsele mente 631, 632 und 633 verzögert wird, bevor es einem konven tionellen digitalen Addierer 635 zugeführt wird. In dem Addie rer 635 wird das verzögerte Ausgangssignal des zweiten Spei cherwerks 617 dem Negativwert seines vorherigen Wertes hinzu addiert, der von dem Ausgang des konventionellen Verzögerungs elements 637 erhalten wurde. Im digitalen Sinne stellt dies eine erste Ableitung dar. Da das Ausgangssignal des zweiten Speicherwerks 617 das zweite Integral der Zählereingangsdaten darstellt, ist das Netto-Ausgangssignal dieser Anordnung eine Phasenkorrektur zweiter Ordnung des Bruchteils-Frequenz-Off sets. (Es wird darauf hingewiesen, daß die Zählerdaten eine Offset-Frequenz sind, und dies ist die Ableitung einer Phase.)

Das Überlauf-Ausgangssignal des dritten Speicherwerks 619 wird dem digitalen Verzögerungsnetzwerk 627 zugeführt, wo es durch Verzögerungselemente 639 und 640 verzögert und dem Zweifachen des Negativwertes seines vorherigen Wertes plus seines zweiten vorherigen Wertes hinzuaddiert wird. Diese vorherigen Werte werden von dem Ausgang des Verzögerungselementes 641 bzw. 643 abgenommen. Dies entspricht einer digitalen Ableitung zweiter Ordnung. Da das Ausgangssignal des dritten Speicherwerks 619 das Dreifach-Integral der Zählereingangsdaten repräsentiert, ist die Gesamtwirkung eine Korrektur dritter Ordnung für die Phase des Bruchteils-Frequenz-Offsets.

Das digitale Verzögerungsnetzwerk 629 des verriegelten Spei cherwerks 621 weist drei Verzögerungselemente auf (651, 653 und 655), die an den Addierer 635 auf solche Weise angekop pelt sind, daß drei Differenzierglieder erhalten werden.

Diese Vorgehensweise kann bis zu der gewünschten Ordnung der Korrektur durch Hinzufügung weiterer Speicherwerkabschnitte zum digitalen Netzwerk 611 durchgeführt werden. Die Koeffi zienten der Addition jeder Sequenz entsprechen den Faktoren in der Entwicklung von (1-z^-1)^X, wobei X die Ordnung des be trachteten Speicherwerks ist. Es ist ebenfalls möglich, andere Koeffizienten einzuführen, bei welchen die Summe der Koeffi zienten für das erste Speicherwerk Eins ist und für sämtliche Speicherwerke höherer Ordnung Null. Allerdings führt jede Aus wahl, die anders als die voranstehend genannten Koeffizienten ist, zu einer weniger als optimalen Rauschunterdrückungslei stung. Die Anzahl der Verzögerungselemente in dem ersten di gitalen Verzögerungsnetzwerk 623 (also die Verzögerungsele mente 645, 646, 647 und 649 in der bevorzugten Ausführungs form) ist gleich der Anzahl der Speicherwerke in dem System.

In Fig. 7 ist ein Blockschaltbild eines Durchlaufspeicherwerks gezeigt. Wenn mehrere dieser Speicherwerken in Kaskadenschal tung angeordnet werden, wie in Fig. 3 gezeigt ist, so daß der Datenausgang eines Speicherwerkes den Dateneingang des näch sten versorgt dann hätte die sich ergebende Schaltung eine Gruppe von Addierern in Kaskadenschaltung mit einer Tiefe gleich der Anzahl an Speicherwerken. Eine derartige Anordnung würde eine Einstellzeit erfordern, die gleich der Verzögerung des Additionsvorgangs für ein Speicherwerk ist, multipliziert mit der Anzahl von Speicherwerken. Wenn eine Korrektur hoher Ordnung für die Phase erwünscht ist, dann wird der Einsatz einer großen Anzahl von Speicherwerken erforderlich, mit ei ner entsprechenden Verringerung der maximalen Betriebsrate.

Bei der bevorzugten Ausführungsform wird eine Anordnung mit verriegelten Speicherwerken verwendet, wie beispielsweise in Fig. 8 für die Speicherwerke 615, 617, 619 und 621 gezeigt ist. Das Ausgangsdatensignal 801 jedes Speicherwerks wird als das verriegelte Ausgangssignal von der konventionellen Ver riegelungsschaltung 803 abgenommen. Eine Kaskade derartiger Speicherwerke hat nur eine einzige Addiererverzögerung beim Auftreten jedes Taktimpulses (der über 805 an die Verriege lungsschaltung 803 angelegt wird), da die Verriegelungsschal tung 803 den zugeordneten Addierer 807 isoliert. Diese Anord nung führt dazu, daß jede Speicherwerk-Überlaufausgangssignal sequenz von dem Addierer 807 um einen Taktimpuls gegenüber dem Ausgangssignal des Speicherwerks der nächst niedrigen Ordnung verzögert wird.

Wie aus Fig. 6 wiederum hervorgeht, wird beispielsweise in ei nem System mit vier Speicherwerken die Überlaufsignalausgangs sequenz des vierten Speicherwerks 621, die an das digitale Netzwerk 629 angelegt wird, um drei Zyklen gegenüber der Über laufausgangssignalsequenz des ersten Speicherwerks 615 verzö gert, die Überlaufausgangssignalsequenz des dritten Speicher werks 619 wird um zwei Zyklen gegenüber der Überlaufausgangs signalsequenz des ersten Speicherwerks 615 verzögert, und die Überlaufausgangssignalsequenz des zweiten Speicherwerks 617 wird um einen Zyklus gegenüber der Überlaufausgangssignal sequenz des ersten Speicherwerks 615 verzögert. Um die Sequenz zeitlich auszurichten, wird das Ausgangssignal des ersten Speicherwerks 615 dreifach durch die Verzögerungselemente 645, 647 und 649 verzögert, das Ausgangssignal des zweiten Speicher werks 617 wird zweifach durch die Verzögerungselement 631 und 633 verzögert, und das Ausgangssignal des dritten Speicher werks 619 wird durch das Verzögerungselement 639 einmal verzö gert. Zusätzlich werden Verzögerungselemente 646, 632 und 640 den Speicherwerken niedriger Ordnung hinzugefügt, um eine Breitbandreaktion in bezug auf die Eingangsdaten zu erhalten, und um einen Restrauschterm zu erhalten, der in digitaler Form einfach für eine D/A-Wandlung und zum Anlegen an das Schleifen filter rekonstruiert werden kann. Sämtliche anderen Verzögerun gen stehen in Beziehung zu den digitalen Differenziervorgängen.

Um zu demonstrieren, wie notwendig eine schnelle Bearbeitung ist, ist in Fig. 9 ein äquivalentes Modell 900 eines verrie gelten Speicherwerks mit einem zugeordneten digitalen Verzöge rungsnetzwerk gezeigt, welches für die Analyse der Rauschlei stung des digitalen Netzwerkes geeignet ist. Dieses Modell, welches auf konventioneller Z-Transformationstheorie basiert, repräsentiert den Verriegelungsvorgang durch einen Block 901 mit digitaler Verzögerung oder einer Verstärkung von z^-1. Der Addierer in dem Speicherwerk wird durch den Addiererblock 903 repräsentiert, der dem Verzögerungsblock 901 zugeordnet ist. Ein zweiter Addiererblock 905 wird in der äußeren Schlei fe verwendet, um die Subtraktion der Speicherwerkkapazität zu repräsentieren, die jedesmal dann auftritt, wenn das Speicher werk überläuft. Schließlich wird ein dritter Addiererblock 907 verwendet, um das Rauschen zu repräsentieren, welches durch die Quantisierung des Phasenfehlers hervorgerufen wird.

Für diesen Speicherwerkaufbau lassen sich zwei Übertragungs funktionen definieren:

Carry OUT = z^-1 _* Data IN + (1-z^-1) Q
Data OUT = Data IN Next = z^-1 _* Data IN - z^-1 _* Q

Die vier verriegelten Speicherwerke und zugeordneten Verzöge rungsnetzwerke, welche die Speicherwerke von Fig. 6 repräsen tieren, sind in dem äquivalenten Z-Transformationsdiagramm von Fig. 10 gezeigt. Das Überlaufausgangssignal jedes Speicher werks höherer Ordnung wird durch eine entsprechende Anzahl digitaler Ableitungen hindurchgeleitet, und dann in einem gemeinsamen Addierer 1001 rekombiniert. Jedes Ausgangssignal von Speicherwerken niedriger Ordnung wird verzögert, um sämt liche Sequenzen wieder auszurichten. Für dieses System läßt sich die nachstehend angegebene Gesamtübertragungsfunktion ableiten:

DO = z^-4DI + (1-z^-1)⁴ Q4

Dieser Ausdruck läßt sich wieder in den Frequenzbereich um wandeln, durch die Substitution e^j ^πν = z. Dies führt zu dem folgenden Ausdruck für DO. (Es wird darauf hingewiesen, daß dies ein gliedweiser Größenausdruck ist.)

DO = DI + (2-2 cos πν)² Q4

In dem voranstehenden Ausdruck ist ν auf die Faltungsfrequenz frequenznormiert. Die Faltungsfrequenz ist gleich der halben Rate, mit welcher die Taktgeber der Speicherwerke arbeiten.

Die Frequenz/Abschwächungskurve von Fig. 11 zeigt das Aus gangssignal jedes Terms in diesem Ausdruck. Es wird darauf hingewiesen, daß DI (Data in) hindurchgelassen wird, ohne eine Störung von DO (Data out), und daß jeder der Quantisierungs rauschterme (Q) hochpaßgefiltert ist. Der Hochpaßterm fällt mit einem Abfall von 60 dB/Dekade ab, und die Ecke des Hoch passes tritt etwa bei der Hälfte der Faltungsfrequenz auf.

Zwei Ergebnisse lassen sich aus Fig. 11 ableiten. Zunächst einmal werden die gewünschten Frequenz-Offset-Daten durch das digitale Netzwerk ohne irgendeine Störung hindurchgeleitet. Zweitens kann man sehen, daß für jedes zusätzliche Speicher werk die Rauschunterdrückung des digitalen Netzwerkes bei nie drigen Frequenzen verbessert wird, da die Steilheit der Hoch paßcharakteristik in bezug auf das Quantisierungsrauschen das 20-fache der Anzahl an Speicherwerken in dB/Dekade beträgt. Weiterhin sollte das digitale Netzwerk mit einer höchstmögli chen Rate betrieben werden, so daß die Ecke der Hochpaßcharak teristik bei einer höchstmöglichen Frequenz liegt. Wenn das niederfrequente Rauschen in dem digitalen Netzwerk ordnungs gemäß unterdrückt wird, dann kann der gesamte Synthesizer rauscharm ausgeführt werden, da der PLL, der das digitale Netzwerk versorgt, ein Tiefpaß-Netzwerk ist, welches sämtliche verbleibenden hochfrequenten Rauschkomponenten unterdrückt, die nicht von dem digitalen Netzwerk unterdrückt werden.

Es wird darauf hingewiesen, daß in dem voranstehend präsen tierten Ausdruck für DO der einzige Quantisierungsrauschterm, der an die Ausgangssequenz übergeben wird, derjenige ist, der infolge des Speicherwerks höchster Ordnung auftritt. Auf grund der einfachen Form dieses Rauschterms ist es nunmehr möglich, diesen Rauschterm in digitaler Form dadurch zu kon struieren, daß eine Bearbeitung des Inhalts der beiden Spei cherwerke höchster Ordnung vorgenommen wird.

In einem allgemeinen System der N-ten Ordnung läßt sich die Überlaufausgangssequenz in dem Z-Transformationsmodell wie folgt dargestellt ableiten.

DO = z^-NDI + (1-z^-1)^N QN

Der innere Inhalt jedes Speicherwerks läßt sich folgender maßen ausdrücken:

DI (X) = z^-x DI - z^-x Q1 - z^-(x-1) Q2 - z^-(x-2) Q3 . . . -z^-1 QX

wobei X die Ordnung des Speicherwerks angibt.

Wenn der Inhalt dieses Speicherwerks von dem Inhalt des Spei cherwerks der nächst niedrigen Ordnung subtrahiert wird, er hält man den folgenden Term:

DI (X) - z^-1 DI (X-1) = -z^-1 DX

Daher läßt sich der Restfehlerterm in digitaler Form dadurch wieder herstellen, daß der verzögerte Inhalt des Speicher werks der zweithöchsten Ordnung von dem Inhalt des Speicher werks höchster Ordnung subtrahiert wird, und das Ergebnis N-1 mal differenziert wird.

Fig. 12 ist ein Blockschaltbild eines Systems mit vier Spei cherwerken, wie das in Fig. 6 gezeigte System, bei welchem der Inhalt des verriegelten Speicherwerks 619 der zweithöch sten Ordnung bei der Subtraktion des Restrauschterms an dem Schleifenfilter 109 verwendet wird. Der Inhalt des verriegel ten Speicherwerks 619 wird einmal durch das Verzögerungsele ment 1203 verzögert und dann von dem Inhalt des verriegelten Speicherwerks 621 höchster Ordnung in einer konventionellen Addierfunktion 1205 subtrahiert. Dies führt zu einem Term, der gleich -z^-1Q4 ist, am Ausgang des Addierers 1205. Das Verzögerungselement 1207 und der Addierer 1209 bilden ein digitales Ableitungsnetzwerk. Das Ausgangssignal des Addie rers 1209 ist -z^-1(1 -z^-1)Q4. Das Verzögerungselement 1211 und der Addierer 1213 bilden ein zweites digitales Ab leitungsnetzwerk. Das Ausgangssignal des Addierers 1213 ist -z^-1(1 -z^-1)²Q4. Ein konventioneller Digital/Analog- Wandler 1215 wandelt dies dann in analoge Form um und ska liert die Amplitude. Der Kondensator 1217 wird dann als ein analoges Ableitungsnetzwerk verwendet, um das Spannungsaus gangssignal des D/A-Wandlers 1215 in einen Strom umzuwandeln, der geeignet ist, an das Schleifenfilter 109 angelegt zu wer den, in welchem der Phasenkomparatortreiber eine Stromquelle ist. (Der Strom durch einen Kondensator ist die zeitliche Ab leitung der Spannung.)

Der Korrekturterm weist eine zusätzliche Verzögerung auf, verglichen mit dem Datenausgangsweg. Diese Verzögerung wird dadurch kompensiert, daß eine weitere Verzögerung 1219 in dem Datenausgangsweg zum Frequenzteiler (÷N) 103 hinzugefügt wird. Daher lautet die Datensequenz am Eingang des Frequenz teilers (÷N) 103:

DO = z^-5 DI + z^-1 (1-z^-1)⁴ Q4

Da der Phasendetektor 105 eine Phase und keine Frequenz ver gleicht, wird das Signal beim Durchgang durch den Phasen detektor 105 in der Wirkung integriert. Daher läßt sich der Phasenterm am Ausgang des Phasendetektors in dem Z-Transfor mationsbereich folgendermaßen darstellen:

wobei K_Φ die Phasendetektor-Wandlerverstärkung ist.

Der Phasenkorrekturterm, der von dem D/A-Wandler 1215 und dem Kondensator 1217 erzeugt wird, kann in dem Z-Transformations bereich folgendermaßen dargestellt werden:

Φ_o2 = -(z^-1 (1- z^-1)³ A_D/AC) Q4

wobei A_D/A die Verstärkung des D/A-Wandlers ist, und C die Kapazität des Kondensators 1217.

Wenn der Wert des Kondensators 1217 so gewählt wird, daß er gleich der Phasendetektorverstärkung ist, dividiert durch die Verstärkung des D/A-Wandlers, dann läßt sich eine Auslöschung jeglicher Restrauschterme erreichen.

Zusätzliche Verzögerungselemente 646, 632 und 640 werden in den Überlaufausgangssignalen von den verriegelten Speicher werken 615, 617 bzw. 619 hinzugefügt, um zu erreichen, daß der Rauschterm der Datenausgangssequenz nur von dem Speicher werk höchster Ordnung abhängt.

Dies gestattet eine einfache Rekonstruktion der Rauschsequenz zur Verwendung in einem D/A-Wandler, der eine Fehlerkorrektur an dem Schleifenfiltereingang zur Verfügung stellt. Ohne die se Verzögerungselemente würde der Ausgangsrauschterm Faktoren von sämtlichen Speicherwerken aufweisen. Es wäre schwierig, aus dieser Art von Ausgangssignal eine korrekte Signalform abzuleiten.

Fig. 13 zeigt eine alternative Ausführungsform der vorliegen den Erfindung, bei welcher die Restrauschlöschung erreicht wird, ohne daß ein Kondensator als das Ableitungselement ver wendet wird. Bei dieser Ausführungsform werden ein gesondertes Verzögerungselement 1303 und ein gesonderter Addierer 1305 verwendet, um die Ableitung zu bilden, die bei der Ausfüh rungsform von Fig. 12 durch den Kondensator erreicht wurde. Für eine Auslöschung muß die Verstärkung des D/A-Wandlers 1215 gleich der Verstärkung des Phasendetektors 105 sein.

Bei der bevorzugten Ausführungsform wird Modulationsinforma tion an das digitale Netzwerk 611 mit mehreren Speicherwer ken des Bruchteils-N-Synthesizers angelegt als die sechzehn niedrigstwertigen Bits eines Zählerdateneingangssignals aus einer Zahl mit vierundzwanzig Bits von der Steuerlogik 509 des Sendeempfängers. Da ein Sendeempfänger, der die vorlie gende Erfindung verwendet, wirksam in dem GSM-Pan-Europa- Digitalfunktelefonsystem verwendet werden kann, werden mit einem Bruchteils-N-Synthesizer schnelle Frequenzänderungen, Modulation und geringe Stör- und Rauschpegel erreicht. Für die Modulation verwendet der Bruchteils-N-Synthesizer eine Nachschlagetabelle, um den zu übertragenden Datenstrom in Frequenz-Offsets für den Bruchteils-N-Synthesizer umzuwan deln. Die Schleifenteilung des Synthesizers wird entsprechend dem Eingangsdatenstrom eingestellt, um dem momentanen Fre quenz-Offset zu folgen, der für das GMSK-modulierte Signal erforderlich ist. Dies kann bei der Offset-Frequenz oder di rekt bei der Hauptfrequenz erfolgen.

Die Anordnung des Bruchteils-N-Synthesizers mit verriegelten Speicherwerken wird mit großen Speicherwerken betrieben, um Störsignale zu eliminieren, um eine D/A-Wandlung zur Verrin gerung diskreter Störsignale zur Verfügung zu stellen, und um eine direkte digitale Modulation für den PLL bereitzu stellen. In dem GSM-System ist die Datenrate 270,83333 kb mit einem BT-Produkt von 0,3. Dies führt zu einer Frequenz von etwa 81 kHz, die als Modulation mit niedriger Verzerrung durch den PLL hindurchgeführt werden muß.

Die aktuellen Frequenz-Offset-Komponenten des GMSK-Signals liegen in einem Bereich von 10 Hz bis etwa 70 kHz. Dieser Be reich legt die Länge der Speicherwerke fest, da es erforder lich wird, Schritte von weniger als 10 Hz zu synthetisieren. Bei der bevorzugten Ausführungsform des GSM-Systems mit einer Referenzfrequenz von 26 MHz beträgt die Speicherwerklänge 24 Bit, muß jedoch als Minimum zumindest 22 Bit betragen.

Offensichtlich liegen die gewünschten momentanen Frequenz- Offsets infolge der Modulation deutlich unterhalb der Ab schneidefrequenz des Schleifenfilters. Daher schwächt die Frequenzsynthesizerschleife nicht irgendwelche der Fundamen talfrequenz-"Kanalisierungs"-Störsignale infolge der Modula tion ab. Dieses Problem wird allerdings durch ein System mit mehreren Speicherwerken gelöst.

Es ist möglich und vorzuziehen, die Fraktionalisierung (den Wert des Nenners des Bruchteilsanteils der Division) so zu erhöhen, daß sämtliche Störausgangssignale zu sehr niedrigen Frequenzen verschoben werden, bei welchen die kombinierten Wirkungen der Verwendung zahlreicher Speicherwerke bei einer hohen Taktratengeschwindigkeit zu einer großen Abschwächung des Quantisierungsrauschens des Bruchteilsvorgangs führen. Auf diese Weise teilt ein großer Nenner wirksam die Frequenz des Referenzoszillators so, daß erzeugte Störsignale deutlich unterhalb die drei dB-Ecke der Hochpaßcharakteristik der Schleife fallen. Die Verwendung zahlreicher Speicherwerke vergrößert die Steilheit der Hochpaßfilterwirkung. Die Er höhung der Betriebsrate bewegt die Eckenfrequenz des Hoch paßfilters zu höheren Frequenzen.

Es wird nunmehr wiederum Bezug auf das Blockschaltbild des Bruchteils-N-Synthesizers mit verriegelten Speicherwerken gemäß Fig. 6 genommen, in welchem das Ausgangssignal des Bruchteils-N-Digitalnetzwerks 611 mit mehreren Speicherwerken dem Teilungssteuereingang des Frequenzteilers 103 zugeführt wird. Wenn das Netzwerk 611 die Division dazu veranlaßt, daß diese für eine Taktreferenzperiode um Eins erhöht wird, so wird ein Ausgangsimpuls des VCO 101 in der Wirkung von dem Frequenzteiler 103 entfernt. Dieser Vorgang entspricht einer Phasenverschiebung von 2π rad bei der Ausgangsfrequenz des VCO 101. Diese Phasenverschiebung wird dann durch den Frequenz teiler 103 geteilt, so daß die Phasenverschiebung an dem Ein gang des Phasendetektors 105 2π rad beträgt, geteilt durch den Divisor des Frequenzteilers 103. Im allgemeinen erzeugt das Netzwerk 611 ein zeitlich sich änderndes Teilerverhältnis. Daher läßt sich in dem allgemeinen Fall das Eingangssignal für den Phasendetektor 105 wie nachstehend angegeben darstellen:

wobei N_L das nominelle Schleifenteilerverhältnis ist, c(n) die Fourier-Komponente der digitalen Sequenz bei der Offset- Frequenz, und 1/s eingeführt wird, um die Frequenz in die Phase umzuwandeln.

Die Fourier-Komponenten der digitalen Sequenz werden wie nach stehend angegeben berechnet:

wobei N die Gesamtanzahl von Punkten in einer Periode der Sequenz ist, Θ(i) die zeitliche Signalform der digitalen Sequenz, i die Zeitkomponente, und n die Frequenzkomponente.

Nach dem Durchgang durch den Phasendetektor 105 wird das Sig nal dann in das Schleifenfilter 109 eingegeben. Der Ausgang des Schleifenfilters 109 versorgt den Steuereingang des VCO 101. Die Größe der Steuerfehlerspannung am Eingang des VCO 101 läßt sich wie nachstehend angegeben ausdrücken:

wobei K_Φ die Wandlerverstärkung des Phasendetektors ist, und |F(ω)| die Größe der Filterantwort bei der Offset-Frequenz.

Diese Steuerspannung veranlaßt den VCO 101 dazu, eine Stör signalkomponente wie nachstehend angegeben abzugeben:

wobei ω_m die Störfrequenzkomponente der digitalen Sequenz ist, und K_v die Wandlerverstärkung des variablen Oszillators.

Die Rückkopplungseigenschaft des PLL korrigiert dies, so daß die Störsignalkomponente die nachstehend angegebene Form annimmt:

Für kleine Störsignalkomponenten kann der Störpegel durch β/2 approximiert werden, wobei β die Phase ist, die der vor anstehend angegebenen Frequenz entspricht.

Die Störpegel lassen sich daher wie nachstehend angegeben approximieren:

für niedrige Frequenzen F(ω)→∞ und ω_m→0. Daher läßt sich der Störpegel wie nachstehend angegeben approximieren.

Wenn daher die Fourier-Komponenten des digitalen Netzwerks 611 mit mehreren Speicherwerken eine solche Form aufweisen, daß sämtliche Störsignalkomponenten einen niedrigen Wert ha ben, dann enthält das Ausgangssignal des PLL ebenfalls klei ne Störsignalwerte. Das Netzwerk 611 verhält sich in bezug auf das Quantisierungsrauschen wie ein Hochpaßfilter. Durch Erhöhung der Fraktionalisierung auf eine sehr große Zahl wird erreicht, daß sämtliche Störsignale bei Frequenz-Offsets liegen, bei welchen der Bruchteils-Sequenzgenerator die Stör signalpegel auf einen Wert abschwächt, der unterhalb des Grundrauschens des PLL liegt. Nach dem Übergang zum Ausgang des PLL behalten die Störsignale immer noch den Pegel, der durch den Bruchteils-Sequenzgenerator festgelegt wurde.

Bei der bevorzugten Ausführungsform arbeitet der Phasendetek tor bei 26 MHz, die von dem Referenzoszillator 107 geliefert werden, und die Bruchteilsunterteilung erfolgt durch eine große Zahl (2²⁴ = 16 777 216). Die Bruchteils-N-Störsignale treten auf bei den Harmonischen und Subharmonischen von 1,54972 Hz. Da die Referenz bei einer sehr hohen Frequenz liegt, tritt die Hochpaßecke des Bruchteils-N-Digitalnetzwerks 611 mit mehreren Speicherwerken bei etwa 6,5 MHz auf. Daher ist die Abschwächung von Störsignalen, die durch die Bruch teilsbildung hervorgerufen wird, äußerst groß.

Die Eliminierung von Störsignalen durch die Hochpaßeigenschaft des Netzwerks 611 führt zu wichtigen Vorteilen. Zunächst ein mal ist der Kanalabstand erheblich geringer als der minimal erforderliche Frequenzschritt für eine Modulation mit niedri ger Verzerrung. Weiterhin ist die Schleifenbandbreite extrem breit, da keine diskreten Störsignale oberhalb des Grundrau schens des PLL auftreten, die unterdrückt werden müßten. (Ab gesehen von der Störung bei der aktuellen Referenz, die 26 MHz beträgt.) Bei der bevorzugten Ausführungsform führt eine Fre quenz von 400 kHz der Einheitsverstärkung der offenen Schlei fe zu einem Spitzenwert von 5 Grad und einem RMS-Phasenfehler von 3,5 Grad für das GMSK-Signal. Dies stellt eine vernünfti ge Grenze dar, unter Berücksichtigung der GSM-Spezifikationen mit einem Spitzenwert von 20 Grad und einem RMS-Fehler von 5 Grad. Der RMS-Wert von 3,5 Grad ist von daher sehr verläßlich, daß er durch die breite Schleifenbandbreite festgelegt wird.

In einem System, welches für eine sehr hohe Bruchteilsbildung ausgelegt ist, könnte in der Hinsicht ein Problem entstehen, daß einige Kanal-Offsets zu einem gemeinsamen Faktor des Zäh lers und des Nenners führen würden. Dies würde zu einer wirk samen Bruchteilsbildung führen, die erheblich geringer ist als erwünscht, und die diskreten Störsignale würden wiederum auf tauchen. Diese Situation läßt sich durch Setzen des niedrigst wertigen Bits des Speicherwerks vermeiden. Als ein Beispiel wird die voranstehende Situation betrachtet, in welcher ein Kanal einen Bruchteils-Offset von 1/4 erfordert. Dies würde zu Störausgangssignalen bei Harmonischen und Subharmonischen von 6,5 MHz führen. Wird das LSB (das niedrigstwertige Bit) gesetzt, so beträgt die Bruchteilsbildung 4 194 305/ 16 777 216, und dies bewegt die Störsignale zurück in den Bereich von 1 Hz. Dies führt zu einem kleinen Frequenzfehler, jedoch ist diese Fehlerart in den meisten Fällen unbedeutend.

Ein zweites Verfahren zur Sicherstellung einer hohen Bruch teilsbildung ist ein anfänglicher Offset der Speicherwerke mit einer Zahl, oder einer Gruppe von Zahlen, und ein nach folgendes Eingeben der gewünschten Frequenzdaten. Dieser an fängliche Offset veranlaßt ein Bruchteils-N-Speicherwerk, welches zwei oder mehr interne Speicherwerke aufweist, zur Erzeugung eines Störmusters, welches dem seiner gesamten Spei cherwerklänge für beinahe jeden Wert der Eingangsdaten ent spricht. In einem System mit mehreren Speicherwerken führt ein anfänglicher Offset des untersten Bit (oder der untersten Bits) zu einem im wesentlichen statistischen Muster, welches den Offset-Daten überlagert ist. Dieses Verfahren führt nicht zu einem Frequenzfehler, da der anfängliche Offset entfernt wird, nachdem die Daten in das System eingegeben wurden. Es wird darauf hingewiesen, daß dieses Verfahren bei einem Sy stem mit einem einzigen Speicherwerk nicht arbeiten wird, da in einem System mit einem einzigen Speicherwerk die Signal form einem einfachen Sägezahn entspricht, der zur selben Sig nalform zurückkehrt, unabhängig von dem ursprünglichen Off set. Mit mehreren Speicherwerken richtet der Offset eine Viel zahl von Mustern ein, die zur Ausbildung sehr langer Zeit sequenzen wechselwirken, mit entsprechend niederfrequenten Spektralkomponenten, die in dem digitalen Netzwerk 111 unter drückt werden.

Daher können bei einem Bruchteils-N-System der n-ten Ordnung die Speicherwerke "verriegelt" werden, was zu einem synchro nen System führt, in welchem Daten in einem Taktzyklus nicht durch mehr als ein Speicherwerk hindurchlaufen müssen. Das erste Speicherwerkausgangssignal (oder das der niedrigsten Ordnung) für den variablen Schleifenteiler wird durch n Takt einheiten verzögert, das Speicherwerk des nächst niedrigeren Pegels wird durch n-1 Takteinheiten verzögert, usw., bis das vorletzte Speicherwerk um zwei Takteinheiten verzögert wird, bis zum letzten Speicherwerk oder dem mit dem höchsten Pegel, welches nicht verzögert wird. Dieses führt zu einer erneuten Ausrichtung der Zeitsequenzen, um die Rauschleistung eines unverriegelten Systems zur Verfügung zu stellen.

Aufgrund der synchronen Natur des Systems kann dieses bei höheren Frequenzen arbeiten und es daher zulassen, daß die PLL-Bandbreite größer ist. Dies gestattet schnellere Verrie gelungszeiten und eine digitale Breitbandmodulation durch den Bruchteils-Teiler (oder eine analoge Modulation durch den Referenzoszillator, der dem Phasendetektor als Eingangs signal eingegeben wird), während eine bessere und vorherseh bare Störsignalleistung aufrechterhalten wird. Eine digitale Repräsentation des verbleibenden Fehlers wird in einer Form erhalten, die in einem Digital/Analog-Umwandlungsschema ver wendet werden kann. Das analoge Ausgangssignal dieser Wand lung wird an das Phasendetektorausgangssignal angelegt, um irgendwelches Restrauschen auszulöschen.

Claims

1. Vorrichtung zur Frequenzsynthese unter Verwendung nicht ganzzahliger Frequenzteilungsverhältnisse, die eine reduzierte Reststörung aufweist, wobei die Vorrichtung durch eine digitale Zahl ansteuerbar ist, um eine Ausgangssignalfrequenz eines steuerbaren Oszillators durch Teilen der Ausgangssignalfrequenz mit einem Teiler mit variablem Divisor auszuwählen, der von Übertrag-Ausgangssignalen von Speicherwerknetzwerken steuer bar ist, um ein Signal zu bilden, welches durch ein Schleifen filter gefiltert wird, wobei die Vorrichtung zur Frequenzsyn these folgende Teile aufweist:
eine Einrichtung (615) zur Erzeugung eines ersten Ausgangssignals, welches ein Integral der digitalen Zahl darstellt, wobei die Einrichtung (615) zur Erzeugung eines ersten Ausgangssignals eine Addiereinrichtung (807) und eine Verriegelungseinrichtung (803) aufweist, und wobei die Ausgabe der Addiereinrichtung in die Verriegelungseinrichtung (803) eingegeben wird und die Ausgabe der Verriegelungseinrichtung (803) in die Addiereinrichtung zurückgeführt wird;
eine Einrichtung (621) zur Erzeugung eines zweiten Ausgangssig nals, welches ein Integral des ersten Ausgangssignals dar stellt, wobei die Einrichtung (621) zur Erzeugung eines zweiten Ausgangssignals eine Addiereinrichtung (807) und eine Verriege lungseinrichtung (803) aufweist, und wobei die Ausgabe der Addiereinrichtung in die Verriegelungseinrichtung (803) einge geben wird und die Aufgabe der Verriegelungseinrichtung (803) in die Addiereinrichtung zurückgeführt wird, und wobei die Vor richtung zur Frequenzsynthese dadurch gekennzeichnet ist, daß
das erste Ausgangssignal und das zweite Ausgangssignal ver riegelte Ausgangssignale (801) sind, die an den Ausgängen der jeweiligen Verriegelungseinrichtungen erzeugt werden, wobei der aktuelle Zustand der verriegelten Ausgangssignale für die Dauer eines Taktes aufrechterhalten wird; daß
eine Einrichtung zum Kombinieren (1205) des ersten Ausgangssignals mit dem zweiten Ausgangssignal, um ein Reststörung-Korrektursignal zu erzeugen, vorhanden ist; und daß
eine Einrichtung zum Ankoppeln (1215, 1217) des Reststörung-Korrektursignals an das Schleifenfilter (109) vorhanden ist.

2. Vorrichtung zur Frequenzsynthese unter Verwendung nicht ganzzahliger Frequenzteilungsverhältnisse nach Anspruch 1, wobei die Einrichtung zum Ankoppeln weiterhin eine Einrichtung zum Differenzieren (1207, 1209) des Reststörung-Steuersignals aufweist.

3. Vorrichtung zur Frequenzsynthese unter Verwendung nicht ganzzahliger Frequenzteilungsverhältnisse nach Anspruch 1 oder 2, wobei die Einrichtung zum Kombinieren weiterhin eine Einrichtung (1203) zum Verzögern des ersten verriegelten Ausgangssignals aufweist.

4. Vorrichtung zur Frequenzsynthese nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
eine Einrichtung zur Erzeugung eines Taktsignals (103) vorgesehen ist; daß
die Einrichtung (613) zum Erzeugen eines ersten ver riegelten Ausgangssignals auch ein erstes Übertrag- Ausgangssignal bei einem ersten Auftreten des Taktsignals erzeugt; daß
die Einrichtung (621) zum Erzeugen eines zweiten verriegelten Ausgangssignals auch ein zweites Übertrag- Ausgangssignal erzeugt, wobei das zweite verriegelte Aus gangssignal bei einem zweiten Auftreten des Taktsignals erzeugt wird; daß
eine Einrichtung (1203) zum Verzögern des ersten Übertrag- Ausgangssignals, bis zu einem dritten Auftreten des Taktsignals vorgesehen ist; daß
eine Einrichtung (629) zum Differenzieren des zweiten Übertrag-Ausgangssignals vorgesehen ist; daß
eine Einrichtung (635) zur Erzeugung des Eingangssteuer signals aus dem verzögerten ersten Übertrag-Ausgangssignal und dem differenzierten zweiten Übertrag-Ausgangssignal vorgesehen ist.

5. Vorrichtung zur Frequenzsynthese nach Anspruch 4, wobei die Einrichtung zum Kombinieren weiterhin eine Einrichtung zum Verzögern des ersten verriegelten Ausgangssignals bis zum zweiten Auftreten des Taktsignals aufweist.

6. Radiosender (507) mit einer Vorrichtung zur Frequenz synthese unter Verwendung nicht ganzzahliger Frequenz teilungsverhältnisse nach einem der Ansprüche 1 bis 5, gekennzeichnet durch eine auf das Steuereingangssignal und das angekoppelte Reststörung-Signal reagierende Einrichtung zum Erzeugen des Betriebssignals mit einer verringerten Reststörung; und
eine Einrichtung zum Übertragen des Betriebssignals.

7. Radiosender nach Anspruch 6, bei welchem weiterhin eine Einrichtung zum Modulieren des Betriebssignals durch zeitliche Variation zumindest eines Bits der digitalen Zahl vorgesehen ist.

8. Radiosender nach Anspruch 6, bei welchem der variable Divisor einen Mittelwert aufweist, der durch die Summe einer ganzen Zahl und eines Quotienten eines Zählers, geteilt durch einen Nenner, repräsentiert wird.

9. Radiosender nach Anspruch 8, bei welchem der Nenner des variablen Divisors einen großen Wert aufweist, so daß die Frequenz des Quotienten des Referenzsignals, geteilt durch diesen Nenner, erheblich niedriger ist als die Ecken frequenz einer Hochpaßcharakteristik der Vorrichtung zur Frequenzsynthese, wodurch Störsignale in dem Betriebs signal unterdrückt werden.

10. Radiosender nach Anspruch 8, bei welchem weiterhin eine Einrichtung zum Aufrechterhalten des Nenners für mehrere Zählerwerte durch Auswahl eines vorbestimmten Zustands für zumindest ein Bit der digitalen Zahl vorgesehen ist.