DE69017129T2

DE69017129T2 - Frequenzsynthesizer mit gebrochenem teilverhältnis.

Info

Publication number: DE69017129T2
Application number: DE69017129T
Authority: DE
Inventors: Rodney Lawton
Original assignee: Plessey Semiconductors Ltd
Current assignee: Microchip Technology Caldicot Ltd
Priority date: 1989-03-31
Filing date: 1990-04-02
Publication date: 1995-06-14
Anticipated expiration: 2010-04-03
Also published as: JP2963761B2; WO1990012458A1; US5124670A; EP0419622B1; GB8907316D0; JPH04503137A; EP0419622A1; DE69017129D1

Description

Die Erfindung betrifft N-Bruchteil-Synthesizer.

Hintergrundtechnik

N-Bruchteil- Synthesizer werden im allgemeinen in Frequenzsynthesizerarten verwendet, die zum Erzeugen eines Lokal- oder Ortsoszillatorsignals für einen Empfänger dienen, um ein Zwischenfrequenzsignal zu erzeugen, wenn das Ortsoszillatorsignal mit einem ankommenden Signal gemischt wird. Ein herkömmlicher Frequenzsynthesizer ist in FIG. 1 dargestellt. Er enthält eine Phasenregelschleife 2 mit einem spannungsgesteuerten Oszillator 4, der eine Synthesizerausgangsfrequenz F&sub0; vorsieht. Diese Frequenz wird in einem variablen Dividierer 6 durch einen Faktor a geteilt, und die durch Teilung hervorgegangene Frequenz F&sub0;/a wird in einem Phasendetektor 8 bezüglich der Phase mit einer Referenzfrequenz Fref verglichen. Das Ausgangssignal des Phasendetektors wird an ein Schleifenfilter 10 gelegt, und dient dann zur Steuerung der Frequenz des spannungsgesteuerten Oszillators 4. Der variable Dividierer ist von einem M-Bit-Register 12 angesteuert, das ein programmierendes Frequenzwort empfängt. Der variable Dividierer 6 bestimmt den numerischen Wert des Teilungsverhältnisses a. Auf diese Weise ist es durch Einstellen des Wertes des Frequenzwortes möglich, das Teilungsverhältnis und damit die Synthesizerausgangsfrequenz F&sub0; zu ändern, um einen Empfänger auf die verschiedenen Empfangskanäle abzustimmen. Ein Problem mit dieser Art von Frequenzsynthesizer besteht darin, daß der minimale "Schritt", mit dem der Synthesizer abgestimmt werden kann, gleich Fref ist, da dF&sub0; = Fref (a - (a -1)) = Fref ist. Im Zusammenhang mit den Frequenzschrittverfahren wird die Schrittrate durch Fref zusammen mit der Schleifenbandbreite bestimmt. FIG. 2 zeigt eine schematische Darstellung der Schaltung nach FIG. 1.
Um die Auflösung eines Frequenzsynthesizers zu erhöhen, so daß kleinere Abstimmschritte möglich sind, ist es bekannt, das Teilungsverhältnis zu manipulieren. Einen derartigen Synthesizer nennt man N-Bruchteil-Synthesizer (fractional N synthesizer), da er eine Auflösung auf Bruchteile eines N-Bit-Wortes vornimmt. Frühzeitige Ausführungsformen dieser Technik sind beschrieben in der US-A-3555446 und US-A-3582810. Modernere Ausführungsformen sind beschrieben in der UK-A-1447418, US-A-3976945 und US-A-3928813. Diese Ausführungsformen sind generell in FIG. 3 dargestellt, worin Teile, die mit denjenigen nach FIG. 1 ähnlich sind, die gleiche Bezugszahl haben.
Ein digitaler Akkumulator 20 erhält eine Eingabe, die die Bruchteilfrequenzanweisung für den Synthesizer darstellt, wohingegen der Dividierer mit dem Nichtbruchteil (beispielsweise Vielfaches von 40 kHz) der Frequenz (d.h. N x 40 kHz) gespeist wird. Das System hat eine feine Frequenzsteuerung dadurch, daß das Teilungsverhältnis des Dividierers 6 zwischen N und N + 1 in Abhängigkeit vom Akkumulatorausgang geändert wird. Man kann zeigen, daß, wenn die relative Anzahl der Teile-durch-N- und Teile-durch- (N + 1)-Perioden über eine Zeitperiode manipuliert wird, jede Durchschnittsfrequenz zwischen N x 40 kHz und (N + 1) x 40 kHz erzielt werden kann. Der Zustand der (N/N+1)- Steuerleitung 22 wird durch den Überlauf des digitalen Akkumulators gesetzt. Die Rate, mit der der Akkumulator überläuft, ist direkt proportional zu dem Verhältnis der Bruchteilkomponente zu der Phasendetektorrate.
Die Manipulation des Teilerverhältnisses erzeugt unvermeidbar Phasenstörungen. Die Natur der Phasenstörungen ist allerdings voraussagbar und, es stellt sich heraus, daß sie direkt proportional zu dem Restinhalt des Ausgangs des digitalen Akkumulators ist. Das restliche Phasenflattern kann in einem vernünftigen Ausmaß dadurch gelöscht werden, daß man den Akkumulatorausgang in ein analoges Signal umsetzt und es an einen Phasenmodulator 24 legt. Bezüglich der Genauigkeit dieser Auslöschung gibt es eine Grenze, wobei eine Auslöschung auf besser als 1% äußerst mühsam sein kann, und eine gute analoge Auslöschung resultiert oft darin, daß der Phasendetektor beträchtlich unterhalb seiner möglichen Maximalfrequenz betrieben wird. Die Größe des analogen Korrektursignals, das dem Phasenmodulator zugeführt wird, muß ebenfalls gemäß dem Teilungsverhältnis (N) skaliert werden, um die Auslöschung aufrecht zu erhalten.
Eine verbesserte Version eines N-Bruchteil-Synthesizers ist beschrieben in der GB-A-2026268, nach der zwei Akkumulatoren verwendet werden, aber immer noch eine analoge Korrektur erforderlich ist, um eine gute Leistung bezüglich der Störung zu erreichen, und eine gute Auslöschung im Analogpfad resultiert wiederum darin, daß der Phasendetektor unterhalb seiner optimalen Frequenz betrieben wird.
In der GB-A-2172759 ist ein Frequenzsynthesizer vom N-Bruchteil-Typ offenbart, der einen Interpolator enthält, der Perioden oder Zyklen begrenzt, um einen Ausgangsbitstrom zu erzeugen, der dem niedrigstwertigen Bit des Dividierdatenwortes hinzugefügt wird. Die GB-A-2172760 offenbart einen Frequenzsynthesizer vom N-Bruchteil-Typ mit einem Interpolator, bei dem Filter höherer Ordnung verwendet werden, um die Amplitude unerwünschter Seitenbänder zu vermindern.

Kurze Darlegung der Erfindung

Ein Ziel der Erfindung ist es, ein N-Bruchteil- Synthesizer vorzusehen, der eine verbesserte Leistung zeigt und weniger kostet.
Ein nach der Erfindung vorgesehener N-Bruchteil-Synthesizer enthält: eine Phasenregelschleife mit einem spannungsgesteuerten Oszillator, der ein Schleifenausgangssignal bereitstellt, das über ein durch N teilendes, einstellbares Dividierglied einem ersten Eingang eines Phasen- oder Frequenzvergleichers zugeführt ist, eine Referenzfrequenzquelle, die mit einem zweiten Eingang des Phasen- oder Frequenzvergleichers verbunden ist, der in Abhängigkeit vom Vergleich zwischen den Signalen an seinem ersten und zweiten Eingang an einem Ausgang ein Steuersignal zum Anlegen an einen Steuereingang des spannungsgesteuerten Oszillators abgibt, und eine Einrichtung zum Einstellen des Teilungsverhältnisses N des einstellbaren Dividierglieds in Abhängigkeit von einem Frequenzdatenwort, welcher N-Bruchteil- Synthesizer dadurch gekennzeichnet ist, daß die Einrichtung zum Einstellen des Teilungsverhältnisses N eine Interpolatoreinrichtung zum Verändern wenigstens des niedrigstwertigen Bit des Frequenzdatenwortes aufweist, und daß die Interpolatoreinrichtung einen Eingang zum Empfangen eines Eingangsdatenwortes hat und eine Kombiniereinrichtung zum Kombinieren des Eingangsdatenwortes mit einem Rückführsignal, eine Quantisierschaltung, eine Einrichtung zum Verbinden eines Ausgangs der Kombiniereinrichtung mit der Quantisierschaltung, eine Filterschaltung zum Vorsehen einer vorbestimmten Integrationsfunktion, eine die Filterschaltung derart verbindende Einrichtung, daß sie von der Quantisierschaltung ein Quantisierungsfehlersignal empfangen kann, und eine den Ausgang der Filterschaltung mit der Kombiniereinrichtung verbindende Einrichtung aufweist, durch welche Einrichtung das Rückführsignal zur Kombiniereinrichtung gelangt, wobei das Frequenzdatenwort von einem Ausgang der Quantisierschaltung abgeleitet ist.
Vorzugsweise empfängt der Interpolator ein K-Bit- Wort und liefert ein sich periodisch änderndes M-Bit-Wort, wobei K > M, um das Teilungsverhältnis des einstellbaren Dividierglieds einzustellen.
Nach der Erfindung dient die Interpolatoreinrichtung als die einzige Einrichtung zum Vermindern von Phasenstörungen, da Phasenstörungen als Rauschen in Hochfrequenzbereichen vorgesehen sind, die keine beachtliche Wirkung auf die Phasenregelschleife ausüben; es ist kein analoges Signal für die Phasenregelschleife vorgesehen, um Zittern im Ausgang des Phasen- oder Frequenzdetektors zu kompensieren.

Kurze Beschreibung der Zeichnungen

Bevorzugte Ausführungsbeispiele der Erfindung werden nachstehend unter Bezugnahme auf beigefügte Zeichnungen beschrieben, worin zeigen:
FIG. 1 ein Blockschaltbild einer bekannten Phasenregelschleife,
FIG. 2 ein Schemabild des Blockschaltbilds nach FIG. 1,
FIG. 3 ein Blockschaltbild einer bekannten Ausführungsform eines N-Bruchteil-Synthesizers,
FIG. 4 eine schematische Darstellung eines N- Bruchteil-Synthesizers nach der Erfindung,
FIG. 5 eine schematische Ansicht einer alternativen Ausbildung eines Synthesizers nach der Erfindung,
FIG. 6 ein Blockschaltbild eines N-Bruchteil- Synthesizers nach der Erfindung, und
FIG. 7, 8 und 9 Schaltbilder von Interpolatoren oder von Codierern, die in Ausführungsformen der Erfindung verwendet werden.

Beschreibung des bevorzugten Ausführungsbeispiels

Es wird jetzt auf die schematische Darstellung der Erfindung nach FIG. 4 verwiesen. Interpolationsverfahren werden auf das Frequenzwort angewendet, das dem variablen oder einstellbaren Teiler des Synthesizers zugeführt wird, so daß ein großes K-Bit-Wort einem Codierer oder Interpolator zugeführt wird, der eine M-Bit-Approximation an das K- Bit-Wort erzeugt, wobei M kleiner als K ist. Ein Standardsynthesizer 30, der die Fähigkeit zum Empfangen eines M- Bit-Wortes hat, empfängt das M-Bit-Wort von einem Codierer 32. Innerhalb jeder Taktperiode der Referenzfrequenz Fref erzeugt der Codierer 32 eine unterschiedliche Approximation an das M-Bit-Wort, so daß sich das M-Bit-Wort in einer zeitsequentiellen Weise ändert, um die erforderliche Auflösung zu erreichen. Die effektive Auflösung des Synthesizers wird auf Fref/2(K-M) erhöht.
Eine alternative Anordnung ist in FIG. 5 dargestellt. Die Referenzfrequenz ist um einen Faktor 2(K-M) erhöht. Der Vorteil der Anordnung nach FIG. 5 besteht darin, obgleich die Auflösung des Synthesizers die gleiche bleibt, daß die Schrittrate für Frequenzschrittverfahren in ähnlicher Weise erhöht wird, da die Referenzfrequenz erhöht ist.
Es wird jetzt auf das bevorzugte Ausführungsbeispiel der Erfindung Bezug genommen, das in FIG. 6 der Zeichnungen dargestellt ist. Teile, die mit denjenigen nach FIG. 1 der Zeichnungen ähnlich oder gleich sind, tragen die gleichen Bezugszahlen.
Nach der Erfindung ist das Register 12 durch einen Interpolator oder Codierer 50 ersetzt, der ein K-Bit-Frequenzwort empfängt.
Der Codierer oder Interpolator 50 arbeitet in einem Grenzzyklusmodus des Betriebs, um in Abhängigkeit vom Wert des Eingangssignals an den Interpolator 50 einen Ausgang variabler Frequenz und variablen Tastverhältnisses zu erzeugen. Das Ausgangssignal des Interpolators 50 wird als M-Bit-Wort dem einstellbaren Dividierglied bzw. variablen Dividierer 6 zugeführt.
Beim Betrieb besteht die Wirkung vom Interpolator 50 darin, ein M-Bit-Wort zu erzeugen, dessen Wert sich periodisch in einer solchen Weise ändert, daß die vom Phasendetektor 8 an seinem Ausgang erzeugten Störungssignale sich in Hochfrequenzbereiche erstrecken, worin die Störungen keine beachtliche Auswirkung auf den Betrieb der Phasenregelschleife haben. Es sei bemerkt, daß die Interpolatoranordnung als die einzige Einrichtung zum Vermindern von Phasenstörungen im N-Bruchteil-Synthesizer dient und daß es im Gegensatz zu den oben beschriebenen bekannten Anordnungen nicht erforderlich ist, ein analoges Kompensationssignal entweder am Eingang des Phasendetektors oder am Ausgang des Phasendetektors einzuführen, um eine Kompensation für den sich periodisch ändernden Wert des einstellbaren Dividierglieds vorzusehen.
Es wird jetzt auf FIG. 7, 8 und 9 Bezug genommen. FIG. 7 zeigt eine erste Ausführungsform einer Interpolatoranordnung, bei der ein K-Bit-Wort einem Kombinierglied 70 zugeführt wird, wo es mit einem M-Bit-Wort kombiniert wird, das zurückgeführt wird vom Ausgang eines digitalen Begrenzers, der einen M-Bit-Quantisierer 72 enthält. Der Ausgang vom Kombinierer 20 gelangt über ein Vorwärtsfilter 74 zum Quantisierer 72.
Hierbei ist QN das Quantisierungsrauschen.
Ist beispielsweise
Nach der Erfindung ist vorgesehen ein N-Bruchteil- Synthesizer mit einem Codierer zum Umsetzen eines K-Bit- Eingangswortes in ein M-Bit-Wort, wobei K > M, zum Anlegen an einen variablen Dividierer, wobei der Codierer enthält einen Rauschformungscodierer mit einem M-Bit-Quantisierer und einer Einrichtung zum Zurückführen eines Quantisierungsrauschsignals (Q) vom Quantisierer, und zwar über eine Filtereinrichtung (H), zum Kombinieren mit einem Eingangssignal, um das folgende Ausgangssignal vorzusehen:
FAUS (M) = FEIN (K) + Q f (H).
Ein Vorteil der Erfindung ist es, daß sie unerwünschte Welligkeitsseitenbänder vermindert, die durch Variation des M-Bit-Wortes zum variablen Dividierer des Frequenzsynthesizers verursacht sind, da ein Rauschformungscodierer die Neigung hat, die Veränderung des M-Bit-Ausgangswortes zu vermindern.
In FIG. 8 ist ein Rauschrückführungscodierer in einer Ausführungsform erster Ordnung gezeigt. Hierbei wird ein K-Bit-Wort an einen Kombinierer 80 gelegt, wo es mit einem Rückführsignal von einer Filtereinheit 82 kombiniert wird. Der Ausgang vom Kombinierer 80 wird an einen M-Bit- Quantisierer 84 gelegt, wobei der einem Filter 82 zugeführte Quantisierungsfehler abgeleitet wird aus einer Vorwärtsführungsleitung 86, einer Rückführungsleitung 88 und einem Subtrahierglied 89. Es gilt hier:
Dies ist identisch mit dem ΣDPCM-Fall.
FIG. 9 zeigt einen Rauschrückführungscodierer als Ausführungsbeispiel zweiter Ordnung. Die gezeigten Einheiten 90, 92 enthalten jeweils einen QN-Ein-Codierer erster Ordnung. Die Einheiten 90, 92 sind über ihre Qn- Ausgänge in Kaskade geschaltet. Die Ausgänge der Codierer sind in der gezeigten Weise miteinander verbunden, also über Addiereinheiten 94, 96, eine Verzögerungseinheit 97 und ein Umkehrglied 98.
Die Ordnung der Rauschrückführsysteme kann über die Beispiele erster Ordnung hinaus erhöht werden, und zwar durch Modifikation des Faktors H(Z).
Der Faktor H(Z) kann auf eine beliebige gewünschte Ordnung von Z erhöht werden, und es ist einem Fachmann geläufig, wie dies zu tun ist.
Alternativ kann man eine Reihe Codierer erster Ordnung, die einen QN-Ausgang vorsehen, kombinieren, um ein System höherer Ordnung zu erhalten.
In der Schaltung nach FIG. 9 gilt:
Man hat erkannt, daß in irgendeinen Quantisierer eingeführtes "Zittern" das Quantisierungsrauschen QN entkorrelieren kann und zu beachtlichen Vorteilen führt. Obgleich nicht speziell dargestellt, kann man Zittern in diesen Codiererschemen verwenden.
Alle Codiererformen erzeugen wiederholt auftretende Muster, die in einem RAM geeigneter Größe vor Zufuhr zum Synthesizerfrequenzsteuereingang gespeichert werden können. Dieser Puffer könnte eine Nichtechtzeiterzeugung des Musters unter Verwendung von Algorithmen ermöglichen, die von den Blockschaltbildern von einem "langsamen" Mikroprozessor abgeleitet werden. Diese indirekte Erzeugungsmethode kann für gewisse Anwendungen attraktiv sein, bei denen sich die Frequenzdaten seltener ändern.

Claims

1. N-Bruchteil-Synthesizer enthaltend eine Phasenregelschleife mit einem spannungsgesteuerten Oszillator (4), der ein Schleifenausgangssignal liefert, das über einen variablen Teile-durch-N-Dividierer (6) einem ersten Eingang eines Phasen- oder Frequenzvergleichers (8) zugeführt ist, eine Referenzfrequenzquelle, die mit einem zweiten Eingang des Phasen- oder Frequenzvergleichers (8) verbunden ist, der in Abhängigkeit von einem Vergleich zwischen den Signalen an seinem ersten und zweiten Eingang an einem Ausgang ein Steuersignal zum Anlegen an einen Steuereingang des spannungsgesteuerten Oszillators (4) abgibt, und eine Einrichtung (50) zum Einstellen des Teilungsverhältnisses N des variablen Dividierers in Abhängigkeit von einem Frequenzdatenwort, dadurch gekennzeichnet, daß die Einrichtung (50) zum Einstellen des Teilungsverhältnisses N eine Interpolatoreinrichtung zum Verändern wenigstens des niedrigstwertigen Bit des Frequenzdatenwortes aufweist, welche Interpolatoreinrichtung enthält einen Eingang zum Empfangen eines Eingangsdatenwortes, eine Kombiniereinrichtung (80) zum Kombinieren des Eingangsdatenwortes mit einem Rückführsignal, eine Quantisierschaltung (84), eine Einrichtung zum Verbinden eines Ausgangs der Kombiniereinrichtung (80) mit der Quantisierschaltung (84), eine Filterschaltung (82) zum Vorsehen einer vorbestimmten Integrationsfunktion, eine Einrichtung zum Verbinden der Filterschaltung (82) zum Zwecke des Empfangens eines Quantisierungsfehlersignals von der Quantisierschaltung (84) und eine Einrichtung zum Verbinden des Ausgangs der Filterschaltung (82) mit der Kombiniereinrichtung (80) als Verbindungsweg für das Rückführsignal, wobei das Frequenzdatenwort von einem Ausgang der Quantisierschaltung (84) abgeleitet ist.

2. Synthesizer nach Anspruch 1, enthaltend eine Einrichtung (89) zum Empfangen von Signalen vom Eingang und vom Ausgang der Quantisierschaltung (84) und zum Ableiten des Quantisierungsfehlersignals aus der Differenz zwischen diesen Signalen.

3. Synthesizer nach Anspruch 1, bei der der Interpolator zum Empfangen eines K-Bit-Wortes und zum Erzeugen eines M-Bit- Wortes zum Anlegen an einen Steuereingang des variablen Dividierers wirksam ist, wobei der Wert von M sich periodisch ändert und K > M ist.

4. Synthesizer nach Anspruch 3, bei dem die Quantisierschaltung (84) ein M-Bit-Quantisierer ist.

5. Synthesizer nach irgendeinem vorangegangenen Anspruch, bei dem die Interpolatoranordnung eine Vielzahl Codierer (90, 92) enthält, die in Kaskade geschaltet sind und deren Ausgänge derart miteinander verbunden sind, daß sie einen gemeinsamen Ausgang vorsehen.

6. Synthesizer nach irgendeinem vorangegangenen Anspruch, bei dem die Interpolatoranordnung einen Codierer n-ter Ordnung enthält, wobei n = 1,2,3 oder eine höhere ganze Zahl ist.

7. Synthesizerschaltung nach Anspruch 6, bei der die Ordnung des Codierers durch die Übertragungsfunktion H(z) der Filterschaltung (82) bestimmt ist.

8. Synthesizerschaltung nach Anspruch 5 oder 6, bei der die Ordnung des Codierers durch die Anzahl der in Kaskade geschalteten Codierer bestimmt ist.

9. Synthesizerschaltung nach Anspruch 1, bei der das das Teilungsverhältnis einstellende Signal vor dem Anlegen an den variablen Dividierer (6) einem Speicher zugeführt ist.