DE60309772T2 - Analoge Implementierung von Spreizspektrumfrequenzmodulation in einem programmierbaren Phasenregelkreis - Google Patents

Analoge Implementierung von Spreizspektrumfrequenzmodulation in einem programmierbaren Phasenregelkreis Download PDF

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Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Bereich der Erfindung
  • Diese Erfindung bezieht sich im Allgemeinen auf elektronische Schaltkreise und insbesondere auf Phasenregelschleifen- und auf Verzögerungsschleifenschaltungen, die in elektronischen Schaltkreisen benutzt werden.
  • 2. Beschreibung des Stands der Technik
  • Verbraucher- und kommerzielle Elektronik müssen FCC elektromagnetischen Emissionsstandards entsprechen. PLL-Schaltkreise, wie andere elektronische Schaltkreise, erzeugen auch elektromagnetische Emissionen, die FCC-Standards entsprechen müssen. In einigen vorhandenen Systemen wird dies durch Hinzufügen von teurer und schwerer Abschirmung bewirkt. In anderen vorhandenen Systemen werden diese durch Implementieren einer digitaler Frequenzspreiztechnik erfüllt, bei der ein Taktsignal eine Frequenz hat, die in einer kontrollierten Weise um eine Mittenfrequenz moduliert wird. Wie oben angemerkt, ist die Abschirmtechnik teuer und physikalisch schwer. Andererseits ist die digitale Frequenzspreiztechnik starr, da sie ein Einstellen von Zählern (oder Teilern) auf einen Satz vorbestimmter Werte und ein Ändern der Zählereinstellungen auf einen zweiten Satz vorbestimmter Werte erfordert, um eine vorbestimmte Frequenzmodulation zu erzielen.
  • Ein anderes existierendes System verwendet analoge Frequenzspreizmodulation von Strömen. Es gibt eine Anzahl von Nachteilen beim Verwenden der Strom-Modulation. Einer ist, dass es schwierig ist, eine dreieckige Wellenform mit Strom-Modulation zu erzeugen. Zweitens ist das Ergebnis der Strom-Modulation ein Strom, der nicht der wünschenswerteste Parameter ist, um damit einen spannungsgesteuerten Oszillator zu steuern.
  • Die EP-A-0 655 829 beschreibt einen Taktschaltkreis der einen Oszillator zum Erzeugen eines Referenzfrequenzsignals und einen Frequenzspreiztaktgenerator, der mit dem Oszillator zusammenarbeitet, zum Erzeugen eines Frequenzspreiztakt-Ausgangssignals umfasst, welches eine Grundfrequenz und reduzierte EMI-Amplituden-Spektralkomponenten bei Harmonischen der Grundfrequenz hat. Der Frequenzspreiztaktgenerator umfasst vorzugsweise einen Taktpulsgenerator zum Erzeugen einer Serie von Taktpulsen und einen Frequenzspreizmodulator zum Frequenzmodulieren des Taktpulsgenerators, um die Amplituden der EMI-Spektralkomponenten zu verbreiten und abzuflachen, was sonst anderseits durch den Taktpulsgenerator bewirkt würde. Der Frequenzspreizmodulator frequenzmoduliert die Taktpulse mit spezifischen Profilen von Frequenzabweichung im Vergleich zu der Periode des Profils. Elektronische Einheiten die den Frequenzspreiztaktschaltkreis und zugeordnete Verfahren umfassen sind ebenfalls offenbart.
  • Die US 6,366,174 beschreibt einen verbesserten Takterzeugungsschaltkreis, der mit einer einzelnen Eingangstaktfrequenz arbeitet, und umfasst eine PLL-Phasenregelschleifenschaltung (PLL = phase locked loop) mit einem digitalen Register in der Rückkoppelungsschleife, worin entweder das signifikanteste Bit (MSB) oder das Carry Bit des binären Addierers als modulierter Rückkopplungstakt zu dem Phasen/Frequenz-Detektor der PLL verwendet ist. In einem Ausführungsbeispiel wird ein fester Additions-/Phasenbetrag verwendet, um einen der Eingänge des binären Addierers anzusteuern, um eine feste Ausgangsfrequenz zu erzeugen. Wenn es gewünscht ist, die Ausgangsfrequenz zu modulieren, kann ein Betragsaddierermodulatorschaltkreis vorgesehen werden, der einen variierenden numerischen Wert an einen der Eingänge des binären Addierers liefert. Das MSB oder Carry Bit wird an eine Adress-Nachschlagetabelle übertragen, welche dann eine Adresse an einen Speicherschaltkreis ausgibt, welcher wiederum eine unterschiedlichen Additionsbetrag an den binären Ad dierer liefert. Wenn eine periodische Modulation gewünscht ist, wird die Adress-Nachschlagetabelle auf Additionsbeträge weisen, die ein spezielles periodisches Ausgangsfrequenzprofil erzeugen, welches ein Frequenzspreizprofil einschließen könnte. Gewisse optionale Schaltkreise können enthalten sein, wie z.B. ein Vormultiplizier- oder Vorteiler-Schaltkreis, um entweder die Frequenz des Eingangstaktsignals zu erhöhen oder zu verringern, bevor es den Phasen/Frequenz-Detektor der PLL erreicht; einen Ausgangsteiler, um eine geringere Ausgangstaktfrequenz zu erhalten; einen Rückkoppelungsteiler, um die Ausgangsfrequenz des VCO zu verringern bevor sie dem digitalen Speicher zugeführt wird; einen Synchronisationseingang (Sync Input); einen Synchronisationsausgang (Sync Output); ein Basisnummern-Register, um die Speichergröße der Nachschlagetabelle bei einem vernünftig kleinen Wert zu behalten; oder ein Startnummern-Register, um den Additionsbetrag zur Initialisierung bereitzustellen.
  • Die vorliegende Erfindung befasst sich mit diesen und anderen Nachteilen der vorhandenen Strom-Referenzschaltkreise.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung verwendet einen analogen Ansatz, um die Steuerspannung in einer Phasenregelschleife zu modulieren. Ein Aspekt des analogen Ansatzes der vorliegenden Erfindung, entgegen dem vorhandenen digitalen Ansatz, liefert eine kontrolliertere Modulation, ohne auf das Zurückstellen der Zähler auf die spezifischen vorbestimmten Werte zurückzugreifen zu müssen. Auf diese Weise entkoppelt der analoge Ansatz die Zähler von der Modulation und stellt ein flexibleres Modulationsschema bereit. Ein Aspekt des Frequenzspreizmodulators der vorliegenden Erfindung erlaubt ein leichtes Verändern des Spreizmodus (d.h. des Typs der Spreizung) und des Prozentsatzes der Spreizung, die vom Frequenzspreizmodulator bereitgestellt wird. Ein anderer Aspekt des Frequenzspreizmodulators der vorliegen den Erfindung ermöglicht ein zusätzliches Filtern, das eingebracht werden kann, um hohe Frequenzspitzen zu verringern. Gemäß einem anderen Aspekt stellt der Frequenzspreizmodulator der vorliegenden Erfindung eine Frequenzspreizmodulation unabhängig vom Prozess, der Versorgungsspannung und der Temperatur bereit.
  • Gemäß der vorliegenden Erfindung ist eine Phasenregelschleife wie im beigefügten Anspruch 1 definiert vorgesehen.
  • Gemäß der vorliegenden Erfindung ist auch ein Verfahren wie im beigefügten Anspruch 16 definiert vorgesehen.
  • Die vorliegende Erfindung wird unten ausführlicher mit Bezug auf die Zeichnungen erklärt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Blockdiagramm von einem Ausführungsbeispiel des PLL-Schaltkreises der vorliegenden Erfindung.
  • 2 ist ein Schaltdiagramm des analogen Frequenzspreizmodulators der vorliegenden Erfindung.
  • 3 ist ein Graph errechneter Spannungen über die Zeit für einige der Spannungen, die in 2 genannt sind.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Die vorliegende Erfindung umfasst einen PLL-Schaltkreis mit einem analogen Frequenzspreizmodulator. Die folgende Beschreibung wird angegeben, um jedem Fachmann zu ermöglichen, diese Erfindung umzusetzen und zu nutzen, und wird im Kontext einer bestimmten Anwendung und seiner Anforderungen dargestellt.
  • Die vorliegende Erfindung wird hauptsächlich mit Bezug auf einen PLL-Schaltkreis beschrieben und beansprucht. Es soll jedoch angemerkt werden, dass PLL- und Verzögerungsregelschleifen schaltkreise (DLL = delay locked loop = Verzögerungsregelschleifenschaltkreis) hierbei austauschbar verwendet werden. Folglich sind hierbei Bezüge auf einem PLL-Schaltkreis, sowohl in der Beschreibung oder in den Ansprüchen, nicht auf PLL-Schaltkreise begrenzt, sondern umfassen ebenso DLL-Schaltkreise.
  • 1 ist ein Blockdiagramm eines Ausführungsbeispiels des PLL-Schaltkreises 100 der vorliegenden Erfindung. In 1 umfasst der PLL-Schaltkreis 100 einen Phasenfrequenzdetektor (PFD) 105, eine Ladungspumpe (CP = charge pump = Ladungspumpe) 110 mit einem programmierbaren Strom-Referenzschaltkreis, einen analogen Frequenzspreizmodulator 112, einen Schleifenfilter 115 mit einer auswählbaren Bandbreite, einen spannungsgesteuerten Oszillator (VCO = voltage controlled oscillator) 120, Zähler N 125, Zähler M 130 und Zähler O 135.
  • In 1 werden auch Schieberegister 127, 132, 152 und 137 gezeigt, die in einem Ausführungsbeispiel D-Flip-Flops umfassen. Die Schieberegister 127, 132 und 137 werden entsprechend mit Zähler N 125, Zähler M 130 und Zähler O 135 verbunden. In einem Ausführungsbeispiel wird Schieberegister 152 mit der CP 110, dem Schleifenfilter 115 und dem Frequenzspreizmodulator 112 verbunden. In einem Ausführungsbeispiel werden die Schieberegister 152 mit entsprechenden Halteregistern des CP 110, dem Schleifenfilter 115 und dem Frequenzspreizmodulators 112 verbunden.
  • Das Schleifenfilter 115 mit auswählbarer Bandbreite kann hierbei auch als ein Schleifenfilter mit programmierbarer Bandbreite (oder programmierbares Bandbreiten-Schleifenfilter) oder ein Schleifenfilter mit variabler Bandbreite (oder variables Bandbreiten-Schleifenfilter) ausgelegt sein. Das Schleifenfilter 115 mit programmierbarer Bandbreite erlaubt eine effektive Verschiebung in der Bandbreite des PLL-Schaltkreises bei offener Schleife. In einem Ausführungsbeispiel ist die Bandbreite des Schleifenfilters 115 im Benutzermodus programmierbar, wobei die Schieberegister 152 verwendet werden. Die US-Patentanmeldung 10/138,595 vom 3. Mai 2002, "programmierbare Schleifenbandbreite in einer Phasenregelschleifenschaltung (PLL)", die hierin durch Referenz mit aufgenommen wird, beschreibt solch einen Schleifenfilter mit programmierbar Bandbreite.
  • Zähler N, M und O können auch als Teiler N, M und O ausgeführt werden. Der Ausgang von jedem Teiler N, M und O ist seinem jeweiligen Eingang gleich, der durch N, M und O entsprechend geteilt wird. In einem Ausführungsbeispiel sind jeweils N, M und O ganze Zahlen. In einem anderen Ausführungsbeispiel können N, M und O nicht-ganzzahlig sein. In einem Ausführungsbeispiel sind jeweils N, M und O gleich Eins. In einem anderen Ausführungsbeispiel kann die PLL ohne einen oder mehrere Teiler N, M und O gestaltet sein. In einem Ausführungsbeispiel kann jeder der Zähler N, M und O und deren zugeordnete Verzögerungen im Benutzermodus programmiert sein, d.h. ihre Zähl- und Verzögerungseinstellungen können im Benutzermodus programmiert werden. Die US-Patentanmeldung 10/138,600 vom 03. Mai 2002, "Programmieren einer Phasenregelschleife (PLL) und eines Verzögerungsregelschleife (DLL)-Zählers und eines Verzögerungselements im Benutzermodus", beschreibt solche Zähler.
  • In einem Ausführungsbeispiel ist die CP 110 mit einem programmierbaren Strom-Referenzschaltkreis im Benutzermodus mit Benutzung der Schieberegister 152 programmierbar. Die CP 110 mit programmierbarem Strom-Referenzschaltkreis wird detaillierter in der US-Patentanmeldung 10/138,685 vom 03. Mai 2002, "Programmierbarer Strom-Referenzschaltkreis" beschrieben. In einem anderen Ausführungsbeispiel kann eine CP ohne einen programmierbaren Strom-Referenzschaltkreis, aber mit herkömmlichem Strom-Referenzschaltkreis im PLL-Schaltkreis 100 der vorliegenden Erfindung verwendet werden.
  • Das PFD 105 vergleicht das Antworttaktgebersignal mit einer geteilten Version des Referenztaktsignals, d.h. nachdem das Referenztaktsignal den Teiler N 125 durchlaufen hat. Abhängig von der Differenz zwischen den zwei Signalen, die durch das PFD 105 verglichen werden (d.h. abhängig, ob das VCO 120 bei einer höheren oder niedrigeren Frequenz arbeiten muss), wird entweder ein Hoch- oder Herunter-Signal zur Ladepumpe 110 gegeben. In Antwort darauf erhöht die Ladepumpe 110 den Strom, der an das Schleifenfilter 115 geliefert wird oder verringert den Strom im Schleifenfilter 15. Als Ergebnis daraus wird eine höhere oder niedrigere Steuerspannung (VCTRL) an den Frequenzspreizmodulator 112 angelegt. Der Frequenzspreizmodulator 112 frequenzspreizmoduliert die Steuerspannung, um die Steuerspannung SS (VCTRL_SS), eine Spreizspektrumsteuerspannung, zu erzeugen. Der VCO 120 erzeugt ein Signal (z.B. eine Wellenform), dessen Frequenz von der Steuerspannung abhängt (oder genauer, die Steuerspannung SS).
  • 2 ist ein Schaltkreisdiagramm des analogen Frequenzspreizmodulators 112 der vorliegenden Erfindung. Der analoge Frequenzspreizmodulator 112 umfasst einen Puffer 210, einen Spannungshöhenselektor 220, einen Wellenformgenerator 240, einen Spannungsaddierer 260 und einen Spannungssubtrahierer 270. Der Puffer 210 ist mit dem Spannungshöhenselektor 220 und dem Spannungsaddierer 260 verbunden. Der Spannungshöhenselektor 220 ist wiederum mit dem Wellenformgenerator 240 und dem Spannungsaddierer 260 verbunden. Der Wellenformgenerator 240 und der Spannungsaddierer 260 sind beide mit dem Spannungssubtrahierer 270 verbunden.
  • Der Puffer 210 umfasst einen Verstärker 211, der gemäß einem Ausführungsbeispiel ein Operationsverstärker mit Verstärkungsfaktor Eins ist. Der Puffer 210 soll übermäßiges Laden der Steuerspannung verhindern. (Es soll jedoch angemerkt werden, dass in einem Ausführungsbeispiel der Puffer 210 nicht im analogen Frequenzspreizmodulator 112 enthalten sein kann). Der Minus-(oder invertierende)Eingangsanschluss von Verstärker 211 ist mit dem Ausgangsanschluss von Verstärker 211 verbunden. Die Steuerspannung wird am Plus-(oder nicht-invertierenden)Eingangsanschluss von Verstärker 211 angelegt. Der Ausgang von Verstärker 211 ist VA. In einem Ausführungsbeispiel, in dem Verstärker 211 Verstärkungsfaktor Eins hat, ist VA einfach eine pufferte Version von VCTRL. So ergibt sich die folgende Relation zwischen VA und VCTRL: VA = VCTRL (Gleichung 1).
  • Der Spannungshöhenselektor 220 umfasst einen Spannungsteiler 221 und Multiplexer 222, 223 und 224. Der Spannungsteiler 221 enthält ein Widerstandsnetzwerk mit einer Reihe von Widerständen, genauer die Widerstände 230, 232, 234, 236 und 238. Knoten 231 ist zwischen Widerständen 230 und 232. Knoten 233 ist zwischen Widerständen 232 und 234. Knoten 235 ist zwischen Widerständen 234 und 236. Knoten 237 ist zwischen Widerständen 236 und 238. Spannungsteiler 221 teilt die Spannung VA herunter. Dementsprechend sind die Spannungen an Knoten 231, 233, 235 und 237 nach und nach niedriger. Außerdem ist jede der Spannungen an Knoten 231, 233, 235 und 237 kleiner als VA.
  • Die Spannungen an Knoten 231, 233 und 235 werden als Eingangssignale für Multiplexer 222 verwendet. Die Spannungen an Knoten 233, 235 und 237 werden als Eingangssignale für Multiplexer 223 verwendet. Die Spannungen an Knoten 231, 233, 235 und 237 werden als Eingangssignale für Multiplexer 224 verwendet. Jeder der Multiplexer 222, 223 und 224 wählt eines seiner Eingangssignale als Ausgang aus. Die Auswahl erfolgt ansprechend auf die ausgewählten Signale (SEL), die an Multiplexer 222, 223 und 224 angelegt werden. In einem Ausführungsbeispiel kann die Auswahl im Benutzermodus mit Gebrauch von Schieberegistern 152 erfolgen. Die Ausgänge der Multiplexer 222, 223 und 224 sind VH, VL und VREF. Unten sind die Gleichungen von VH, VL und VREF in Bezug auf VCTRL. VH = AVCTRL (Gleichung 2); VL = BVCTRL (Gleichung 3); VREF = CVCTRL (Gleichung 4);wobei A kleiner als 1 ist, ist B kleiner als A und weniger als 1 ist, und C ist kleiner als 1.
  • Die Werte von A, B und C hängen jeweils von den Widerständen der Widerstände 230, 232, 234, 236 und 238 ab. Zusätzlich hängen ihre Werte davon ab, welche der Eingangssignale von Multiplexern 222, 223 und 224 ausgewählt werden, um ausgegeben zu werden. Die Spannungen VH, VL und VREF legen den Spreizmodus und den Modulationsbereich fest (d.h. den Spreizungs-Prozentsatz). So bestimmt der Spannungsteiler 221 in Verbindung mit den Multiplexern 222, 223 und 224 und SEL Signalen den Spreizungsmodus, den Modulationsbereich (d.h. den Spreizungs-Prozentsatz) und die Referenzspannung. Es ist anzumerken, dass das Ändern der SEL-Signale das Ändern der Spannungen VH, VL und VREF, und folglich des Spreizungsmodus und des Spreizungsprozentsatzes zulässt. In einem Ausführungsbeispiel werden die SEL-Signale vom Benutzer derart gewählt, um den gewünschten Spreizungsmodus und den gewünschten Spreizungsprozentsatz zu erzielen. In einem Ausführungsbeispiel kann diese Auswahl im Benutzermodus durch ein Benutzen von Schieberegistern 152 erfolgen.
  • In dem Ausführungsbeispiel, das in 2 gezeigt ist, gibt es fünf Widerstände im Spannungsteiler 221. In einem anderen Ausführungsbeispiel kann es eine andere Anzahl von Widerständen im Spannungsteiler 221 geben. Beispielsweise kann es mehr als 5 Widerstände im Spannungsteiler geben. Durch mehr Widerstände im Spannungsteiler lässt sich eine größere Anzahl von Spannungspegeln bereitstellen, aus denen die Multiplexer 222, 223 und 224 auswählen können. Dies liefert größere Flexibilität beim Konfigurieren (oder Programmieren) des analogen Frequenzspreizmodu lators 112, weil hierdurch eine größere Anzahl von Optionen bei der Auswahl der Spannungen VH, VL und VREF, und folglich auch der Spreizungsmodi und des Spreizungsprozentsatzes bereitstellt werden.
  • Der Wellenformgenerator 240 empfängt VH und VL als Eingangssignale und liefert eine Spannungswellenform VTRI (die in einem Ausführungsbeispiel eine dreieckige Spannungswellenform ist) als Ausgangsignal am Knoten 241. Der Wellenformgenerator 240 umfasst Komparatoren 242 und 243, ein Set-Reset-Flip-Flop 244, Schalter 245 und 246, Stromquellen 247 und 248 und eine Kapazität CLOAD 249.
  • Der Komparator 242 vergleicht VH (empfangen am invertierenden Eingangsanschluss des Komparators 242) mit VTRI (empfangen am nicht-invertierenden Eingangsanschluss des Komparators 242) und liefert eine Ausgabe zum Reset (R)-Eingangsanschluss des Set-Reset-Flip-Flops 244. Dementsprechend stellt Komparator 242 ein hohes Ausgangssignal am Reset-Einganganschluss des Set-Reset-Flip-Flops 244 bereit, wenn VTRI größer als VH ist. Ähnlich stellt Komparator 242 ein niedriges Ausgangssignal am Reset-Einganganschluss des Set-Reset Flip-Flops 244 bereit, wenn VTRI kleiner als oder gleich VH ist.
  • Der Komparator 243 vergleicht VL (empfangen am nichtinvertierenden Eingangsanschluss des Komparators 243) mit VTRI (empfangen am invertierenden Eingangsanschluss des Komparators 243) und stellt ein Ausgangssignal am Set (S)-Eingangsanschluss des Set-Reset-Flip-Flops 244 bereit. Dementsprechend stellt Komparator 243 ein hohes Ausgangssignal am Set-Eingangsanschluss des Set-Reset-Flip-Flops 244 bereit, wenn VL größer als VTRI ist. Ähnlich stellt Komparator 243 ein niedriges Ausgangssignal am Set-Eingangsanschluss des Set-Reset-Flip-Flops 244 bereit, wenn VTRI gleich oder größer als VL ist.
  • In den obigen Gleichungen 2 und 3, die VH und VL definieren, ist B kleiner als A. Folglich ist VH größer als VL. Als Ergebnis dessen ist zu jeder Zeit VTRI nicht größer als VH und gleichzeitig kleiner als VL. Stattdessen liegt VTRI normalerweise zwischen VH und VL. Das heißt, es ist kleiner als oder gleich VH und größer oder gleich VL. Auf diese Weise sind die meiste Zeit die Ausgangssignale beider Komparatoren 242 und 243 niedrig. Unter dieser Bedingung wird der Ausgang des Set-Reset-Flip-Flops nicht geändert. Wenn dem so ist, ist einer der Schalter 245 und 246 geschlossen, während der andere geöffnet ist, und von Knoten 241 wird entweder Strom abgegeben oder aufgenommen.
  • Es soll angemerkt werden, dass ein Speisen von Strom oder ein Aufnehmen von Strom von Knoten 241 ein Speisen von Strom (oder Ladung) oder ein Aufnehmen von Strom (oder Ladung) von Kondensator CLOAD 249 erfordert. So wird hierbei ein Speisen von Strom oder ein Aufnehmen von Strom von Knoten 241 austauschbar mit einem Speisen von Strom (oder Ladung) oder einem Aufnehmen von Strom (oder Ladung) von Kondensator CLOAD 249 verwendet.
  • Wenn Strom an Knoten 241 eingespeist wird, wird VTRI erhöht. Wenn VTRI größer als VH ist, stellt Komparator 242 ein hohes Ausgangssignal am Reset-Einganganschluss von Set-Reset-Flip-Flop 244 bereit. Wenn außerdem VTRI größer als VH ist, ist es auch größer als VL, und folglich ist das Ausgangssignal von Komparator 243 zum Set-Eingangsanschluss von Set-Reset-Flip-Flop 244 niedrig. Wenn VTRI größer als VH ist, wird dementsprechend Q auf niedrig (oder 0) zurückgesetzt. Als Ergebnis hieraus ist Schalter 245 geöffnet und Schalter 246 geschlossen. Auf diese Weise wird vom Knoten 241 Strom über Schalter 246 und Stromquelle 248 abgeleitet. Ein Ableiten des Stromes aus Knoten 241 verringert VTRI. VTRI wird so weit verringert, bis es kleiner als VL wird.
  • Wenn VTRI kleiner als VL ist, stellt Komparator 243 ein hohes Ausgangssignal am Set-Eingangsanschluss von Set-Reset-Flip-Flop 244 bereit. Wenn außerdem VTRI kleiner als VL ist, ist es auch kleiner als VH, und folglich ist das Ausgangssignal von Komparator 242 zum Reset-Eingangsanschluss von Set-Reset-Flip-Flop 244 niedrig. Dementsprechend wird Q auf hoch (oder 1) eingestellt, wenn VTRI kleiner als VL ist. Infolgedessen ist Schalter 245 geschlossen und Schalter 246 geöffnet. Auf diese Weise wird Strom an Knoten 241 von Stromquelle 247 über Schalter 245 eingespeist. Indem Strom zu Knoten 241 abgegeben wird, wird VTRI erhöht. VTRI wird erhöht, bis es größer als VH wird.
  • In dem Ausführungsbeispiel, das in 2 gezeigt ist, wird Set-Reset-Flip-Flop 244 verwendet, um die Zustände der Schalter 245 und 246 festzulegen, basierend auf den Ausgangssignalen der Komparatoren 242 und 243. In einem anderen Ausführungsbeispiel kann irgendein anderes Register anstelle von Set-Reset-Flip-Flop 244 benutzt werden, um die Funktion von Set-Reset-Flip-Flop 244 zu erfüllen. Zum Beispiel kann in einem anderen Ausführungsbeispiel ein D-Flip-Flop anstatt Set-Reset Flip-Flop 244 verwendet werden.
  • In einem Ausführungsbeispiel ist VH die hohe (oder Maximum-) Spannung einer dreieckigen Spannungswellenform (d.h. VTRI_max), VL ist die niedrige (oder Minimum-) Spannung einer dreieckigen Spannungswellenform (d.h. VTRI_min), und VREF ist die Referenz- oder die Basis-Spannung einer dreieckigen Spannungswellenform. Das heißt es bestehen die folgenden Beziehungen zwischen VH, VL, VTRI_max und VTRI_min: VTRI_max = VH = AVCTRL (Gleichung 5); und VTRI_min = VL = BVCTRL (Gleichung 6).
  • Es soll angemerkt werden, dass eine kurze Zeit lang VTRI_max und UTRI min über VH, beziehungsweise unter VL sein werden. Wie oben angemerkt, wird Q auf niedrig (oder 0) zurückgesetzt, wenn VTRI größer als VH ist. Infolgedessen ist Schalter 245 geöffnet und Schalter 246 geschlossen. Auf diese Weise wird Strom von Knoten 241 wird über den Weg von Schalter 246 und Stromquelle 248 abgeleitet. Ableiten des Stromes aus Knoten 241 verringert VTRI. VTRI wird verringert, bis es kleiner als VL wird. Ähnlich, wie oben angemerkt, wird Q auf hoch (oder 1) gesetzt, wenn VTRI kleiner als VL ist. Infolgedessen ist Schalter 245 geschlossen und Schalter 246 geöffnet. Auf diese Weise wird Strom an Knoten 241 von Stromquelle 247 über Schalter 245 eingespeist. Eingespeister Strom an Knoten 241 erhöht VTRI. VTRI wird erhöht, bis es größer als VH wird.
  • In einem Ausführungsbeispiel sind Stromquellen 247 und 248 so programmierbar, dass sie unterschiedliche Stromstärken bereitstellen. In einem Ausführungsbeispiel wird diese Programmierbarkeit erzielt, indem man einen programmierbaren Strom-Referenzschaltkreis in Verbindung mit den Stromquellen 247 und 248 verwendet. In einem Ausführungsbeispiel sind Stromquellen 247 und 248 im Benutzermodus programmierbar, wobei Schieberegister 152 verwendet werden. Wie oben angemerkt, wird ein programmierbarer Strom-Referenzschaltkreis detaillierter in der US-Patentanmeldung 10/138,685 vom 03. Mai 2002 "Programmierbarer Strom-Referenzschaltkreis" beschrieben, welche hierin durch Bezugnahme aufgenommen ist.
  • Ähnlich ist in einem Ausführungsbeispiel Kondensator CLOAD 249 programmierbar. In einem Ausführungsbeispiel ist der Kondensator im Benutzermodus programmierbar, wobei Schieberegister 152 verwendet werden. Ein programmierbarer Kondensator wird in der US-Patentanmeldung 10/138,595 vom 03. Mai 2002 "Programmierbare Schleifenbandbreite in einem Phasenregelschleifenschaltkreis (PLL)" beschrieben, welche hierin durch Bezugnahme aufgenommen ist.
  • Die Ströme, die durch Stromquellen 247 und 248 eingespeist beziehungsweise aufgenommen werden, und die Kapazität von Kondensator CLOAD 249 bestimmen die Geschwindigkeiten, mit denen VTRI auf VH erhöht oder auf VL verringert wird. Die Geschwindigkeiten, mit denen VTRI auf VH erhöht oder auf VL verringert wird, bestimmen die Spreizungsrate (d.h. den Abstand zwischen zwei aufeinander folgenden VTRI-Maxima oder VTRI-Minima) von VTRI.
  • Der Spannungsaddierer 260 (oder summierender Verstärker 260) umfasst den Verstärker 261 (der in einem Ausführungsbeispiel ein operativer Verstärker ist) und Widerstände 262, 263, 264 und 265. Widerstand 264 wird mit dem Ausgangsknoten 266 und dem invertierendem Eingangsanschluss des Verstärkers 261 verbunden. Widerstand 265 wird zwischen den invertierenden Eingangsanschluss des Verstärkers 261 und Masse gekoppelt. Beide Widerstände 262 und 263 werden mit dem nicht-invertierenden Eingangsanschluss des Verstärkers 261 verbunden. Widerstand 262 wird mit dem Ausgang von Multiplexer 224 verbunden, der VREF ausgibt. In einem Ausführungsbeispiel kann es einen Puffer zwischen dem Ausgang von Multiplexer 224 und Widerstand 262 geben, wie beispielsweise Puffer 225, der in 2 gezeigt ist. Puffer 225 soll ein Aufladen von Multiplexer 224 verhindern. Ähnlich wird Widerstand 263 mit dem Ausgang von Verstärker 211 verbunden, der VA abgibt. Wenn sowohl VA als auch VREF an dem nicht-invertierenden Eingangsanschluss von Verstärker 261 über die Widerstände 263 und 262 angelegt werden, kombiniert der Verstärker 261 VA und VREF. Die Ausgangsspannung VB von Verstärker 261 ist die Summe von VA und von VREF. In einem Ausführungsbeispiel werden die Widerstände der Widerstände 262, 263, 264 und 265 so ausgewählt, dass sich ein Verstärkungsfaktor von eins zwischen VB und der Summe von VA und VREF ergibt. In einem Ausführungsbeispiel ist der Widerstand von Widerstand 262 dem von Widerstand 263 gleich. Ähnlich ist der Widerstand von Widerstand 264 dem von Widerstand 265 gleich. Es soll angemerkt werden, dass in einem anderen Ausführungsbeispiel auch andere Verhältnisse zwischen diesen Widerständen bestehen können. Unter Verwendung von Gleichungen 1 und 4, wird die folgende Gleichung für VB abgeleitet: VB = VA + VREF = VCTRL + CVCTRL = VCTRL(1 + C) (Gleichung. 7).
  • Der Spannungssubtrahierer 270 (oder Differentialverstärker 270) umfasst Verstärker 271 (der in einem Ausführungsbeispiel ein Operationsverstärker ist) und Widerstände 272, 273, 274 und 275. Widerstand 274 wird mit dem Ausgangsknoten 276 und mit dem invertierenden Eingangsanschluss des Verstärkers 271 verbunden. Widerstand 275 wird zwischen den nicht-invertierenden Eingangsanschluss des Verstärkers 271 und Masse gekoppelt. Der Widerstand 272 wird mit dem Knoten 241 (der die Spannung VTRI liefert) und dem invertierenden Eingangsanschluss des Verstärkers 271 verbunden. Der Widerstand 273 wird mit dem Ausgangsknoten 266 des Verstärkers 261 (der die Spannung VB liefert) und dem nicht-invertierenden Eingangsanschluss des Verstärkers 271 verbunden. Da VB und VTRI an den nicht-invertierenden beziehungsweise invertierenden Eingangsanschlüssen von Verstärker 271, über Widerstände 273 beziehungsweise 272 angelegt werden, subtrahiert Verstärker 271 VTRI von VB. Die Ausgangsspannung VCTRL_SS von Verstärker 271 ist die Differenz zwischen VB und VTRI. In einem Ausführungsbeispiel werden die Widerstände der Widerstände 272, 273, 274 und 275 so ausgewählt, dass sich ein Verstärkungsfaktor von Eins zwischen VCTRL_SS und der Differenz zwischen VB und VTRI ergibt. In einem Ausführungsbeispiel ist der Widerstand von Widerstand 273 dem von Widerstand 272 gleich. Ähnlich ist der Widerstand von Widerstand 275 dem von Widerstand 274 gleich. Außerdem ist der Widerstand von Widerstand 272 dem von Widerstand 274 gleich. Es soll angemerkt werden, dass in einem anderen Ausführungsbeispiel ein anderes Verhältnis zwischen diesen Widerständen bestehen kann. Unter Verwendung der obigen Gleichung 7 wird die folgende Gleichung für VCTRL:SS abgeleitet: VCTRL_SS = VB – VTRI = VCTRL(1 + C) – VTRI (Gleichung 8).
  • Wie oben angemerkt, werden in einem Ausführungsbeispiel die Widerstandswerte der Widerstände 262, 263, 264 und 265 so ausgewählt, dass sich ein Verstärkungsfaktor von Eins zwischen VB und der Summe von VA und VREF ergibt. Ähnlich werden in einem Ausführungsbeispiel die Widerstandswerte der Widerstände 272, 273, 274 und 275 so ausgewählt, dass sich ein Verstärkungsfaktor Eins zwischen VCTRL_SS und der Differenz zwischen VB und VTRI ergibt. In einem anderen Ausführungsbeispiel können andere Widerstandswerte ausgewählt werden, um einen gewünschten Verstärkungsfaktor ungleich eins zu erhalten.
  • In einem Ausführungsbeispiel ist einer oder sind mehrere Widerstandswerte der Widerstände 230, 232, 234, 236, 238, 262, 263, 264, 265, 272, 273, 274 und 275 programmierbar. In einem Ausführungsbeispiel sind diese Widerstände im Benutzermodus programmierbar, indem Schieberegister 152 verwendet werden. Ein programmierbarer Widerstand wird in der US-Patentanmeldung 10/138,595 vom 03. Mai 2002 "Programmierbare Schleifenbandbreite in einem Phasenregelschleifenschaltkreis (PLL)" beschrieben, welche hierin durch Bezugnahme aufgenommen ist. Die Programmierbarkeit dieser Widerstände lässt ein Auswählen unterschiedlicher Spannungshöhen für VH, VL und VREF zu, ohne die SEL-Signale des Spannungsselektors 220 zu verändern. Sie erlaubt auch größere Flexibilität beim Auswählen eines Spreizungsmodus und eines Prozentsatzes der Spreizung. Zusätzlich lässt sie größere Flexibilität beim Auswählen von Verstärkungsfaktoren für den Spannungsaddierer 260 und den Spannungssubtrahierer 270 zu.
  • In einem Ausführungsbeispiel kann ein oder mehrere Filter im Spannungspfad von VCTRL zu VCTRL_SS eingefügt werden, um hohe Frequenzspitzen in VCTRL zu verringern. Solche Filter können zum Beispiel durch ein Verändern des Spannungsadditierers 260 und/oder des Spannungssubtrahierers 270 hinzugefügt werden. Zum Beispiel würde ein Hinzufügen eines Kondensators zum Spannungsaddierer 260, wie in 2 mit Kondensator 277 und 278 gezeigt, verursachen, dass der Spannungsadditierer 260 als Tiefpassfilter wirkt. Ähnlich würde das Hinzufügen von Kondensatoren zu Spannungssubtrahierer 270, wie die in 2 gezeigten Kondensatoren 277 und 278, dazu führen, dass der Spannungssubtrahierer 270 als Tiefpassfilter wirkt.
  • Unter Verwendung der Gleichungen 5, 6 und 8, werden die folgenden Gleichungen für den Maximalwert für VCTRL (VCTRL_SS_max) und den Mindestwert für VCTRL (VCTRL_SS_min) abgeleitet: VCTRL_SS_max = VB – VTRI_min = VCTRL(1 + C) – BVCTRL = VCTRL(1 + C – B) (Gleichung 9); und VCTRL_SS_MIN = VB – VTRI_max = VCTRL(1 + C) – AVCTRL = VCTRL(1 + C – A) (Gleichung 10).
  • Der Frequenzspreizmodulator 112 erlaubt, dass der Spreizmodus verändert wird. Es gibt drei typische Spreizungsmodi: Abwärts-Spreizung, Mittel-Spreizung und Aufwärtsspreizung. Beispiele dieser drei Betriebsarten werden in untenstehender Tabelle 1 zusammengefasst.
  • TABELLE 1. Beispiel der verschiedenen Spreizungsmodi
    Figure 00170001
  • In Tabelle 1 hat jeder der Spreizmodi eine nicht-gespreizte Frequenz von 100 MHz und eine 0.5%-Spreizung. Im Fall einer Abwärts-Spreizung betragen die Maximum- und Minimumfrequenzen 100 MHz beziehungsweise 99.5 MHz. Im Fall einer Mittel-Spreizung betragen die Maximum- und Minimumfrequenzen 100.25 MHz beziehungsweise 99.75 MHz. Im Fall einer Aufwärts-Spreizung betragen die Maximum- und Minimumfrequenzen 100.5 MHz beziehungsweise 100 MHz.
  • 3 zeigt einem Graph errechneter Spannungen in Bezug zur Zeit für einige der Spannungen, die in 2 genannt sind. Der Graph in 3 beinhaltet Wellenformen 305, 310, 315, 320, 325 und 330, welche die Spannungen VB, VA, VCTRL_SS, VH, VTRI und VL darstellen. In 3 stellt die horizontale Achse die Zeitachse dar. Die Maßeinheit der Zeit und die Zahlen auf der Zeitskala hängen von der Spreizungsrate der dreieckigen Wellenformen ab, d.h. vom Abstand oder der Zeit zwischen dem Auftreten von zwei aufeinander folgenden Spitzen (Höchstwerte) in einer dreieckigen Wellenform.
  • Der PLL-Schaltkreis der vorliegenden Erfindung kann in vielen Systemen benutzt werden. Zum Beispiel kann der PLL-Schaltkreis in einem digitalen System benutzt werden. Genauer gesagt kann der PLL-Schaltkreis in einem digitalen System benutzt werden, das einen programmierbare PLD-Logikbaustein (PLD = programmable logic device) enthält, was sich, wie hier verwendet wurde, auch auf komplexe PLDs (CPLD = complex PLD) bezieht. Zusätzlich kann der PLL-Schaltkreis in einem PLD benutzt werden. In einem Ausführungsbeispiel ist der PLL-Schaltkreis auf dem gleichen Halbleiter/Chip wie das PLD. Wie hier verwendet soll ein digitales System nicht auf ein rein digitales System begrenzt werden, sondern auch hybride Systeme umfassen, die digitale und analoge Sub-Systeme einschließen. Auf diese Weise umfasst die vorliegende Erfindung digitale Systeme, die den hier beschriebenen PLL-Schaltkreis umfassen.

Claims (19)

  1. Phasenregelschleifenschaltung (100) umfassend: einen Signalgenerator (120) zum Erzeugen eines Signals, dessen Frequenz von einem Eingang einer Steuerspannung in den Signalgenerator (120) abhängt, und ein mit dem Eingang des Signalgenerators (120) gekoppelter analoger Frequenzspreizmodulator (112), wobei der Frequenzspreizmodulator zumindest einen Auswähler (220) umfasst, wobei die Phasenregelschleifenschaltung dadurch gekennzeichnet ist, dass: der analoge Frequenzspreizmodulator (112) eine Steuerspannung als Eingang empfängt und die Steuerspannung frequenzspreizmoduliert, um dem Eingang des Signalgenerators (120) eine Frequenzspreizsteuerspannung (SS) bereitzustellen, und der mindestens eine Auswähler (220) aus einer in dem analogen Frequenzspreizmodulator (112) bereitgestellten Anzahl von Spannungsstufen eine Vielzahl von Spannungsstufen auswählt, welche einer Spreizbetriebsart und einem Prozentsatz der Spreizung für den analogen Frequenzspreizmodulator (112) entspricht.
  2. Phasenregelschleifenschaltung nach Anspruch 1, wobei die von dem mindestens einen Auswähler (220) ausgewählte Vielzahl von Spannungsstufen eine Referenzspannung, eine relativ hohe Spannung und eine relative niedrige Spannung für den Frequenzspreizmodulator (112) umfasst.
  3. Phasenregelschleifenschaltung nach Anspruch 2, wobei der mindestens eine Auswähler (220) die relativ hohe Spannung, die relativ niedrige Spannung und die Referenzspannung für den Frequenzspreizmodulator (112) in Benutzerbetriebsart auswählt.
  4. Phasenregelschleifenschaltung nach Anspruch 2, wobei der Frequenzspreizmodulator (112) einen mit dem mindestens einen Auswähler (220) gekoppelten Spannungsteiler umfasst, der mindestens eine Auswähler (220) eine Vielzahl von Multiplexern umfasst, der Spannungsteiler eine Vielzahl von in Serie gekoppelten Widerständen (230, 232, 234, 236, 238) mit dazwischenliegenden Knoten (231, 233, 235, 237) zum Teilen der Steuerspannung umfasst, wobei eine erste Vielzahl der Knoten (231, 233, 235) von dem Spannungsteiler mit einem ersten Multiplexer (222) der Vielzahl von Multiplexern gekoppelt ist, eine zweite Vielzahl der Knoten (233, 235, 237) von dem Spannungsteiler mit einem zweiten Multiplexer (223) der Vielzahl von Multiplexern gekoppelt ist, und eine dritte Vielzahl der Knoten (231, 233, 235, 237) von dem Spannungsteiler mit einem dritten Multiplexer (224) der Vielzahl von Multiplexern gekoppelt ist, wobei weiterhin die ersten (222), zweiten (223) und dritten (224) Multiplexer selektiv die relativ hohe Spannung, die relativ niedrige Spannung bzw. die Referenzspannung ausgeben.
  5. Phasenregelschleifenschaltung nach Anspruch 4, wobei der Frequenzspreizmodulator (112) umfasst: einen mit dem Spannungsteiler gekoppelten Puffer (210), einen mit der Vielzahl von Multiplexern gekoppelten Wellenformgenerator (240), einen mit der Vielzahl von Multiplexern und dem Puffer gekoppelten Spannungsaddierer (260), und einen mit dem Spannungsaddierer (260) und dem Wellenformgenerator (240) gekoppelten Spannungssubtrahierer (270).
  6. Phasenregelschleifenschaltung nach Anspruch 5, wobei der Wellenformgenerator (240) umfasst: einen ersten Komparator (242), wobei der erste Komparator eine Spannung an einem Ausgangsknoten des Wellenformgenerators (240) mit der hohen Spannung vergleicht, einen zweiten Komparator (243), wobei der zweite Komparator die Spannung an dem Ausgangsknoten mit der niedrigen Spannung vergleicht, ein mit dem ersten und zweiten Komparator (242, 243) gekoppeltes Flip-Flop (244), einen mit einem ersten Ausgangsknoten des Flip-Flops gekoppelten ersten Schalter (245), und einen mit einem zweiten Ausgangsknoten des Flip-Flops gekoppelten zweiten Schalter (246), eine mit dem ersten Schalter (245) gekoppelte erste Stromquelle (247), wobei die erste Stromquelle zum Vergrößern eines Stroms an dem Ausgangsknoten vorgesehen ist, und eine mit dem zweiten Schalter (246) gekoppelte zweite Stromquelle (248), wobei die zweite Stromquelle zum Absenken von Strom von dem Ausgangsknoten vorgesehen ist.
  7. Phasenregelschleifenschaltung nach Anspruch 5 oder 6, wobei der Wellenformgenerator (240) programmierbar ist, verschiedene Spreizraten bereitzustellen.
  8. Phasenregelschleifenschaltung nach Anspruch 5, 6 oder 7, wobei der Spannungsaddierer einen Operationsverstärker (261) umfasst, wobei der Spannungsaddierer die Referenzspannung und einen Ausgang des Puffers an einem positiven Eingangsknoten empfängt und einen Spannungsaddiererausgang bereitstellt, welcher eine Summe der Referenzspannung und des Ausgangs des Puffers ist.
  9. Phasenregelschleifenschaltung nach Anspruch 5, 6, 7 oder 8, wobei der Spannungssubtrahierer einen Operationsverstärker (271) umfasst, wobei der Spannungssubtrahierer die Spannung an dem Ausgangsknoten des Wellenformgenerators von dem Ausgang des Spannungsaddierers subtrahiert.
  10. Phasenregelschleifenschaltung nach Anspruch 1 weiterhin umfassend: einen Phasenfrequenzdetektor (105), einen mit dem Detektor und dem Frequenzspreizmodulator (112) gekoppelten Ladungspumpenfilter, einen mit der Ladungspumpe (110) und dem Frequenzspreizmodulator (112) gekoppelten Schleifenfilter, einen mit dem Signalgenerator (120) und einem ersten Eingangsknoten des Detektors gekoppelten ersten Teiler (130), wobei der erste Teiler ein Signalgeneratorausgangssignal von dem Signalgenerator (120) empfängt und dem ersten Eingangsknoten des Phasenfrequenzdetektors (105) ein erstes Eingangssignal bereitstellt, einen mit einem zweiten Eingangsknoten des Detektors gekoppelten zweiten Teiler (125), einen mit dem Signalgenerator (120) gekoppelten dritten Teiler (135), und wobei der zweite Teiler (125) ein Referenztaktsignal empfängt und dem zweiten Eingangsknoten des Detektors (105) ein zweites Eingangssignal bereitstellt, wobei weiterhin der dritte Teiler (135) das Signalgeneratorausgangssignal von dem Signalgenerator (120) empfängt und ein Ausgangstaktsignal bereitstellt.
  11. Phasenregelschleifenschaltung nach Anspruch 1, wobei der Frequenzspreizmodulator einen Wellenformgenerator (240) umfasst.
  12. Phasenregelschleifenschaltung nach Anspruch 11, wobei der Wellenformgenerator umfasst: einen ersten Komparator (242), wobei der erste Komparator eine Spannung an einem Ausgangsknoten des Wellenformgenerators (240) mit einer hohen Spannung vergleicht, einen zweiten Komparator (243), wobei der zweite Komparator die Spannung an dem Ausgangsknoten mit einer niedrigen Spannung vergleicht, ein mit dem ersten und zweiten Komparator (242, 243) gekoppeltes Flip-Flop (244), einen mit einem ersten Ausgangsknoten des Flip-Flops gekoppelten ersten Schalter (247), und einen mit einem zweiten Ausgangsknoten des Flip-Flops gekoppelten zweiten Schalter (246), eine mit dem ersten Schalter (245) gekoppelte erste Stromquelle (247), wobei die erste Stromquelle zum Vergrößern eines Stroms an dem Ausgangsknoten vorgesehen ist, und eine mit dem zweiten Schalter (246) gekoppelte zweite Stromquelle (248), wobei die zweite Stromquelle zum Absenken von Strom von dem Ausgangsknoten vorgesehen ist.
  13. Phasenregelschleifenschaltung nach Anspruch 11, wobei der Frequenzspreizmodulator weiterhin umfasst: einen mit dem Wellenformgenerator (240) gekoppelten Spannungssubtrahierer (270), und einen mit dem Spannungssubtrahierer (270) gekoppelten Spannungsaddierer (260).
  14. Digitales System umfassend eine programmierbare Logikeinrichtung und die Phasenregelschleifenschaltung nach einem der vorhergehenden Ansprüche.
  15. Programmierbare Logikeinrichtung umfassend die Phasenregelschleifenschaltung nach einem der Ansprüche 1–13.
  16. Verfahren zum Bereitstellen eines Ausgangstaktsignals, dessen Frequenz von einer Steuerspannung abhängt, wobei das Verfahren umfasst: Spreizen der Steuerspannung unter Benutzung eines von einer analogen Spannung gesteuerten Frequenzspreizmodulators (112), welcher einen Auswähler (220) umfasst, um eine Frequenzspreizsteuerspannung bereitzustellen, wobei das Verfahren gekennzeichnet ist durch: Auswählen in dem Auswähler (220) einer Vielzahl von Spannungsstufen, welche einer Spreizbetriebsart und einem Prozentsatz der Spreizung für den analogen Frequenzspreizmodulator entspricht, aus einer Anzahl von in dem analogen Frequenzspreizmodulator (112) bereitgestellten Spannungsstufen und Erzeugen eines Ausgangstaktsignals in Abhängigkeit von der Frequenzspreizsteuerspannung.
  17. Verfahren nach Anspruch 16, wobei das Spreizen umfasst: Teilen der Steuerspannung um eine Vielzahl von Spannungsstufen bereitzustellen, Auswählen einer Referenzspannung, einer relativ hohen Spannung und einer relativ niedrigen Spannung, Erzeugen einer Spannungswellenform in Antwort auf die relativ hohe Spannung und die relativ niedrige Spannung als die Vielzahl von Spannungsstufen, Addieren der Referenzspannung zu einer gepufferten Version der Steuerspannung, um eine Summenspannung bereitzustellen, und Subtrahieren der Spannungswellenform von der Summenspannung, um die Frequenzspreizsteuerspannung bereitzustellen.
  18. Verfahren nach Anspruch 17, weiterhin umfassend: Vergleichen eines Rückkopplungstaktsignals mit einem Referenztaktsignal, um die Steuerspannung bereitzustellen.
  19. Verfahren nach Anspruch 16, wobei das Spreizen umfasst: Erzeugen einer Spannungswellenform in Antwort auf eine relativ hohe Spannung und eine relativ niedrige Spannung, Addieren einer Referenzspannung zu der Steuerspannung, um eine Summenspannung bereitzustellen, und Subtrahieren der Spannungswellenform von der Summenspannung, um die Frequenzspreizsteuerspannung bereitzustellen.
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