JP4364621B2 - クロックジェネレータ - Google Patents

Description

本発明は、高速発振動作に伴う電磁波輻射を低減するために、発振周波数がスペクトラム拡散されたクロック信号を発生するクロックジェネレータに関するものである。

従来より電子機器の高性能化に伴い、機器動作の高速化が進展すると共に、機器を構成する半導体装置やその実装基板にあっては高集積化が進展してきている。クロック信号等の発振周期が半導体装置やその実装基板における信号配線の配線長と同等レベルにまで短周期化が進んだ結果、信号配線がアンテナとして機能してしまい、不要輻射である電磁波輻射が増加することとなる。

更に近年、携帯機器装置が普及してきており、これらの携帯機器に対しても電磁波輻射の発生を抑制することが望まれてきている。携帯機器においては、小型化、軽量化を図る必要があり、従来から行われている回路配置の改良や電磁波の遮蔽板等の挿入等による電磁波発生の抑制や漏れ防止等の対策では限界がある。

そこで、携帯機器への対策として、クロック信号の発振周波数を変動させる、いわゆるスペクトラム拡散技術が提案されている。アナログ信号処理によるＰＬＬ回路においてスペクトラム拡散されたクロック信号を出力する場合の例として、特許文献１に幾つかの技術が開示されている。

第１の技術では、積分器により、入力されるクロック信号を積分して積分クロック信号を得て、リミッタにおいてクロック信号に比して低い周波数で電圧レベルが変化する周波数制御信号により積分クロック信号を変調して、周期が絶えず変化する出力クロック信号を得る。具体的には積分クロック信号と周波数制御信号との電圧レベルを比較することにより周波数制御信号における電圧レベルの変化周波数で積分クロック信号の周期が変調されて出力クロック信号が得られる。周波数が変動する出力クロック信号をＰＬＬ回路に入力することにより発振周波数を変動する。

第２の技術では、ローパスフィルタ（ＬＰＦ）と電圧制御発振器（ＶＣＯ）との間に、電圧レベルが変化する周波数制御信号が入力される直流増幅器を備える。直流増幅器から出力され電圧制御発振器（ＶＣＯ）に入力される制御信号の電圧レベルを制御することにより発振周波数を制御する。

第３の技術では、チャージポンプにおいて、位相比較器の出力信号に応じて発生するチャージ電流に周波数制御信号に応じて発生するバイアス電流を加え、電流に応じて充放電されるキャパシタの電圧レベルを制御することにより電圧制御発振器（ＶＣＯ）に入力される制御信号の電圧レベルを制御して発振周波数を制御する。

特開２０００−１０１４２４号公報（第１図、第３図、第５図、第６図）

しかしながら、前記特許文献１により例示した方法では、何れの場合においてもクロック発生回路での消費電流が増大してしまい問題である。

すなわち、第１の技術においては、通常のクロック発生回路に加えて積分器とリミッタが必要となる。積分器の構成要素として演算増幅器が必要とされる場合があり、またリミッタの構成要素として比較器が必要とされる場合がある。演算増幅器および比較器は、回路構成上、定常的に流れるバイアス電流が必要となり消費電流が増大する。

第２の技術では、電圧制御発振器（ＶＣＯ）に入力される電圧レベルを変調するために、直流増幅器が必要となる。直流増幅器も、演算増幅器と同様に定常的に流れるバイアス電流が必要となり消費電流が増大する。

第３の技術では、電圧制御発振器（ＶＣＯ）に入力される電圧レベルを変調するために、位相比較器の出力信号に応じて発生するチャージ電流に加えて、周波数制御信号に応じたバイアス電流が必要となる。この場合もバイアス電流により消費電流が増大する。

ここで、電磁波輻射を効果的に低減するために、スペクトラム拡散された際のクロック信号の変調周波数帯域や変調の周期等を高精度に制御することが必要な場合がある。このためには、電圧制御発振器（ＶＣＯ）に入力される信号の電圧レベルを高精度に制御する必要がある。従来では、ローパスフィルタから出力される電圧レベルをＡＤ変換してディジタル演算を行い精度よく変調レベルを演算した上で、再度ＤＡ変換して電圧制御発振器（ＶＣＯ）に入力する等の制御を行っていた。ＡＤ変換器やＤＡ変換器は、回路構成上、定常的に流れるバイアス電流が必要となる。変調精度の向上のために消費電流が増大してしまう場合があり問題である。

本発明は前記従来技術の課題の少なくとも一つを解消するためになされたものであり、クロック信号をスペクトラム拡散する際、定常的な電流による消費電流の増大を伴うことなく、変調精度も向上可能なクロックジェネレータを提供することを目的とする。

前記目的を達成するために、請求項１に係るクロックジェネレータは、リファレンスクロック信号と出力クロック信号との発振周波数差に応じて電荷の入出力を行うチャージポンプと、チャージポンプから入出力される電荷が充放電される第１容量部を有し、平滑された位相平衡電圧を出力するループフィルタと、位相平衡電圧に応じた発振周波数の出力クロック信号を出力する発振部とを備えており、第１容量部を含んで構成されるループフィルタの容量値を変動させることにより、チャージポンプにおける不感帯領域内で位相平衡電圧を変調する変調回路を備え、変調回路は、少なくとも一つの第２容量部と、第２容量部ごとに備えられ、第２容量部を所定電圧で充放電する充放電径路と、第２容量部ごとに備えられ、所定電圧で充放電された第２容量部を第１容量部に接続して電荷の分配を行う電荷分配径路と、異なる電圧値を有する複数の電圧源のうち何れか一つを、所定電圧を出力する所定電圧源として選択する選択スイッチ部とを備えることを特徴とする。

請求項１のクロックジェネレータでは、変調回路により、チャージポンプにおける不感帯領域に対応する周波数差の範囲内で、出力クロック信号の発振周波数が変動するように位相平衡電圧が変調される。位相平衡電圧の変調は、充放電されている電荷に対して第１容量部を含んで構成されるループフィルタの容量値を変動させることにより行われる。

これにより、チャージポンプにおける不感帯領域を積極的に利用してチャージポンプによる電荷の入出力が行われない範囲内で位相平衡電圧を変調させることで、リファレンスクロック信号の発振周波数を含んで出力クロック信号の発振周波数を変動させることができる。更に、位相平衡電圧の変調は、ループフィルタに対して新たな電荷を入出力することなく、既に充放電されている電荷の蓄積容量値を変動させることにより行うので、位相平衡電圧を変調させる際に電流消費の増大を抑制することができる。

また、充放電径路により、少なくとも一つの第２容量部が充放電され、電荷分配径路により、充放電された第２容量部が第１容量部に接続されて電荷の分配が行われる。

これにより、所定電圧で電荷が充放電されている少なくとも一つの第２容量部を第１容量部に接続することにより、第１容量部と第２容量部との間の電荷の分配により位相平衡電圧を変調することができ、変調に際し、新たな電荷の入出力に伴う消費電流の増加は発生しない。

また、第２容量部ごとに充放電径路と電荷分配径路とを備えるので、第２容量部を充放電する所定電圧の電圧値は第２容量部ごとに独立に設定することができると共に、第１容量部に接続すべき第２容量部の別や接続数、接続タイミングも自由に設定することができる。位相平衡電圧の変調幅を自由に設定することができ、自在な変調波形を得ることができる。

また、クロックジェネレータを半導体集積回路装置で構成する場合、第１容量部および第２容量部は互いに近接させて配置することができる。更にここで、第１容量部と第２容量部とを、同一の単位容量ユニットを並列に接続することにより構成することは半導体集積回路装置の分野において周知の技術である。これにより、単位容量ユニット自体、および第１、第２容量部自体や、これらの周辺における物理的な構造や電気的な環境を単位容量ユニット、および第１、第２容量部の間で精度よく一致させることができる。第１容量部と第２容量部との容量値の相対比を精度良く設定することができ、位相平衡電圧を高精度に変調させることができる。

また、選択スイッチ部により、複数の電圧源からいずれか一つが選択され、所定電圧が可変とされる。

また、請求項２に係るクロックジェネレータは、請求項１に記載のクロックジェネレータにおいて、昇圧回路を備え、位相平衡電圧を昇圧して所定電圧として供給することを特徴とする。

請求項２のクロックジェネレータでは、昇圧回路により、位相平衡電圧に比して高い電圧レベルの所定電圧で第２容量部を充電することができるので、位相平衡電圧を高電圧側に変調することができる。

また、請求項３に係るクロックジェネレータは、請求項１または２に記載のクロックジェネレータにおいて、リファレンスクロック信号に基づきカウント動作を行うカウンタ部と、カウンタ部から出力される所定カウント値に応じてカウンタ部を初期化する初期化部とを備え、カウンタ部から出力されるカウント値に応じて充放電径路または／および電荷分配径路を構成する第２容量部を選択することを特徴とする。

請求項３のクロックジェネレータでは、リファレンスクロック信号に基づいて行われるカウント動作に応じて位相平衡電圧が順次変調されると共に、所定カウント値で初期化される。これにより、位相平衡電圧は、所定カウント値までの周期で周期的に電圧変動が繰り返される変調波形とすることができる。発振周波数が周期的に変動する出力クロック信号を得ることができる。

また、請求項４に係るクロックジェネレータは、請求項１または２に記載のクロックジェネレータにおいて、リファレンスクロック信号に基づき指定されたカウント方向にカウント動作を行うアップダウンカウンタ部と、アップダウンカウンタ部から出力される所定カウント値に応じてカウント方向の切替を指示する切替指示部とを備え、アップダウンカウンタ部から出力されるカウント値に応じて充放電径路または／および電荷分配径路を構成する第２容量部を選択することを特徴とする。

請求項４のクロックジェネレータでは、リファレンスクロック信号に基づいて行われるカウント動作に応じて位相平衡電圧が順次変調されると共に、所定カウント値でカウント方向が反転する。これにより、位相平衡電圧として、所定カウント値の間で増減するカウント値を一周期とする変調波形を得ることができる。

また、請求項５に係るクロックジェネレータは、請求項４に記載のクロックジェネレータにおいて、切替指示部からの切替指示に応じて所定電圧が切り替えられることを特徴とする。これにより、カウント方向の切り替わりに応じて、位相平衡電圧の変調における電圧の変化割合を変化させることができる。例えば、カウント方向の切り替わりに応じて第２容量部を充放電する所定電圧を、位相平衡電圧を挟んで高電圧と低電圧とで切り替えれば、変調波形として位相平衡電圧を挟んで高／低電圧の双方向に変動する波形を得ることができる。

また、請求項６に係るクロックジェネレータは、請求項１または２に記載のクロックジェネレータにおいて、位相平衡電圧の変調波形を構成する、第２容量部または／および所定電圧の選択順序を格納しておく波形記憶部と、リファレンスクロック信号に基づきカウント動作を行うカウンタ部とを備え、カウンタ部から出力されるカウント値に応じて波形記憶部から充放電径路または／および電荷分配径路を構成する、第２容量部または／および所定電圧を選択することを特徴とする。

請求項６のクロックジェネレータでは、リファレンスクロック信号に基づいて行われるカウント動作に応じたカウント値をアドレスとして、波形記憶部から選択すべき第２容量部または／および所定電圧が出力される。これにより、位相平衡電圧の変調波形を構成する、第２容量部または／および所定電圧の選択順序を波形記憶部に格納することができ、変調波形を自在に設定することができる。

本発明によれば、クロックジェネレータから出力される出力クロック信号をスペクトラム拡散する際、ループフィルタの容量値を変動させることにより容量部に充放電されている電荷に応じて位相平衡電圧を変動させて行うので、バイアス電流等の定常的な電流による消費電流の増大を伴うことなく発振周波数の変動が可能なクロックジェネレータを提供することができる。

以下、本発明のクロックジェネレータについて具体化した実施形態を図１乃至図１４に基づき図面を参照しつつ詳細に説明する。

図１は、本発明のクロックジェネレータの原理を示す回路ブロック図である。出力クロック信号ｆｏを出力する基本回路部分は、既知のＰＬＬ回路で構成されている。具体的には、位相比較器６は、レファレンスクロック信号ｆｒと、電圧制御発振器（ＶＣＯ）９から出力される出力クロック信号ｆｏとが入力され、発振周波数差に応じた差信号Ｐｒ、Ｐｐを出力する。チャージポンプ回路７は、これらの差信号Ｐｒ、Ｐｐが入力され出力信号Ｖｃを出力する。チャージポンプ回路７からはパルス状に電荷が入出力され、出力信号Ｖｃとしてパルス状の電圧信号が出力される。ループフィルタ（ＬＰＦ）８は、出力信号Ｖｃを平滑して位相平衡電圧Ｖｆを電圧制御発振器（ＶＣＯ）９に出力する。電圧制御発振器（ＶＣＯ）９からは、位相平衡電圧Ｖｆに応じた周波数で発振する出力クロック信号ｆｏが出力される。

出力クロック信号ｆｏの発振周波数がリファレンスクロック信号ｆｒの発振周波数に一致すれば差信号Ｐｒ、Ｐｐは出力されなくなる。このとき、主に位相比較器６の応答遅れに起因して発振周波数差があってもチャージポンプ回路７へ差信号Ｐｒ、Ｐｐが出力されない不感帯領域が存在するので、出力クロック信号ｆｏは、リファレンスクロック信号ｆｒと同一の発振周波数を含んで所定の周波数範囲内でロックされる。

本発明では、この不感帯領域内で出力クロック信号ｆｏを変動させることにより、ＰＬＬ回路における発振周波数のロック状態を維持しながら出力クロック信号ｆｏのスペクトラム拡散を行う。

ループフィルタ（ＬＰＦ）８には変調回路１が接続されている。不感帯領域の範囲内で出力クロック信号ｆｏが変動するように、電圧制御発振器（ＶＣＯ）９に入力される位相平衡電圧Ｖｆを変調する。ＰＬＬ回路によりロックされループフィルタ（ＬＰＦ）８から出力されている位相平衡電圧Ｖｆを、所定電圧Ｖｒｅｆに基づいて変調する回路である。変調制御回路３により、時間経過に応じて位相平衡電圧Ｖｆの電圧変動幅が調整されることにより位相平衡電圧Ｖｆを所定波形に変調して、出力クロック信号ｆｏをＰＬＬ回路におけるロック周波数の範囲内において変動させる。

以下、変調回路１、変調制御回路３、および所定電圧Ｖｒｅｆについての実施形態を示す。

図２、図３には、第１実施形態の変調回路１１Ａ、１１Ｂを示す。合わせてループフィルタ（ＬＰＦ）８Ａの回路構成を示し、両回路の接続関係を示す。ループフィルタ（ＬＰＦ）８Ａは、チャージポンプ回路７から出力される出力信号Ｖｃが抵抗素子７１に入力され、容量素子７３にて平滑されるローパスフィルタでの構成例である。入力された出力信号Ｖｃは平滑されて位相平衡電圧Ｖｆとして出力される。

変調回路１１Ａ、１１Ｂは、他端子が０Ｖに接続されている複数の容量素子Ｃ１乃至Ｃ４が並列に備えられている。容量素子Ｃ１乃至Ｃ４の一端子は、各々スイッチ素子Ｓ１ａ乃至Ｓ４ａを介してループフィルタ（ＬＰＦ）８Ａ内の容量素子７３の一端子に接続されると共に、各々スイッチ素子Ｓ１ｂ乃至Ｓ４ｂを介して容量素子Ｃ１乃至Ｃ４の充放電電圧である所定電圧０Ｖ（図２）、あるいはＶＢ（図３）に接続されている。

容量素子Ｃ１乃至Ｃ４を所定電圧で充放電する充放電径路と、容量素子Ｃ１乃至Ｃ４と容量素子７３との間で電荷分配が行われる電荷分配径路とが、スイッチ素子Ｓ１ａ乃至Ｓ４ａ、およびＳ１ｂ乃至Ｓ４ｂを導通制御することにより容量素子Ｃ１乃至Ｃ４ごとに個別に確立される。

ここで、ループフィルタ（ＬＰＦ）８Ａおよび変調回路１１Ａ、１１Ｂ、またはこれらの回路を含むクロックジェネレータを、半導体技術を使用して製造される半導体集積回路装置にて構成する場合を考える。半導体集積回路装置においては、容量素子７３および容量素子Ｃ１乃至Ｃ４を、互いに近接させて配置することができる。更に、各々の容量素子を同一の単位容量ユニットを並列に接続することにより構成することも半導体集積回路装置の設計において行われる。これにより、単位容量ユニット自体および個々の容量素子自体や、これらの素子の周辺環境における物理的な構造や電気的な環境を、単位容量ユニットや個々の容量素子の間で精度よく一致させることができる。容量素子７３、Ｃ１乃至Ｃ４の容量値の相対精度を高度に合致させることができ、位相平衡電圧Ｖｆを高精度に変調させることができる。

変調回路１１Ａ、１１Ｂ（図２、図３）を制御する変調制御回路の構成例を図４に示す。図５はそのタイミングチャートである。

図４の制御回路では、スイッチ素子Ｓ１ａ乃至Ｓ４ａを導通制御する制御信号Ｓ１ａ−１乃至Ｓ４ａ−１をクロック信号ＣＬＫ１の周期ごとに順次出力する。制御信号Ｓ１ａ−１乃至Ｓ４ａ−１は、クロック信号ＣＬＫ１にトリガされるＤフリップフロップ（以下、ＤＦＦと略記する。）３１乃至３４の出力端子Ｑから出力される。ＤＦＦ３２乃至３４の入力端子Ｄは、前段ＤＦＦ３１乃至３３の出力端子Ｑと、各ＤＦＦの出力端子／Ｑが接続されるナンドゲート３８の出力端子とが入力される、アンドゲート３５乃至３７の出力端子が接続されている。また、ＤＦＦ３１の入力端子Ｄは、ナンドゲート３８の出力端子がインバータゲート３９で反転されて接続されている。ＤＦＦ３１乃至３４が順次接続され、ＤＦＦ３１にフィードバックされるカウンタ構成を有している。

尚、図示されてはいないが、スイッチ素子Ｓ１ｂ乃至Ｓ４ｂを導通制御する制御信号は、制御信号Ｓ１ａ−１乃至Ｓ４ａ−１の逆相信号として供給することができる。容量素子７３に接続されていない期間に所定電圧にて充放電することができる。

図５のタイミングチャートに基づき回路動作を説明する。位相平衡電圧Ｖｆがロック周波数の電圧値にある状態を初期状態とする。全てのＤＦＦ３１乃至３４の出力端子Ｑからはローレベル信号が、出力端子／Ｑからはハイレベル信号が出力されているとする。この状態からクロック信号ＣＬＫ１がハイレベルに遷移すると、ＤＦＦ３１の入力端子Ｄに入力されているハイレベル信号に応じて制御信号Ｓ１ａ−１がハイレベルに遷移し、１周期の期間、ハイレベルを維持する。同時に出力端子／Ｑからはローレベル信号が出力されるので、ナンドゲート３８の出力信号はハイレベルとなりアンドゲート３５の出力信号がハイレベルに維持される。次のクロック周期の立ち上がりでは、ハイレベル信号が入力されているＤＦＦ３２の制御信号Ｓ２ａ−１がハイレベルに遷移すると共に、インバータゲート３９を介してローレベル信号が入力されているＤＦＦ３１の制御信号Ｓ１ａ−１はローレベルに遷移する。以下同様に、クロック信号ＣＬＫ１のクロック周期ごとに順次制御信号Ｓ３ａ−１、Ｓ４ａ−１が１クロック周期の間、ハイレベルに維持された後ローレベルに戻る動作が行われ、再び制御信号Ｓ１ａ−１のハイレベル遷移に戻ってこの周期を繰り返す。

制御信号Ｓ１ａ−１乃至Ｓ４ａ−１がハイレベルの期間にスイッチ素子Ｓ１ａ乃至Ｓ４ａが導通される構成をとれば、クロック周期ごとに容量素子Ｃ１乃至Ｃ４が順次容量素子７３に接続され、その前段階で所定電圧に充放電されている電荷が分配される。所定電圧を位相平衡電圧Ｖｆに比して低電圧に設定しておけば、図５に示すように、容量素子Ｃ１乃至Ｃ４が接続されるごとに容量素子７３との電荷分配が行われ、容量素子７３の端子電圧である位相平衡電圧Ｖｆの電圧レベルは低電圧側にシフトされることとなる。そして、制御信号Ｓ４ａ−１のハイレベル遷移により容量素子Ｃ４が接続されることにより位相平衡電圧Ｖｆの電圧レベルが低下してＰＬＬ回路の不感帯領域を越えた段階で、ＰＬＬ回路によるロック動作が行われ、位相平衡電圧Ｖｆはロック周波数が出力される電圧値に戻される。以後、これらの動作が繰り返し行われる。

位相平衡電圧Ｖｆとして、順次低電圧側にシフトし所定のタイミングでロック電圧に戻る変調波形が得られる。入力される電圧値に対して正の相関を有して発振周波数が決定される電圧制御発振器（ＶＣＯ）９の場合には、リファレンスクロック信号ｆｒの発振周波数を基準として低周波数側に周期的に周波数変動する出力クロック信号ｆｏを得ることができる。

ここで、クロック信号ＣＬＫ１は、リファレンスクロック信号ｆｒ、あるいはリファレンスクロック信号ｆｒから所定の分周比で分周された発振信号である。

図５の説明では、ＰＬＬ回路によりロックされる際の位相平衡電圧Ｖｆの電圧値に比して、所定電圧０Ｖ（図２）、ＶＢ（図３）が低い電圧レベルを有する場合の波形を示したが、第１実施形態ではこれに限定されるものではない。例えば、所定電圧ＶＢとして位相平衡電圧Ｖｆに比して高い電圧レベルを設定してやれば、位相平衡電圧Ｖｆの変調波形として図５とは逆方向に変調された波形を得ることができる。入力される電圧値に対して正の相関を有して発振周波数が決定される電圧制御発振器（ＶＣＯ）９の場合には、リファレンスクロック信号ｆｒの発振周波数を基準として高周波数側に周期的に周波数変動する出力クロック信号ｆｏを得ることができる。

また、図４、図５の場合では、クロック信号ＣＬＫ１の１周期ごとに、順次、容量素子Ｃ１乃至Ｃ４が容量素子７３に接続される場合を説明したが、接続のタイミングおよび接続時間はこれに限定されるものではない。容量素子Ｃ１乃至Ｃ４ごとに接続タイミングや接続時間を変更することも可能である。更に、容量素子Ｃ１乃至Ｃ４の容量値も素子ごとに異なる値にすることも可能である。これにより、位相平衡電圧Ｖｆの変調波形を自在に設定することができる。

次に、図６、図７において、第２実施形態の変調回路１２Ａ、１２Ｂを示す。変調回路１２Ａ、１２Ｂでは、第１実施形態の変調回路１１Ａ、１１Ｂにおけるスイッチ素子Ｓ１ｂ乃至Ｓ４ｂに代えて、容量素子７３と所定電圧との何れか一方を選択する選択スイッチ素子Ｓ５およびＳ６（図６）、Ｓ５およびＳ７（図７）を備えている。ここで、図６の場合には所定電圧としてスイッチ素子Ｓ６を介して０Ｖが選択され、図７の場合には所定電圧としてスイッチ素子Ｓ７を介してＶＢが選択される。

容量素子Ｃ１乃至Ｃ４を所定電圧で充放電する充放電径路と、容量素子Ｃ１乃至Ｃ４と容量素子７３との間で電荷分配が行われる電荷分配径路とは、容量素子Ｃ１乃至Ｃ４ごとに個別に備えられるスイッチ素子Ｓ１ａ乃至Ｓ４ａと、選択スイッチ素子Ｓ５およびＳ６、Ｓ５およびＳ７とを導通制御することにより確立される。選択スイッチ素子Ｓ５が選択されている場合には、容量素子Ｃ１乃至Ｃ４ごとに個別に容量素子７３への接続を制御することができる。選択スイッチ素子Ｓ６またはＳ７が選択されている場合には、容量素子Ｃ１乃至Ｃ４ごとに個別に、所定電圧０ＶまたはＶＢを充放電することができる。

図８の制御回路では、充放電径路と電荷分配径路とを交互に確立するために、制御信号Ｓｓ、ＳＧを交互に出力する回路である。容量素子Ｃ１乃至Ｃ４への充放電は全ての容量素子Ｃ１乃至Ｃ４に対して同時に行うため、選択スイッチ素子Ｓ６、Ｓ７、およびスイッチ素子Ｓ１ａ乃至Ｓ４ａを同時に導通して充放電径路を形成する。容量素子７３との電荷の分配は、容量素子Ｃ１乃至Ｃ４ごとに個別に行うため、選択スイッチ素子Ｓ５と、スイッチ素子Ｓ１ａ乃至Ｓ４ａのうちの何れか一つを同時に導通して電荷分配径路を形成する。ここで、選択スイッチ素子Ｓ６、Ｓ７はハイレベルの制御信号Ｓｓに応じて導通し、選択スイッチ素子Ｓ５はローレベルの制御信号Ｓｓに応じて導通するものとする。

ＤＦＦ４１の出力端子Ｑは、アンドゲート４３およびＤＦＦ４２の入力端子Ｄに接続され、出力端子／Ｑは、アンドゲート４４に接続されている。また、ＤＦＦ４２の出力端子Ｑは、アンドゲート４４に接続され、出力端子／Ｑは、アンドゲート４３およびＤＦＦ４１の入力端子Ｄに接続されている。ＤＦＦ４１、４２はクロック信号ＣＬＫ２によりトリガされる。ＤＦＦ４１、４２でジョンソンカウンタが構成されている。アンドゲート４３、４４の出力端子からは、制御信号Ｓｓ、ＳＧが出力される。制御信号ＳＧは、図４に示した制御信号Ｓ１ａ−１乃至Ｓ４ａ−１ごとに備えられるアンドゲート群４５に入力され、制御信号Ｓ１ａ−１乃至Ｓ４ａ−１をゲーティング制御する。また、制御信号Ｓｓは、アンドゲート群４５の出力端子ごとに備えられるオアゲート群４６に入力される。オアゲート群４６から制御信号Ｓ１ａ−２乃至Ｓ４ａ−２が出力される。

図９に示すタイミングチャートから明らかなように、クロック信号ＣＬＫ２の発振周期ごとにＤＦＦ４１、４２により構成されるジョンソンカウンタがカウント動作を行い、２分周された周期で出力端子Ｑから信号ＳＱ１、ＳＱ２を出力する。信号ＳＱ１と信号ＳＱ２との反転信号の論理積として出力される制御信号Ｓｓは、クロック信号ＣＬＫ２の４周期ごとに１周期のハイレベル信号として出力される。また、信号ＳＱ１の反転信号と信号ＳＱ２との論理積として出力される制御信号ＳＧは、クロック信号ＣＬＫ２の４周期ごとに制御信号Ｓｓの中間位置に１周期のハイレベル信号として出力される。

ハイレベルの制御信号Ｓｓは、オアゲート群４６を介してハイレベルの制御信号Ｓ１ａ−２乃至Ｓ４ａ−２として出力される。ハイレベルの制御信号ＳＧは、制御信号Ｓ１ａ−１乃至Ｓ４ａ−１と同相の信号をアンドゲート群４５から出力させ、更に、オアゲート群４６を介して制御信号Ｓ１ａ−２乃至Ｓ４ａ−２として出力される。

ここで、制御信号Ｓ１ａ−１乃至Ｓ４ａ−１は、図４に示した回路を例として出力される信号である。クロック信号ＣＬＫ１は、クロック信号ＣＬＫ２を４分周した信号とすれば、クロック信号ＣＬＫ２の４周期ごとに、順次制御信号Ｓ１ａ−２乃至Ｓ４ａ−２が出力されることになる。制御信号ＳＧによりアンドゲート群４５でゲーティングされた結果、４周期ごとに１周期の期間の制御信号Ｓ１ａ−２乃至Ｓ４ａ−２が順次出力される。

図９において、制御信号Ｓｓは、選択スイッチ素子Ｓ６、Ｓ７を導通するので、制御信号Ｓ１ａ−２乃至Ｓ４ａ−２が同時に出力される周期は、容量素子Ｃ１乃至Ｃ４が同時に所定電圧に充放電される充放電周期Ｐとなる。充放電周期Ｐに挟まれた周期は、電荷分配周期Ｄである。制御信号Ｓ１ａ−２乃至Ｓ４ａ−２が順次出力されて、容量素子Ｃ１乃至Ｃ４が順次容量素子７３と接続される。

第１実施形態の場合と同様に制御信号Ｓ１ａ−２乃至Ｓ４ａ−２がハイレベルの期間にスイッチ素子Ｓ１ａ乃至Ｓ４ａが導通される構成をとれば、クロック信号ＣＬＫ２の４周期ごとに容量素子Ｃ１乃至Ｃ４が順次容量素子７３に接続され、その中間の１周期で容量素子Ｃ１乃至Ｃ４が所定電圧に充放電される。所定電圧を位相平衡電圧Ｖｆに比して低電圧に設定しておけば、図５と同様に、位相平衡電圧Ｖｆとして、順次低電圧側にシフトし所定のタイミングでロック電圧に戻る変調波形が得られる。入力される電圧値に対して正の相関を有して発振周波数が決定される電圧制御発振器（ＶＣＯ）９の場合には、リファレンスクロック信号ｆｒの発振周波数を基準として低周波数側に周期的に周波数変動する出力クロック信号ｆｏを得ることができる。

ここで、クロック信号ＣＬＫ２は、リファレンスクロック信号ｆｒ、あるいはリファレンスクロック信号ｆｒから所定の分周比で分周された発振信号である。

また、所定電圧ＶＢとして位相平衡電圧Ｖｆに比して高い電圧レベルを設定してやれば、位相平衡電圧Ｖｆの変調波形として図５とは逆方向に変調された波形を得ることができることも第１実施形態と同様である。

また、図８、図９の場合では、容量素子Ｃ１乃至Ｃ４が、順次容量素子７３に接続される場合を説明したが、同時に複数の容量素子Ｃ１乃至Ｃ４を接続することができることは言うまでもない。そのほか、接続のタイミングや接続時間を変更することができることは第１実施形態の場合と同様である。これにより、位相平衡電圧Ｖｆの変調波形を自在に設定することができる。

ここで、図８、図９の制御は、第１実施形態の変調回路１１Ａ、１１Ｂに対しても適用することができることは言うまでもない。

図１０、１１に示す第３実施形態は、第１実施形態の変調回路１１Ｂ（図３）、第２実施形態の変調回路１２Ｂ（図７）に加えて、所定電圧値を切り替える選択スイッチ素子Ｓ８、Ｓ９を備えている。選択スイッチ素子Ｓ８を導通することにより所定電圧ＶＢを選択することができ、選択スイッチ素子Ｓ９を導通することにより所定電圧０Ｖを選択することができる。

選択スイッチ素子Ｓ８、Ｓ９の切り替えは、図１０の場合では、変調動作に先立ち、あるいは変調動作の期間中に行うことができる。選択スイッチ素子Ｓ８、Ｓ９を切り替える際には、スイッチ素子Ｓ１ｂ乃至Ｓ４ｂが非導通な状態で行うことができる。また、容量素子Ｃ１乃至Ｃ４が容量素子７３に接続されるまでの時間が十分に確保され、選択スイッチ素子Ｓ８、Ｓ９の切り替え後に容量素子Ｃ１乃至Ｃ４の充放電が十分に完了する時間が確保されれば、スイッチ素子Ｓ１ｂ乃至Ｓ４ｂが導通している状態において切り替えることもできる。

図１１の場合では、選択スイッチ素子Ｓ７が導通するに先立ち行うことが好ましい。尚、選択スイッチ素子Ｓ７の導通後、非導通に至るまでの期間において、切り替えられた所定電圧により充放電が十分に完了するのであれば、選択スイッチ素子Ｓ７が導通している期間中に選択スイッチ素子Ｓ８、Ｓ９の切り替えを行うことも可能である。

図１２、１３に示す第４実施形態は、変調制御回路のその他の回路構成例を示す。図１２は、アップダウンカウンタを使用する場合の構成例を示し、図１３にはＲＯＭを使用する場合である。

図１２の制御回路は、アップダウンカウンタ５１から出力されるカウント値Ｃ（Ｋ）がデコーダ５６に入力されデコードされて、スイッチ素子Ｓ１ａ乃至Ｓ４ａ、Ｓ１ｂ乃至Ｓ４ｂ、選択スイッチ素子Ｓ５乃至Ｓ９を導通制御する制御信号Ｓ（Ｘ）として出力される。

カウント値Ｃ（Ｋ）は、比較器５４Ａ、５４Ｂに入力され、上限値レジスタ５２、下限値レジスタ５３に各々格納されている、上限カウント値Ｃ（ＭＡ）、下限カウント値Ｃ（ＭＩ）と比較される。比較器５４Ａ、５４Ｂからの比較出力信号は、フリップフロップ５５のセット入力端子、リセット入力端子に入力される。フリップフロップ５５は、カウント値Ｃ（Ｋ）が上限カウント値Ｃ（ＭＡ）に一致するとセットされ、下限カウント値Ｃ（ＭＩ）に一致するとリセットされる。フリップフロップ５５の出力端子Ｑは、アップダウンカウンタ５１のカウント方向設定端子Ｕ／Ｄに接続されている。フリップフロップ５５がセットされ出力端子Ｑからハイレベルの指示信号Ｓｕ／ｄが出力されると、アップダウンカウンタ５１はカウントダウン動作を開始する。フリップフロップ５５がリセットされ出力端子Ｑからローレベルの指示信号Ｓｕ／ｄが出力されると、アップダウンカウンタ５１はカウントアップ動作を開始する。

アップダウンカウンタ５１は、クロック信号ＣＬＫに基づき、上限カウント値Ｃ（ＭＡ）と下限カウント値Ｃ（ＭＩ）との間で、カウントダウン動作とカウントアップ動作とを繰り返す。デコーダ５６により所定のカウント値Ｃ（Ｋ）に対しては所定の制御信号Ｓ（Ｘ）が出力されるので、容量素子７３に接続される容量素子Ｃ１乃至Ｃ４は、所定順序と所定順序を逆転した反対順序とを交互に繰り返して接続制御される。

またこの時、指示信号Ｓｕ／ｄに基づいて選択スイッチ素子Ｓ８、Ｓ９（図１０、図１１）の導通を切り替えることも可能である。所定電圧ＶＢを位相平衡電圧Ｖｆに比して高電圧レベルに設定しておけば、正電圧として制御される位相平衡電圧Ｖｆに対して低電圧である所定電圧０Ｖと高電圧である所定電圧ＶＢとが、カウント方向の切り替わりに応じて交互に選択されることとなる。これにより、ロック周波数に対応する位相平衡電圧Ｖｆに対して正負の電圧レベルで周期的に変動する出力クロック信号ｆｏを得ることができる。

図１３の制御回路は、クロック信号ＣＬＫに応じてカウンタ５７から出力されるカウント値Ｃ（Ｋ）がＲＯＭ５８に入力されており、カウント値Ｃ（Ｋ）を基準アドレスとして、スイッチ素子Ｓ１ａ乃至Ｓ４ａ、Ｓ１ｂ乃至Ｓ４ｂ、選択スイッチ素子Ｓ５乃至Ｓ９を導通制御する制御信号Ｓ（Ｘ）が読み出される。１つのカウント値Ｃ（Ｋ）に対して複数の制御信号Ｓ（Ｘ）が読み出されることとなる。ＲＯＭ５８として、多ビット入出力構成あるいはバースト動作構成等、１アドレスに対して複数のデータを読み出す構成を有していればよい。

ＲＯＭ５８に格納される制御信号Ｓ（Ｘ）は、カウント値Ｃ（Ｘ）として与えられるアドレスに応じて順次格納してやれば、容量素子Ｃ１乃至Ｃ４の接続順序や同時接続数、または／および所定電圧の切り替え順序やタイミング、更には、容量素子Ｃ１乃至Ｃ４の充放電および容量素子７３への接続タイミング等、変調回路の状態、およびループフィルタ（ＬＰＦ）８への接続態様を自由に設定することができる。

更に、ＲＯＭ５８として、フラッシュメモリなどの書き換え可能な記憶素子、あるいはＲＡＭを使用してやれば、必要に応じて変調波形を変更することが可能となる。

図１２、１３において、クロック信号ＣＬＫは、リファレンスクロック信号ｆｒ、あるいはリファレンスクロック信号ｆｒから所定の分周比で分周された発振信号である。

ここで、図１２、図１３の変調制御回路は、第１乃至第３実施形態の変調回路に適用することができる。

図１４に示す第５実施形態は、位相平衡電圧Ｖｆを昇圧する昇圧回路５を備えている。昇圧された出力電圧は、所定電圧Ｖｒｅｆとして変調回路１に供給される。ロック周波数に応じて設定される位相平衡電圧Ｖｆに対して確実に高い電圧レベルの所定電圧Ｖｒｅｆを設定することができる。ロック周波数に対応する位相平衡電圧Ｖｆを高電圧側に変調することができる。ロック周波数に対して高周波数側あるいは低周波数側に変動する出力クロック信号ｆｏを得ることができる。

以上詳細に説明したとおり、本実施形態に係るクロックジェネレータによれば、ループフィルタ８の第１容量部である容量素子７３に変調回路１の第２容量部である容量素子Ｃ１乃至Ｃ４を接続することにより容量値を変動させ、チャージポンプ回路７へ差信号Ｐｒ、Ｐｐが出力されない不感帯領域内で位相平衡電圧Ｖｆを変調する。これにより、リファレンスクロック信号ｆｒの発振周波数を含んで出力クロック信号ｆｏの発振周波数を変動させることができる。更に、位相平衡電圧Ｖｆの変調は、ループフィルタ８に対して新たな電荷を入出力することなく、既に電荷が充放電され蓄積されている容量値を変動させることにより行うことができるので、位相平衡電圧Ｖｆを変調させる際に電流消費の増大を抑制することができる。

また、変調回路１において、容量素子Ｃ１乃至Ｃ４ごとに、充放電径路と電荷分配径路とを備えるので、容量素子Ｃ１乃至Ｃ４ごとに所定電圧（０Ｖ、ＶＢ）で充放電できると共に、容量素子Ｃ１乃至Ｃ４ごとに容量素子７３に接続することができる。容量素子Ｃ１乃至Ｃ４を充放電する所定電圧の電圧値は容量素子ごとに独立に設定することができ、容量素子７３に接続すべき容量素子Ｃ１乃至Ｃ４の種別や接続数も自由に設定することができる。位相平衡電圧Ｖｆの変調幅を自由に設定することができる。

また、第１選択スイッチ部である選択スイッチ素子Ｓ５およびＳ６、Ｓ５およびＳ７を備えるので、第３スイッチ部であるスイッチ素子Ｓ１ａ乃至Ｓ４ａを充放電径路と電荷分配径路とで共用することができ、回路構成を簡略化することができる。

また、第２選択スイッチ部である選択スイッチ素子Ｓ８、Ｓ９を備えるので、複数の所定電圧を設定することができる。

また、位相平衡電圧Ｖｆを昇圧して所定電圧Ｖｒｅｆとして供給する昇圧回路を備えるので、所定電圧Ｖｒｅｆとして位相平衡電圧Ｖｆに比して高い電圧値で容量素子Ｃ１乃至Ｃ４を充電することができ、位相平衡電圧Ｖｆを高電圧側に変調することができる。

また、変調回路１を制御する変調制御回路３は、図４に示すように、リファレンスクロック信号ｆｒに基づくクロック信号ＣＬＫ１によりカウント動作を行う、ＤＦＦ３１乃至３４を備えるカウンタ部と、カウンタ部から出力される所定カウント値に応じてカウンタ部を初期化する初期化部であるナンドゲート３８とを備えて構成されている。カウント動作に応じて出力される制御信号Ｓ１ａ−１乃至Ｓ４ａ−１に応じて位相平衡電圧Ｖｆが順次変調されると共に、制御信号は周期的に初期化される。位相平衡電圧Ｖｆは、周期的に電圧変動が繰り返される変調波形とすることができる。発振周波数が周期的に変動する出力クロック信号ｆｏを得ることができる。

また、変調回路１を制御する変調制御回路３は、図１２に示すように、リファレンスクロック信号ｆｒに基づくクロック信号ＣＬＫに応じて、指定されたカウント方向にカウント動作を行うアップダウンカウンタ５１と、アップダウンカウンタ５１から出力される所定カウント値である上限／下限カウント値Ｃ（ＭＡ）／Ｃ（ＭＩ）に応じてカウント方向の切り替えを指示する指示信号Ｓｕ／ｄが、フリップフロップ５５を中心とする切替指示部から出力される。位相平衡電圧Ｖｆとして、上限／下限カウント値Ｃ（ＭＡ）／Ｃ（ＭＩ）の間で増減するカウント値を１周期とする変調波形を得ることができる。

また、指示信号Ｓｕ／ｄに応じて所定電圧（０Ｖ、ＶＢ）が切り替えられる。変調波形として位相平衡電圧Ｖｆを挟んで高／低電圧の双方向に変動する波形を得ることができる。

また、変調回路１を制御する変調制御回路３は、図１３に示すように、波形記憶部であるＲＯＭ５８に、位相平衡電圧Ｖｆの変調波形を構成する制御信号Ｓ（Ｘ）の順序を格納しておき、クロック信号ＣＬＫに応じてカウンタ５７でカウントされるカウント値Ｃ（Ｋ）をアドレスとして、ＲＯＭ５８から制御信号Ｓ（Ｘ）を読み出すことができる。位相平衡電圧Ｖｆの変調波形をＲＯＭ５８に格納することができ、変調波形を自在に設定することができる。

また、ループフィルタ８Ａおよび変調回路１１Ａ乃至１３Ａ、１１Ｂ乃至１３Ｂやクロックジェネレータを半導体集積回路装置で構成してやれば、容量素子間の容量値における相対精度を高度に合致させることができ、位相平衡電圧Ｖｆを高精度に変調させることができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、変調回路として４つの容量素子Ｃ１乃至Ｃ４が並列に接続された場合を例にとり説明したが、本発明はこれに限定されるものではなく、３並列以下、あるいは５並列以上の容量素子を備えて構成することができることは言うまでもない。
また、容量素子Ｃ１乃至Ｃ４は、何れか一つが容量素子７３に接続されるものとして説明したが、本発明はこれに限定されるものではなく、同時に複数の容量素子が容量素子７３に接続する構成とすることも可能である。
また、容量素子Ｃ１乃至Ｃ４の容量値については言及されてはいないが、個々の容量値は、互いに等しく設定しても個々に異なる容量値に設定することもできる。個々に異なる容量値を有する容量素子を備える構成とすれば接続される容量素子ごとに、また、容量素子間で同一の容量値を有する構成とする場合には同時に接続される容量素子の数を調整することにより、容量素子７３に接続される容量値を調整することができる。接続容量値が調整されることにより容量素子７３との間で行われる電荷分配の結果得られる位相平衡電圧の電圧値を調整することができる。

ここで、本発明の技術思想により、従来技術における課題を解決するための手段を以下に列記する。
（付記１） リファレンスクロック信号と出力クロック信号との発振周波数差に応じて電荷の入出力を行うチャージポンプと、
前記チャージポンプから入出力される電荷が充放電される第１容量部を有し、平滑され
た位相平衡電圧を出力するループフィルタと、
前記位相平衡電圧に応じた発振周波数の出力クロック信号を出力する発振部とを備えるクロックジェネレータにおいて、
前記第１容量部を含んで構成される前記ループフィルタの容量値を変動させることにより、前記チャージポンプにおける不感帯領域内で前記位相平衡電圧を変調する変調回路を備えることを特徴とするクロックジェネレータ。
（付記２） 前記変調回路は、
少なくとも一つの第２容量部と、
第２容量部ごとに備えられ、第２容量部を所定電圧で充放電する充放電径路と、
第２容量部ごとに備えられ、前記所定電圧で充放電された第２容量部を前記第１容量部に接続して電荷の分配を行う電荷分配径路とを備えることを特徴とする付記１に記載のクロックジェネレータ。
（付記３） 第２容量部ごとに、
第２容量部と所定電圧源との間を接続制御する第１スイッチ部と、
第２容量部と前記第１容量部との間を接続制御する第２スイッチ部とを備えることを特徴とする付記２に記載のクロックジェネレータ。
（付記４） 前記第１容量部と所定電圧源との何れかを選択する第１選択スイッチ部と、
第２容量部ごとに備えられ、第２容量部と前記第１選択スイッチ部との間を接続制御する第３スイッチ部とを備えることを特徴とする付記２に記載のクロックジェネレータ。
（付記５） 異なる電圧値を有する複数の電圧源のうち何れか一つを、前記所定電圧を出力する所定電圧源として選択する第２選択スイッチ部を備えることを特徴とする付記２乃至４の少なくとも何れか１項に記載のクロックジェネレータ。
（付記６） 前記少なくとも一つの第２容量部は、第２容量部ごとに異なる容量値を有して備えられることを特徴とする付記２乃至４の少なくとも何れか１項に記載のクロックジェネレータ。
（付記７） 昇圧回路を備え、前記位相平衡電圧を昇圧して前記所定電圧として供給することを特徴とする付記２乃至４の少なくとも何れか１項に記載のクロックジェネレータ。（付記８） 前記リファレンスクロック信号に基づきカウント動作を行うカウンタ部と、
前記カウンタ部から出力される所定カウント値に応じて前記カウンタ部を初期化する初期化部とを備え、
前記カウンタ部から出力されるカウント値に応じて充放電径路または／および電荷分配径路を構成する第２容量部を選択することを特徴とする付記２乃至４の少なくとも何れか１項に記載のクロックジェネレータ。
（付記９） 前記リファレンスクロック信号に基づき指定されたカウント方向にカウント動作を行うアップダウンカウンタ部と、
前記アップダウンカウンタ部から出力される所定カウント値に応じてカウント方向の切替を指示する切替指示部とを備え、
前記アップダウンカウンタ部から出力されるカウント値に応じて充放電径路または／および電荷分配径路を構成する第２容量部を選択することを特徴とする付記２乃至４の少なくとも何れか１項に記載のクロックジェネレータ。
（付記１０） 前記切替指示部からの切替指示に応じて前記所定電圧が切り替えられることを特徴とする付記９に記載のクロックジェネレータ。
（付記１１） 前記位相平衡電圧の変調波形を構成する、第２容量部または／および前記所定電圧の選択順序を格納しておく波形記憶部と、
前記リファレンスクロック信号に基づきカウント動作を行うカウンタ部とを備え、
前記カウンタ部から出力されるカウント値に応じて前記波形記憶部から充放電径路または／および電荷分配径路を構成する、第２容量部または／および前記所定電圧を選択することを特徴とする付記２乃至４の少なくとも何れか１項に記載のクロックジェネレータ。（付記１２） 前記リファレンスクロック信号を分周する分周器を備え、
前記分周器により分周されたクロック信号が、前記カウンタ部または前記アップダウン
カウンタ部に入力されることを特徴とする付記８乃至１１の少なくとも何れか１項に記載のクロックジェネレータ。
（付記１３） リファレンスクロック信号に対する出力クロック信号の発振周波数差を、所定周波数差以内での不感帯領域を有して検出し、検出された周波数差に応じて電荷を入出力する周波数差検出ステップと、
入出力された電荷を第１容量部に充放電することにより平滑された位相平衡電圧を出力する位相電圧平滑ステップと、
前記位相平衡電圧に応じた発振周波数の前記出力クロック信号を出力する発振ステップと、
前記周波数差検出ステップにおける不感帯領域内で前記出力クロック信号が変動するように、前記位相平衡電圧を変調する変調ステップとを有することを特徴とするクロック信号のスペクトラム拡散方法。
（付記１４） 所定電圧に充放電された少なくとも一つの第２容量部を備え、
前記変調ステップでは、
所定時間ごとに、前記第２容量部が前記第１容量部に接続されて電荷の分配が行われることを特徴とする付記１３に記載のクロック信号のスペクトラム拡散方法。
（付記１５） 少なくとも一つの第２容量部を備え、
前記変調ステップでは、
第２容量部への所定電圧での充放電ステップと、第２容量部の前記第１容量部への接続ステップとが、交互に行われることを特徴とする付記１３に記載のクロック信号のスペクトラム拡散方法。

本発明の原理を説明する回路ブロック図である。 第１実施形態の変調回路１１Ａを示す回路図である。 第１実施形態の変調回路１１Ｂを示す回路図である。 変調回路１１Ａ、１１Ｂを制御する変調制御回路の構成例を示す回路図である。 図４の変調制御回路による変調動作を示すタイミングチャートである。 第２実施形態の変調回路１２Ａを示す回路図である。 第２実施形態の変調回路１２Ｂを示す回路図である。 変調回路１２Ａ、１２Ｂを制御する変調制御回路の構成例を示す回路図である。 図８の変調制御回路による変調動作を示すタイミングチャートである。 第３実施形態の変調回路１３Ａを示す回路図である。 第３実施形態の変調回路１３Ｂを示す回路図である。 アップダウンカウンタを使用した第４実施形態の変調制御回路の構成例を示す回路図である。 ＲＯＭを使用した第４実施形態の変調制御回路の構成例を示す回路図である。 所定電圧を生成する昇圧回路を備えた第５実施形態の回路ブロックである。

５ 昇圧回路
６ 位相比較器
７ チャージポンプ回路
８、８Ａ ループフィルタ（ＬＰＦ）
９ 電圧制御発振器（ＶＣＯ）
１１Ａ、１１Ｂ、１２Ａ、１２Ｂ 変調回路
５１ アップダウンカウンタ
５７ カウンタ
５８ ＲＯＭ
７３、Ｃ１乃至Ｃ４ 容量素子
ｆｒ レファレンスクロック信号
ｆｏ 出力クロック信号
Ｖｆ 位相平衡電圧
Ｓ１ａ乃至Ｓ４ａ、Ｓ１ｂ乃至Ｓ４ｂ スイッチ素子
Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９ 選択スイッチ素子
Ｓｕ／ｄ 指示信号

Claims (6)

1. リファレンスクロック信号と出力クロック信号との発振周波数差に応じて電荷の入出力を行うチャージポンプと、
   前記チャージポンプから入出力される電荷が充放電される第１容量部を有し、平滑された位相平衡電圧を出力するループフィルタと、
   前記位相平衡電圧に応じた発振周波数の出力クロック信号を出力する発振部とを備えるクロックジェネレータにおいて、
   前記第１容量部を含んで構成される前記ループフィルタの容量値を変動させることにより、前記チャージポンプにおける不感帯領域内で前記位相平衡電圧を変調する変調回路を備え、
   前記変調回路は、
   少なくとも一つの第２容量部と、
   第２容量部ごとに備えられ、第２容量部を所定電圧で充放電する充放電径路と、
   第２容量部ごとに備えられ、前記所定電圧で充放電された第２容量部を前記第１容量部に接続して電荷の分配を行う電荷分配径路と、
   異なる電圧値を有する複数の電圧源のうち何れか一つを、前記所定電圧を出力する所定電圧源として選択する選択スイッチ部とを備えることを特徴とするクロックジェネレータ。
2. 昇圧回路を備え、前記位相平衡電圧を昇圧して前記所定電圧として供給することを特徴とする請求項１に記載のクロックジェネレータ。
3. 前記リファレンスクロック信号に基づきカウント動作を行うカウンタ部と、
   前記カウンタ部から出力される所定カウント値に応じて前記カウンタ部を初期化する初期化部とを備え、
   前記カウンタ部から出力されるカウント値に応じて充放電径路または／および電荷分配径路を構成する第２容量部を選択することを特徴とする請求項１または２に記載のクロックジェネレータ。
4. 前記リファレンスクロック信号に基づき指定されたカウント方向にカウント動作を行うアップダウンカウンタ部と、
   前記アップダウンカウンタ部から出力される所定カウント値に応じてカウント方向の切替を指示する切替指示部とを備え、
   前記アップダウンカウンタ部から出力されるカウント値に応じて充放電径路または／および電荷分配径路を構成する第２容量部を選択することを特徴とする請求項１または２に記載のクロックジェネレータ。
5. 前記切替指示部からの切替指示に応じて前記所定電圧が切り替えられることを特徴とする請求項４に記載のクロックジェネレータ。
6. 前記位相平衡電圧の変調波形を構成する、第２容量部または／および前記所定電圧の選択順序を格納しておく波形記憶部と、
   前記リファレンスクロック信号に基づきカウント動作を行うカウンタ部とを備え、
   前記カウンタ部から出力されるカウント値に応じて前記波形記憶部から充放電径路または／および電荷分配径路を構成する、第２容量部または／および前記所定電圧を選択することを特徴とする請求項１または２に記載のクロックジェネレータ。

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