ITMI20011291A1

ITMI20011291A1 - Metodo di calibrazione automatica di un sistema ad aggancio di fase

Info

Publication number: ITMI20011291A1
Application number: IT2001MI001291A
Authority: IT
Inventors: Ernesto Lasalandra; Simona Delbo'; Fabio Pasolini
Original assignee: St Microelectronics Srl
Priority date: 2001-06-19
Filing date: 2001-06-19
Publication date: 2002-12-19
Also published as: US6816019B2; ITMI20011291A0; US20030030425A1

Description

Domanda di brevetto per invenzione industriale dal titolo: "Metodo di calibrazione automatica di un sistema ad aggancio di fase"

DESCRIZIONE

Campo di applicazione

La presente invenzione fa riferimento ad un metodo di calibrazione automatica di un sistema ad aggancio di fase.

L'invenzione fa altresì riferimento ad un sistema ad aggancio di fase del tipo comprendente almeno un rilevatore di fase collegato in cascata ad un filtro passa-basso e ad un oscillatore comandato, nonché un divisore di frequenze, collegato in retroazione tra detto oscillatore comandato e detto rilevatore di fase.

L'invenzione riguarda in particolare, ma non esclusivamente, un metodo di calibrazione automatica per un sistema PLL, in particolare con funzione di moltiplicatore di frequenze, e la descrizione che segue è fatta con riferimento a questo campo di applicazione con il solo scopo di semplificarne l'esposizione.

Arte nota

Come è ben noto, un sistema ad aggancio di fase o sistema PLL (acronimo dall'espressione anglosassone "Phase Locked Loop"), schematicamente illustrato in Figura 1, comprende essenzialmente i seguenti blocchi:

un rilevatore di fase o phase detector (PD)

un filtro passa-basso (LPF) e

un oscillatore comandato (VCO),

in cascata tra loro tra un terminale di ingresso IN ed un terminale di uscita OUT1 del sistema PLL.

II sistema PLL noto comprende inoltre un divisore di frequenze (DIV), collegato in retroazione tra il terminale di uscita OUT ed il terminale di ingresso IN.

In particolare, il phase detector PD ha lo scopo di rilevare una differenza di fase tra un primo (SREF) ed un secondo (Svco) segnale di ingresso.

Il primo segnale SREF di ingresso è un segnale oscillante secondo una frequenza FREF di riferimento, mentre il secondo segnale Svco di ingresso è un segnale oscillante secondo una frequenza Fvco di retroazione ottenuta a partire da una frequenza FOUT di uscita di oscillazione di un segnale SOUT d'uscita dall'oscillatore comandato VCO, opportunamente diviso tramite il divisore DIV di frequenze.

Dal momento che il sistema PLL opera sulla base delle frequenze di oscillazione dei segnali che lo percorrono, nel seguito faremo riferimento alle frequenze di interesse, sottintendendo che si tratta di frequenze di oscillazione di corrispondenti segnali oscillanti.

Il sistema PLL illustrato in Figura 1 comprende inoltre un comparatore di fase a pompa di carica, CPPC (acronimo dall'espressione anglosassone "Charge Pump Phase Comparator"), inserito tra il phase detector PD ed il filtro passa-basso LPF.

In particolare, il comparatore CPPC di fase a pompa di carica permette di iniettare, sottrarre, o lasciare invariate cariche immagazzinate al’interno di un condensatore pres ente nel filtro passabasso LPF, sulla base di un primo (UP) e di un secondo segnale di uscita (DOWN) dal phase detector PD.

Tali segnali di uscita, UP e DOWN, presentano impulsi correlati allo sfasamento tra le frequenze FREF e Fvco in ingresso al phase detector PD, come schematicamente illustrato in Figura 2.

E' opportuno notare inoltre che il filtro passa-basso LPF viene utilizzato essenzialmente per estrarre un valore medio da un segnale di tensione VLPF in uscita dal comparatore CPPC di fase a pompa di carica, in modo tale da ottenere un segnale di tensione Vvco da immettere nell'oscillatore comandato VCO al fine di ottenere la frequenza voluta.

Per comprendere meglio il funzionamento del sistema PLL, facciamo ora riferimento alla Figura 3 dove è illustrata, in maniera più dettagliata, una parte del sistema PLL di Figura 1.

In particolare, la Figura 3 mostra una struttura circuitale 1, corrispondente all'insieme del comparatore CPPC

carica, del filtro passa-basso LPF e dell'oscillatore comandato VCO del sistema PLL di Figura 1.

La struttura circuitale 1 comprendi un amplificatore operazionale 2 avente:

un primo terminale INI di ingresso collegato ad un primo nodo circuitale interno XI della struttura circuitale 1, a sua volta collegato ad un riferimento di tensione di alimentazione Vcc tramite un elemento resistivo Rvco di controllo;

un secondo terminale IN2 di ingresso collegato ad un secondo nodo circuitale interno X2, in particolare un nodo mediano tra un primo Gl ed un secondo generatore G2 di una corrente Iref di riferimento, inseriti in serie tra loro, tra il riferimento di tensione di alimentazione Vcc ed un secóndo riferimento di tensione, in particolare una massa GND; e

un terminale OUT1 di uscita collegato ad un terminale di comando di un transistore MOUT di uscita, a sua volta inserito tra il primo nodo circuitale interno XI e l'oscillatore comandato VCO.

Il primo G1 ed il secondo generatore G2 sono collegati al secondo nodo circuitale interno X2 mediante un primo SW1 ed un secondo interruttore elettronico SW2, rispettivamente pilotati dai segnali UP e DOWN in uscita dal phase detector PD.

Il transistore MOUT di uscita controlla l'oscillatore comandato VCO, in particolare fornendogli una corrente Ivco di regolazione,

La struttura circuitale 1 comprende anche un primo condensatore Cf1 di filtraggio ed un elemento resistivo Rf di filtraggio, inseriti, in serie tra loro, tra il secondo terminale IN2 di ingresso dell'amplificatore operazionale 2 e la massa GND, nonché un secondo condensatore Cf2 di filtraggio collegato ad un punto intermedio tra il primo condensatore Cf1 di filtraggio e l'elemento resistivo Rf di filtraggio, nonché alla massa GND.

Il dimensionamento del filtro passa-basso LPF viene fatto regolando i valori del primo Cf1 e secondo condensatore Cf2, nonché dell'elemento resistivo Rf di filtraggio.

In particolare, per ottenere un fattore di damping (vale a dire uno dei parametri che caratterizza la risposta dinamica di un sistema) tale per cui il transitorio del sistema PLL sia senza sovraelongazioni e veloce, è possibile utilizzare elementi di filtraggio con i seguenti valori:

In tal modo si ottiene fattore di damping con valore approssimativo di -0.7, considerato il valore ottimale nell'ambito dei sistemi ad anello chiuso.

Date le sue dimensioni, il primo condensatore Cf1 di filtraggio non può quindi venire integrato con il resto sistema PLL, rimanendo esterno.

Il secondo condensatore Cf2 di filtraggio invece opera riducendo i picchi [spikes] nell'andamento della tensione VLPF di controllo presente sul secondo nodo circuitale interno X2, causati dalla commutazione degli interruttori SW1 ed SW2.

La tensione Vvco di uscita del filtro passa-basso LPF comanda la corrente Ivco di regolazione per l'oscillatore comandato VCO, tramite l'elemento resistivo Rvco di regolazione, inserito tra il riferimento di tensione di alimentazione Vcc ed il primo nodo circuitale interno X1.

E' noto realizzare l'oscillatore comandato VCO mediante una serie di invertitori a corrente variabile, collegati in modo da formare un anello, con interposte delle capacità, in modo tale da ottenere un segnale di uscita SOUT, la cui frequenza FOUT di oscillazione dipende dalla corrente entrante Ivco.

Per comprendere il funzionamento del sistema PLL in esame, consideriamo a titolo esemplificativo il caso in cui ad un determinato istante arriva un impulso del primo segnale UP di uscita dal phase detector PD. Questo significa che la frequenza Fvco di retroazione proveniente dal divisore DIV di frequenze è in ritardo rispetto alla frequenza FREF di riferimento.

In tal caso, il comparatore CPPC di fase a pompa di carica reagisce chiudendo il secondo interruttore SW2 verso la massa GND, provocando così una diminuzione della carica immagazzinata nel primo condensatore Cf1 di filtraggio.

Si ottiene in tal modo un aumento della corrente Ivco entrante nell'oscillatore comandato VCO che provoca, a sua volta, un aumento della frequenza FOUT di uscita e quindi il riallineamento della frequenza Fvco di retroazione con la frequenza FREF di riferimento.

Il divisore DIV di frequenze, posto sul ramo di ritorno, trasforma il sistema PLL in un moltiplicatore di frequenze secondo un fattore di moltiplicazione N.

In numerose applicazioni, quali ad esempio la compensazione di disturbi in un Hard-Disk tramite l'utilizzo di un accelerometro e di tecniche di compensazione feed-forward, il fattore di moltiplicazione N da utilizzare risulta piuttosto grande, così come piuttosto ampio risulta il range di frequenze di funzionamento possibili per il sistema PLL.

A titolo indicativo ed in nessun modo limitativo, nel caso di controllo di Hard Disk, possibili valori per frequenze e fattore di moltiplicazione sono i seguenti:

FREF: 5kHz-30kHz Fvco: 1. 12MHz-6.72MHz N = 224

L'imposizione di questi valori complica il dimensionamento dei componenti del sistema PLL. In particolare, per ottenere tutte le frequenze desiderate, la corrente Ivco in ingresso all'oscillatore comandato VCO si trova a dover assumere valori non compatibili con i valori di corrente circolante nel resto del sistema PLL.

Infatti, è possibile verificare che per un sistema PLL come quello illustrato nelle Figure 1 e 3 vale la seguente relazione:

essendo e Irif la corrente fornita dai generatori G1 e G2.

Dalla relazione (1) è possibile ricavare i parametri di calibrazione del sistema PLL, in particolare:

essendo Kvco*Ivco la funzione di trasferimento dell'oscillatore comandato VCO.

In una applicazione reale, tutti i parametri trovati devono sottostare ad opportuni vincoli. In particolare si ottiene il seguente sistema di condizioni:

dove:

il valore di una tensione Vx1 presente sul primo nodo circuitale interno X1 è imposto dalla corretta polarizzazione del filtro passa-basso LPF, considerando anche che durante il transitorio si possono raggiungere valori inferiori al limite minimo e superiori a quello massimo; e

il valore di Kvco è stato impostato da progetto considerando la relazione KVCO=SOUT/IVCO.

Per un valore di pari a 21Krad/s (che è un valore presumibile nel caso delle applicazioni considerate) ed un valore di resistenza Rvco pari a 7kΩ, si ottengono le seguenti soluzioni nel range di frequenze desiderato:

• IVCO=(FOUT/KVCO)=231uA

quindi all'interno dei limiti indicati; ma

• IVCO=(FOUT/KVCO)=38uA

quindi , al di fuori dei limiti indicati.

Per il range di frequenze di interesse, i valori trovati per la tensione Vx1 non sono quindi contenuti nei limiti indicati dalla relazione (4).

E' opportuno notare che, anche diminuendo il valore di fino a 15Krad/s (limitando quindi le prestazioni del sistema nel suo complesso) e quindi utilizzando un valore di resistenza Rvco pari a 21kΩ non è possibile ottenere valori della tensione Vvco di controllo all'interno del range consentito. In particolare:

• per FREF=30KHz IVCO=(FOUT/KVCO)=231uA quindi Vx1=0. 15V, al di fuori dei limiti indicati; e • per FREF=5kHz IVCO=(FOUT/KVCO)=38uA

quindi VX1=4.2V, anch'esso al di fuori dei limiti indicati.

Con un sistema PLL tradizionale non è quindi possibile ottenere un valore per l'elemento resistivo Rvco di controllo corretto per tutto il range di frequenze di funzionamento del sistema PLL.

Inoltre il range di frequenze considerato (5-30kHz) è destinato ad allargarsi nelle future applicazioni che richiedono prestazioni sempre più spinte.

La situazione sopra indicata è ulteriormente aggravata dal fatto che il range di frequenze di funzionamento viene ampliato al variare del fattore di moltiplicazione N del sistema PLL.

E' noto avere a disposizione un elemento esterno con il quale sia possibile scegliere, di volta in volta, il range di frequenze di riferimento utilizzato, calibrando in tal modo il sistema PLL. Ad esempio, nel brevetto statunitense No. 6,057,739 di Crowley et al. viene descritto un sistema PLL che comprende un registro i cui bit servono per variare i parametri del sistema e quindi variare il range di funzionamento. E' opportuno notare però che l’operazione di scrittura in tale registro viene fatta dall’esterno e quindi non è automatica.

Il problema tecnico che sta alla base della presente invenzione è quello di escogitare un metodo di calibrazione automatica di un sistema PLL per metterlo in grado di adattarsi automaticamente a tutto il range di frequenze di funzionamento possibili e superare così le limitazioni e gli inconvenienti che tuttora affliggono i sistemi PLL realizzati secondo l'arte nota.

Sommario del'invenzione

L'idea di soluzione che sta alla base della presente invenzione è quella di escogitare un metodo di calibrazione automatica di un sistema PLL basato su una stima di un valore di frequenza di un segnale di ingresso in grado di pilotare opportunamente mezzi di commutazione interni al sistema PLL.

Sulla base di tale idea di soluzione il problema tecnico è risolto da un metodo di calibrazione automatica di un sistema ad aggancio di fase (PLL) comprendente le seguenti fasi:

stima di un valore di frequenza di un segnale di ingresso (SIN) a detto sistema (PLL);

generazione, a partire da detto valore stimato di frequenza, di un segnale di pilotaggio (DR) per una pluralità di interruttori interni a detto sistema (PLL);

calibrazione, mediante detta pluralità di interruttori interni pilotati tramite detto segnale di pilotaggio (DR), di detto sistema (PLL).

Il problema è altresì risolto da un sistema ad aggancio di fase (PLL) del tipo comprendente almeno un rilevatore di fase (PD) collegato in cascata ad un filtro passa-basso (LPF) e ad un oscillatore comandato (VCO), nonché un divisore di frequenze (DIV), collegato in retroazione tra un terminale di uscita (OUT) ed un terminale di ingresso (IN) di detto sistema ad aggancio di fase (PLL)

caratterizzato dal fatto di comprendere inoltre un dispositivo di selezione automatica (10) di un range di frequenze, inserito tra detto terminale di ingresso (IN) e detto oscillatore comandato (VCO) e comprendente, a sua volta, almeno un elemento variabile controllato (3) collegato ad un circuito (4) di controllo atto a generare, a partire da una stima della frequenza di un segnale di ingresso (SIN) presente su detto terminale di ingresso (IN), un segnale di pilotaggio (DR) di detto elemento variabile controllato (3) in modo da calibrare detto sistema (PLL) e adattarne automaticamente il funzionamento a detto range di frequenze di detto segnale di ingresso (SIN) .

Le caratteristiche ed i vantaggi del metodo di calibrazione automatica e del sistema PLL secondo l'invenzione risulteranno dalla descrizione, fatta qui di seguito, di un suo esempio di realizzazione dato a titolo indicativo e non limitativo con riferimento ai disegni allegati.

Breve descrizione dei disegni

In tali disegni:

la Figura 1 mostra schematicamente un sistema PLL realizzato secondo l'arte nota;

la Figura 2 mostra schematicamente l'andamento di alcuni segnali interni al sistema PLL di Figura 1 ;

la Figura 3 mostra in maggior dettaglio parte del sistema PLL di Figura 1 ;

la Figura 4 mostra schematicamente un sistema PLL comprendente un dispositivo di selezione automatica atto a realizzare il metodo di calibrazione automatica secondo l'invenzione;

la Figura 5 mostra schematicamente un elemento variabile controllato interno al dispositivo di selezione automatica di Figura 4;

la Figura 6 mostra una variante di realizzazione dell'elemento variabile controllato di Figura 5;

la Figura 7 mostra schematicamente un circuito di controllo interno al dispositivo di selezione automatica di Figura 4;

la Figura 8 mostra l'andamento di segnali interni al circuito di controllo di Figura 7.

la Figura 9 mostra schematicamente una variante di realizzazione del sistema PLL comprendente il dispositivo di selezione automatica secondo l'invenzione;

la Figura 10 mostra schematicamente un elemento variabile controllato aggiuntivo interno alla variante di realizzazione di Figura 9;

la Figura 11 mostra una ulteriore variante di realizzazione dell'elemento variabile controllato interno al dispositivo di selezione automatica secondo l'invenzione.

Descrizione dettagliata

La presente invenzione si riferisce ad un sistema PLL, la cui struttura di base è identica a quella del sistema PLL sopra descritto in relazione all'arte nota ed illustrato schematicamente nelle Figure 2 e 3. Faremo nel seguito riferimento a tale sistema, utilizzando gli stessi riferimenti per indicare elementi strutturalmente e funzionalmente identici.

Il sistema PLL secondo l'invenzione comprende quindi i seguenti blocchi:

- un rilevatore di fase o phase detector (PD)

un filtro passa-basso (LPF)

un oscillatore comandato (VCO); e

un divisore di frequenze (DIV), collegato in retroazione, che forza il sistema PLL a funzionare come un moltiplicatore di frequenza.

Il sistema PLL presenta una struttura circuitale interna come illustrato in Figura 3 ed è quindi regolato dalle equazioni (1), (2) e (3) sopra riportate in relazione all'arte nota. Inoltre, per un corretto funzionamento su un ampio range di frequenze del sistema PLL secondo l'invenzione, deve risultare soddisfatto un insieme di condizioni simile al sistema di condizioni (4) illustrato per un caso reale in relazione all'arte nota.

Vantaggiosamente secondo l'invenzione, il sistema PLL contiene un dispositivo 10 di selezione automatica di un range di frequenze atto ad implementare una calibrazione automatica del sistema PLL stesso, come schematicamente illustrato in Figura 4.

In particolare, il dispositivo 10 di selezione automatica comprende essenzialmente un elemento variabile 3, interno all'oscillatore comandato VCO e controllato da un segnale DR di pilotaggio generato da un circuito 4 di controllo, a sua volta collegato ad un segnale di ingresso SIN del sistema PLL, tramite un rilevatore di fronti o Edge Detector ED.

Vantaggiosamente secondo l'invenzione, il segnale di pilotaggio DR viene generato in maniera correlata ad una stima della frequenza del segnale di ingresso del sistema PLL ottenuta a partire da un segnale indicativo dei fronti di salita/ discesa del segnale di ingresso.

In particolare, il metodo di calibrazione automatica di un sistema PLL secondo l'invenzione prevede le seguenti fasi:

stima del valore di frequenza di un segnale SIN di ingresso al sistema PLL;

generazione, sulla base di tale valore stimato di frequenza, di un segnale DR di pilotaggio per una pluralità di interruttori interni al sistema PLL, mediante i quali il sistema PLL viene calibrato, in particolare regolando parametri interni correlati alla sua funzione di trasferimento.

Per capire meglio il metodo di calibrazione automatica di un sistema PLL vediamo ora esempi di realizzazione di un sistema PLL comprendente un dispositivo 10 di selezione automatica secondo l'invenzione.

Come schematicamente illustrato in Figura 4, il dispositivo 10 di selezione automatica riceve in ingresso il segnale SIN di ingresso e fornisce in uscita un segnale DR di pilotaggio di un elemento variabile controllato 3 interno al sistema PLL in modo da aggiustare automaticamente parametri interni al sistema PLL e correlati alla sua funzione di trasferimento. In tal modo, il funzionamento del sistema PLL viene adattato automaticamente al range di frequenze del segnale SIN di ingresso in modo da soddisfare le condizioni (4) per il corretto funzionamento del sistema PLL stesso.

In particolare, il dispositivo 10 di selezione automatica comprende un rilevatore di fronti di salita/ discesa, o edge detector ED, ricevente il segnale SIN di ingresso e collegato in uscita ad un circuito 4 di controllo.

Sostanzialmente, l’edge detector ED viene utilizzato per rilevare i fronti di salita/ discesa del segnale in ingresso a partire dai quali il circuito 4 di controllo è in grado di effettuare una stima della frequenza del segnale SIN di ingresso.

A sua volta il circuito 4 di controllo è collegato in uscita ad un elemento variabile controllato 3 interno al sistema PLL. In particolare, il circuito 4 di controllo genera un segnale DR di pilotaggio per l'elemento variabile controllato 3 correlato alla frequenza del segnale SIN di ingresso.

Il dispositivo 10 di selezione automatica che implementa il metodo di calibrazione automatica secondo l'invenzione prevede quindi una trasformazione di una stima della frequenza del segnale SIN di ingresso al sistema PLL in un segnale DR di pilotaggio di un elemento variabile interno al sistema PLL stesso per aggiustarne i parametri di funzionamento .

L'elemento variabile controllato 3 comprende almeno un primo ed un secondo elemento, in serie tra loro, ai capi di almeno uno di tali elementi essendo collegato un dispositivo di commutazione comandato tramite il segnale di pilotaggio DR generato dal circuito 4 di controllo. In particolare, negli esempi di realizzazione illustrati nelle Figure 5 e 6, l'elemento variabile controllato 3 comprende almeno un elemento resisitivo complesso a sua volta includente una pluralità di elementi resistivi in serie tra loro, almeno uno dei quali presenta i terminali connessi ad un interruttore elettronico pilotato.

L'elemento variabile controllato 3 viene inserito nel sistema PLL al posto dell'elemento resistivo Rvco di controllo.

In tal modo, vantaggiosamente secondo l'invenzione, l'elemento variabile controllato 3 agisce su un valore di corrente mediante una opportuna selezione di resistenze, essendo la tensione ai suoi capi fissata dalla circuiteria che lo precede. Inoltre, tale selezione di resistenze avviene per mezzo di un opportuno segnale di pilotaggio derivato da una stima della frequenza del segnale SIN di ingresso al sistema PLL.

In particolare, un primo esempio di realizzazione dell'elemento variabile controllato 3 sostitutivo dell'elemento resistivo Rvco di controllo, schematicamente illustrato in Figura 5, comprende un primo Rvcoa ed un secondo elemento resistivo Rvcob inseriti, in serie tra loro, tra il riferimento di tensione di alimentazione Vcc ed il primo nodo circuitale interno X1.

Inoltre, l'elemento variabile controllato 3 comprende un interruttore elettronico SWOUT collegato, ad esempio, ai capi del primo elemento resistivo Rvcoa. L'interruttore elettronico SWOUT viene pilotato tramite il segnale DR di pilotaggio generato dal circuito 4 di controllo.

Vantaggiosamente secondo l'invenzione, il segnale DR di pilotaggio permette quindi di selezionare il valore di resistenza dell’elemento variabile controllato 3, cortocircuitando o meno, tramite chiusura dell'interruttore elettronico SWOUT, uno dei due elementi resistivi, i cui valori sono opportunamente calcolati a partire da un valore noto per il guadagno dell'oscillatore comandato VCO e dal range di frequenze di funzionamento possibili desiderato.

In tal modo, mediante il segnale di pilotaggio DR, ottenuto attraverso una stima della frequenza del segnale in ingresso effettuata dal circuito 4 di controllo, è possibile scegliere quale dei due elementi resistivi, Rvcoa ed Rvcob, utilizzare per avere comunque un buon funzionamento del sistema PLL. .

Considerando una applicazione ad un controllore di Hard-Disk, come visto in relazione all'arte nota, è possibile ipotizzare i seguenti valori:

In tal modo sono consentite frequenze utili per il segnale SIN di ingresso che vanno da 5Khz a 30Khz, ed fattore di moltiplicazione pari a 224.

In particolare, per valori di frequenza maggiori di lOKHz, l’interruttore elettronico SWOUT viene chiuso e quindi il valore di resistenza equivalente del dispositivo 3 di selezione automatica risulta pari al valore del secondo elemento resistivo Rvcob, mentre per valori di frequenza inferiori, l’interruttore elettronico SWOUT viene aperto ed il valore di resistenza equivalente del dispositivo 3 di selezione automatica risulta pari alla somma dei valori degli elementi resistivi Rvcob + Rvcoa-E' altresì possibile generalizzare il metodo di calibrazione automatica secondo l'invenzione utilizzando più valori soglie e quindi più sotto-gruppi del range di frequenze.

Così facendo è inoltre possibile impostare fattori di moltiplicazione N anche molto diversi tra loro.

In tale generalizzazione del metodo di calibrazione automatica secondo l'invenzione, si tiene conto di tale fattore di moltiplicazione per generare il segnale DR di pilotaggio degli interruttori elettronici e quindi variare il valore resistivo dell'elemento variabile controllato 3.

In particolare, come schematicamente illustrato in Figura 6, l'elemento variabile controllato 3 secondo l'invenzione comprende in questo caso una pluralità di elementi resistivi RVCOa, RVCOb,..., RVCOn, collegati in serie tra loro tra il riferimento di tensione di alimentazione Vcc ed il primo nodo circuitale interno X1, nonché una pluralità di interruttori elettronici SWouTa, SWouTb,.·., SWoutn, ognuno dei quali è connesso ai capi di un rispettivo elemento resistivo RVCOa, RVCOb,..., RVCOn ed è pilotato da un rispettivo segnale DRa, DRb,..., DRn di pilotaggio.

Vantaggiosamente secondo l'invenzione, i segnali DRa, DRb,..., DRn di pilotaggio sono ottenuti combinando il segnale DR di pilotaggio in uscita dal sistema 4 di controllo con il fattore N di moltiplicazione richiesto per il sistema PLL. In particolare, il segnale DR di pilotaggio viene combinato con l’uscita di un blocco di valutazione del fattore di moltiplicazione impostato (ad esempio considerando i bit più significativi...).

In altre parole, l'elemento variabile controllato 3 comprende una rete resistiva mediante la quale è possibile ottenere diversi valori di resistenza equivalenti che tengano conto anche del valore del fattore N di moltiplicazione del sistema PLL.

In maniera alternativa, è possibile ottenere la pluralità di segnali di pilotaggio necessari utilizzando un decisore multilivello, vale a dire un comparatore che discrimina più soglie e permette di ottenere un segnale DR di pilotaggio su più livelli.

Vantaggiosamente secondo l'invenzione, il segnale DR di pilotaggio viene ottenuto tramite un circuito 4 di controllo, denominato input control, schematicamente illustrato in Figura 7.

Il circuito 4 di controllo riceve in ingresso, tramite l'edge detector ED, un segnale RESET-CAP di settaggio, indicativo dei fronti di salita/ discesa del segnale SIN di ingresso , ed emette il segnale DR di pilotaggio per gli interruttore elettronici SWOUT-In particolare, il circuito 4 di controllo presenta in ingresso la serie di un generatore G di una corrente I di riferimento e di un condensatore C di rilevamento inseriti tra il riferimento di tensione di alimentazione Vcc e la massa GND, il condensatore C di rilevamento avendo un interruttore elettronico SW3 connesso ai suoi capi e pilotato dal segnale RESET-CAP di settaggio.

In tal modo, per valutare la frequenza del segnale di ingresso, viene utilizzato il condensatore C resettato in corrispondenza dei fronti di salita/ discesa come rilevati dall'edge detector ED (segnale RESETCAP) e caricato tramite la corrente I di riferimento. Il valore di tensione Vf ai capi del condensatore aumenta nel tempo fra un fronte di salita/ discesa ed il successivo, il suo valore finale risultando quindi indicativo della frequenza del segnale di ingresso.

In altre parole, il circuito 4 di controllo effettua una trasformazione della frequenza del segnale SIN di ingresso, non immediatamente disponibile, in un parametro confrontabile, in particolare un valore di tensione Vf.

E' altresì possibile utilizzare un contatore di colpi di un segnale di clock di riferimento resettato dai fronti di salita/ discesa del segnale SIN di ingresso. In tal modo, il numero di colpi di tale clock contati fra un fronte di salita/ discesa ed il successivo risulta anch'esso un parametro confrontabile indicativo della frequenza del segnale SIN di ingresso.

Il circuito 4 di controllo comprende inoltre un comparatore 5 avente un primo terminale di ingresso connesso ad un capo del condensatore C di rilevamento ed un secondo terminale di ingresso collegato ad un selettore 6 di soglia.

Il selettore 6 di soglia presenta a sua volta un primo terminale di ingresso ricevente un primo valore di soglia, in particolare una soglia alta SH ed un secondo terminale di ingresso ricevente un secondo valore di soglia, in particolare una soglia bassa SL.

I terminali di ingresso del selettore 6 di soglia sono collegati al secondo terminale di ingresso del comparatore 5 mediante un primo SW4 ed un secondo interruttore elettronico SW5 pilotati mediante il segnale DR di pilotaggio ed il suo negato nDR.

Il comparatore 5 presenta inoltre un terminale di uscita collegato ad un blocco decisore 7 a maggioranza tramite un campionatore 8 del segnale in uscita dal comparatore 5, settato da un segnale CAPTURE generato dall'edge detector ED.

Il blocco decisore 7 a maggioranza fornisce in uscita il segnale DR di pilotaggio per gli interruttori elettronici pilotati dell'elemento variabile controllato 3.

In particolare, il campionatore 8 comprende una cascata di flip-flop FFl...FFn riceventi in ingresso un segnale SOUTS in uscita dal comparatore 5, nonché su di un terminale di settaggio il segnale CAPTURE.

Vediamo ora il funzionamento del circuito 4 di controllo secondo l'invenzione.

L'edge detector ED rileva i fronti di salita/ discesa del segnale

SIN di ingresso e genera il segnale RESET-CAP di settaggio che apre l'interruttore SW3 permettendo alla corrente I, pari a circa 1uA, di caricare il condensatore C di rilevamento (~50pF) tra due fronti di salita consecutivi del segnale SIN di ingresso, ottenendo una tensione Vf ai capi del condensatore C e quindi in ingresso al comparatore 5 con andamento a dente di sega, come schematicamente illustrato in Figura 8.

Il valore di tensione Vf ai capi del condensatore C di rilevamento viene quindi confrontato con opportuni valori di soglia alta SH e bassa SL.

In particolare, quindi, il circuito 4 di controllo effettua una trasformazione della frequenza del segnale SIN di ingresso nella tensione Vf e genera il segnale DR di pilotaggio in uscita tramite confronto della tensione Vf con opportuni valori di soglia SL, SH.

E' opportuno precisare che tali valori di soglia sono calcolati tenendo conto del sistema (4) di limiti a cui il sistema PLL deve sottostare, come illustrato in relazione alla tecnica nota.

In particolare, nell'esempio di applicazione considerato, opportuni valori di soglia alta e bassa sono i seguenti:

SH = 1.3V SL = 1. IV

La presenza dei valori di soglia SH e SL fa in modo che il comparatore 5 presenti una certa isteresi.

In tal modo, il range di frequenze in ingresso al sistema 4 di controllo viene suddiviso in due sotto-gruppi, ogni sotto-gruppo essendo caratterizzato da suoi valori di soglia alta e bassa: tali sotto-gruppi risultano essere in parte sovrapposti, evitando così che il comparatore 4 cambi continuamente di segno qualora la tensione Vf ai capi del condensatore C di rilevamento sia prossima alla soglia.

Anche nel caso considerato come esempio di applicazione ad un controllore di Hard-Disk, per valori degli elementi resistivi Rvcoa ed Rvcob rispettivamente pari a 18 e 7kΩ i due sotto-gruppi del range di frequenze si sovrappongono. In particolare, si ottiene un primo sottogruppo di frequenze da 5KHz a 19KHz ed un secondo sotto-gruppo di frequenze da 15KHz a 30KHz, tali sotto-gruppi sovrapponendosi quindi nell’intervallo 15KHz-19KHz.

E' opportuno notare che in questo modo si aumenta la robustezza del sistema PLL nel suo complesso.

Infatti nel caso di un singolo valore di soglia e quindi di intervalli di frequenza non sovrapposti, si verifica che per frequenze prossime a tale valore di soglia si possono avere commutazioni indesiderate del segnale DR di pilotaggio. Tali commutazioni indesiderate vengono eliminate grazie alla sovrapposizione dei sottogruppi di frequenze.

Inoltre si compensano in tal modo anche eventuali spread di processo che portano ad avere valori della corrente I e del condensatore C di rilevamento diversi da quelli di progetto.

Il comparatore 5 è opportunamente seguito dal blocco decisore 7 a maggioranza che effettua una decisione a maggioranza su tre valori consecutivi come fomiti dal campionatore 8, vale a dire che convalida la decisione del comparatore 5 se si ripete due volte su questi tre valori consecutivi.

Questo evita che piccole variazioni del segnale SIN di ingresso (dovute ad esempio ad effetto di jitter/ rumore presente su tale segnale

SIN di ingresso) si ripercuotano eccessivamente sul funzionamento dell’intero sistema 4 di controllo.

In conclusione, la trasformazione frequenza-tensione effettuata dal sistema 4 di controllo permette, variando il valore della resistenza Rvco, di variare il parametro del sistema di vincoli (4) in maniera automatica sulla base del valore di frequenza stimato, aggiustando così la risposta in frequenza del sistema PLL.

Sulla base del valore di frequenza stimato, viene quindi selezionato, mediante l'interruttore elettronico SWOUT dell'elemento variabile controllato 3, un opportuno valore per l'elemento resistivo Rvco di controllo dell'oscillatore comandato VCO, calibrando automaticamente il sistema PLL.

E' opportuno notare che la variazione dell'elemento resistivo Rvco interno all' oscillatore controllato VCO, e quindi la corrispondente variazione del parametro GÌ, influenza le prestazioni del filtro LPF, in particolare il valore del suo parametro

Vantaggiosamente secondo l'invenzione, viene quindi prevista l’introduzione nel dispositivo 10 di selezione automatica di un ulteriore elemento variabile controllato 13, come schematicamente illustrato in Figura 9.

In particolare, il sistema PLL di Figura 9 comprende quindi un elemento variabile controllato aggiuntivo 13 che sostituisce l'elemento resistivo Rf di filtraggio all'intemo del filtro passa-basso LPF.

Per mantenere le prestazioni del filtro passa-basso LPF ad un livello ottimale, tale elemento variabile controllato aggiuntivo 13 viene pilotato mediante lo stesso segnale DR di pilotaggio dell'elemento variabile controllato 3 interno all'oscillatore controllato VCO.

In particolare, l'elemento variabile controllato aggiuntivo 13 comprende un primo Rfa ed un secondo elemento resistivo Rfb inseriti, in serie tra loro, tra il secondo nodo circuitale interno X2 ed il condensatore Cf di filtraggio, a sua volta connesso alla massa GND.

Più in generale, è comunque possibile, sulla base della stima del valore di frequenza del segnale SIN di ingresso, variare opportunamente ed automaticamente i valori di altri parametri del sistema PLL.

In particolare, in una variante di realizzazione schematicamente illustrata in Figura 11, il segnale DR di pilotaggio ottenuto tramite il sistema 4 di controllo viene utilizzato per scegliere, non tra una pluralità di elementi resistivi, bensì tra una pluralità di condensatori da utilizzare all'in terno dell' oscillatore comandato VCO.

In particolare, in Figura 11 e illustrato un elemento variabile controllato 3 per attuare il metodo di calibrazione automatica secondo l'invenzione comprendente almeno un primo Ca ed un secondo condensatore Cb, collegati al resto della circuiteria dell' oscillatore comandato VCO tramite un primo SWa ed un secondo interruttore elettronico SWb, a loro volta pilotati dal segnale DR di pilotaggio e dal suo negato nDR, rispettivamente.

Il segnale DR di pilotaggio (ed il suo negato nDR) permette quindi di impostare il valore del condensatore utilizzato dall'oscillatore comandato VCO e quindi varia la funzione di trasferimento del sistema PLL che lo contiene in maniera automatica a seconda della frequenza in ingresso, come stimata tramite il sistema 4 di controllo. In particolare, il valore di tali condensatori è correlato al valore di intervenendo nel calcolo della costante Kvco.

E' evidente che agli esempi di realizzazione del dispositivo 10 di selezione automatica precedentemente descritti a titolo illustrativo e non limitativo possono essere apportate modifiche, integrazioni e sostituzione di elementi, tale dispositivo 10 di selezione automatica essendo solo una implementazione del metodo di calibrazione automatica di un sistema PLL che ha valenza più generale e non risulta legato alla sua modalità implementativa.

Ad esempio, è possibile implementare il metodo di calibrazione automatica secondo l'invenzione utilizzando il segnale DR di pilotaggio generato dal sistema 4 di controllo in maniera correlata al segnale SIN di ingresso per decidere se togliere o meno una corrente fissa da quella entrante nell' oscillatore comandato VCO.

Claims

RIVENDICAZIONI 1. Mètodo di calibrazione automatica di un sistema ad aggancio di fase (PLL) comprendente le seguenti fasi: stima di un valore di frequenza di un segnale di ingresso (SIN) a detto sistema (PLL); generazione, a partire da detto valore stimato di frequenza, di un segnale di pilotaggio (DR) per una pluralità di interruttori interni a detto sistema (PLL); calibrazione, mediante detta pluralità di interruttori interni pilotati tramite detto segnale di pilotaggio (DR), di detto sistema (PLL).
2. Metodo di calibrazione automatica secondo la rivendicazione 1, caratterizzato dal fatto che detta calibrazione di detto sistema (PLL) agisce sulla funzione di trasferimento di detto sistema (PLL).
3. Metodo di calibrazione automatica secondo là rivendicazione 1, caratterizzato dal fatto che detta stima di un valore di frequenza di detto segnale di ingresso (SIN) comprende una trasformazione della frequenza di detto segnale di ingresso (SIN) in un parametro confrontabile.
4. Metodo di calibrazione automatica secondo la rivendicazione 1, caratterizzato dal fatto che detto parametro confrontabile è un valore di tensione (Vf) ai capi di un condensatore di rilevamento (C) resettato in corrispondenza di fronti di salita/ discesa di detto segnale (SIN) di ingresso.
5. Metodo di calibrazione automatica secondo la rivendicazione 1 , caratterizzato dal fatto che detto parametro confrontabile è un numero di colpi di un segnale di clock di riferimento generato da un contatore di colpi di clock resettato da fronti di salita/ discesa di detto segnale (SIN) di ingresso.
6. Metodo di calibrazione automatica secondo la rivendicazione 4, caratterizzato dal fatto che detta generazione di detto segnale di pilotaggio (DR) avviene tramite ima comparazione di detta tensione (Vf) con opportuni valori di soglia (SH, SL).
7. Metodo di calibrazione automatica secondo la rivendicazione 1 , caratterizzato dal fatto che detta calibrazione comprende una selezione di resistenze interne a detto sistema (PLL).
8. Metodo di calibrazione automatica secondo la rivendicazione 7, caratterizzato dal fatto che detta selezione di resistenze avviene all'interno di un intervallo di valori di resistenza corrispondenti ad un range di frequenze di funzionamento desiderato di detto sistema (PLL).
9. Metodo di calibrazione automatica secondo la rivendicazione 8, caratterizzato dal fatto che detto intervallo di valori di resistenze viene suddiviso in almeno due sotto-intervalli.
10. Metodo di calibrazione automatica secondo la rivendicazione 1, caratterizzato dal fatto che detta calibrazione comprende una selezione di condensatori interni a detto sistema (PLL) .
11. Metodo di calibrazione automatica secondo la rivendicazione 1 , caratterizzato dal fatto che detta calibrazione comprende una selezione di correnti interne a detto sistema (PLL).
12. Sistema ad aggancio di fase (PLL) del tipo comprendente almeno un rilevatore di fase (PD) collegato in cascata ad un filtro passabasso (LPF) e ad un oscillatore comandato (VCO), nonché un divisore di frequenze (DIV), collegato in retroazione tra un terminale di uscita (OUT) ed un terminale di ingresso (IN) di detto sistema ad aggancio di fase (PLL) caratterizzato dal fatto di comprendere inoltre un dispositivo di selezione automatica (10) di un range di frequenze, inserito tra detto terminale di ingresso (IN) e detto oscillatore comandato (VCO) e comprendente, a sua volta, almeno un elemento variabile controllato (3) collegato ad un circuito (4) di controllo atto a generare, a partire da una stima della frequenza di un segnale di ingresso (SIN) presente su detto terminale di ingresso (IN), un segnale di pilotaggio (DR) di detto elemento variabile controllato (3) in modo da calibrare detto sistema (PLL) e adattarne automaticamente il funzionamento a detto range di frequenze di detto segnale di ingresso (SIN).
13. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 12, caratterizzato dal fatto che detto dispositivo di selezione automatica (10) comprende ulteriormente un rilevatore di fronti di salita/ discesa (ED) ricevente detto segnale di ingresso (Sw)e collegato in uscita a detto circuito di controllo (4).
14. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 12, caratterizzato dal fatto che detto elemento variabile controllato (3) comprende almeno un elemento resisitivo complesso a sua volta includente una pluralità di elementi resistivi in serie tra loro, almeno uno dei quali presenta i terminali connessi ad un dispositivo di commutazione (SWOUT) pilotato da detto segnale di pilotaggio (DR).
15. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 12, caratterizzato dal fatto che detto segnale di pilotaggio (DR) di detto elemento variabile controllato (3) viene generato mediante una trasformazione della frequenza di un segnale di ingresso (SIN) di detto sistema (PLL) in una tensione (Vf) ed un confronto di detta tensione (Vi) con opportuni valori di soglia (SL, SH) a partire da un segnale indicativo di fronti di salita/ discesa detto segnale di ingresso (SIN).
16. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 12, caratterizzato dal fatto che detto elemento variabile controllato (3) viene inserito in detto sistema (PLL) al posto di un elemento resistivo di controllo (Rvco) collegato a detto oscillatore comandato (VCO).
17. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 16, caratterizzato dal fatto che detto elemento variabile controllato (3) comprende un primo ed un secondo elemento resistivo (Rvcoa, Rvcob), in serie tra loro, collegati ad un riferimento di tensione (Vcc) e a detto oscillatore comandato (VCO) tramite un transistore di uscita (MOUT), detto dispositivo di commutazione (SWOUT) essendo collegato ai capi di uno di detti primo e secondo elemento resistivo (Rvcoa, Rvcob) e pilotato tramite detto segnale di pilotaggio (DR), in modo tale da selezionare un valore di resistenza di detto elemento variabile controllato (3), cortocircuitando o meno, tramite chiusura di detto dispositivo di commutazione (SWOUT), uno di detti primo e secondo elemento resistivo (Rvcoa, Rvcob).
18. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 12, caratterizzato dal fatto che detto dispositivo di selezione automatica (10) comprende un elemento variabile controllato aggiuntivo (13) inserito in detto sistema (PLL) al posto di un elemento resistivo di filtraggio (Rf) di detto filtro passa-basso (LPF).
19. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 18, caratterizzato dal fatto che detto elemento variabile controllato aggiuntivo (13) interno a detto filtro passa-basso (LPF) viene pilotato mediante detto segnale di pilotaggio (DR) di detto elemento variabile controllato (3) interno a detto oscillatore controllato (VCO).
20. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 18, caratterizzato dal fatto che detto elemento variabile controllato aggiuntivo (13) comprende un primo (Rfa) ed un secondo elemento resistivo di filtraggio (Rfb) in serie tra loro, nonché un dispositivo di commutazione (SWOUT) collegato ai capi di uno di detti primo e secondo elemento resistivo di pilotaggio (Rfa, Rfb).
21. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 12, caratterizzato dal fatto che detto elemento variabile controllato (3) comprende una pluralità di elementi resistivi (Rvcoa, Rvcob,. ...Rvcon), collegati in serie tra loro tra detto riferimento di tensione (Vcc) e detto oscillatore comandato (VCO), nonché una pluralità di dispositivi di commutazione (SWouTa, SWouTb,..., SWouTn), ognuno dei quali è connesso ai capi di un rispettivo elemento resistivo di detta pluralità ed è pilotato da un rispettivo segnale di pilotaggio (DRa, DRb,..., DRn).
22. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 21, caratterizzato dal fatto che detti segnali di pilotaggio (DRa, DRa,.., DRn) sono ottenuti combinando detto segnale di pilotaggio (DR) con un fattore (N) di moltiplicazione richiesto per detto sistema (PLL).
23. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 21, caratterizzato dal fatto che detti segnali di pilotaggio (DRa, DRa,.., DRn) sono ottenuti mediante un decisore multilivello.
24. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 12, caratterizzato dal fatto che detto elemento variabile controllato (3) comprende almeno un primo ed un secondo condensatore (Ca, Cb), collegati all'interno di detto oscillatore comandato (VCO) tramite un primo ed un secondo dispositivo di commutazione (SWa, SWb), a loro volta pilotati da detto segnale di pilotaggio e dal suo negato (DR, nDR), in modo tale da impostare un valore di capacità per detto oscillatore comandato (VCO) e quindi variare opportuni parametri di funzionamento di detto sistema (PLL) .
25. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 13, caratterizzato dal fatto che detto sistema di controllo (4) presenta un terminale di ingresso (IN4) collegato a detto rilevatore di fronti di salita/ discesa (ED), nonché un terminale di uscita (OUT4) atto a fornire detto segnale di pilotaggio (DR) per detto elemento variabile controllato (3).
26. Sistema ad aggancio di fase secondo la rivendicazione 25, caratterizzato dal fatto che detto rilevatore di fronti di salita/ discesa (ED) fornisce a detto terminale di ingresso (IN4) di detto circuito di controllo (4) un segnale (RESET- CAP) di settaggio indicativo di fronti di salita/ discesa di detto segnale di ingresso (SIN).
27. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 26, caratterizzato dal fatto che detto sistema di controllo (4) comprende un generatore (G) di una corrente di riferimento (I) connesso in serie ad un condensatore di rilevamento (C) inseriti tra un primo (Vcc) ed un secondo riferimento di tensione (GND), detto condensatore di rilevamento (C) avendo un interruttore elettronico (SW3) connesso ai suoi capi e pilotato da detto segnale di settaggio (RESET-CAP).
28. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 27, caratterizzato dal fatto che detto condensatore di rilevamento (C) viene resettato da detto segnale di settaggio (RESET-CAP) in corrispondenza di fronti di salita/ discesa di detto segnale di ingresso (SIN) e caricato tramite detta corrente di riferimento (I), in modo tale che un valore di tensione (Vi) ai capi di detto condensatore di rilevamento (C) risulta indicativo di una frequenza di detto segnale di ingresso (SIN).
29. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 26, caratterizzato dal fatto che detto sistema di controllo (4) comprende un contatore di colpi di clock resettato tramite detto segnale di settaggio (RESET-CAP) in corrispondenza di fronti di salita/ discesa di detto segnale di ingresso (SIN), un numero di colpi di clock contati da detto contatore risultando indicativo di una frequenza di detto segnale di ingresso (SIN).
30. Sistema ad aggancio di fase (PLL) secondo là rivendicazione 27, caratterizzato dal fatto che detto sistema di controllo (4) comprende inoltre un comparatore (5) avente un primo terminale di ingresso connesso ad un capo di detto condensatore di rilevamento (C) ed un secondo terminale di ingresso collegato ad un selettore di soglia (6), avente a sua volta un primo terminale di ingresso ricevente un primo valore di soglia (SH) ed un secondo terminale di ingresso ricevente un secondo valore di soglia (SL), detti terminali di ingresso di detto selettore di soglia (6) essendo collegati a detto secondo terminale di ingresso di detto comparatore (5) mediante un primo ed un secondo interruttore elettronico (SW4, SW5) pilotati mediante detto segnale di pilotaggio ed il suo negato (DR, nDR).
31. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 30, caratterizzato dal fatto che detto circuito di controllo (4) comprende inoltre un blocco decisore a maggioranza (7) collegato, tramite un campionatore (8) settato da un segnale (CAPTURE) generato da detto rilevatore di fronti di salita/ discesa (ED), ad un terminale di uscita di detto comparatore (5), detto blocco decisore a maggioranza (7) fornendo in uscita detto segnale di pilotaggio (DR) per detto elemento variabile controllato (3).
32. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 31, caratterizzato dal fatto che detto campionatore (8) comprende una cascata di flip-flop (FFl...FFn) riceventi in ingresso un segnale (SOUTS) in uscita da detto comparatore (5), nonché su di un terminale di settaggio detto segnale (CAPTURE) generato da detto rilevatore di fronti di salita/ discesa (ED).
33. Sistema ad aggancio di fase (PLL) secondo la rivendicazione 30, caratterizzato dal fatto che detto comparatore (5) viene progettato con isteresi.
34. Metodo di calibrazione automatica secondo la rivendicazione 8, caratterizzato dal fatto che detto range di frequenze di funzionamento desiderato di detto sistema (PLL) viene suddiviso in sotto-gruppi di frequenze scelti in modo da risultare parzialmente sovrapposti.