KR100742016B1 - 튜닝가능 발진기 및 전파 지연 보상 방법 - Google Patents

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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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Abstract

본 발명은 가변 기준 전압을 사용하여, 전자 소자에서 지연에 의해 야기된 튜닝가능 발진기의 전파 지연을 보상한다. 기준 전압은 제어 전류가 증가함에 따라 감소하고, 주파수가 변화되어 발진기의 위상에 매칭된다.

Description

튜닝가능 발진기 및 전파 지연 보상 방법{RELAXATION OSCILLATOR WITH PROPAGATION DELAY COMPENSATION FOR IMPROVING LINEARITY AND MAXIMUM FREQUENCY}
본 발명은 튜닝가능 발진기에 관한 것으로서, 더욱 구체적으로는, 넓은 튜닝 범위에서 일정한 이득을 발생시키는 튜닝가능 발진기의 자체교정(self-calibration)에 관한 것이다.
많은 전자 및 컴퓨터 애플리케이션 및 소자는, 기준 클록 파형에 정확하게 동기되는 주기적인 클록 파형을 생성하게 하는 중요한 타이밍 요건을 갖는다. 위상 동기 루프("PLL")는 기준 또는 입력 신호의 주파수와 동기되는 정확히 제어된 주파수를 갖는 출력 신호를 제공하는 데에 널리 사용되는 회로 유형 중 한 가지이다. 무선 통신 디바이스, 주파수 합성기, 승산기 및 분할기, 하나 및 다수의 클록 발생기, 및 클록 복원 회로는 몇 가지 예이기는 하지만 PLL의 여러 가지 구현예이다.
주파수 합성은 고주파 클록을 더 낮은 주파수의 기준 클록으로부터 발생시키는 데 사용되는 특히 통상적인 기술이다. 마이크로프로세서에서, 예를 들어, 온칩 PLL은, 통상 1 내지 4 MHz 범위에 있는 저주파 입력(오프-칩) 클록의 주파수를 증가시켜, 더 낮은 외부 클록과 정확히 동기되도록 통상 10 내지 200 MHz가 넘는 범위에 있는 고주파 출력 클록을 생성한다. 또한, 통상적으로, PLL은 로컬 클록 신호를 데이터 변이의 위상 및 주파수 상으로 로킹함으로써 디지털 데이터를 직렬 데이터 스트림으로부터 복원하는 데 사용된다. 그 후, 로컬 클록 신호는 직렬 데이터 스트림으로부터의 입력을 수신하는 플립플롭 또는 래치를 클록하는 데 사용된다.
도 1은 전형적인 PLL(10)의 블록도이다. PLL(10)은 위상/주파수 검출기(12), 전하 펌프(14), 루프 필터(16), 전압 제어 발진기(voltage-controlled oscillator "VCO")(18) 및 주파수 분할기(20)를 포함한다. VCO는 당업자라면 이해할 수 있는 바와 같이 전압-전류 변환기에 의해 제공되는 입력을 갖는 전류 제어 발진기(current-controlled oscillator "CCO")일 수 있다. PLL(10)은 기준 클록 신호 CLKREF를 수신하고 기준 클록 신호에 위상이 정렬되는 출력 클록 신호 CLKOUT을 생성한다. 출력 클록 신호는 전형적으로 기준 클록 주파수의 정수(N) 배수이며, 파라미터 N은 주파수 분할기(20)에 의해 설정된다. 따라서, 각각의 기준 신호 주기에 대해 N개의 출력 신호 주기가 존재한다.
위상/주파수 신호 검출기(12)는 입력 단자 상에서 2개의 클록 신호 CLKREF 및 CLK* OUT(CLKOUT은 주파수 분할기(20)에 의해 분할됨)을 수신한다. 통상적인 구성에 있어서, 검출기(12)는 2개의 클록 신호의 상승 에지들을 비교하는 상승 에지 검출 기이다. 이 비교에 근거하여, 검출기(12)는 세 가지 상태 중 한 가지를 생성한다. 2개의 신호의 위상이 정렬된 경우, 루프는 "로킹"된다. UP 또는 DOWN 신호는 어느 것도 인가되지 않고, VCO(18)은 동일한 주파수에서 계속 발진한다. CLKREF가 CLK* OUT보다 앞서는 경우, VCO(18)는 너무 느리게 발진하게 되고, 검출기(12)는 CLKREF와 CLK* OUT 사이의 위상 차에 비례하는 UP 신호를 출력한다. 반대로, CLKREF가 CLK* OUT보다 지연되는 경우, VCO(18)는 너무 빨게 발진하게 되고, 검출기(12)는 CLKREF와 CLK* OUT 사이의 위상 차에 비례하는 DOWN 신호를 출력한다. UP 및 DOWN 신호는 전형적으로 기준 및 출력 클록 신호의 상승 에지들 사이의 시간차에 대응하는 폭 또는 지속시간을 갖는 펄스의 형태를 취한다.
전하 펌프(14)는 VCO(18)의 발진 주파수를 제어하는 전류 ICP를 생성한다. ICP는 위상/주파수 검출기(12)에 의해 출력된 신호에 의존한다. 전하 펌프(14)가 검출기(12)로부터 CLKREF가 CLK보다 앞서고 있음을 나타내는 DOWN 신호를 수신한 경우, ICP는 증가한다. 전하 펌프(14)가 검출기(12)로부터 CLKREF가 CLK보다 지연되고 있음을 나타내는 DOWN 신호를 수신한 경우, ICP는 감소한다. UP 또는 DOWN 신호 중 어떤 것도 수신되지 않아서 클록 신호가 정렬되었을 나타내는 경우, 전하 펌프(14)는 ICP를 조절하지 않는다.
루프 필터(16)는 전하 펌프(14)와 VCO(18) 사이에 배치된다. 전하 펌프 출력 전류 ICP를 루프 필터(16)에 인가하면, 필터(16)에 걸리는 전압 VLF가 발달한다. VLF는 VCO(18)(또는 이후 CCO에 전류를 제공하는 전압-전류 변환기)에 인가되어, 출력 클록 신호의 주파수를 제어한다. 필터(16)는 또한 외부 대역을 제거하여, VFT를 VCO(18)에 인가하기 전의 신호를 중재한다. PLL 내의 루프 필터에 대한 통상의 구성은 간단한 단일-폴의 저역 통과 필터이며, 이 필터는 단일 저항 및 커패시터로 구현될 수 있다.
출력 클록 신호는 또한 (소정의 애플리케이션에서) 주파수 분할기(20)를 통해 루프백된다. 결과로서 생성된 CLK* OUT은 위상/주파수 검출기(12)에 제공되어, 위상 동기화 루프 작용을 용이하게 한다. 주파수 분할기(20)는 CLK* OUT의 주파수를 승산 인자 N으로 나눔으로써 일반적으로 더 높은 주파수 출력의 클록 신호와 더 낮은 주파수의 기준 클록 신호의 비교를 용이하게 한다. 분할기(20)는 트리거 플립플롭을 이용하여 구현되거나, 또는 당업자에게 친숙한 그 밖의 방법을 통해 구현된다. 따라서, PLL(10)은 기준 클록 위상을 출력 클록 위상과 비교하고, 출력 클록의 주파수를 조절함으로써 이들 두 클록 위상들 사이에 검출된 임의의 위상차를 제거한다.
종래기술에서는, 이러한 PLL 회로 및 그 밖의 애플리케이션에서 사용되는 튜닝가능 발진기에 대해 상이한 설계가 존재한다. 흔히, 튜닝가능 발진기가 고주파 로 확장되는 넓은 주파수 대역폭에서 선형 이득을 갖는 것이 바람직하지만, 종래기술의 설계는 이러한 점에 완전히 성공적이지 않다.
도 2는 튜닝가능 발진기 애플리케이션, 예를 들어 도 1의 VCO(18)에서 사용하기에 적합한 단일 타이밍 커패시터(203)를 구비한 종래기술의 이완형 전류 제어 발진기(CCO)(201)를 도시한다. CCO(201)의 주파수는 전류 제어원 IC(202)를 사용하여 조절된다. p 채널 CMOS 트랜지스터(205) 및 n 채널 CMOS 트랜지스터(207)는 커패시터(203)에 드레인이 연결된다. 이들 트랜지스터(205, 207)는 전류가 커패시터(203)에 입력되어 유지되게 하는 스위치로서 기능한다. p 채널 COMS 트랜지스터(206)는 트랜지스터(205)의 드레인에 연결된 소스를 가지며, n 채널 CMOS 트랜지스터(208)는 트랜지스터(207)의 드레인에 연결된 소스를 갖는다. 이들 트랜지스터(206, 208)는 전류를 공급하고 커패시터(203)로부터 전류를 회수하는 전류원으로서 작용한다. 제어 회로(209)는 트랜지스터(205, 207)의 게이트 및 드레인과 커패시터(203) 모두에 연결된다. 제어 회로(209)는 트랜지스터(205, 207)를 택일적으로 온 및 오프로 전환하여, 트랜지스터(206, 208)가 커패시터(203)를 충전 및 방전하게 한다. 커패시터(203) 상의 전압은 제어 회로(209)에 의해 제공된 상위 임계 전압 VTH(211)와 하위 임계 전압 VTL(213) 사이에서 발진한다. VTH(211) 및 VTL(213)이 서로 근접한 경우에는 CCO(201)의 주파수가 더 높으며, 그 반대도 동일하다.
도 3은 이중 타이밍 커패시터(301, 303)를 갖는 종래기술의 이완형 CCO(300)를 나타낸다. CCO(300)의 주파수는 전류 제어 소스 IC(302)를 사용하여 조절된다.
p 채널 CMOS 트랜지스터(305) 및 n 채널 CMOS 트랜지스터(307)는 커패시터(301)에 연결된 소스를 갖는다. 이들 트랜지스터(305, 307)는 전류가 커패시터(304)에 입력되어 유지되게 하는 스위치로서 작용한다. p 채널 CMOS 트랜지스터(309)는 트랜지스터(305)의 드레인에 연결된 소스를 갖는다. 이 트랜지스터는 전류를 커패시터(301)에 공급하는 전류원으로서 작용한다.
p 채널 CMOS 트랜지스터(311) 및 n 채널 CMOS 트랜지스터(313)는 커패시터(303)에 연결된 소스를 갖는다. 이들 트랜지스터(311, 313)는 전류가 커패시터(303)에 입력되어 유지되게 하는 스위치로서 작용한다. p 채널 CMOS 트랜지스터(315)는 트랜지스터(311)의 드레인에 연결된 소스를 갖는다. 이 트랜지스터는 전류를 커패시터(303)에 공급하는 전류원으로서 작용한다.
제어 회로(321)는 2개의 비교기(317) 및 디지털 플립플롭(319)을 이용하여 구현된다. 제어 회로(321)는 트랜지스터(305, 307)의 게이트 및 소스와 커패시터(301)에 모두 연결된다. 제어 회로(321)는 트랜지스터(305, 307)를 택일적으로 온 및 오프로 변환되어, 트랜지스터(315)가 커패시터(303)를 충전하게 하고, 커패시터(303)가 그라운드로 방전하게 한다.
제어 회로(321)는 또한 트랜지스터(311, 313)의 게이트 및 소스와, 커패시터(303)에 연결된다. 제어 회로(321)는 트랜지스터(311, 313)를 택일적으로 온 및 오프로 전환하여, 트랜지스터(315)가 커패시터(303)를 충전하게 하고 커패시터(303)가 그라운드로 방전하게 한다.
커패시터(301, 303)의 전압은 제어 회로(321) 내로 입력된 기준 또는 임계 전압 Vref(323)에 의해 결정되는 레벨에 도달한다.
먼저, 트랜지스터(305)가 온이고 트랜지스터(307)가 오프이면, 커패시터(301)는 트랜지스터(309)가 제공하는 전류에 의해 충전된다. 결국, 커패시터(301) 상의 전압은 기준 또는 임계 전압 Vref(323)에 도달하여, 비교기(317)의 출력을 전환하게 하고 플립플롭(319)이 출력을 게이트로 전환하게 한다. 따라서, 트랜지스터(305)는 오프로 변환되고, 트랜지스터(307)는 온으로 변환된다. 트랜지스터(305)가 오프로 변환되면, 트랜지스터(309)는 더 이상 전류를 커패시터(301)에 공급하지 않는다. 트랜지스터(307)가 온으로 변환되면, 커패시터(301)는 트랜지스터(307)를 통해 그라운드로 방전된다. 일단 커패시터(301)가 재충전되기 시작하면, 다른 커패시터(303) 상의 전압은 기준 또는 임계 전압 Vref(323)에 도달하여, 플립플롭이 트랜지스터(305, 307)의 온/오프 상태를 전환하게 한다.
커패시터(303)에 대해서, 트랜지스터(311)가 온이고 트랜지스터(313)가 오프인 경우, 커패시터(303)는 트랜지스터(315)가 제공한 전류에 의해 충전된다. 결국, 커패시터(303) 상의 전압은 기준 또는 임계 전압 Vref(323)에 도달하여, 비교기(317)의 출력이 전환되게 하고 플립플롭(319)이 출력을 게이트로 전환하게 한다. 따라서, 트랜지스터(311)가 오프로 변환되고 트랜지스터(313)가 온으로 변환된다. 트랜지스터(311)가 오프로 변환되면, 트랜지스터(315)는 더 이상 전류를 커패시터(303)에 공급하지 않는다. 트랜지스터(311)가 온으로 변환되면, 커패시터(303)는 트랜지스터(313)를 통해 그라운드로 방전된다. 커패시터(303)가 일단 재충전하기 시작하면, 다른 커패시터(301) 상의 전압은 기준 전압 Vref(323)에 도달하여, 플립 플롭이 트랜지스터(311, 313)의 온/오프 상태를 전환하게 한다.
커패시터(303) 상의 전압이 기준 전압 Vref(323)에 도달할 때 커패시터(301)가 다시 충전을 시작하고, 커패시터(301) 상의 전압이 기준 전압 Vref(323) 에 도달할 때 커패시터(303)가 다시 충전을 시작하기 때문에, 커패시터(301, 303)는 그 위상이 서로 180도 벗어난 채로 충전 및 방전한다. CCO(300)의 주파수는 커패시터의 충전 및 방전에 의해 결정된다.
도 2의 단일 커패시터 CCO(200)에 비해, 이중 커패시터 CCO(300)는 도 1의 튜닝가능 발진기(18)와 같은 애플리케이션에서 사용되는 개선된 성능을 갖는다.
1. 이중 커패시터 CCO(300)는 단 하나의 임계 전압을 필요로 하고, 단일 커패시터 CCO(201)는 상위 및 하위 임계 전압을 필요로 한다.
2. 이중 커패시터 CCO(300)는 단일 커패시터 CCO(201)가 제공할 수 있는 것보다 더 큰 진폭을 갖는 커패시터 전압을 제공할 수 있는데, 이는, CCO(300)의 커패시터는 대략 0V 내지 임계 전압의 전압 범위를 가질 수 있고, CCO(201)의 커패시터는 낮은 임계 전압 내지 높은 임계 전압의 전압 범위만을 가질 수 있기 때문이다. 낮은 임계 전압은 회로 소자가 기능하여 커패시터 전압의 진폭을 더 작게 하기 위해서 0보다는 커야 한다.
3. CCO(201)을 사용하는 것보다는 CCO(300)을 사용하여 50%의 작업 주기를 얻는 것이 더욱 용이하다.
도 3으로부터는, 커패시터 전압이 기준 전압 Vref(323)에 도달하는 시간과 트랜지스터가 온과 오프 사이에서 전환되는 시간 사이에 소정 지연 Td가 존재함을 알 수 있다. 이 지연 Td는 전파 지연이라고도 호칭되며, 비교기(317)가 입력 신호들을 비교하는 데 걸리는 시간, 플립플롭(319)이 상태를 변화시키는 데 걸리는 시간, 및 트랜지스터(305, 307, 311, 313)가 온과 오프 사이에서 전환되는 데 걸리는 시간과 같은 전자 소자에서의 지연에 의해 야기된다.
이중 커패시터 CCO(300)에서, 비교기(317), 플립플롭(319) 및 트랜지스터에 의해 야기된 지연 Td가 무시되는 경우, 출력 주파수는 다음과 같이 제어 전류에 직접 비례한다.
Figure 112005070662932-pct00001
예상된 바와 같이 주파수가 제어 전류에 선형적으로 의존한다는 것을 알 수 있다. 또한, 기준 전압이 감소함에 따라, 주파수는 증가한다. 이것은, 전압을 높게 충전하지 않는 경우, 커패시터가 매우 급속히 충전/방전 주기를 수행하기 때문이다. 또한, 커패시턴스가 감소함에 따라 주파수는 증가한다. 이것은, 더 낮은 커패시턴스를 갖는 커패시터가 역시 더욱 급속하게 충전/방전 주기를 수행하기 때문이다.
실제로는, 비교기(317), 플립플롭(319) 및 트랜지스터에 의해 야기된 지연 Td는 무시될 수 없고, 이 지연은 CCO(300)의 제어 특성에 비선형성을 유발한다. 실 제 주파수는 다음에 의해서 이상적인 주파수와 관련될 수 있다.
Figure 112005070662932-pct00002
도 4에 도시한 바와 같이, 이상적인 경우의 발진기 이득 특성(401)은 선형적이지만, 실제 경우의 발진기 이득 특성(403)은 더 이상 선형적이지 않으면, 실질적으로는 더 높은 주파수에서 현저히 떨어진다.
비선형 이득 특성은 부분적으로는 지연 Td의 결과가 되어, 커패시터 전압의 전압 오버슈트를 야기한다. 이 전압 오버슈트는 도 5에 예시된다. 도 5는 시간의 함수로서 커패시터 전압(예를 들어, 커패시터(301))에 대한 그래프(501)이다. 전압 신호(503)는 커패시터(301) 상의 상승 및 하강 전압을 나타낼 수 있다. 이상적인 상황에서는, 전압(503)은 기준 또는 임계 전압 레벨(323)(전압 레벨(505)로 예시)로 증가한다. 전압 레벨(505)에 도달하자마자, 트랜지스터(305, 307)는 제어 회로(321)로부터 전압을 수신하여, 상태를 온에서 오프로 및 오프에서 온으로 변화시킨다. 이상적인 경우, 이것은 전압 레벨(505)에 도달하자마자 커패시터가 방전되게 하며, 이상적인 CCO(300) 발진 주파수를 유도할 것이다. 그러나, 전파 지연으로 인해, 전압 신호(503)는 전파 지연 시간(509) 동안 계속해서 증가하고, 커패시터(301)의 방전 이전에 전압 레벨(505)보다 더 큰 전압 레벨(507)에 도달한다. 오버슈트 전압(508)은 전압 레벨(505)과 전압 레벨(507) 사이의 차이이다.
전압 오버슈트의 문제는 전류 제어원 IC(302)로부터의 전류가 증가하여 도 4 의 비선형 발진기 이득 특성(403)을 유발하게 되므로 더욱 엄격해진다. 전압 신호(511)는 전류 제어원(302)으로부터의 더 높은 전류에 대한 커패시터 상의 상승 전압을 나타낸다. 전파 지연 시간은 전압 신호(503)의 경우와 동일하지만, 전류 제어원 IC(302)로부터의 더 큰 전류 때문에, 전압은 전파 지연 시간 동안 줄곧 전압 레벨(513)로 상승한다. 이것은 전압 레벨(513)과 전압 레벨(515) 사이의 차이에 의해 주어지는 오버슈트 전압(515)을 초래한다. 따라서, 전류 제어원 IC(302)로부터의 전류가 증가함에 따라, 발진기 이득이 감소하여 제한적인 발진 주파수에 도달하게 된다.
커패시터(303) 및 트랜지스터(311, 313)에 대해서도 동일한 분석이 유효하다.
이 비선형 특성은 I를 변화시킴으로써 출력 주파수를 제어하기 곤란하게 만들며, 또한 이득 또는 감도를 제어하기 곤란하게 만든다.
상기의 관점에서, 개선된 전압-주파수 특성 및 더욱 정교하게 제어가능한 출력 주파수를 갖는 튜닝가능 발진기가 필요하다.
본 발명은 전자 소자에서의 지연에 의해 야기되는 전류 제어 발진기에서 전파 지연을 보상하는 데 가변 기준 전압을 이용한다. 그 결과는 넓은 범위의 제어 전류 및 출력 주파수에서 개선된 전압-주파수 특성(이득) 및 더욱 정확하게 제어가능한 출력 주파수이다. 기준 전압은 제어 전류가 증가할수록 감소하며, 그 주파수가 가변되어 발진기의 위상에 매칭된다.
더욱 일반적인 용어에 있어서, 본 발명은 넓은 주파수 범위에서 선형 이득을 갖는 튜닝가능 발진기를 포함한다. 제어 공급원, 예를 들어, 제어 전류원은 튜닝가능 발진기를 튜닝하기 위하여 제어 출력, 예를 들어, 제어 전류를 출력한다. 발진기 회로는 제어 출력을 증가시킴에 따라 증가하는 주파수를 출력한다. 제어 회로는 비교기, 예를 들어, 발진 회로 신호를 기준 신호와의 비교에 응답하여 발진기 회로의 주파수를 제어한다. 전파 지연 보상 회로는 발진기와 실질적으로 동일한 주파수에서 기준 신호의 진폭을 변화시켜서, 제어 회로로부터 발진기 회로의 신호 전파 지연을 보상한다.
다음의 도면을 참조하여 본 발명의 추가의 바람직한 특징에 대해 단지 예시를 위해 설명된다.
도 1은 전형적인 위상 동기 루프의 아키텍처를 예시한 블록도,
도 2는 종래기술의 단일 커패시터 이완형 전류 제어 발진기(CCO)의 도면,
도 3은 종래기술의 이중 커패시터 이완형 CCO의 도면,
도 4는 발진기 이득 특성에 대한 전파 지연(예를 들어, 비교기 및 스위치에 의해 유발됨)의 영향을 나타낸 그래프,
도 5는 전파 지연에 의해 유발된 전압 오버슈트를 예시하기 위한 시간의 함수로서의 커패시터 전압의 그래프,
도 6은 전파 지연을 보상하기 위한 가변 임계 전압을 나타내는 2개의 상이한 제어 전류 레벨에 대한 시간의 함수로서의 커패시터 전압의 그래프,
도 7은, 종래기술의 발진기 이득을 나타내는 그래프에 비해, 본 발명의 전파 지연 보상으로 인한 발진기 이득 특성의 개선된 선형을 나타낸 그래프,
도 8은 2개의 상이한 제어 전류 레벨에 대한 가변 임계 전압 및 커패시터 전압을 예시한 2개의 그래프,
도 9는 도 2의 CCO와 유사한 이중 커패시터 이완형 CCO 내의 전파 지연 보상 회로의 배치를 나타낸 회로도,
도 10은 도 9의 전파 지연 보상 회로의 상세도,
도 11은 도 9의 발진기 회로의 상세도,
도 12는 도 9의 비교기 회로의 상세도이다.
본 발명은 가변 기준 전압을 제공하여 회로에 사용되는 도 5의 일정한 기준 또는 임계 전압(505)을 교체함으로써 도 3의 이중 타이밍 커패시터(301, 303)를 갖는 이완형 CCO(300)와 같은 튜닝가능 발진기의 전파 지연 시간 문제를 해결한다. 기준 전압은 변화되어, 작은 CCO 제어 전류보다 더 큰 CCO 제어 전류를 더욱 감소시킨다. 도 6은 전파 지연을 보상하기 위한 본 발명의 가변 임계 전압을 나타내는 2개의 상이한 제어 전류 레벨에 대한 시간의 함수로서의 커패시터 전류에 대한 그래프이다. 더 낮은 레벨의 제 1 제어 전류에 의해 생성된 커패시터 전압 신호(601)는 더 높은 레벨의 제 2 제어 전류에 의해 생성된 더욱 급속히 상승하는 커패 시터 전압 신호(603) 다음에 도시된다. 기준 전압(607)은 기준 전압(605)에 비해 더 낮다. 더 큰 제어 전류를 갖는 더 낮은 기준 전압(607) 및 더 작은 제어 전류를 갖는 더 높은 기준 전압(607)을 사용함으로써, 커패시터 전압 신호(601, 603)는 동일한 레벨에서 피크가 된다. 따라서, 더 높은 전류에 의해 생성된 발진 주파수가 상승한다. 또한, 기준 전압값(605, 607)은 각각 커패시터 전압(601, 603)에 따라 그 위상이 변화한다.
도 7은 종래기술의 이득 그래프에 비해, 본 발명의 전파 지연 보상으로부터 비롯된 발진기 이득 특성의 개선된 선형성을 나타내는 그래프이다. 발진기 이득 특성(701)은 가변 기준 전압이 없는 경우의 튜닝가능 발진기의 비선형 이득을 나타낸다. 발진기 이득 특성(703)은 가변 기준 전압을 사용하는 튜닝가능 발진기의 개선된 선형 이득을 나타낸다. 이로부터 알 수 있는 바와 같이, 곡선(703)의 선형 이득은 더 높은 주파수 범위로 확장된다.
도 8은 두 가지 상이한 제어 전류 레벨에 대한 가변 임계 전압 및 커패시터 전압을 나타내는 2개의 그래프를 포함한다. 곡선(803)은 상대적으로 더 높은 발진기 제어 전류에 대한 커패시터 전압을 나타내고, 곡선(807)은 상대적으로 더 낮은 발진기 제어 전류에 대한 커패시터 전압을 나타낸다. 커패시터는 곡선(807)의 경우에서보다 곡선(803)의 경우에 더욱 급속히 충전된다.
곡선(801)은 더 높은 제어 전류의 경우에 대한 가변 임계 전압을 나타내고, 곡선(805)은 더 낮은 제어 전류의 경우에 대한 가변 임계 전압을 나타낸다. 임계 전압(801, 805)은 커패시터 전압(803, 807)의 각각의 단일 발진 주기 동안 2개의 발진 주기를 수행하는 것으로 도시된다. 이것은, 명료성을 위해, 커패시터 전압이 커패시터들 중 하나에 대해서만 도시되기 때문이다. 실제로, 제 2 커패시터에 속하는 추가적인 발진 피크가 각각의 커패시터 발진 피크들 사이에 존재한다. 따라서, 2개의 커패시터 발진 피크 각각에 대해서는 임계 전압 발전 피크가 존재한다.
도면으로부터 알 수 있는 바와 같이, 가변 전압 임계치는 제어 전류가 변화할 때에도 동일한 전압 레벨에서 커패시터 전압(803, 807)의 피크를 만든다. 따라서, 이 방법은 튜닝가능 발진기에서의 전파 지연을 보상하여 선형 이득을 제공한다.
도 9는 도 3의 CCO(300)와 본질적으로 동일한 이중 커패시터 이완형 CCO에서 전파 지연 소자 회로(903)를 교체함으로써 본 발명의 가변 전압 임계 전파 지연 보상을 구현하는 튜닝가능 발진기(901)의 회로도이다. 예시의 간소화를 위해, 전파 지연 보상 회로(903)의 세부사항은 도 10에 별도로 도시되고, 발진 회로(911)의 세부사항은 도 11에 별도로 도시되며, 비교기(925)의 세부사항은 도 12에 별도로 도시된다. 2개의 비교기(925)가 있으나, 이들은 상이한 참조번호가 아니라 동일한 참조번호를 사용하여 설명된다. 이는, 대부분의 애플리케이션에서, 동일한 유형의 비교기가 양측 모두에 사용되기 때문이다.
도 9 및 도 11의 발진기 회로(911)는 도 3의 종래기술에 사용된 것과 동일할 수 있다. 제어 회로(905)(도 3의 제어 회로(321)와 동일함)는 리드(1101, 1102)를 통해 출력을 발진기 회로(911)에 제공한다. 제어 전류(913)는 도 3에서와 같이 도 11의 커패시터(301, 303)를 충전하기 위해 발진기 회로(911)에 제공된다. 발진기 회로(911)는 전압 신호를 제어 회로(905)의 비교기(925)의 리드(1202)에 제공하기 위한 리드(1103, 1104)를 갖는다. 비교기(925)는 리드(1204)를 통해 출력을 플립플롭(929)에 제공한다.
도 12는 비교기(925) 중 하나를 더욱 상세히 도시한다. 비교기는 9개의 트랜지스터를 포함한다. 도 9의 전류원(907)은 리드(1201)를 통해 전류를 비교기(925)에 공급한다. 비교기(925)는 (1) 발진기 회로(911)로부터 리드(1202)로의 입력을 (2) 전파 지연 보상 회로(903)의 리드(923)로부터 리드(1203)에 입력된 가변 기준 전압과 비교한다. 비교기(1204)의 출력은 비교 결과에 따라 전환된다.
도 10의 전파 지연 보상 회로(903)는 리드(923)를 통해 가변 기준 전압을 제어 회로(905)로 출력하는 기능을 한다. 회로(903)는 입력(919, 921)에 의해 트리거된 스위치에 응답하여 저항(1001, 1007)을 통해 택일적으로 충전 및 방전하여 도 8에서와 같이 전압 기준 신호(801, 805)를 생성하는 커패시터(1003, 1005)를 포함한다. 2개의 커패시터는 회로가 발진기 회로(911)의 이중 커패시터(301, 303) 상의 전압 레벨에 따라 기준 전압의 위상을 변화시킬 수 있도록 사용된다. 입력(919, 921)은 제어 회로(905)에 의해 제공된다. 이들 입력은 리드(1101, 1102)를 통해 도 11의 발진기 회로(911)의 트랜지스터(305, 307, 311, 313)의 게이트를 트리거하는 동일한 신호(도 3의 제어 회로(321)의 플립플롭(319)에 의해 출력된 신호와 동일함)이다. 회로(903)는 리드(915)를 통해 전압원(909)으로부터 더 낮은 기준 전압을 입력으로서 수신한다. 이 회로는 또한 리드(917)를 통해 전압원(910)으로부터 상위 기준 전압을 입력으로서 수신한다.
제어 회로 입력(919, 921)은 전파 지연 보상 회로(903)가 발진기 회로(911)의 이중 커패시터(301, 303)의 발진에 따라 상위 기준 전압 입력(915)과 하위 기준 전압 입력(917) 사이에서 그 위상을 전환하게 한다. 따라서, 회로(903)는 출력(923)으로부터 도 8의 가변 기준 전압(801, 805)과 같은 신호를 제공한다.
전압원(909, 910), 커패시터(1003, 1005) 및 저항(1007, 1007)의 값은 가변 기준 전압 출력(923)의 진폭 및 위상이 발진기 회로(911)의 커패시터(301, 303) 상의 전압을 입력 제어 전류(907)(또는 도 3의 302)의 넓은 범위에서 거의 동일한 값으로 피크가 되게 하도록 선택된다. 이것은 넓은 주파수 범위에서 선형 발진기 이득을 초래한다.
예시한 실시예에 있어서, 그 밖의 조합 및 수정이 가능하다. 본 발명은 결코 이중 커패시터형 튜닝가능 발진기로 제한되지 않는다. 예를 들어, 몇 가지 수정물을 사용하면, 동일한 발명이 단일 커패시터 이완형 전류 제어 발진기(CCO)에 적용될 수 있다. 본 발명은 전파 지연 문제를 갖는 많은 여러 가지 유형의 튜닝가능 발진기를 구비하여 사용될 때 이득의 선형성을 증가시키는 데 도움이 될 수 있다. 또한, 전자 소자의 상이한 특정 구성은 더욱 선형적인 발진기 이득을 제공하기 위한 가변 전압 기준을 여전히 발생시키는 동안 사용될 수 있다. 따라서, 본 발명은 특정한 실시예를 사용하여 설명되고 있으나, 청구범위의 범주 내에서 많은 수정이 가능하며, 이는 당업자에게는 자명할 것이다.

Claims (10)

  1. 튜닝가능 발진기로서,
    상기 튜닝가능 발진기를 튜닝하기 위해 제어 출력을 출력하는 제어 공급기와,
    제어 출력을 증가시킴에 따라 증가하는 주파수를 출력하는 발진기 회로와,
    발진기 회로 신호와 기준 신호의 비교에 응답하여 상기 발진기 회로의 상기 주파수를 제어하는 제어 회로와,
    상기 발진기와 동일한 주파수 및 위상에서 상기 기준 신호의 진폭을 변화시켜, 상기 제어 회로로부터 상기 발진기 회로로의 신호의 전파 지연을 보상하는 전파 지연 보상 회로를 포함하는
    튜닝가능 발진기.
  2. 제 1 항에 있어서,
    상기 제어 공급기는 전류 제어 발진기(current controlled oscillator)이고,상기 제어 출력은 제어 전류인
    튜닝가능 발진기.
  3. 제 1 항에 있어서,
    상기 발진기 회로는 상기 커패시터의 전압과 상기 기준 신호와의 비교에 응답하여 충전 및 방전되는 적어도 하나의 커패시터를 포함하는
    튜닝가능 발진기.
  4. 제 1 항에 있어서,
    상기 발진기 회로는 상기 커패시터의 전압과 상기 기준 신호와의 비교에 응답하여 택일적으로 충전 및 방전되는 2개의 커패시터를 포함하는
    튜닝가능 발진기.
  5. 제 4 항에 있어서,
    상기 제어 회로는 상기 커패시터의 상기 전압과 상기 기준 신호와의 비교에 응답하여 상기 2개의 커패시터를 택일적으로 충전 및 방전하는 2개의 비교기를 포함하는
    튜닝가능 발진기.
  6. 제 1 항에 있어서,
    상기 전파 지연 보상 회로에 의해 기준 전압의 진폭을 제어하는 제 1 및 제 2 기준 전압을 더 포함하는
    튜닝가능 발진기.
  7. 제 1 항에 있어서,
    상기 전파 지연 보상 회로는 상기 기준 신호의 진폭을 변화시켜 상기 발진기 회로의 상기 출력과 일치하게(in phase with) 상승하고 하강하는 신호를 생성하도록 발진하는
    튜닝가능 발진기.
  8. 제 1 항에 있어서,
    상기 전파 지연 보상 회로는,
    상기 제어 출력이 증가함에 따라 상기 기준 신호의 진폭을 감소시키고,
    상기 제어 출력이 감소함에 따라 상기 기준 신호의 진폭을 증가시키는
    튜닝가능 발진기.
  9. 제 2 항에 있어서,
    상기 기준 신호의 진폭은 상기 제어 전류가 범위 값에서 증가함에 따라 감소하고, 상기 기준 신호의 진폭은 상기 제어 전류가 상기 범위 값에서 감소함에 따라 증가하여, 상기 발진기 회로의 커패시터가 상기 범위 값에서 동일한 전압 피크로 충전하게 하는
    튜닝가능 발진기.
  10. 튜닝가능 발진기에서 전파 지연을 보상하는 방법으로서,
    상기 튜닝가능 발진기를 튜닝하기 위해 제어 전류를 발진기 회로에 입력하는 단계와,
    상기 발진 회로의 신호를 검출하고, 상기 신호를 기준 회로로부터의 기준 신호와 비교하여 제어 신호를 생성하는 단계와,
    상기 제어 신호를 상기 발진기 및 상기 기준 회로 양측 모두에 제공하는 단계와,
    상기 기준 회로로부터 상기 기준 신호 - 상기 기준 신호는 상기 발진기 회로의 신호와 동일한 위상을 가지며, 상기 발진기 회로의 신호가 증가함에 따라 진폭이 감소함 - 를 출력하는 단계를 포함하는
    전파 지연 보상 방법.
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