JPH0738388A - クロック発生回路 - Google Patents

Abstract

(57)【要約】 【目的】ＬＳＩの外付け部品、外部基準信号源を必要と
せずに基準クロックを発生し、ＬＳＩコスト、システム
コストを低減し得るクロック発生回路を提供する。 【構成】容量値が等しい第１、第２のコンデンサＣ１、
Ｃ２と、定電流源回路１０と、第１の切換制御信号によ
り第１のコンデンサを定電流源回路または基準電位に選
択的に接続する第１の切換回路ＳＷ１と、第２の切換制
御信号により第２のコンデンサを定電流源回路または基
準電位に選択的に接続する第２の切換回路ＳＷ２と、第
１のコンデンサおよび第２のコンデンサを交互に定電流
源回路に接続し、第１または第２のコンデンサの充電電
圧が所定電圧に達する毎に第１の切換回路および第２の
切換回路を制御する制御回路１６とを具備することを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタルＬＳＩ（半導
体集積回路）などに設けられる発振回路に係り、特にコ
ンデンサの放電動作を利用したクロック発生回路に関す
る。

【０００２】

【従来の技術】デジタルＬＳＩなどにおいては、ＬＳＩ
を動作させる基準となる基準クロック（システムクロッ
ク、マスタークロックなど）を発生するクロック発生回
路を用いている。

【０００３】このクロック発生回路として特に安定した
基準クロックを得る必要がある場合、従来は、図１３に
示すように、ＬＳＩに外付けされる水晶振動子１３１を
用いた水晶発振回路をＬＳＩチップ１３０上に設けてい
る。水晶振動子１３１は、機械的振動を行うので、素子
としての選択度Ｑが非常に高く、発振周波数が特に安定
である。また、水晶振動子１３１の代わりに、インダク
タ素子Ｌおよびキャパシタ素子Ｃを外付けしたＬＣ発振
回路を用いることもある。

【０００４】また、図１４に示すように、位相検出回路
１４１、チャージポンプ・ローパスフィルタ１４２、Ｖ
ＣＯ（電圧制御発振回路）１４３、分周回路１４４をル
ープ状に接続したＰＬＬ（位相同期レープ）からなるク
ロック発生回路をＬＳＩチップ上に設け、安定した基準
クロックを得る場合がある。この場合、ＰＬＬの位相基
準となる基準信号ＲＥＦをＬＳＩ外部から供給する必要
がある。

【０００５】しかし、これらのクロック発生回路はいず
れもＬＳＩの外付け部品あるいは外部基準信号源を必要
とするので、この外付け部品を接続するための外部端子
ＸＩ、ＸＯあるいは外部信号源を接続するための外部端
子を、ＬＳＩ本来の動作上では必要でないという意味で
余分に必要とする。

【０００６】これによりＬＳＩチップ上のパッド数が増
加し、ＬＳＩのチップサイズが増大し、ＬＳＩパッケー
ジの外部端子数が増大し、ＬＳＩのコストが上昇する。
また、ＬＳＩを用いたシステム全体としても、ＬＳＩの
他に、水晶振動子、ＬＣなどの外付け部品あるいは外部
信号源を必要とするので、トータルコストが上昇する。

【０００７】

【発明が解決しようとする課題】上記したように従来の
ＬＳＩに設けられるクロック発生回路は、ＬＳＩの外付
け部品あるいは外部基準信号源を必要とするので、ＬＳ
Ｉのコストが上昇するばかりでなく、ＬＳＩを用いたシ
ステム全体のトータルコストも上昇するという問題があ
った。

【０００８】本発明は上記の問題点を解決すべくなされ
たもので、ＬＳＩの外付け部品あるいは外部基準信号源
を必要とせずに安定した基準クロックを発生でき、ＬＳ
ＩのコストおよびＬＳＩを用いたシステム全体のコスト
を低減し得るクロック発生回路を提供することを目的と
する。

【０００９】

【課題を解決するための手段】本発明のクロック発生回
路は、ＬＳＩチップ上に設けられ、それぞれの一端が基
準電位に接続された第１のコンデンサおよび第２のコン
デンサと、上記第１のコンデンサおよび第２のコンデン
サに流す電流を設定するために設けられた定電流源回路
と、前記第１のコンデンサの他端と前記定電流源回路の
出力ノードとの間に接続され、第１の切換制御信号によ
り制御され、前記第１のコンデンサの他端を前記定電流
源回路または前記基準電位に選択的に接続する第１の切
換回路と、前記第２のコンデンサの他端と定電流源回路
の出力ノードと前記の間に接続され、第２の切換制御信
号により制御され、前記第２のコンデンサの他端を前記
定電流源回路または前記基準電位に選択的に接続する第
２の切換回路と、前記第１のコンデンサおよび第２のコ
ンデンサを交互に前記第１の定電流源回路に接続し、上
記第１のコンデンサの充電電圧または第２のコンデンサ
の充電電圧が所定電圧に達する毎に前記第１の切換回路
および第２の切換回路を制御する制御回路とを具備する
ことを特徴とする。

【００１０】

【作用】２つのコンデンサに対する回路接続が制御回路
により制御されることにより、２つのコンデンサが交互
に充電、放電を繰り返す動作（発振）が行われるので、
このコンデンサの充放電波形をパルス化すればクロック
信号が得られる。

【００１１】このクロック発生回路は、ＬＳＩチップ上
に形成することが可能な素子で構成できるので、クロッ
ク発生回路の一部としてＬＳＩの外付け部品あるいは外
部基準信号源を必要としなくなり、ＬＳＩのチップコス
ト、パッケージコストおよびＬＳＩを用いたシステム全
体のコストを低減することが可能となる。

【００１２】また、クロック発生回路の一部として外部
端子が不要となるので、この不要となった外部端子に他
の機能を割り当てるようにすれば、ＬＳＩの高付加価値
化を図ることが可能になる。

【００１３】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明のクロック発生回路の一実
施例を示すブロック図である。図１のクロック発生回路
はＬＳＩチップ上に形成されており、第１のコンデンサ
Ｃ１および第２のコンデンサＣ２は、それぞれの容量値
が等しく、それぞれの一端が基準電位（接地電位Ｖss）
ノードに接続されている。

【００１４】第１の定電流源回路１０は、上記第１のコ
ンデンサＣ１および第２のコンデンサＣ２に電流を流す
ために設けられており、その一端が電源電位Ｖccノード
に接続されている。

【００１５】第１の切換回路ＳＷ１は、前記第１の定電
流源回路１０の出力ノードと前記第１のコンデンサの他
端（充放電ノード）との間に接続され、第１の切換制御
信号により制御され、第１のコンデンサＣ１の充放電ノ
ードを第１の定電流源回路１０に接続する第１のスイッ
チ状態または前記基準電位Ｖssに選択的に接続する第２
のスイッチ状態になる。

【００１６】第２の切換回路ＳＷ２は、前記第１の定電
流源回路１０の出力ノードと前記第２のコンデンサＣ２
の他端（充放電ノード）との間に接続され、第２の切換
制御信号により制御され、第２のコンデンサＣ２の充放
電ノードを第１の定電流源回路１０に接続する第１のス
イッチ状態または前記基準電位Ｖssに選択的に接続する
第２のスイッチ状態になる。

【００１７】また、前記第１のコンデンサＣ１の充放電
ノードは、第１の電圧比較回路１１の正相入力端子
（＋）に接続されており、前記第２のコンデンサＣ２の
充放電ノードは、第２の電圧比較回路１２の正相入力端
子（＋）に接続されている。

【００１８】基準電圧発生回路１３は、基準電流を流す
ための第２の定電流源回路１４を有しており、この基準
電流に対応した所定の基準電圧Ｖref を発生し、これを
前記第１の電圧比較回路１１の反転入力端子（−）およ
び前記第２の電圧比較回路１２の反転入力端子（−）に
比較基準電圧として与える。この基準電圧発生回路１３
の第２の定電流源回路１４および前記第１の定電流源回
路１０は、共通の電流源制御回路１５により制御され
る。

【００１９】前記第１の電圧比較回路１１の出力および
第２の電圧比較回路１２の出力は、各対応してセット・
リセット型のフリップフロップ回路１６のセット入力端
子Ｓ、リセット入力端子Ｒに供給される。そして、この
フリップフロップ回路１６の相補的な出力（セット出力
Ｑ、リセット出力／Ｑ）は各対応して前記第２の切換制
御信号および第１の切換制御信号として供給される。

【００２０】図２は、図１のクロック発生回路の動作例
を示すタイミング波形図である。次に、図１のクロック
発生回路の動作について、図２を参照しながら説明す
る。いま、フリップフロップ回路１６のセット出力Ｑ、
リセット出力／Ｑが各対応して“Ｌ”、“Ｈ”レベルに
なり、第１の切換回路ＳＷ１／第２の切換回路ＳＷ２が
対応して例えば第１のスイッチ状態／第２のスイッチ状
態に制御されるものとする。

【００２１】上記第２の切換回路ＳＷ２が第２のスイッ
チ状態に制御された時、第２のコンデンサＣ２は直ちに
放電し、その充放電ノードの電圧Ｖｂが基準電圧Ｖref
より低くなり、第２の電圧比較回路１２の出力ｂ´は
“Ｌ”レベルに戻る。

【００２２】これに対して、上記第１の切換回路ＳＷ１
が第１のスイッチ状態に制御された時、第１のコンデン
サＣ１は充電され始め、その充放電ノードの電圧Ｖａが
次第に高くなる。そして、この電圧Ｖａが基準電圧Ｖre
f を越えると、第１の電圧比較回路１１の出力ａ´が
“Ｌ”レベルから“Ｈ”レベルに反転する。

【００２３】フリップフロップ回路１６は、第１の電圧
比較回路１１の出力ａ´および第２の電圧比較回路１２
の出力ｂ´がそれぞれ“Ｌ”レベルになっている時は、
セット出力Ｑ、リセット出力／Ｑのレベルをそのまま保
持しているが、上記したような第１の電圧比較回路１１
の出力ａ´の“Ｌ”レベルから“Ｈ”レベルへの変化を
受けて、セット出力Ｑ、リセット出力／Ｑが各対応して
“Ｈ”、“Ｌ”レベルに反転する。

【００２４】これにより、第１の切換回路ＳＷ１／第２
の切換回路ＳＷ２はそれ以前とは逆のスイッチ状態、つ
まり、対応して第２のスイッチ状態／第１のスイッチ状
態に制御される。

【００２５】すると、今度は、第１のコンデンサＣ１は
直ちに放電し、第２のコンデンサＣ２が充電され始め
る。そして、第１のコンデンサＣ１の充放電ノードの電
圧Ｖａが基準電圧Ｖref より低くなり、第１の電圧比較
回路１１の出力ａ´は“Ｌ”レベルに戻る。

【００２６】やがて、上記第２のコンデンサＣ２の充放
電ノードの電圧Ｖｂが基準電圧Ｖref を越えると、第２
の電圧比較回路１２の出力ｂ´が“Ｌ”レベルから
“Ｈ”レベルに反転する。この変化を受けて、フリップ
フロップ回路１６のセット出力Ｑ、リセット出力／Ｑが
各対応して“Ｌ”、“Ｈ”レベルに反転する。

【００２７】これにより、第１の切換回路ＳＷ１／第２
の切換回路ＳＷ２が再び対応して第１のスイッチ状態／
第２のスイッチ状態に制御され、第２のコンデンサＣ２
は直ちに放電し、第１のコンデンサＣ１が再び充電され
始める。

【００２８】上記したような動作を繰り返すことによ
り、容量値が等しい２つのコンデンサＣ１、Ｃ２は交互
に充電、放電を繰り返す動作（発振）が行われ、このコ
ンデンサＣ１、Ｃ２の充放電波形をパルス化することに
より、フリップフロップ回路１６のセット出力Ｑとして
クロック信号ＣＫが得られる。

【００２９】上記クロック発生回路の発振周波数ｆosc
は、コンデンサＣ１あるいはＣ２の充電が開始してから
基準電圧Ｖref まで充電されるのに要する時間をＴで表
わすと、 ｆosc ＝１／２Ｔ …（１） となる。ここで、充電電流（第１の定電流源回路１０の
電流）Ｉは一定であるので、時間Ｔに充電される電荷量
はＱは、 Ｑ＝Ｉ・Ｔ …（２） となる。また、コンデンサＣ１、Ｃ２の容量値をそれぞ
れＣで表わすと、 Ｑ＝Ｃ・Ｖref …（３） が成り立つ。

【００３０】従って、上式（２）、（３）より、 Ｔ＝Ｑ／Ｉ＝Ｃ・Ｖref ／Ｉ …（４） となる。上式（１）、（４）より、 ｆosc ＝Ｉ／２・Ｃ・Ｖref …（５） となる。

【００３１】即ち、上記クロック発生回路は、ＬＳＩに
内蔵することが可能な回路や素子で構成できるので、ク
ロック発生回路の一部としてＬＳＩの外付け部品あるい
は外部基準信号源を必要としなくなり、ＬＳＩのチップ
コスト、パッケージコストおよびＬＳＩを用いたシステ
ム全体のコストを低減することが可能となる。

【００３２】また、クロック発生回路の一部として外部
端子が不要となるので、この不要となった外部端子に他
の機能を割り当てるようにすれば、ＬＳＩの高付加価値
化を図ることが可能になる。

【００３３】図３は、図１中の基準電圧発生回路１３の
一具体例を示す回路図である。この基準電圧発生回路１
３は、ＶccノードとＶssノードとの間に、第２の定電流
源回路１４および抵抗素子３１が直列に接続されてな
り、抵抗素子３１の電圧降下ＶR が基準電圧Ｖref とし
て取り出されている。ここで、第２の定電流源回路１４
の定電流をＩr 、抵抗素子３１の抵抗値をＲで表わす
と、 Ｖref ＝ＶR ＝Ｉr ・Ｒ …（６） となる。

【００３４】第２の定電流源回路１４と前記第１の定電
流源回路１０とは、電流源制御回路１５からの出力によ
り共通に制御されているので、 Ｉr ＝ｋ・Ｉ （ｋは定数） …（７） となる。上式（５）、（６）、（７）より、 ｆosc ＝Ｉ／２・Ｃ・Ｖref ＝Ｉ／２・Ｃ・ｋ・Ｉ・Ｒ＝１／２・ｋ・Ｃ・Ｒ …（８） となる。

【００３５】従って、発振周波数ｆosc は、コンデンサ
Ｃ１、Ｃ２の容量値Ｃと、基準電圧発生回路１３の抵抗
素子３１の抵抗値Ｒのみによって決まり、その安定度
は、上記容量値Ｃと抵抗値Ｒに依存することになる。即
ち、上記発振周波数ｆosc は、前記第１の定電流源回路
１０、第２の定電流源回路１４の電流変動の影響を受け
ない。

【００３６】ところで、上記容量値Ｃと抵抗値Ｒの変動
要因としては、ＬＳＩの製造プロセスのばらつきと電源
電圧依存性と温度依存性が考えられる。まず、温度依存
性については、容量値Ｃの温度依存性は小さいので無視
できるが、抵抗値Ｒの温度依存性は、抵抗素子３１の種
類によっても異なるが、一般的に次式に示すような正の
温度依存性を持っている。

【００３７】Ｒ＝Ｒ0 ｛１＋α（Ｔ−Ｔ0 ）｝ （Ｒ0 はＴ0 ＝３００°Ｋの時の抵抗値、α：温度係
数） …（９） となる。

【００３８】従って、抵抗素子３１の電圧降下ＶR のみ
で基準電圧Ｖref を生成した場合、ｆosc の変動分をΔ
ｆosc 、温度変動分をΔＴで表わすと、前式（８）、
（９）より、 Δｆosc ／ΔＴ ＝−（１＋α）／２・ｋ・Ｃ・Ｒ0 ｛１＋α（Ｔ−Ｔ0 ）｝² …（１０） となり、負の温度依存性を持つようになる。この場合、
抵抗値Ｒの温度係数αが十分小さければΔｆosc は無視
できる。

【００３９】これに対して、抵抗値Ｒの温度係数αが十
分小さくない場合には、図４に示すように、抵抗素子３
１にダイオード３２を直列に接続し、これらに第２の定
電流源回路１４の電流を流すように変更すればよい。こ
の場合、例えばＣＭＯＳ型ＬＳＩにおいては、ラテラル
バイポーラトランジスタのベース・エミッタ間接合を利
用してダイオード３２を構成することができる。ここ
で、抵抗素子３１の電圧降下をＶR 、ダイオード３２の
順方向電圧降下をＶF で表わすと、 Ｖref ＝ＶR ＋ＶF …（１１） となる。このＶF は、第２の定電流源回路１４の電流変
動に殆んど依存せずに一定であり、その温度係数は一般
的に負の温度依存性を持っているので、正の温度依存性
を持っている抵抗素子３１と組み合わせて使用し、抵抗
値Ｒあるいは第２の定電流源回路１４の電流値を調整す
ることにより、両者の温度依存性を相殺することができ
る。

【００４０】図５は、図４中のダイオード３２としてＣ
ＭＯＳ型ＬＳＩに形成されたラテラルＰＮＰトランジス
タのベース・エミッタ間接合を利用した構成した一例を
示す断面図である。

【００４１】ここで、５１はＰ型半導体基板、５２は半
導体基板表層部に選択的に形成されたＮウエル（ベース
領域）、５３はＮウエル表層部に選択的に形成されたＰ
型不純物領域（エミッタ領域）、５４はＮウエル表層部
に選択的に形成されたＮ型不純物領域（ベース電極引き
出し領域）、５５は半導体基板表層部に選択的に形成さ
れたＰ型不純物領域（基板電極引き出し領域）である。
上記Ｐ型不純物領域５３とＮウエル５２とのＰＮ接合が
前記ダイオード３２として用いられており、Ｎ型不純物
領域５４とＰ型不純物領域５５とは短絡接続され、接地
電位Ｖssが与えられる。

【００４２】次に、プロセスのばらつきによる容量値Ｃ
と抵抗値Ｒの変動に対しては、図１の回路では対応でき
ないので、図１の回路と同じＬＳＩチップ上にトリミン
グ調整回路などを付加しておき、ＬＳＩ製造プロセス終
了後に調整することにより対応することが考えられる。

【００４３】図６（ａ）は、第１のコンデンサＣ１およ
び第２のコンデンサＣ２の容量値をトリミング調整し得
るトリミング調整回路の一例を示す回路図である。この
トリミング調整回路は、１個の容量Ｃａに対して複数個
の容量Ｃｂ、Ｃｃ、…Ｃｎを並列に接続する配線６１を
例えばレーザービームの照射により溶断可能な素材によ
り形成しておき、上記配線６１の一部または全部を溶断
することにより、容量の並列接続数を調整することが可
能である。

【００４４】図６（ｂ）は、前記基準電圧発生回路１３
の抵抗素子３１の抵抗値Ｒをトリミング調整し得るトリ
ミング調整回路の一例を示す回路図である。このトリミ
ング調整回路は、抵抗素子３１の長さ方向の間隔をあけ
て複数の接続ノードを形成し、この抵抗素子３１の一端
側ノードと上記複数の接続ノードとをそれぞれ短絡接続
する配線６２を例えばレーザービームの照射により溶断
可能な素材により形成しておき、上記配線６２の一部ま
たは全部を溶断することにより、上記抵抗素子３１の一
端側ノードと他端側ノードとの間の抵抗値Ｒを調整する
ことが可能である。

【００４５】従って、プロセスのばらつきによる容量値
Ｃと抵抗値Ｒの変動に対しては、製造プロセス終了後
に、図６（ａ）あるいは図６（ｂ）のトリミング調整回
路に対して調整を必要とするが、その後は特に問題がな
いと考えられる。

【００４６】次に、前記容量値Ｃ、抵抗値Ｒの電源電圧
依存性はそれぞれ小さいので、特に電源電圧依存性の対
策を施さなくても発振周波数ｆosc は数％以内の変動に
おさまるものと考えられる。

【００４７】しかし、さらに高い周波数安定度が要求さ
れる場合には、図７（ａ）あるいは図７（ｂ）に示すよ
うに、電源電圧安定化回路７０ａあるいは７０ｂにより
電源電圧を安定化してクロック発生回路１の動作電源と
して供給すれば、周波数変動を無視できるほど小さくす
ることが可能となる。

【００４８】図７（ａ）、図７（ｂ）において、７１お
よび７２はＰＭＯＳトランジスタ、７３および７４はＮ
ＭＯＳトランジスタ、７５は電圧比較回路、７６、７６
１〜７６３は抵抗、７７はキャパシタ、７８および７９
はＰＮＰトランジスタである。

【００４９】なお、図７（ａ）、（ｂ）に示した電源電
圧安定化回路自体は公知であるので、その詳細な説明を
省略し、その電源電圧依存性の一例を図７（ｃ）に示し
た。また、図４（あるいは図３）に示した基準電圧発生
回路の第２の定電流源回路１４の電流値を調整するため
の例えば図８に示すような基準電流値調整回路８０を図
１のクロック発生回路と同じＬＳＩチップ上に付加して
おき、第２の定電流源回路１４の電流値を調整するよう
にしてもよい。

【００５０】図８中に示す基準電流値調整回路８０にお
いて、ゲート・ドレイン相互が短絡接続された第１のＰ
ＭＯＳトランジスタ８１は、第２の定電流源回路用のＰ
ＭＯＳトランジスタ１４とゲート同士、ソース同士が接
続されており、これらのトランジスタ８１、１４はカレ
ントミラー回路を形成している。

【００５１】上記第１のＰＭＯＳトランジスタ８１のド
レインとＶssノードとの間には、スイッチ用のＮＭＯＳ
トランジスタ８３および電流源用のＮＭＯＳトランジス
タ８４が直列に接続された直列回路が複数個並列に挿入
されている。そして、上記複数個の直列回路の各電流源
用トランジスタ８４…のゲートに電流源制御回路１５か
ら定電圧が共通に与えられ、前記複数個の直列回路の各
スイッチ用トランジスタ８３…のゲートに対応してデー
タラッチ回路８５から電流値調整データ（パラレルデー
タ）の各ビット信号が与えられる。

【００５２】なお、８６はＬＳＩチップの機能選択デー
タなどを記憶するために図１のクロック発生回路と同じ
ＬＳＩチップ上に形成されている不揮発性メモリであ
り、この不揮発性メモリには第２の定電流源回路１４の
電流値を調整するための電流値調整データを記憶するた
めにも使用される。そして、この不揮発性メモリに記憶
された電流値調整データを読み出して前記データラッチ
回路８５に保持するように構成されている。

【００５３】この基準電流値調整回路によれば、例えば
ＬＳＩ製造プロセス終了後に、前式（７）の定数ｋを調
節するための電流値調整データを不揮発性メモリ８６に
書込んで保持させることにより、この電流値調整データ
に応じて前式（７）の定数ｋを調節して発振周波数ｆos
c の絶対値を調整することが可能となる。

【００５４】従って、本実施例のクロック発生回路にお
いては、上述したような要素技術を組み合わせることに
より、前式（８）中の容量値Ｃと抵抗値Ｒの変動要因と
して考えられるプロセスのばらつき、電源電圧依存性、
温度依存性を抑え、発振周波数の変動が小さい安定した
クロック発生回路を実現することが可能になる。

【００５５】図９は、図１中の電流源制御回路１５の一
具体例を示す回路図である。ここで、９１および９２は
ＰＭＯＳトランジスタ、９３〜９６はＮＭＯＳトランジ
スタ、９７は抵抗、９８および９９はキャパシタであ
る。

【００５６】この電流源制御回路自体は公知であるの
で、その詳細な説明を省略する。図１０は、図１中の第
１の電圧比較回路１１あるいは第２の電圧比較回路１２
の一具体例を示す回路図である。

【００５７】ここで、１０１〜１０４はＰＭＯＳトラン
ジスタ、１０５〜１０８はＮＭＯＳトランジスタ、１０
９は出力端子である。この電圧比較回路自体は公知であ
るので、その詳細な説明を省略する。

【００５８】図１１は、本発明の第２実施例に係るクロ
ック発生回路を示す回路図である。このクロック発生回
路は、図１のクロック発生回路と比べて、図７（ａ）あ
るいは図７（ｂ）に示したような電源電圧安定化回路７
０および図８に示したような基準電流値調整回路８０を
付加しており、図１中と同一部分には同一符号を付して
いる。

【００５９】ここで、Ｎ１は電流源制御回路１５の出力
により制御される電流源用のＮＭＯＳトランジスタ、Ｐ
１は上記ＮＭＯＳトランジスタＮ１に直列接続され、ゲ
ート・ドレイン相互が接続された電流源用のＰＭＯＳト
ランジスタ、Ｐ２およびＰ３はそれぞれ上記ＰＭＯＳト
ランジスタＰ１にカレントミラー接続された第１の定電
流源回路１０用のＰＭＯＳトランジスタである。

【００６０】Ｐ４およびＮ２は第１の切換回路ＳＷ１用
のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ、
Ｎ３は第１の切換回路ＳＷ１のＰＭＯＳトランジスタＰ
４がオフ状態に設定された時に前記第１の定電流源回路
用のＰＭＯＳトランジスタＰ２の電流を流すためのＮＭ
ＯＳトランジスタである。

【００６１】Ｐ５およびＮ４は第２の切換回路ＳＷ２用
のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ、
Ｎ５は第２の切換回路ＳＷ２のＰＭＯＳトランジスタＰ
５がオフ状態に設定された時に前記第１の定電流源回路
用のＰＭＯＳトランジスタＰ３の電流を流すためのＮＭ
ＯＳトランジスタである。

【００６２】基準電流値調整回路８０は、前記電流源制
御回路１５の出力により制御され、第２の定電流源回路
用のＰＭＯＳトランジスタ１４に流れる基準電流の値を
調整する。

【００６３】電源電圧安定化回路７０は、上記電流源用
のＰＭＯＳトランジスタＰ１、Ｐ２Ｐ３および１４の各
ソースに安定化された電源電圧を供給する。第１の電圧
比較回路１１および第２の電圧比較回路１２は、それぞ
れ例えば図１０に示した構成を有する。

【００６４】フリップフロップ回路１６は、２個の二入
力ノア回路Ｇ１、Ｇ２が交差接続されてなる。このフリ
ップフロップ回路１６の出力および制御信号ＰＤは二入
力ノア回路Ｇ３に入力し、この二入力ノア回路Ｇ３の出
力により前記第１の切換回路ＳＷ１のトランジスタＰ
４、Ｎ２、Ｎ３が制御され、上記二入力ノア回路Ｇ３の
出力がインバータ回路ＩＶにより反転された出力により
前記第２の切換回路ＳＷ２のトランジスタＰ５、Ｎ４、
Ｎ５が制御される。

【００６５】上記第２実施例のクロック発生回路は、前
記第１実施例のクロック発生回路の動作と基本的には同
様の動作が行われ、さらに、付加されている電源電圧安
定化回路７０および基準電流値調整回路８０の動作に伴
う効果が得られる。

【００６６】図１２は、本発明のクロック発生回路の出
力信号を分周することによってクロック周波数を調整す
る周波数調整回路の一例を示している。この周波数調整
回路は、クロック発生回路１の出力信号が入力する分周
回路１２１と、この分周回路１２１に分周数指定データ
（パラレルデータ）を与えるデータレジスタ回路１２２
とを有する。

【００６７】このデータレジスタ回路１２２は、ＬＳＩ
チップの機能選択データなどを記憶するためにクロック
発生回路１と同じＬＳＩチップ上に形成されている不揮
発性メモリ８６に例えばプロセス終了後に書き込まれる
分周数指定データが読み出されて設定されるように構成
されている。

【００６８】

【発明の効果】上述したように本発明のクロック発生回
路によれば、ＬＳＩの外付け部品あるいは外部基準信号
源を必要とせずに安定した基準クロックを発生でき、Ｌ
ＳＩのコストおよびＬＳＩを用いたシステム全体のコス
トを低減することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るクロック発生回路を
示すブロック図。

【図２】図１のクロック発生回路の動作例を示す波形
図。

【図３】図１中の基準電圧発生回路の一具体例を示す回
路図。

【図４】図３の基準電圧発生回路の変形例を示す回路
図。

【図５】図４中のダイオードをＣＭＯＳ型ＬＳＩにおい
てラテラルバイポーラトランジスタのベース・エミッタ
間接合を利用して構成した一例を示す断面図。

【図６】図１中の第１のコンデンサＣ１および第２のコ
ンデンサＣ２の容量値ならびに図３中の基準電圧発生回
路の抵抗素子の抵抗値をトリミング調整し得るトリミン
グ調整回路の一例を示す回路図。

【図７】図１のクロック発生回路の動作電源として電源
電圧を安定化して供給するための電源電圧安定化回路の
相異なる例を示す回路図およびその電源電圧依存性の一
例を示す特性図。

【図８】図４中の基準電圧発生回路の第２の定電流源回
路の電流値を調整するための基準電流値調整回路の一例
を示す回路図。

【図９】図８中の電流源制御回路の一具体例を示す回路
図。

【図１０】図１中の第１の電圧比較回路および第２の電
圧比較回路の一具体例を示す回路図。

【図１１】本発明の第２実施例に係るクロック発生回路
を示す回路図である。

【図１２】本発明のクロック発生回路の出力信号を分周
することによってクロック周波数を調整する周波数調整
回路の一例を示すブロック図。

【図１３】従来のクロック発生回路の一例を示す回路
図。

【図１４】従来のクロック発生回路の他の例を示す回路
図。

【符号の説明】

Ｃ１、Ｃ２…コンデンサ、ＳＷ１…第１の切換回路、Ｓ
Ｗ２…第２の切換回路、Ｖref …基準電圧、１…クロッ
ク発生回路、１０…第１の定電流源回路、１１…第１の
電圧比較回路、１２…第２の電圧比較回路、１３…基準
電圧発生回路、１４…第２の定電流源回路、１５…電流
源制御回路、１６…フリップフロップ回路、３１…抵抗
素子、３２…ダイオード、５２…Ｎウエル（ベース領
域）、５３…Ｐ型不純物領域（エミッタ領域）、７０、
７０ａ、７０ｂ…電源電圧安定化回路、８０…基準電流
値調整回路、８５…データラッチ回路、８６…不揮発性
メモリ、Ｃａ、Ｃｂ、Ｃｃ…容量。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ＬＳＩチップ上に設けられ、それぞれの
   一端が基準電位に接続された第１のコンデンサおよび第
   ２のコンデンサと、 上記第１のコンデンサおよび第２のコンデンサに流す電
   流を設定するために設けられた第１の定電流源回路と、 前記第１のコンデンサの他端と前記第１の定電流源回路
   の出力ノードとの間に接続され、第１の切換制御信号に
   より制御され、前記第１のコンデンサの他端を前記第１
   の定電流源回路または前記基準電位に選択的に接続する
   第１の切換回路と、 前記第２のコンデンサの他端と第１の定電流源回路の出
   力ノードと前記の間に接続され、第２の切換制御信号に
   より制御され、前記第２のコンデンサの他端を前記第１
   の定電流源回路または前記基準電位に選択的に接続する
   第２の切換回路と、 前記第１のコンデンサおよび第２のコンデンサを交互に
   前記第１の定電流源回路に接続し、上記第１のコンデン
   サの充電電圧または第２のコンデンサの充電電圧が所定
   電圧に達する毎に前記第１の切換回路および第２の切換
   回路を制御する制御回路とを具備することを特徴とする
   クロック発生回路。
2. 【請求項２】 請求項１記載のクロック発生回路におい
   て、 前記制御回路は、 所定の比較基準電圧を発生する基準電圧発生回路と、 前記第１のコンデンサの他端の電圧と前記基準電圧発生
   回路で発生された比較基準電圧とが入力し、両入力の電
   圧を比較する第１の電圧比較回路と、 前記第２のコンデンサの他端の電圧と前記基準電圧発生
   回路で発生された比較基準電圧とが入力し、両入力の電
   圧を比較する第２の電圧比較回路と、 上記第１の電圧比較回路の出力および第２の電圧比較回
   路の出力が各対応してセット入力端子およびリセット入
   力端子に供給され、相補的な出力を前記第１の切換制御
   信号および第２の切換制御信号として供給するフリップ
   フロップ回路とを具備することを特徴とするクロック発
   生回路。
3. 【請求項３】 請求項２記載のクロック発生回路におい
   て、 前記基準電圧発生回路は、前記比較基準電圧を生成する
   ための基準電流を流す定電流源回路を有しており、 この基準電圧発生回路の電流源回路および前記第１の定
   電流源回路は、共通の電流源制御回路により制御される
   ことを特徴とするクロック発生回路。
4. 【請求項４】 請求項３記載のクロック発生回路におい
   て、 前記基準電圧発生回路の定電流源回路の電流値をＬＳＩ
   製造プロセス終了後にトリミング調整し得る調整回路を
   さらに具備することを特徴とするクロック発生回路。
5. 【請求項５】 請求項３記載のクロック発生回路におい
   て、 前記基準電圧発生回路は、前記基準電流が流れることに
   より前記比較基準電圧の少なくとも一部を生成するため
   の抵抗素子を有しており、 上記抵抗素子の抵抗値をＬＳＩ製造プロセス終了後にト
   リミング調整し得る調整回路をさらに具備することを特
   徴とするクロック発生回路。
6. 【請求項６】 請求項３記載のクロック発生回路におい
   て、 前記基準電圧発生回路は、直列に接続された抵抗素子お
   よびダイオードと、これらに電流を流すための電流源回
   路とを有し、上記抵抗素子およびダイオードの両端間の
   電圧を基準電圧として出力することを特徴とするクロッ
   ク発生回路。
7. 【請求項７】 請求項６記載のクロック発生回路におい
   て、 前記ダイオードは、前記ＬＳＩチップ上に設けられるバ
   イポーラトランジスタのベース・エミッタ間接合が使用
   されていることを特徴とするクロック発生回路。
8. 【請求項８】 請求項２記載のクロック発生回路におい
   て、 さらに、前記第１のコンデンサおよび第２のコンデンサ
   の容量値をＬＳＩ製造プロセス終了後にトリミング調整
   し得る調整回路をさらに具備することを特徴とするクロ
   ック発生回路。