JPS60130157A - モノリシツク半導体集積回路 - Google Patents
モノリシツク半導体集積回路Info
- Publication number
- JPS60130157A JPS60130157A JP58238407A JP23840783A JPS60130157A JP S60130157 A JPS60130157 A JP S60130157A JP 58238407 A JP58238407 A JP 58238407A JP 23840783 A JP23840783 A JP 23840783A JP S60130157 A JPS60130157 A JP S60130157A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- substrate bias
- bias voltage
- threshold value
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は基板バイアス電圧発生回路を内蔵したＭＯＳ半
導体集積回路に関し、特に製造後におけるしきい値電圧
補正を、プログラム可能素子による基板バイアス電圧制
御によって行々うことができる集積回路である。
導体集積回路に関し、特に製造後におけるしきい値電圧
補正を、プログラム可能素子による基板バイアス電圧制
御によって行々うことができる集積回路である。
〈従来技術〉
ＭＯＳ半導体集積回路において同一基板上に基板バイア
ス電圧発生回路を設け、その発生出力電°圧を自身の基
板に接続する方式は、ＭＯＳトランジスタに適正なしき
い値を与えるとともに、バックゲート効果を減少させて
広い電圧動作マージンが得られること、集積回路自身お
よび外部入出力信号に起因したノイズに対して良好な耐
ノイズ特性が得られること、またＰ−Ｎ接合部分の容量
が減少するために回路の高速化に有利であることなどか
ら広く一般に使用されているものである。
ス電圧発生回路を設け、その発生出力電°圧を自身の基
板に接続する方式は、ＭＯＳトランジスタに適正なしき
い値を与えるとともに、バックゲート効果を減少させて
広い電圧動作マージンが得られること、集積回路自身お
よび外部入出力信号に起因したノイズに対して良好な耐
ノイズ特性が得られること、またＰ−Ｎ接合部分の容量
が減少するために回路の高速化に有利であることなどか
ら広く一般に使用されているものである。
第５図は一般に使用されている基板バイアス電圧発生回
路である。１は発振回路であり、その出力信号φをチャ
ージポンプ回路２に接続することによって基板バイアス
電圧ＶＢＢを発生させる。チャージポンプ回路２に設け
られたＭＯＳ）ランジヌタ３．４の夫々のＭＯＳ）ラン
ジスタにおけるバックゲート効果を考慮したしきい値電
圧をｖＴａおよびＶＴ４とし、発振回路出力電圧をｖＨ
とすれば、基板バイアス電圧出力ＶＢＢの理想値はｖＴ
ａ＋ＶＴ４− ｖＨになる。
路である。１は発振回路であり、その出力信号φをチャ
ージポンプ回路２に接続することによって基板バイアス
電圧ＶＢＢを発生させる。チャージポンプ回路２に設け
られたＭＯＳ）ランジヌタ３．４の夫々のＭＯＳ）ラン
ジスタにおけるバックゲート効果を考慮したしきい値電
圧をｖＴａおよびＶＴ４とし、発振回路出力電圧をｖＨ
とすれば、基板バイアス電圧出力ＶＢＢの理想値はｖＴ
ａ＋ＶＴ４− ｖＨになる。
処でＭ ０．５半導体集積回路は半導体基板に集積回路
が形成されるまでに多数の工程を経ることになるため、
しきい値電圧のばらつきは避けられず、このしきい値電
圧が大きくなれば回路の動作速度が遅く々ると共に低電
圧での動作が困難になり、い値電圧はできるだけばらつ
きの小さい範囲に収めることが望ましい。しかし従来の
集積回路においては、プロセスを終えた半導体基板に対
してはしきい値補正の適切な策がなく、製品の歩留向上
のネックになっていた。
が形成されるまでに多数の工程を経ることになるため、
しきい値電圧のばらつきは避けられず、このしきい値電
圧が大きくなれば回路の動作速度が遅く々ると共に低電
圧での動作が困難になり、い値電圧はできるだけばらつ
きの小さい範囲に収めることが望ましい。しかし従来の
集積回路においては、プロセスを終えた半導体基板に対
してはしきい値補正の適切な策がなく、製品の歩留向上
のネックになっていた。
〈発明の目的〉
本発明は上記従来の半導体集積回路の問題点に鑑みてな
されたもので、基板バイアス発生回路を改良してしきい
値電圧のばらつきを補正することができるモノリシック
半導体集積回路を提供する。
されたもので、基板バイアス発生回路を改良してしきい
値電圧のばらつきを補正することができるモノリシック
半導体集積回路を提供する。
〈実施例〉
本発明は、半導体集積回路に一体的にしきい値補正用の
プログラム可能素子を設け、製造時におけるしきい値電
圧のばらつきを製造後の検査工程において、プログラム
可能素子に電気信号捷たはレーザ光線により固定的に情
報として記憶させることによって、基板バイアス電圧を
制御することで補正し得る集積回路である。
プログラム可能素子を設け、製造時におけるしきい値電
圧のばらつきを製造後の検査工程において、プログラム
可能素子に電気信号捷たはレーザ光線により固定的に情
報として記憶させることによって、基板バイアス電圧を
制御することで補正し得る集積回路である。
第１図は本発明による第１実施例を示す基板バイアス電
圧発生回路図であり、発振回路１とチャージポンプ回路
２間にＭＯＳトランジスタ７を接続し、該ＭＯＳトラン
ジスタ７のゲートに印加電圧を選択し得る回路を接続す
る。該回路は本体集積回路と同一基板に構成され、電源
電圧ｖ０と接地電位間に例えば４段の抵抗Ｒ１−Ｒ４が
接続され、抵抗Ｒ２及び抵抗Ｒ３の夫々には並列にポリ
シリコンヒユーズ等からなるプログラム可能素子５゜６
が接続され、抵抗Ｒ２と抵抗Ｒ８の接続点に上記Ｍ Ｏ
Ｓ ）ランジスタフのゲートが接続される。
圧発生回路図であり、発振回路１とチャージポンプ回路
２間にＭＯＳトランジスタ７を接続し、該ＭＯＳトラン
ジスタ７のゲートに印加電圧を選択し得る回路を接続す
る。該回路は本体集積回路と同一基板に構成され、電源
電圧ｖ０と接地電位間に例えば４段の抵抗Ｒ１−Ｒ４が
接続され、抵抗Ｒ２及び抵抗Ｒ３の夫々には並列にポリ
シリコンヒユーズ等からなるプログラム可能素子５゜６
が接続され、抵抗Ｒ２と抵抗Ｒ８の接続点に上記Ｍ Ｏ
Ｓ ）ランジスタフのゲートが接続される。
上記プログラム可能素子５及び６は通常は導通状態にあ
υ、ＭＯＳ）ランジスタフへのゲート電圧の調整が必要
な場合、即ちチャージポンプ回路２から導出される基板
バイアス電圧ＶＢＢを通常の状態から高・低に変化させ
て調整したい場合には、レーザ等により溶断されて非導
通状態がプログラムされる。
υ、ＭＯＳ）ランジスタフへのゲート電圧の調整が必要
な場合、即ちチャージポンプ回路２から導出される基板
バイアス電圧ＶＢＢを通常の状態から高・低に変化させ
て調整したい場合には、レーザ等により溶断されて非導
通状態がプログラムされる。
」ニ記構成よりなる集積回路の基板バイアス電圧出力Ｖ
ＢＢの理想値は、ＭＯＳトランジスタ７のバックゲート
効果を考慮したしきい値電圧をＶＴ７とすれば、 ｖＴａ ＋ ＶＴ４ ” ＶＴ７−−’ Ｖ０Ｒ１＋Ｒ
４ になる。次に製造後の検査等により、集積回路における
ＭＯＳトランジスタのしきい値電圧を増加させる必要性
が検出された場合には、基板バイアス電圧ｖＢＢとして
より低い電圧を印加すればよく、所期の目的を達成する
ために接地電位側に接続されたプログラム可能素子６が
切断される。この場合の基板バイアス電圧ＶＢＢは になる。また、しきい値電圧を減少させる場合には、よ
シ高い基板バイアス電圧を印加すればよく、電源電圧ｖ
０側のプログラム可能素子５を切断することによって達
成される。この場合の基板バイアス電圧ＶＢＢは、 ４ ｖＴａ ” ＶＴ４ ” ＶＴ７− ’ ｖＱＲＩ＋Ｒ
２＋Ｒ４ になる。
ＢＢの理想値は、ＭＯＳトランジスタ７のバックゲート
効果を考慮したしきい値電圧をＶＴ７とすれば、 ｖＴａ ＋ ＶＴ４ ” ＶＴ７−−’ Ｖ０Ｒ１＋Ｒ
４ になる。次に製造後の検査等により、集積回路における
ＭＯＳトランジスタのしきい値電圧を増加させる必要性
が検出された場合には、基板バイアス電圧ｖＢＢとして
より低い電圧を印加すればよく、所期の目的を達成する
ために接地電位側に接続されたプログラム可能素子６が
切断される。この場合の基板バイアス電圧ＶＢＢは になる。また、しきい値電圧を減少させる場合には、よ
シ高い基板バイアス電圧を印加すればよく、電源電圧ｖ
０側のプログラム可能素子５を切断することによって達
成される。この場合の基板バイアス電圧ＶＢＢは、 ４ ｖＴａ ” ＶＴ４ ” ＶＴ７− ’ ｖＱＲＩ＋Ｒ
２＋Ｒ４ になる。
即ち、予め設けられたプログラム可能素子の記憶内容に
よって基板バイアス電圧ＶＢＢを制御することができ、
その結果集積回路のＭＯＳ）ランジスタにおけるしきい
値電圧のばらつきを補正することができる。
よって基板バイアス電圧ＶＢＢを制御することができ、
その結果集積回路のＭＯＳ）ランジスタにおけるしきい
値電圧のばらつきを補正することができる。
第２図は本発明による第２実施例である。発振回路１の
出力信号φに接続されたチャージポンプ回路は、電圧Ｖ
ＢＢを導出するだめのＭＯＳ）ランジスタ８と出力信号
φ間にコンデンサＣ１を介してプログラム可能素子ＩＩ
を接続し、該直列接続されたコンデンサＣＩとプログラ
ム可能素子１１に並列に、ゲート電圧ＶＡが与えられた
ＭＯＳ）ランジスタ１０とコンデンサＣ２との直列回路
を接続する。プログラム可能素子１１とコンデンサＣ２
との接続部にはＭＯＳ）ランジスタ９が接続される。
出力信号φに接続されたチャージポンプ回路は、電圧Ｖ
ＢＢを導出するだめのＭＯＳ）ランジスタ８と出力信号
φ間にコンデンサＣ１を介してプログラム可能素子ＩＩ
を接続し、該直列接続されたコンデンサＣＩとプログラ
ム可能素子１１に並列に、ゲート電圧ＶＡが与えられた
ＭＯＳ）ランジスタ１０とコンデンサＣ２との直列回路
を接続する。プログラム可能素子１１とコンデンサＣ２
との接続部にはＭＯＳ）ランジスタ９が接続される。
上記基板バイアス電圧発生回路において、バックゲート
効果を考慮したしきい値電圧をそれぞれｖＴｓ 、 Ｖ
Ｔ９およびＶＴＩＯとし、発振回路出力φの高レベルを
ＶＨとすると基板バイアス電圧ＶＢＨの理想値は、ｖ７
８＋ＶＴ９− ＶＨである。一方プログラム可能素子１
１を切断した場合に得られる基板ノ＜。
効果を考慮したしきい値電圧をそれぞれｖＴｓ 、 Ｖ
Ｔ９およびＶＴＩＯとし、発振回路出力φの高レベルを
ＶＨとすると基板バイアス電圧ＶＢＨの理想値は、ｖ７
８＋ＶＴ９− ＶＨである。一方プログラム可能素子１
１を切断した場合に得られる基板ノ＜。
イアスミ圧ＶＢＢはＭＯＳ）ランジスタ１０のゲート電
圧ＶＡに依存し、ＶＴＲ＋ ＶＴ９ ＋ＶＴＩＱ −Ｖ
Ａになる。即ちゲート電圧ＶＡによって基板ノ（イアス
ミ圧を制御することができ、結果的にしきい値電圧を補
正し得る。
圧ＶＡに依存し、ＶＴＲ＋ ＶＴ９ ＋ＶＴＩＱ −Ｖ
Ａになる。即ちゲート電圧ＶＡによって基板ノ（イアス
ミ圧を制御することができ、結果的にしきい値電圧を補
正し得る。
第３図は本発明を高出力基板バイアス電圧発生回路に適
用した実施例である。１２および１３はチャージポンプ
回路を構成するＭＯＳ）ランシスタであり、そのバック
ゲート効果を考慮したしきい値電圧をそれぞれＶＴ１２
およびＶＴ１３とする。チャージポンプ回路のＭＯＳ）
ランジスタ１３と並列に、プログラム可能素子１４とＭ
ＯＳトランジスタ１６との直列回路が接続される。該Ｍ
Ｏ３）ランジスタ１６のゲートを制御する信号φ２はコ
ントロール回路１５を介して発振回路出力φ１から形成
される。チャージポンプ回路への入力信号φ１およびφ
２のタイミング図を第４図に示す。
用した実施例である。１２および１３はチャージポンプ
回路を構成するＭＯＳ）ランシスタであり、そのバック
ゲート効果を考慮したしきい値電圧をそれぞれＶＴ１２
およびＶＴ１３とする。チャージポンプ回路のＭＯＳ）
ランジスタ１３と並列に、プログラム可能素子１４とＭ
ＯＳトランジスタ１６との直列回路が接続される。該Ｍ
Ｏ３）ランジスタ１６のゲートを制御する信号φ２はコ
ントロール回路１５を介して発振回路出力φ１から形成
される。チャージポンプ回路への入力信号φ１およびφ
２のタイミング図を第４図に示す。
この回路のプログラム可能素子１４の導通状態における
基板バイアス電圧ＶＢＢの理想値はＶＴＩ２−ＶＨであ
る。一方プログラム可能素子１４を切断すれば、基板バ
イアス電圧ＶＢＢは、ＶＴＩ２ ＋ ＶＴ］３−ＶＨに
なり、プログラム可能素子の記憶内容によって基板バイ
アス電圧ＶＢＢを調整することができる。
基板バイアス電圧ＶＢＢの理想値はＶＴＩ２−ＶＨであ
る。一方プログラム可能素子１４を切断すれば、基板バ
イアス電圧ＶＢＢは、ＶＴＩ２ ＋ ＶＴ］３−ＶＨに
なり、プログラム可能素子の記憶内容によって基板バイ
アス電圧ＶＢＢを調整することができる。
く効 果〉
以上に述べたように、本発明によれば非常に単純な回路
構成で集積回路しきい値のばらつきに対応することがで
き、また集積回路の高密度化およびチップ面積増加に対
する歩留り低下を改善するためにプログラム可能素子を
含む冗長回路構成が一般化されつつある現状から鑑みて
本発明は、モノリシック半導体集積回路のさらに高歩留
りを実現する有効な手段となるものである。
構成で集積回路しきい値のばらつきに対応することがで
き、また集積回路の高密度化およびチップ面積増加に対
する歩留り低下を改善するためにプログラム可能素子を
含む冗長回路構成が一般化されつつある現状から鑑みて
本発明は、モノリシック半導体集積回路のさらに高歩留
りを実現する有効な手段となるものである。
第１図は本発明の第１実施例を示す回路図、第２図は本
発明による第２実施例の回路図、第３図は本発明による
第３実施例の回路図、第４図は同第３実施例における動
作説明のだめのタイミング図、第５図は従来のチャージ
ポンプ回路図である。 １：発振回路、２：チャージポンプ回路、３，４゜７．
８，９，１０．１２，１３．＋６：ＭＯＳ ）ランジス
タ、５、’６．＋１．Ｉ４ニブログラム可能素子、１５
：コントロール回路、φ、φｌ：発振回路出力、φ２：
コントロール回路出力、Ｃ，Ｃ１，Ｃ２：容量素子。 代理人 弁理士 福 士 愛 彦（他２名）第１図 第２図 第３図 第 ４ 図 第５図
発明による第２実施例の回路図、第３図は本発明による
第３実施例の回路図、第４図は同第３実施例における動
作説明のだめのタイミング図、第５図は従来のチャージ
ポンプ回路図である。 １：発振回路、２：チャージポンプ回路、３，４゜７．
８，９，１０．１２，１３．＋６：ＭＯＳ ）ランジス
タ、５、’６．＋１．Ｉ４ニブログラム可能素子、１５
：コントロール回路、φ、φｌ：発振回路出力、φ２：
コントロール回路出力、Ｃ，Ｃ１，Ｃ２：容量素子。 代理人 弁理士 福 士 愛 彦（他２名）第１図 第２図 第３図 第 ４ 図 第５図
Claims (1)
- 【特許請求の範囲】 ｌ）基板バイアス電圧発生回路を内蔵したモノリシック
半導体集積回路において、同一半導体基板内に基板バイ
アス電圧発生回路に接続させて、固定的に情報を記憶さ
せるだめのプログラム可能素子を設けてなり、該プログ
ラム可能素子の記憶内容によって基板バイアス電圧を可
変調整することを特徴とするモノリフツク半導体集積回
路。 ２）前記基板バイアス電圧発生回路は発振回路とされた
ＭＯＳ）ランジスタのゲート電圧回路に設けられてなる
ことを特徴とする特許請求の範囲第１項記載のモノリン
ｙり半導体集積回路。 ３）前記基板バイアス電圧発生回路は発振回路とチャー
ジポンプ回路とを備え、前記プログラム可能素子は、ゲ
ート電圧が可変されるＭＯＳ）とする特許請求の範囲第
１項記載のモノリシック半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238407A JPS60130157A (ja) | 1983-12-17 | 1983-12-17 | モノリシツク半導体集積回路 |
| US06/681,588 US4695745A (en) | 1983-12-17 | 1984-12-14 | Monolithic semiconductor integrated circuit with programmable elements for minimizing deviation of threshold value |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238407A JPS60130157A (ja) | 1983-12-17 | 1983-12-17 | モノリシツク半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60130157A true JPS60130157A (ja) | 1985-07-11 |
Family
ID=17029742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58238407A Pending JPS60130157A (ja) | 1983-12-17 | 1983-12-17 | モノリシツク半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4695745A (ja) |
| JP (1) | JPS60130157A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63100818A (ja) * | 1986-10-17 | 1988-05-02 | Nec Corp | 半導体装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960012249B1 (ko) * | 1987-01-12 | 1996-09-18 | 지멘스 악티엔게젤샤프트 | 래치업 방지회로를 가진 cmos 집적회로장치 |
| US4825142A (en) * | 1987-06-01 | 1989-04-25 | Texas Instruments Incorporated | CMOS substrate charge pump voltage regulator |
| US5276653A (en) * | 1991-02-13 | 1994-01-04 | Mckenny Vernon G | Fuse protection circuit |
| KR0132641B1 (ko) * | 1993-05-25 | 1998-04-16 | 세끼모또 타다히로 | 기판 바이어스 회로 |
| US5834565A (en) * | 1996-11-12 | 1998-11-10 | General Electric Company | Curable polyphenylene ether-thermosetting resin composition and process |
| KR100269296B1 (ko) * | 1997-04-22 | 2000-10-16 | 윤종용 | 메모리집적회로의승압전원회로및승압전원의전하량제어방법 |
| KR100268784B1 (ko) * | 1997-06-26 | 2000-11-01 | 김영환 | 반도체 소자의 리던던트 장치 |
| US6197898B1 (en) | 1997-11-18 | 2001-03-06 | General Electric Company | Melt-mixing thermoplastic and epoxy resin above Tg or Tm of thermoplastic with curing agent |
| US6487701B1 (en) | 2000-11-13 | 2002-11-26 | International Business Machines Corporation | System and method for AC performance tuning by thereshold voltage shifting in tubbed semiconductor technology |
| US6864664B2 (en) | 2003-06-06 | 2005-03-08 | Sony Corporation | Circuit for charging supplemental battery in portable electronic device |
| KR100633329B1 (ko) * | 2004-05-06 | 2006-10-12 | 주식회사 하이닉스반도체 | 반도체 소자의 승압전압 생성회로 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4100437A (en) * | 1976-07-29 | 1978-07-11 | Intel Corporation | MOS reference voltage circuit |
| US4229667A (en) * | 1978-08-23 | 1980-10-21 | Rockwell International Corporation | Voltage boosting substrate bias generator |
| US4322675A (en) * | 1980-11-03 | 1982-03-30 | Fairchild Camera & Instrument Corp. | Regulated MOS substrate bias voltage generator for a static random access memory |
| US4435652A (en) * | 1981-05-26 | 1984-03-06 | Honeywell, Inc. | Threshold voltage control network for integrated circuit field-effect trransistors |
| JPS58137327A (ja) * | 1982-02-10 | 1983-08-15 | Toshiba Corp | 半導体集積回路 |
| JPS5989031A (ja) * | 1982-11-12 | 1984-05-23 | Toshiba Corp | 基板バイアス発生回路 |
-
1983
- 1983-12-17 JP JP58238407A patent/JPS60130157A/ja active Pending
-
1984
- 1984-12-14 US US06/681,588 patent/US4695745A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63100818A (ja) * | 1986-10-17 | 1988-05-02 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4695745A (en) | 1987-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3144700B2 (ja) | リング発振器，リング発振器の補償回路及びリング発振器の補償方法 | |
| US4435652A (en) | Threshold voltage control network for integrated circuit field-effect trransistors | |
| JPS60130157A (ja) | モノリシツク半導体集積回路 | |
| US20050052223A1 (en) | Programmable analog bias circuits using floating gate cmos technology | |
| KR100367312B1 (ko) | 지연 회로 | |
| JP3193439B2 (ja) | 基板バイアス電圧発生器に対する調節回路 | |
| EP0013099B1 (en) | Semiconductor integrated circuit device including a reference voltage generator feeding a plurality of loads | |
| US5206552A (en) | Sense amplifier for non-volatile semiconductor storage device | |
| JPH0286322A (ja) | 温度補償型バイポーラ回路 | |
| KR900003834B1 (ko) | 반도체 집적회로 | |
| US4392066A (en) | Schmidt trigger circuit | |
| JPH0152906B2 (ja) | ||
| JP2591981B2 (ja) | アナログ電圧比較器 | |
| JPH09298280A (ja) | 半導体装置の電圧クランプ回路 | |
| JP2679450B2 (ja) | 半導体装置 | |
| JPH0738388A (ja) | クロック発生回路 | |
| JPH08307240A (ja) | 低電源電圧半導体装置の入力バッファー | |
| JPH10107598A (ja) | 遅延回路 | |
| JPH04247653A (ja) | 半導体集積回路装置の遅延補正装置 | |
| JP2937592B2 (ja) | 基板バイアス発生回路 | |
| JPH0116058B2 (ja) | ||
| EP0109004B1 (en) | Low power clock generator | |
| JP3677322B2 (ja) | 内部電源回路 | |
| JPH0677806A (ja) | 半導体記憶装置の出力回路 | |
| JPH0234022A (ja) | パルス出力回路 |