JP3677322B2 - 内部電源回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は内部電源回路に関し、特に、半導体記憶装置に用いられる内部電源回路に関する。
【０００２】
【従来の技術】
図１０は、従来の内部電源回路１０００の回路図である。
【０００３】
図１０を参照して、従来の内部電源回路１０００は、内部電源ノード１３０と、内部電源電圧の基準となるリファレンス電圧と内部電源電圧とを比較して動作する差動増幅回路１００と、差動増幅回路１００の出力に応答して外部電源電圧を内部電源ノード１３０に供給するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと略す）１１０とを含む。
【０００４】
差動増幅回路１００には、リファレンス電圧Ｖｒｅｆと内部電源電圧ｉｎｔＶｃｃとが入力される。ＰＭＯＳトランジスタ１１０は、ソース電極が外部電源電圧ｅｘｔＶｃｃを供給する外部電源に接続され、ドレイン電極が内部電源電圧ｉｎｔＶｃｃを供給する内部電源に接続され、差動増幅回路１００の出力がゲート電極に印加されている。
【０００５】
図１１は、図１０の内部電源回路１０００の動作を示すタイミングチャートである。
【０００６】
図１１を用いて図１０の内部電源回路１０００の動作を説明する。
ロウアドレスストローブ信号／ＲＡＳが立下がりＬレベルになって、センスアンプが動作すると、内部電源電圧の基準値であるリファレンス電圧Ｖｒｅｆよりも内部電源電圧ｉｎｔＶｃｃが大きく下がってしまう。このとき、外部信号φ１がＨレベルになり、それに応答して差動増幅回路１００が動作する。差動増幅回路１００は、リファレンス電圧Ｖｒｅｆと内部電源電圧ｉｎｔＶｃｃとの差を検出し、その出力がＰＭＯＳトランジスタ１１０のゲート電極に印加されると、ＰＭＯＳトランジスタ１１０がオンし、そのソース電極に接続された外部電源から内部電源ノード１３０に電圧が供給され、内部電源電圧ｉｎｔＶｃｃが昇圧される。
【０００７】
【発明が解決しようとする課題】
しかしながら、昇圧された内部電源電圧ｉｎｔＶｃｃがオーバシュートによりリファレンス電圧Ｖｒｅｆを超えてしまった場合の制御には時間がかかり、その期間に電源電流を浪費してしまうという問題点があった。
【０００８】
本発明は、以上のような問題点を解決するためになされたもので、センスアンプ動作時の内部電源電圧の制御能力の高い内部電源回路を提供することを目的とする。
【０００９】
【発明が解決しようとする課題】
請求項１に係る内部電源回路は、外部電源電圧に基づいて内部電源電圧を生成する内部電源回路であって、内部電源ノードと、差動増幅回路と、内部電源電圧補正手段とを備える。差動増幅回路は、内部電源ノードとの間に設けられた第１のトランジスタと、基準電圧および内部電源電圧に基づいて前記第１のトランジスタのオン・オフを制御するための差動増幅回路とを含む。内部電源電圧補正手段は、前記内部電源電圧生成手段で生成された内部電源電圧を補正するための電圧を前記内部電源ノードに供給する。内部電源電圧補正手段は、前記内部電源電圧の大きさに応じて活性化される第２のトランジスタを含んで構成され、前記内部電源電圧が内部電源電圧の設定値より低い場合に前記第２のトランジスタを介して外部電源から前記内部電源ノードに電圧を供給する第１の補正手段と、前記内部電源電圧の大きさに応じて活性化される第３のトランジスタを含んで構成され、前記内部電源電圧が前記設定値より高い場合に前記第３のトランジスタを介して前記内部電源ノードから接地電圧へ電圧を引抜く第２の補正手段とを有し、前記第１の補正手段の駆動能力は、前記内部電源電圧生成手段の駆動能力よりも小さい。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００１９】
（１） 実施の形態１
図１は、本発明の内部電源回路１００１の構成を示す図である。
【００２０】
図１を参照して、内部電源回路１００１は、内部降圧回路１１３と、その制御用論理ゲート１１９とを含む。
【００２１】
内部降圧回路１１３は、さらに、回路１１５，１１７を含む。制御用論理ゲート１１９は、さらに、回路１１５用制御用論理ゲート１２１と、回路１１７用制御用論理ゲート１２３とを含む。回路１１５用制御用論理ゲート１２１は、ＮＡＮＤゲート１２１ａと、ＮＡＮＤゲート１２１ａの出力が入力されるインバータ１２１ｂとを含み、回路１１７用制御用論理ゲート１２３は、ＮＡＮＤゲート１２３ａとＮＡＮＤゲート１２３ａの出力が入力されるインバータ１２３ｂとを含む。
【００２２】
ＮＡＮＤゲート１２１ａの一方の入力端子に外部信号Ａが入力され、他方の入力端子に外部信号φ１が入力される。ＮＡＮＤゲート１２３ａの一方の入力端子に外部信号Ｂが入力され、他方の入力端子に外部信号φ１が入力される。
【００２３】
インバータ１２１ｂの出力は回路１１５に入力され、インバータ１２３ｂの出力は回路１１７に入力され、それぞれの回路をオンまたはオフする。回路１１５の入力端子と回路１１７の入力端子は内部電源ノード１３０に接続され、出力された電圧は内部電源に供給される。
【００２４】
図２は、図１の回路１１５（，１１７）の回路図である。
図２を参照して、回路１１５は、感度を少し下げた差動増幅回路１００と、ＰＭＯＳトランジスタ１１０とを含む。
【００２５】
差動増幅回路１００は、外部電源に接続され、ＰＭＯＳトランジスタ１０３，１０４で構成されたカレントミラー回路１０１と、リファレンス電圧Ｖｒｅｆがゲート電極に印加されるＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと略す）１０５と、内部電源電圧ｉｎｔＶｃｃがゲート電極に印加されるＮＭＯＳトランジスタ１０６と、外部信号φ２がＨレベルのとき差動増幅回路１００をオンするＮＭＯＳトランジスタ１０７とを含む。
【００２６】
差動増幅回路１００の出力はＰＭＯＳトランジスタ１１０のゲート電極に印加され、差動増幅回路１００の出力がＬレベルのときＰＭＯＳトランジスタ１１０がオンし、ソース電極から外部電源電圧ｅｘｔＶｃｃが与えられ、ドレイン電極に接続された内部電源ノード１３０を介して内部電源に供給される。
【００２７】
回路１１７は、回路１１５よりも感度の良い差動増幅回路１００′と、ＰＭＯＳトランジスタ１１０とを含む。
【００２８】
差動増幅回路１００′は、回路１１５の差動増幅回路１００と同様の構成を有する。ただし、ＮＭＯＳトランジスタ１０７は、外部信号φ３がＨレベルのときオンする。
【００２９】
差動増幅回路１００，１００′の感度は、ＰＭＯＳトランジスタ１０３，１０４，およびＮＭＯＳトランジスタ１０５，１０６，１０７のサイズを変えることで調整できる。
【００３０】
図３は、図１の内部電源回路１００１の動作を示すタイミングチャートである。
【００３１】
図３を用いて図１の内部電源回路１００１の動作を説明する。
ロウアドレスストローブ信号／ＲＡＳがＬレベルになり、ＤＲＡＭが動作状態に入ると、外部信号φ１，ＡがＨレベルになり、まず感度を少し下げた差動増幅回路１００を含む回路１１５が動作する。ワード線が立上がってセンスアンプが動作し、内部電源電圧ｉｎｔＶｃｃが大きく変動する期間には、回路１１５のみが動作するようにして、内部電源電圧ｉｎｔＶｃｃの変動に対して敏感に反応し過ぎないようにする。センスアンプの動作が終了し、内部電源電圧ｉｎｔＶｃｃが安定した状態のときには、外部信号ＡがＬレベルに、外部信号ＢがＨレベルになり、感度を少し下げた差動増幅回路１００を含む回路１１５から、感度の良い差動増幅回路１００′を含む回路１１７に切換えられ、内部電源電圧ｉｎｔＶｃｃの変動に敏感に反応するようにする。このようにして内部電源電圧ｉｎｔＶｃｃを制御することにより、内部電源電圧ｉｎｔＶｃｃの変動は少なくなる。
【００３２】
以上のように、本発明の実施の形態１の内部電源回路は、感度の異なる差動増幅回路をそれぞれ含む２つの回路を２段階に分けて動作させるため、内部電源電圧の制御能力の高い内部電源回路を提供することができる。
【００３３】
（２） 実施の形態２
ロウアドレスストローブ信号／ＲＡＳがＬレベルになり、ＤＲＡＭが動作すると、ワード線が立上がりセンスアンプが動作して、内部電源電圧ｉｎｔＶｃｃがリファレンス電圧Ｖｒｅｆレベルよりも大きく下がってしまう。このときに内部電源回路が動作するが、差動増幅回路の感度が良すぎると、内部電源電圧ｉｎｔＶｃｃがリファレンス電圧Ｖｒｅｆレベルを超えてオーバシュートしてしまう可能性がある。それを防止するためには、内部電源回路が含んでいる差動増幅回路を流れる電流を変化させると効果的である。
【００３４】
図４は、本発明の内部電源回路１００２の回路図である。
図４を参照して、内部電源回路１００２は、差動増幅回路２００と、ＰＭＯＳトランジスタ２１０とを含む。
【００３５】
差動増幅回路２００は、外部電源に接続され、ＰＭＯＳトランジスタ２０３，２０４で構成されたカレントミラー回路２０１と、ゲート電極にリファレンス電圧Ｖｒｅｆが印加されているＮＭＯＳトランジスタ２０５と、ゲート電極に内部電源電圧ｉｎｔＶｃｃが印加されているＮＭＯＳトランジスタ２０６と、ドレイン電極がＮＭＯＳトランジスタ２０５のソース電極とＮＭＯＳトランジスタ２０６のソース電極とが接続された接続ノード４０３に接続され、ソース電極が接地され、ゲート電極に外部信号Ａが印加されているＮＭＯＳトランジスタ２０７と、ＮＭＯＳトランジスタ２０７と同様にドレイン電極が接続ノード４０３に接続され、ソース電極が接地され、ゲート電極に外部信号Ｂが印加されているＮＭＯＳトランジスタ２０８とを含む。
【００３６】
ＰＭＯＳトランジスタ２１０は、ソース電極が外部電源に接続され、ドレイン電極が内部電源ノード１３０に接続され、ゲート電極に差動増幅回路２００の出力が印加されている。
【００３７】
差動増幅回路２００の出力がＬレベルのときＰＭＯＳトランジスタ２１０がオンし、外部電源電圧ｅｘｔＶｃｃが内部電源ノード１３０を介して内部電源ノード１３０に供給される。
【００３８】
図４において、センスアンプの動作時は、外部信号ＡによってＮＭＯＳトランジスタ２０７をオンさせて差動増幅回路２００に流れる電流を減らして差動増幅回路２００の反応を少し抑えておく。次に、センスアンプ動作終了後、内部電源電圧ｉｎｔＶｃｃが安定しているときは、外部信号ＢによってＮＭＯＳトランジスタ２０８もオンさせて差動増幅回路２００を流れる電流を増やして差動増幅回路２００の感度を良くし、内部電源電圧ｉｎｔＶｃｃの変動に早く反応するようにする。
【００３９】
以上のように、実施の形態２の内部電源回路は、内部電源回路が含んでいる差動増幅回路を流れる電流を２段階に分けて制御できるので、差動増幅回路の反応の程度を調整できるようになり、内部電源電圧の制御能力の高い内部電源回路を提供することが可能となる。
【００４０】
（３） 実施の形態３
図５は、本発明の実施の形態３の内部電源回路１００３の回路図である。
【００４１】
図５を参照して、内部電源回路１００３は、回路１２０と、回路５００とを含む。
【００４２】
回路５００は、ＰＭＯＳトランジスタ２００，２０１で構成されたカレントミラー回路５０１と、ＰＭＯＳトランジスタ２００と内部電源ノード１３０との間に接続されたＮＭＯＳトランジスタ２０２と、ＮＭＯＳトランジスタ２０４，２０５で構成されたカレントミラー回路５０３と、ＮＭＯＳトランジスタ２０４と内部電源ノード１３０との間に接続されたＰＭＯＳトランジスタ２０３とを含む。ＰＭＯＳトランジスタ２００よりＰＭＯＳトランジスタ２０１の方がトランジスタサイズが大きい。
【００４３】
ＰＭＯＳトランジスタ２００，２０１のソース電極の各々は、外部電源に接続され、ＰＭＯＳトランジスタ２００のドレイン電極はＮＭＯＳトランジスタ２０２のドレイン電極に接続されている。ＮＭＯＳトランジスタ２０４，２０５のソース電極の各々は接地され、ＮＭＯＳトランジスタ２０４のドレイン電極はＰＭＯＳトランジスタ２０３のドレイン電極に接続されている。ＮＭＯＳトランジスタ２０２のソース電極とＰＭＯＳトランジスタ２０３のソース電極とは内部電源ノード１３０で接続されている。ＮＭＯＳトランジスタ２０２の基板は接地され、ゲート電極にはリファレンス電圧Ｖｒｅｆ１が印加されている。ＰＭＯＳトランジスタ２０３の基板は外部電源に接続され、ゲート電極にはリファレンス電圧Ｖｒｅｆ２が印加されている。
【００４４】
リファレンス電圧Ｖｒｅｆ１は、ＮＭＯＳトランジスタ２０２のスレッショルド電圧Ｖｔｈｎだけ内部電源電圧ｉｎｔＶｃｃより高い電圧に設定しておく。この場合、ＰＭＯＳトランジスタ２００，２０１、ＮＭＯＳトランジスタ２０２を流れる電流は非常に小さい。
【００４５】
図５において、内部電源電圧ｉｎｔＶｃｃがリファレンス電圧Ｖｒｅｆレベルよりも下がった場合は、従来の内部電源回路と同様に回路１２０が動作して、内部電源電圧ｉｎｔＶｃｃをリファレンス電圧Ｖｒｅｆまで回復させる。このとき、ＰＭＯＳトランジスタ２００，２０１からなるカレントミラー回路５０１も動作するが、この効果は回路１２０に比べて少ない。
【００４６】
すなわち、内部電源電圧ｉｎｔＶｃｃが設定値より低くなった場合、内部電源電圧ｉｎｔＶｃｃとリファレンス電圧Ｖｒｅｆ１との間にはスレッショルド電圧Ｖｔｈｎ以下の差が生じ、ＮＭＯＳトランジスタ２０２はオン状態になる。このとき、ＮＭＯＳトランジスタ２０２を流れる電流がカレントミラー回路５０３で増幅され、ＰＭＯＳトランジスタ２０１を介して外部電源から内部電源ノード１３０に電圧が供給され、内部電源電圧ｉｎｔＶｃｃが昇圧される。
【００４７】
内部電源電圧ｉｎｔＶｃｃがたとえば３．３Ｖに設定されると、リファレンス電圧Ｖｒｅｆ１は、Ｖｒｅｆ１＝ｉｎｔＶｃｃ＋Ｖｔｈｎ≒３．３＋０．７＝４．０Ｖであり、内部電源電圧ｉｎｔＶｃｃが３．３ＶになればＮＭＯＳトランジスタ２０２はオフするので、内部電源ノード１３０への電圧の供給が止まる。したがって、内部電源電圧ｉｎｔＶｃｃは３．３Ｖに安定する。
【００４８】
リファレンス電圧Ｖｒｅｆ２は、ＰＭＯＳトランジスタ２０３のスレッショルド電圧Ｖｔｈｐだけ内部電源電圧ｉｎｔＶｃｃより低い電圧に設定しておく。この場合、ＰＭＯＳトランジスタ２０３，ＮＭＯＳトランジスタ２０４，２０５を流れる電流は非常に小さい。内部電源電圧ｉｎｔＶｃｃが、たとえば３．３Ｖに設定されると、リファレンス電圧Ｖｒｅｆ２は、Ｖｒｅｆ２＝ｉｎｔＶｃｃ−｜Ｖｔｈｐ｜≒３．３−０．７＝２．６Ｖに設定される。内部電源電圧ｉｎｔＶｃｃが設定値（３．３Ｖ）より高くなった場合、内部電源電圧ｉｎｔＶｃｃとリファレンス電圧Ｖｒｅｆ２との間にはスレッショルド電圧Ｖｔｈｐ以上の差が出るため、ＰＭＯＳトランジスタ２０３はオン状態になる。このとき、ＰＭＯＳトランジスタ２０３を流れる電流を２０３で増幅して（ＮＭＯＳトランジスタ２０４よりＮＭＯＳトランジスタ２０５の方がトランジスタサイズが大きい）、内部電源電圧ｉｎｔＶｃｃをＮＭＯＳトランジスタ２０５を介してＧＮＤに引抜く。内部電源電圧ｉｎｔＶｃｃが３．３Ｖになれば、ＰＭＯＳトランジスタ２０３はオフするので、内部電源電圧ｉｎｔＶｃｃは３．３Ｖに安定する。
【００４９】
以上のようにして、本発明の実施の形態３による内部電源回路は、内部電源電圧がリファレンス電圧より低くなった場合に電位を上げる回路に加えて、内部電源電圧がリファレンス電圧より高くなった場合に電位を下げる回路を設けたので、内部電源電圧の制御能力の高い内部電源回路を提供することが可能となる。
【００５０】
（４） 実施の形態４
図６は、本発明の実施の形態４による内部電源回路１００４の構成を示す図である。
【００５１】
図６を参照して、内部電源回路１００４は、内部降圧回路６１３と、その制御用論理ゲート６１９とを含む。
【００５２】
内部降圧回路６１３は、さらに、回路６１５，６１７を含み、制御用論理ゲート６１９は、さらに、回路６１５用制御用論理ゲート６２１と、回路６１７用制御用論理ゲート６２３とを含む。回路６１５，６１７は、図３の回路１１５（，１１７）と同様の回路である。ただし、回路６１５，６１７が含む差動増幅回路の感度は、ともに低いものを使用している。
【００５３】
制御用論理ゲート６２１は、ＮＡＮＤゲート６２１ａと、ＮＡＮＤゲート６２１ａの出力が入力されるインバータ６２１ｂとを含み、制御用論理ゲート６２３は、ＮＡＮＤゲート６２３ａと、ＮＡＮＤゲート６２３ａの出力が入力されるインバータ６２３ｂとを含む。
【００５４】
ＮＡＮＤゲート６２１ａの一方の入力端子に外部信号Ｄが入力され、他方の入力端子に外部信号φ２が入力される。ＮＡＮＤゲート６２３ａの一方の入力端子に外部信号Ｅが入力され、他方の入力端子に外部信号φ２が入力される。
【００５５】
インバータ６２１ｂの出力は回路６１５に入力され、インバータ６２３ｂの出力は回路６１７に入力され、それぞれの回路をオンまたはオフする。回路６１５と回路６１７との出力端子は内部電源ノード１３０に接続され、出力された電圧は内部電源ノード１３０に供給され、内部電源電圧ｉｎｔＶｃｃを昇圧する。
【００５６】
図７は、図６の内部電源回路１００４の動作を示すタイミングチャートである。
【００５７】
以下、図７のタイミングチャートを用いて図６の内部電源回路１００４の動作を説明する。
【００５８】
ロウアドレスストローブ信号／ＲＡＳがＬレベルになり、センスアンプの動作が終了するまでは内部電源電圧ｉｎｔＶｃｃのレベルが大きく下がるので、この期間は外部信号φ２，Ｄ，ＥをＨレベルにして２つの回路６１５，６１７を動作させる（第１段階）。回路６１５，６１７によって、内部電源電圧ｉｎｔＶｃｃのレベルがリファレンス電圧Ｖｒｅｆレベルまでほぼ回復したら、内部電源電圧ｉｎｔＶｃｃが上がり過ぎないように、一方の回路、たとえば外部信号ＥをＬレベルにして回路６１７を止める（第２段階）。
【００５９】
以上のように、本発明の実施の形態４による内部電源回路１００４は、内部降圧回路が上記のように第１，第２の２段階で動作するため、内部電源電圧の制御能力の高い内部電源回路を提供することが可能となる。
【００６０】
（５） 実施の形態５
図８は、本発明の実施の形態５の内部電源回路１００５の回路図である。
【００６１】
図８を参照して、内部電源回路１００５は、差動増幅回路３００と、ＰＭＯＳトランジスタ３１０，８１０と、内部電源電圧補正回路８２０とを含む。
【００６２】
差動増幅回路３００およびＰＭＯＳトランジスタ３１０は、それぞれ図３の差動増幅回路１００およびＰＭＯＳトランジスタ１１０と同様のものである。
【００６３】
内部電源電圧補正回路８２０は、インバータ８３０，８４０と、ＰＭＯＳトランジスタ８５０とを含む。インバータ８３０には外部信号Ａが入力され、インバータ８３０の出力がインバータ８４０に入力されている。インバータ８４０の出力はＰＭＯＳトランジスタ８５０のゲート電極に印加されている。
【００６４】
次にこの内部電源回路１００５の動作を説明する。
ロウアドレスストローブ信号／ＲＡＳがＬレベルになり、センスアンプが動作すると、内部電源電圧ｉｎｔＶｃｃはリファレンス電圧Ｖｒｅｆレベルから大きく下がってしまう。このとき、第１の実施の形態で説明したのと同様に、差動増幅回路３００により内部電源電圧ｉｎｔＶｃｃとリファレンス電圧Ｖｒｅｆとの差が検出され、ＰＭＯＳトランジスタ３１０がオンし、ＰＭＯＳトランジスタ３１０のソース電極に接続された外部電源から内部電源ノード１３０に電圧が供給され、内部電源電圧ｉｎｔＶｃｃが昇圧される。
【００６５】
一方、ロウアドレスストローブ信号／ＲＡＳがＬレベルになると、外部信号ＡがＬレベルになり、インバータ８３０に入力される。インバータ８３０のＨレベルの出力はインバータ８４０の入力となり、インバータ８４０のＬレベルの出力はＰＭＯＳトランジスタ８５０のゲート電極に印加され、ＰＭＯＳトランジスタ８５０はオンし、ソース電極に接続された外部電源からＰＭＯＳトランジスタ８１０のソース電極に電圧が供給される。ＰＭＯＳトランジスタ８１０のゲート電極にはＰＭＯＳトランジスタ３１０と同様に差動増幅回路３００の出力が印加されているので、ＰＭＯＳトランジスタ８１０はオン状態にあり、ＰＭＯＳトランジスタ８１０を介して内部電源ノード１３０に電圧が供給され、内部電源電圧ｉｎｔＶｃｃが昇圧される。
【００６６】
このように、内部電源回路１００５のドライバとしてＰＭＯＳトランジスタ３１０，８１０の双方が動作し、内部電源電圧ｉｎｔＶｃｃがリファレンス電圧Ｖｒｅｆレベルまで回復したら、外部信号ＡがＬレベルになり、ＰＭＯＳトランジスタ８５０がオフして、ＰＭＯＳトランジスタ８１０への電圧供給を止めて、内部電源電圧ｉｎｔＶｃｃがリファレンス電圧Ｖｒｅｆレベルを超えてしまうことを防止する。
【００６７】
図９は、本発明の実施の形態５による内部電源回路１００５′の回路図である。
【００６８】
図９を参照して、内部電源回路１００５′は、差動増幅回路３００と、ＰＭＯＳトランジスタ３１０，８１０と、内部電源電圧補正回路８２１とを含む。
【００６９】
差動増幅回路３００およびＰＭＯＳトランジスタ３１０，８１０は、図８と同様の差動増幅回路およびＰＭＯＳトランジスタであって、接続関係もまた図８と同様である。
【００７０】
内部電源電圧補正回路８２１は、インバータ８３１と、ＮＭＯＳトランジスタ８５１とを含む。
【００７１】
インバータ８３１には外部信号Ａが入力され、インバータ８３１の出力がＮＭＯＳトランジスタ８５１のゲート電極に印加されている。ＮＭＯＳトランジスタ８２１のソース電極は外部電源に接続され、ドレイン電極はＰＭＯＳトランジスタ８１０のソース電極に接続されている。ＰＭＯＳトランジスタ８１０のドレイン電極は内部電源ノード１３０に接続され、ゲート電極には差動増幅回路３００の出力が印加されている。
【００７２】
ロウアドレスストローブ信号／ＲＡＳがＬレベルになりセンスアンプが動作すると、内部電源電圧ｉｎｔＶｃｃはリファレンス電圧Ｖｒｅｆレベルから大きく下がり、内部電源電圧ｉｎｔＶｃｃとリファレンス電圧Ｖｒｅｆとの差が差動増幅回路３００により検出され、ＰＭＯＳトランジスタ３１０がオンし、ＰＭＯＳトランジスタ３１０のソース電極に接続された外部電源から内部電源ノード１３０に電圧が供給され、内部電源電圧ｉｎｔＶｃｃが昇圧される。
【００７３】
一方、ロウアドレスストローブ信号／ＲＡＳがＬレベルになると、外部信号ＡがＬレベルになり、インバータ８３１に入力される。インバータ８３１のＨレベルの出力はＮＭＯＳトランジスタのゲート電極に印加され、ＮＭＯＳトランジスタ８５１はオンし、ソース電極に接続された外部電源からＰＭＯＳトランジスタ８１０のソース電極に電圧が供給される。ＰＭＯＳトランジスタ８１０のゲート電極には、差動増幅回路３００の出力が印加されているので、ＰＭＯＳトランジスタ８１０はオン状態にあり、ＰＭＯＳトランジスタ８１０を介して内部電源ノード１３０に電圧が供給され、内部電源電圧ｉｎｔＶｃｃが昇圧される。このように、ＰＭＯＳトランジスタ３１０，８１０の双方が内部電源回路１００５′のドライバとして動作し、内部電源電圧ｉｎｔＶｃｃがリファレンス電圧Ｖｒｅｆレベルまで回復すると、外部信号ＡがＨレベルになりＰＭＯＳトランジスタ８５１がオフしてＰＭＯＳトランジスタ８１０への電圧供給が止まり、内部電源電圧ｉｎｔＶｃｃがリファレンス電圧Ｖｒｅｆレベルを超えてしまうことが防止される。
【００７４】
以上のようにして、本発明の実施の形態５による内部電源回路は、内部電源回路のドライバとして動作する２つのＰＭＯＳトランジスタが２段階に分けて活性化され内部電源電圧がオーバシュートしないように昇圧できるので、内部電源電圧の制御能力の高い内部電源回路を提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による内部電源回路１００１の構成を示す図である。
【図２】 図１の回路１１５，１１７の回路図である。
【図３】 図１の内部電源回路１０００の動作を示すタイミングチャートである。
【図４】 本発明の実施の形態２による内部電源回路１００２の回路図である。
【図５】 本発明の実施の形態３による内部電源回路１００３の回路図である。
【図６】 本発明の実施の形態４による内部電源回路１００４の構成を示す図である。
【図７】 図６の内部電源回路１００４の動作を示すタイミングチャートである。
【図８】 本発明の実施の形態５による内部電源回路１００５の回路図である。
【図９】 本発明の実施の形態５による内部電源回路１００５′の回路図である。
【図１０】 従来の内部電源回路１０００の回路図である。
【図１１】 図１０の内部電源回路１０００の動作を示すタイミングチャートである。
【符号の説明】
１００，２００，３００ 差動増幅回路、１０１，２０１，５０１，５０３カレントミラー回路、１０３，１０４，１１０，２０３，２０４，２１０，３１０，８１０，８５０ ＰＭＯＳトランジスタ、１０５，１０６，１０７，２０５，２０６，２０７，２０８，８５１ ＮＭＯＳトランジスタ、１００１，１００２，１００３，１００４，１００５，１００５′ 内部電源回路、１１３，６１３ 内部降圧回路、１１９，６１９ 制御用論理ゲート、１２１ 回路１１５用制御用論理ゲート、１２３ 回路１１７用制御用論理ゲート、６２１ 回路６１５用制御用論理ゲート、６２３ 回路６１７用制御用論理ゲート、１２１ａ，１２３ａ，６２１ａ，６２３ａ ＮＡＮＤゲート、１２１ｂ，１２３ｂ，６２１ｂ，６２３ｂ，８３０，８３１，８４０ インバータ、１１５，１１７，１２０，６１５，６１７ 回路、１３０ 内部電源ノード、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，φ１，φ２，φ３ 外部信号、／ＲＡＳ ロウアドレスストローブ信号、ｉｎｔＶｃｃ内部電源電圧、ｅｘｔＶｃｃ 外部電源電圧、Ｖｒｅｆ リファレンス電圧。
【発明の属する技術分野】
本発明は内部電源回路に関し、特に、半導体記憶装置に用いられる内部電源回路に関する。
【０００２】
【従来の技術】
図１０は、従来の内部電源回路１０００の回路図である。
【０００３】
図１０を参照して、従来の内部電源回路１０００は、内部電源ノード１３０と、内部電源電圧の基準となるリファレンス電圧と内部電源電圧とを比較して動作する差動増幅回路１００と、差動増幅回路１００の出力に応答して外部電源電圧を内部電源ノード１３０に供給するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと略す）１１０とを含む。
【０００４】
差動増幅回路１００には、リファレンス電圧Ｖｒｅｆと内部電源電圧ｉｎｔＶｃｃとが入力される。ＰＭＯＳトランジスタ１１０は、ソース電極が外部電源電圧ｅｘｔＶｃｃを供給する外部電源に接続され、ドレイン電極が内部電源電圧ｉｎｔＶｃｃを供給する内部電源に接続され、差動増幅回路１００の出力がゲート電極に印加されている。
【０００５】
図１１は、図１０の内部電源回路１０００の動作を示すタイミングチャートである。
【０００６】
図１１を用いて図１０の内部電源回路１０００の動作を説明する。
ロウアドレスストローブ信号／ＲＡＳが立下がりＬレベルになって、センスアンプが動作すると、内部電源電圧の基準値であるリファレンス電圧Ｖｒｅｆよりも内部電源電圧ｉｎｔＶｃｃが大きく下がってしまう。このとき、外部信号φ１がＨレベルになり、それに応答して差動増幅回路１００が動作する。差動増幅回路１００は、リファレンス電圧Ｖｒｅｆと内部電源電圧ｉｎｔＶｃｃとの差を検出し、その出力がＰＭＯＳトランジスタ１１０のゲート電極に印加されると、ＰＭＯＳトランジスタ１１０がオンし、そのソース電極に接続された外部電源から内部電源ノード１３０に電圧が供給され、内部電源電圧ｉｎｔＶｃｃが昇圧される。
【０００７】
【発明が解決しようとする課題】
しかしながら、昇圧された内部電源電圧ｉｎｔＶｃｃがオーバシュートによりリファレンス電圧Ｖｒｅｆを超えてしまった場合の制御には時間がかかり、その期間に電源電流を浪費してしまうという問題点があった。
【０００８】
本発明は、以上のような問題点を解決するためになされたもので、センスアンプ動作時の内部電源電圧の制御能力の高い内部電源回路を提供することを目的とする。
【０００９】
【発明が解決しようとする課題】
請求項１に係る内部電源回路は、外部電源電圧に基づいて内部電源電圧を生成する内部電源回路であって、内部電源ノードと、差動増幅回路と、内部電源電圧補正手段とを備える。差動増幅回路は、内部電源ノードとの間に設けられた第１のトランジスタと、基準電圧および内部電源電圧に基づいて前記第１のトランジスタのオン・オフを制御するための差動増幅回路とを含む。内部電源電圧補正手段は、前記内部電源電圧生成手段で生成された内部電源電圧を補正するための電圧を前記内部電源ノードに供給する。内部電源電圧補正手段は、前記内部電源電圧の大きさに応じて活性化される第２のトランジスタを含んで構成され、前記内部電源電圧が内部電源電圧の設定値より低い場合に前記第２のトランジスタを介して外部電源から前記内部電源ノードに電圧を供給する第１の補正手段と、前記内部電源電圧の大きさに応じて活性化される第３のトランジスタを含んで構成され、前記内部電源電圧が前記設定値より高い場合に前記第３のトランジスタを介して前記内部電源ノードから接地電圧へ電圧を引抜く第２の補正手段とを有し、前記第１の補正手段の駆動能力は、前記内部電源電圧生成手段の駆動能力よりも小さい。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００１９】
（１） 実施の形態１
図１は、本発明の内部電源回路１００１の構成を示す図である。
【００２０】
図１を参照して、内部電源回路１００１は、内部降圧回路１１３と、その制御用論理ゲート１１９とを含む。
【００２１】
内部降圧回路１１３は、さらに、回路１１５，１１７を含む。制御用論理ゲート１１９は、さらに、回路１１５用制御用論理ゲート１２１と、回路１１７用制御用論理ゲート１２３とを含む。回路１１５用制御用論理ゲート１２１は、ＮＡＮＤゲート１２１ａと、ＮＡＮＤゲート１２１ａの出力が入力されるインバータ１２１ｂとを含み、回路１１７用制御用論理ゲート１２３は、ＮＡＮＤゲート１２３ａとＮＡＮＤゲート１２３ａの出力が入力されるインバータ１２３ｂとを含む。
【００２２】
ＮＡＮＤゲート１２１ａの一方の入力端子に外部信号Ａが入力され、他方の入力端子に外部信号φ１が入力される。ＮＡＮＤゲート１２３ａの一方の入力端子に外部信号Ｂが入力され、他方の入力端子に外部信号φ１が入力される。
【００２３】
インバータ１２１ｂの出力は回路１１５に入力され、インバータ１２３ｂの出力は回路１１７に入力され、それぞれの回路をオンまたはオフする。回路１１５の入力端子と回路１１７の入力端子は内部電源ノード１３０に接続され、出力された電圧は内部電源に供給される。
【００２４】
図２は、図１の回路１１５（，１１７）の回路図である。
図２を参照して、回路１１５は、感度を少し下げた差動増幅回路１００と、ＰＭＯＳトランジスタ１１０とを含む。
【００２５】
差動増幅回路１００は、外部電源に接続され、ＰＭＯＳトランジスタ１０３，１０４で構成されたカレントミラー回路１０１と、リファレンス電圧Ｖｒｅｆがゲート電極に印加されるＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと略す）１０５と、内部電源電圧ｉｎｔＶｃｃがゲート電極に印加されるＮＭＯＳトランジスタ１０６と、外部信号φ２がＨレベルのとき差動増幅回路１００をオンするＮＭＯＳトランジスタ１０７とを含む。
【００２６】
差動増幅回路１００の出力はＰＭＯＳトランジスタ１１０のゲート電極に印加され、差動増幅回路１００の出力がＬレベルのときＰＭＯＳトランジスタ１１０がオンし、ソース電極から外部電源電圧ｅｘｔＶｃｃが与えられ、ドレイン電極に接続された内部電源ノード１３０を介して内部電源に供給される。
【００２７】
回路１１７は、回路１１５よりも感度の良い差動増幅回路１００′と、ＰＭＯＳトランジスタ１１０とを含む。
【００２８】
差動増幅回路１００′は、回路１１５の差動増幅回路１００と同様の構成を有する。ただし、ＮＭＯＳトランジスタ１０７は、外部信号φ３がＨレベルのときオンする。
【００２９】
差動増幅回路１００，１００′の感度は、ＰＭＯＳトランジスタ１０３，１０４，およびＮＭＯＳトランジスタ１０５，１０６，１０７のサイズを変えることで調整できる。
【００３０】
図３は、図１の内部電源回路１００１の動作を示すタイミングチャートである。
【００３１】
図３を用いて図１の内部電源回路１００１の動作を説明する。
ロウアドレスストローブ信号／ＲＡＳがＬレベルになり、ＤＲＡＭが動作状態に入ると、外部信号φ１，ＡがＨレベルになり、まず感度を少し下げた差動増幅回路１００を含む回路１１５が動作する。ワード線が立上がってセンスアンプが動作し、内部電源電圧ｉｎｔＶｃｃが大きく変動する期間には、回路１１５のみが動作するようにして、内部電源電圧ｉｎｔＶｃｃの変動に対して敏感に反応し過ぎないようにする。センスアンプの動作が終了し、内部電源電圧ｉｎｔＶｃｃが安定した状態のときには、外部信号ＡがＬレベルに、外部信号ＢがＨレベルになり、感度を少し下げた差動増幅回路１００を含む回路１１５から、感度の良い差動増幅回路１００′を含む回路１１７に切換えられ、内部電源電圧ｉｎｔＶｃｃの変動に敏感に反応するようにする。このようにして内部電源電圧ｉｎｔＶｃｃを制御することにより、内部電源電圧ｉｎｔＶｃｃの変動は少なくなる。
【００３２】
以上のように、本発明の実施の形態１の内部電源回路は、感度の異なる差動増幅回路をそれぞれ含む２つの回路を２段階に分けて動作させるため、内部電源電圧の制御能力の高い内部電源回路を提供することができる。
【００３３】
（２） 実施の形態２
ロウアドレスストローブ信号／ＲＡＳがＬレベルになり、ＤＲＡＭが動作すると、ワード線が立上がりセンスアンプが動作して、内部電源電圧ｉｎｔＶｃｃがリファレンス電圧Ｖｒｅｆレベルよりも大きく下がってしまう。このときに内部電源回路が動作するが、差動増幅回路の感度が良すぎると、内部電源電圧ｉｎｔＶｃｃがリファレンス電圧Ｖｒｅｆレベルを超えてオーバシュートしてしまう可能性がある。それを防止するためには、内部電源回路が含んでいる差動増幅回路を流れる電流を変化させると効果的である。
【００３４】
図４は、本発明の内部電源回路１００２の回路図である。
図４を参照して、内部電源回路１００２は、差動増幅回路２００と、ＰＭＯＳトランジスタ２１０とを含む。
【００３５】
差動増幅回路２００は、外部電源に接続され、ＰＭＯＳトランジスタ２０３，２０４で構成されたカレントミラー回路２０１と、ゲート電極にリファレンス電圧Ｖｒｅｆが印加されているＮＭＯＳトランジスタ２０５と、ゲート電極に内部電源電圧ｉｎｔＶｃｃが印加されているＮＭＯＳトランジスタ２０６と、ドレイン電極がＮＭＯＳトランジスタ２０５のソース電極とＮＭＯＳトランジスタ２０６のソース電極とが接続された接続ノード４０３に接続され、ソース電極が接地され、ゲート電極に外部信号Ａが印加されているＮＭＯＳトランジスタ２０７と、ＮＭＯＳトランジスタ２０７と同様にドレイン電極が接続ノード４０３に接続され、ソース電極が接地され、ゲート電極に外部信号Ｂが印加されているＮＭＯＳトランジスタ２０８とを含む。
【００３６】
ＰＭＯＳトランジスタ２１０は、ソース電極が外部電源に接続され、ドレイン電極が内部電源ノード１３０に接続され、ゲート電極に差動増幅回路２００の出力が印加されている。
【００３７】
差動増幅回路２００の出力がＬレベルのときＰＭＯＳトランジスタ２１０がオンし、外部電源電圧ｅｘｔＶｃｃが内部電源ノード１３０を介して内部電源ノード１３０に供給される。
【００３８】
図４において、センスアンプの動作時は、外部信号ＡによってＮＭＯＳトランジスタ２０７をオンさせて差動増幅回路２００に流れる電流を減らして差動増幅回路２００の反応を少し抑えておく。次に、センスアンプ動作終了後、内部電源電圧ｉｎｔＶｃｃが安定しているときは、外部信号ＢによってＮＭＯＳトランジスタ２０８もオンさせて差動増幅回路２００を流れる電流を増やして差動増幅回路２００の感度を良くし、内部電源電圧ｉｎｔＶｃｃの変動に早く反応するようにする。
【００３９】
以上のように、実施の形態２の内部電源回路は、内部電源回路が含んでいる差動増幅回路を流れる電流を２段階に分けて制御できるので、差動増幅回路の反応の程度を調整できるようになり、内部電源電圧の制御能力の高い内部電源回路を提供することが可能となる。
【００４０】
（３） 実施の形態３
図５は、本発明の実施の形態３の内部電源回路１００３の回路図である。
【００４１】
図５を参照して、内部電源回路１００３は、回路１２０と、回路５００とを含む。
【００４２】
回路５００は、ＰＭＯＳトランジスタ２００，２０１で構成されたカレントミラー回路５０１と、ＰＭＯＳトランジスタ２００と内部電源ノード１３０との間に接続されたＮＭＯＳトランジスタ２０２と、ＮＭＯＳトランジスタ２０４，２０５で構成されたカレントミラー回路５０３と、ＮＭＯＳトランジスタ２０４と内部電源ノード１３０との間に接続されたＰＭＯＳトランジスタ２０３とを含む。ＰＭＯＳトランジスタ２００よりＰＭＯＳトランジスタ２０１の方がトランジスタサイズが大きい。
【００４３】
ＰＭＯＳトランジスタ２００，２０１のソース電極の各々は、外部電源に接続され、ＰＭＯＳトランジスタ２００のドレイン電極はＮＭＯＳトランジスタ２０２のドレイン電極に接続されている。ＮＭＯＳトランジスタ２０４，２０５のソース電極の各々は接地され、ＮＭＯＳトランジスタ２０４のドレイン電極はＰＭＯＳトランジスタ２０３のドレイン電極に接続されている。ＮＭＯＳトランジスタ２０２のソース電極とＰＭＯＳトランジスタ２０３のソース電極とは内部電源ノード１３０で接続されている。ＮＭＯＳトランジスタ２０２の基板は接地され、ゲート電極にはリファレンス電圧Ｖｒｅｆ１が印加されている。ＰＭＯＳトランジスタ２０３の基板は外部電源に接続され、ゲート電極にはリファレンス電圧Ｖｒｅｆ２が印加されている。
【００４４】
リファレンス電圧Ｖｒｅｆ１は、ＮＭＯＳトランジスタ２０２のスレッショルド電圧Ｖｔｈｎだけ内部電源電圧ｉｎｔＶｃｃより高い電圧に設定しておく。この場合、ＰＭＯＳトランジスタ２００，２０１、ＮＭＯＳトランジスタ２０２を流れる電流は非常に小さい。
【００４５】
図５において、内部電源電圧ｉｎｔＶｃｃがリファレンス電圧Ｖｒｅｆレベルよりも下がった場合は、従来の内部電源回路と同様に回路１２０が動作して、内部電源電圧ｉｎｔＶｃｃをリファレンス電圧Ｖｒｅｆまで回復させる。このとき、ＰＭＯＳトランジスタ２００，２０１からなるカレントミラー回路５０１も動作するが、この効果は回路１２０に比べて少ない。
【００４６】
すなわち、内部電源電圧ｉｎｔＶｃｃが設定値より低くなった場合、内部電源電圧ｉｎｔＶｃｃとリファレンス電圧Ｖｒｅｆ１との間にはスレッショルド電圧Ｖｔｈｎ以下の差が生じ、ＮＭＯＳトランジスタ２０２はオン状態になる。このとき、ＮＭＯＳトランジスタ２０２を流れる電流がカレントミラー回路５０３で増幅され、ＰＭＯＳトランジスタ２０１を介して外部電源から内部電源ノード１３０に電圧が供給され、内部電源電圧ｉｎｔＶｃｃが昇圧される。
【００４７】
内部電源電圧ｉｎｔＶｃｃがたとえば３．３Ｖに設定されると、リファレンス電圧Ｖｒｅｆ１は、Ｖｒｅｆ１＝ｉｎｔＶｃｃ＋Ｖｔｈｎ≒３．３＋０．７＝４．０Ｖであり、内部電源電圧ｉｎｔＶｃｃが３．３ＶになればＮＭＯＳトランジスタ２０２はオフするので、内部電源ノード１３０への電圧の供給が止まる。したがって、内部電源電圧ｉｎｔＶｃｃは３．３Ｖに安定する。
【００４８】
リファレンス電圧Ｖｒｅｆ２は、ＰＭＯＳトランジスタ２０３のスレッショルド電圧Ｖｔｈｐだけ内部電源電圧ｉｎｔＶｃｃより低い電圧に設定しておく。この場合、ＰＭＯＳトランジスタ２０３，ＮＭＯＳトランジスタ２０４，２０５を流れる電流は非常に小さい。内部電源電圧ｉｎｔＶｃｃが、たとえば３．３Ｖに設定されると、リファレンス電圧Ｖｒｅｆ２は、Ｖｒｅｆ２＝ｉｎｔＶｃｃ−｜Ｖｔｈｐ｜≒３．３−０．７＝２．６Ｖに設定される。内部電源電圧ｉｎｔＶｃｃが設定値（３．３Ｖ）より高くなった場合、内部電源電圧ｉｎｔＶｃｃとリファレンス電圧Ｖｒｅｆ２との間にはスレッショルド電圧Ｖｔｈｐ以上の差が出るため、ＰＭＯＳトランジスタ２０３はオン状態になる。このとき、ＰＭＯＳトランジスタ２０３を流れる電流を２０３で増幅して（ＮＭＯＳトランジスタ２０４よりＮＭＯＳトランジスタ２０５の方がトランジスタサイズが大きい）、内部電源電圧ｉｎｔＶｃｃをＮＭＯＳトランジスタ２０５を介してＧＮＤに引抜く。内部電源電圧ｉｎｔＶｃｃが３．３Ｖになれば、ＰＭＯＳトランジスタ２０３はオフするので、内部電源電圧ｉｎｔＶｃｃは３．３Ｖに安定する。
【００４９】
以上のようにして、本発明の実施の形態３による内部電源回路は、内部電源電圧がリファレンス電圧より低くなった場合に電位を上げる回路に加えて、内部電源電圧がリファレンス電圧より高くなった場合に電位を下げる回路を設けたので、内部電源電圧の制御能力の高い内部電源回路を提供することが可能となる。
【００５０】
（４） 実施の形態４
図６は、本発明の実施の形態４による内部電源回路１００４の構成を示す図である。
【００５１】
図６を参照して、内部電源回路１００４は、内部降圧回路６１３と、その制御用論理ゲート６１９とを含む。
【００５２】
内部降圧回路６１３は、さらに、回路６１５，６１７を含み、制御用論理ゲート６１９は、さらに、回路６１５用制御用論理ゲート６２１と、回路６１７用制御用論理ゲート６２３とを含む。回路６１５，６１７は、図３の回路１１５（，１１７）と同様の回路である。ただし、回路６１５，６１７が含む差動増幅回路の感度は、ともに低いものを使用している。
【００５３】
制御用論理ゲート６２１は、ＮＡＮＤゲート６２１ａと、ＮＡＮＤゲート６２１ａの出力が入力されるインバータ６２１ｂとを含み、制御用論理ゲート６２３は、ＮＡＮＤゲート６２３ａと、ＮＡＮＤゲート６２３ａの出力が入力されるインバータ６２３ｂとを含む。
【００５４】
ＮＡＮＤゲート６２１ａの一方の入力端子に外部信号Ｄが入力され、他方の入力端子に外部信号φ２が入力される。ＮＡＮＤゲート６２３ａの一方の入力端子に外部信号Ｅが入力され、他方の入力端子に外部信号φ２が入力される。
【００５５】
インバータ６２１ｂの出力は回路６１５に入力され、インバータ６２３ｂの出力は回路６１７に入力され、それぞれの回路をオンまたはオフする。回路６１５と回路６１７との出力端子は内部電源ノード１３０に接続され、出力された電圧は内部電源ノード１３０に供給され、内部電源電圧ｉｎｔＶｃｃを昇圧する。
【００５６】
図７は、図６の内部電源回路１００４の動作を示すタイミングチャートである。
【００５７】
以下、図７のタイミングチャートを用いて図６の内部電源回路１００４の動作を説明する。
【００５８】
ロウアドレスストローブ信号／ＲＡＳがＬレベルになり、センスアンプの動作が終了するまでは内部電源電圧ｉｎｔＶｃｃのレベルが大きく下がるので、この期間は外部信号φ２，Ｄ，ＥをＨレベルにして２つの回路６１５，６１７を動作させる（第１段階）。回路６１５，６１７によって、内部電源電圧ｉｎｔＶｃｃのレベルがリファレンス電圧Ｖｒｅｆレベルまでほぼ回復したら、内部電源電圧ｉｎｔＶｃｃが上がり過ぎないように、一方の回路、たとえば外部信号ＥをＬレベルにして回路６１７を止める（第２段階）。
【００５９】
以上のように、本発明の実施の形態４による内部電源回路１００４は、内部降圧回路が上記のように第１，第２の２段階で動作するため、内部電源電圧の制御能力の高い内部電源回路を提供することが可能となる。
【００６０】
（５） 実施の形態５
図８は、本発明の実施の形態５の内部電源回路１００５の回路図である。
【００６１】
図８を参照して、内部電源回路１００５は、差動増幅回路３００と、ＰＭＯＳトランジスタ３１０，８１０と、内部電源電圧補正回路８２０とを含む。
【００６２】
差動増幅回路３００およびＰＭＯＳトランジスタ３１０は、それぞれ図３の差動増幅回路１００およびＰＭＯＳトランジスタ１１０と同様のものである。
【００６３】
内部電源電圧補正回路８２０は、インバータ８３０，８４０と、ＰＭＯＳトランジスタ８５０とを含む。インバータ８３０には外部信号Ａが入力され、インバータ８３０の出力がインバータ８４０に入力されている。インバータ８４０の出力はＰＭＯＳトランジスタ８５０のゲート電極に印加されている。
【００６４】
次にこの内部電源回路１００５の動作を説明する。
ロウアドレスストローブ信号／ＲＡＳがＬレベルになり、センスアンプが動作すると、内部電源電圧ｉｎｔＶｃｃはリファレンス電圧Ｖｒｅｆレベルから大きく下がってしまう。このとき、第１の実施の形態で説明したのと同様に、差動増幅回路３００により内部電源電圧ｉｎｔＶｃｃとリファレンス電圧Ｖｒｅｆとの差が検出され、ＰＭＯＳトランジスタ３１０がオンし、ＰＭＯＳトランジスタ３１０のソース電極に接続された外部電源から内部電源ノード１３０に電圧が供給され、内部電源電圧ｉｎｔＶｃｃが昇圧される。
【００６５】
一方、ロウアドレスストローブ信号／ＲＡＳがＬレベルになると、外部信号ＡがＬレベルになり、インバータ８３０に入力される。インバータ８３０のＨレベルの出力はインバータ８４０の入力となり、インバータ８４０のＬレベルの出力はＰＭＯＳトランジスタ８５０のゲート電極に印加され、ＰＭＯＳトランジスタ８５０はオンし、ソース電極に接続された外部電源からＰＭＯＳトランジスタ８１０のソース電極に電圧が供給される。ＰＭＯＳトランジスタ８１０のゲート電極にはＰＭＯＳトランジスタ３１０と同様に差動増幅回路３００の出力が印加されているので、ＰＭＯＳトランジスタ８１０はオン状態にあり、ＰＭＯＳトランジスタ８１０を介して内部電源ノード１３０に電圧が供給され、内部電源電圧ｉｎｔＶｃｃが昇圧される。
【００６６】
このように、内部電源回路１００５のドライバとしてＰＭＯＳトランジスタ３１０，８１０の双方が動作し、内部電源電圧ｉｎｔＶｃｃがリファレンス電圧Ｖｒｅｆレベルまで回復したら、外部信号ＡがＬレベルになり、ＰＭＯＳトランジスタ８５０がオフして、ＰＭＯＳトランジスタ８１０への電圧供給を止めて、内部電源電圧ｉｎｔＶｃｃがリファレンス電圧Ｖｒｅｆレベルを超えてしまうことを防止する。
【００６７】
図９は、本発明の実施の形態５による内部電源回路１００５′の回路図である。
【００６８】
図９を参照して、内部電源回路１００５′は、差動増幅回路３００と、ＰＭＯＳトランジスタ３１０，８１０と、内部電源電圧補正回路８２１とを含む。
【００６９】
差動増幅回路３００およびＰＭＯＳトランジスタ３１０，８１０は、図８と同様の差動増幅回路およびＰＭＯＳトランジスタであって、接続関係もまた図８と同様である。
【００７０】
内部電源電圧補正回路８２１は、インバータ８３１と、ＮＭＯＳトランジスタ８５１とを含む。
【００７１】
インバータ８３１には外部信号Ａが入力され、インバータ８３１の出力がＮＭＯＳトランジスタ８５１のゲート電極に印加されている。ＮＭＯＳトランジスタ８２１のソース電極は外部電源に接続され、ドレイン電極はＰＭＯＳトランジスタ８１０のソース電極に接続されている。ＰＭＯＳトランジスタ８１０のドレイン電極は内部電源ノード１３０に接続され、ゲート電極には差動増幅回路３００の出力が印加されている。
【００７２】
ロウアドレスストローブ信号／ＲＡＳがＬレベルになりセンスアンプが動作すると、内部電源電圧ｉｎｔＶｃｃはリファレンス電圧Ｖｒｅｆレベルから大きく下がり、内部電源電圧ｉｎｔＶｃｃとリファレンス電圧Ｖｒｅｆとの差が差動増幅回路３００により検出され、ＰＭＯＳトランジスタ３１０がオンし、ＰＭＯＳトランジスタ３１０のソース電極に接続された外部電源から内部電源ノード１３０に電圧が供給され、内部電源電圧ｉｎｔＶｃｃが昇圧される。
【００７３】
一方、ロウアドレスストローブ信号／ＲＡＳがＬレベルになると、外部信号ＡがＬレベルになり、インバータ８３１に入力される。インバータ８３１のＨレベルの出力はＮＭＯＳトランジスタのゲート電極に印加され、ＮＭＯＳトランジスタ８５１はオンし、ソース電極に接続された外部電源からＰＭＯＳトランジスタ８１０のソース電極に電圧が供給される。ＰＭＯＳトランジスタ８１０のゲート電極には、差動増幅回路３００の出力が印加されているので、ＰＭＯＳトランジスタ８１０はオン状態にあり、ＰＭＯＳトランジスタ８１０を介して内部電源ノード１３０に電圧が供給され、内部電源電圧ｉｎｔＶｃｃが昇圧される。このように、ＰＭＯＳトランジスタ３１０，８１０の双方が内部電源回路１００５′のドライバとして動作し、内部電源電圧ｉｎｔＶｃｃがリファレンス電圧Ｖｒｅｆレベルまで回復すると、外部信号ＡがＨレベルになりＰＭＯＳトランジスタ８５１がオフしてＰＭＯＳトランジスタ８１０への電圧供給が止まり、内部電源電圧ｉｎｔＶｃｃがリファレンス電圧Ｖｒｅｆレベルを超えてしまうことが防止される。
【００７４】
以上のようにして、本発明の実施の形態５による内部電源回路は、内部電源回路のドライバとして動作する２つのＰＭＯＳトランジスタが２段階に分けて活性化され内部電源電圧がオーバシュートしないように昇圧できるので、内部電源電圧の制御能力の高い内部電源回路を提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による内部電源回路１００１の構成を示す図である。
【図２】 図１の回路１１５，１１７の回路図である。
【図３】 図１の内部電源回路１０００の動作を示すタイミングチャートである。
【図４】 本発明の実施の形態２による内部電源回路１００２の回路図である。
【図５】 本発明の実施の形態３による内部電源回路１００３の回路図である。
【図６】 本発明の実施の形態４による内部電源回路１００４の構成を示す図である。
【図７】 図６の内部電源回路１００４の動作を示すタイミングチャートである。
【図８】 本発明の実施の形態５による内部電源回路１００５の回路図である。
【図９】 本発明の実施の形態５による内部電源回路１００５′の回路図である。
【図１０】 従来の内部電源回路１０００の回路図である。
【図１１】 図１０の内部電源回路１０００の動作を示すタイミングチャートである。
【符号の説明】
１００，２００，３００ 差動増幅回路、１０１，２０１，５０１，５０３カレントミラー回路、１０３，１０４，１１０，２０３，２０４，２１０，３１０，８１０，８５０ ＰＭＯＳトランジスタ、１０５，１０６，１０７，２０５，２０６，２０７，２０８，８５１ ＮＭＯＳトランジスタ、１００１，１００２，１００３，１００４，１００５，１００５′ 内部電源回路、１１３，６１３ 内部降圧回路、１１９，６１９ 制御用論理ゲート、１２１ 回路１１５用制御用論理ゲート、１２３ 回路１１７用制御用論理ゲート、６２１ 回路６１５用制御用論理ゲート、６２３ 回路６１７用制御用論理ゲート、１２１ａ，１２３ａ，６２１ａ，６２３ａ ＮＡＮＤゲート、１２１ｂ，１２３ｂ，６２１ｂ，６２３ｂ，８３０，８３１，８４０ インバータ、１１５，１１７，１２０，６１５，６１７ 回路、１３０ 内部電源ノード、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，φ１，φ２，φ３ 外部信号、／ＲＡＳ ロウアドレスストローブ信号、ｉｎｔＶｃｃ内部電源電圧、ｅｘｔＶｃｃ 外部電源電圧、Ｖｒｅｆ リファレンス電圧。
Claims (1)
- 外部電源電圧に基づいて内部電源電圧を生成する内部電源回路であって、
内部電源ノードと、
外部電源電圧と前記内部電源ノードとの間に設けられた第１のトランジスタと、基準電圧および前記内部電源電圧に基づいて前記第１のトランジスタのオン・オフを制御するための差動増幅回路とを含む内部電源電圧生成手段と、
前記内部電源電圧生成手段で生成された内部電源電圧を補正するための電圧を前記内部電源ノードに供給する内部電源電圧補正手段とを備え、
前記内部電源電圧補正手段は、
前記内部電源電圧の大きさに応じて活性化される第２のトランジスタを含んで構成され、前記内部電源電圧が内部電源電圧の設定値より低い場合に前記第２のトランジスタを介して外部電源から前記内部電源ノードに電圧を供給する第１の補正手段と、
前記内部電源電圧の大きさに応じて活性化される第３のトランジスタを含んで構成され、前記内部電源電圧が前記設定値より高い場合に前記第３のトランジスタを介して前記内部電源ノードから接地電圧へ電圧を引抜く第２の補正手段とを有し、
前記第１の補正手段の駆動能力は、前記内部電源電圧生成手段の駆動能力よりも小さい、内部電源回路。
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