JP3779403B2 - 半導体メモリ装置の電圧昇圧回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置の電圧昇圧回路に係り、特に電圧昇圧回路のセットアップ特性を向上させ、かつ、高過ぎる昇圧電圧がトランジスタのゲートに印加されることにより発生するゲート酸化膜の信頼度の特性低下を防止することのできるプレチャージ（precharge ）手段を備える電圧昇圧回路に関する。
【０００２】
【従来の技術】
半導体装置で信号がＮＭＯＳトランジスタを通過するとき、前記信号の電圧レベルはＮＭＯＳトランジスタのスレショルド電圧（以下、Ｖｔｈという）ほど立下がって伝達される。これは、ＮＭＯＳトランジスタのソース端子とゲート端子との電圧差がＶｔｈより低ければ、前記ＮＭＯＳトランジスタがターンオフされるからである。したがって、電圧の立下がりを防止するため、前記ＮＭＯＳトランジスタのゲートに少なくとも電源電圧（以下、ＶＣＣという）＋Ｖｔｈ以上の昇圧された電圧を印加させることにより、信号がＮＭＯＳトランジスタを通過するとき、Ｖｔｈほど電圧が立下がるとしても、ＶＣＣのレベルが完全に伝達されることができる。これにより、ＶＣＣ＋Ｖｔｈ以上の昇圧電圧を発生するため、電圧昇圧回路が用いられている。
【０００３】
通常の電圧昇圧回路においては、所望の電圧レベルにセットアップを迅速に行うため、出力端にプレチャージ手段を用いる。前記プレチャージ手段によりプレチャージ電圧が立上がるほど、前記電圧昇圧回路は所望の昇圧電圧のレベルに迅速に至り、かつ、電圧昇圧の電流消耗量も低減する。
図１は従来の技術によるプレチャージ手段を備える電圧昇圧回路を示す図面である。
【０００４】
図１を参照すれば、前記電圧昇圧回路は、内部供給電圧Ｖｉｎｔを受けて前記内部供給電圧Ｖｉｎｔより高い昇圧電圧Ｖｐｐを出力する電圧昇圧手段１０と、前記電圧昇圧手段１０の出力端に接続され、前記内部供給電圧Ｖｉｎｔを受けて前記電圧昇圧手段１０の出力端をプレチャージさせるプレチャージ手段２０とを含む。ここで、前記内部供給電圧Ｖｉｎｔは内部電圧発生回路（図示しない）の出力電圧であって、半導体メモリ装置の外部から印加される外部供給電圧Ｖｅｘｔが所定の定電圧に立下がる電圧である。前記プレチャージ手段２０は前記電圧昇圧手段１０の出力端がソースに接続され、前記内部供給電圧Ｖｉｎｔが共通に接続されたゲートとドレインに印加されるダイオード構造のＮＭＯＳトランジスタＭ１で構成される。
【０００５】
図２は図１の昇圧電圧Ｖｐｐプレチャージ電圧のレベルを示す図面である。
図２を参照して図１の従来の技術によるプレチャージ手段を備える電圧昇圧回路の動作を説明すると、次のとおりである。内部供給電圧Ｖｉｎｔが前記プレチャージ手段２０に供給されると、プレチャージ手段２０がターンオンされることにより、前記電圧昇圧手段１０の出力端がＶｉｎｔ−Ｖｔｈにプレチャージされる。その後、前記電圧昇圧手段１０が動作して出力端に昇圧電圧Ｖｐｐを出力させる。
【０００６】
ところが、前記図１の従来の技術によるプレチャージ手段を備える電圧昇圧回路は、プレチャージレベルが内部供給電圧Ｖｉｎｔより低いＶｉｎｔ−Ｖｔｈとなるため、セットアップ特性が不良であるという短所がある。
図３は他の従来の技術によるプレチャージ手段を備える電圧昇圧回路を示す図面である。ここで、図１と同じ構成及び同じ動作を行う構成要素及び信号については同じ参照番号及び参照符号をつける。
【０００７】
図３を参照すれば、前記電圧昇圧回路は、内部供給電圧Ｖｉｎｔを受けて前記内部供給電圧Ｖｉｎｔより高い昇圧電圧Ｖｐｐを出力する電圧昇圧手段１０と、前記電圧昇圧手段１０の出力端に接続され、外部供給電圧Ｖｅｘｔを受けて前記電圧昇圧手段１０の出力端をプレチャージさせるプレチャージ手段３０とを含む。前記プレチャージ手段３０は前記電圧昇圧手段１０の出力端がソースに接続され、前記外部供給電圧Ｖｅｘｔが共通に接続されたゲートとドレインに印加されるダイオード構造のＮＭＯＳトランジスタＭ１で構成される。
【０００８】
図４は図３の昇圧電圧Ｖｐｐプレチャージ電圧レベルを示す図面である。
図４を参照して図３の他の従来の技術によるプレチャージ手段を備える電圧昇圧回路の動作を説明すると、次のとおりである。外部供給電圧Ｖｅｘｔが前記プレチャージ手段３０に供給されると、プレチャージ手段３０がターンオンされることにより、前記電圧昇圧手段１０の出力端が前記外部供給電圧Ｖｅｘｔに比例してプレチャージされる。この際、前記プレチャージ手段３０にダイオードを１つ用いる場合には、前記昇圧電圧手段１０の出力端がＶｅｘｔ−Ｖｔｈにプレチャージされ、２つのダイオードを直立に接続して用いる場合には、前記昇圧電圧手段１０の出力端がＶｅｘｔ−２Ｖｔｈにプレチャージされる。その後、前記電圧昇圧手段１０が動作して出力端に昇圧電圧Ｖｐｐを出力させる。
【０００９】
前記図３のさらに他の従来の技術によるプレチャージ手段を備える電圧昇圧回路は、プレチャージレベルが内部供給電圧Ｖｉｎｔより高いＶｅｘｔ−ＶｔｈまたはＶｅｘｔ−２Ｖｔｈとなるため、セットアップ特性が良好である。しかしながら、前記外部供給電圧Ｖｅｘｔが高い領域では前記電圧昇圧回路の出力電圧である昇圧電圧Ｖｐｐが高過ぎるので、高過ぎる昇圧電圧がトランジスタのゲートに直接印加されることにより、トランジスタのゲート酸化膜の信頼度特性を低下させるという問題があった。
【００１０】
【発明が解決しようとする課題】
したがって、本発明の目的は電圧昇圧回路のセットアップ特性を向上させ、かつ、ゲート酸化膜の信頼度の特性低下を防止することのできる新しいプレチャージ手段を備える電圧昇圧回路を提供するにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するために本発明による電圧昇圧回路は、第１供給電圧を受けて前記第１供給電圧より高い昇圧電圧を出力する電圧昇圧手段と、前記第１供給電圧を受けて前記電圧昇圧手段の出力端をプレチャージさせる第１プレチャージ手段と、第２供給電圧を受けて前記電圧昇圧手段の出力端をプレチャージさせる第２プレチャージ手段とを含むことを特徴とする。
【００１２】
望ましい実施例によれば、前記第２供給電圧は外部から印加される外部供給電圧であり、前記第１供給電圧は前記外部供給電圧が内部電圧発生回路で所定の電圧レベルに立下がることにより得られる内部供給電圧である。前記第１プレチャージ手段は前記第１供給電極と前記電圧昇圧手段の出力端との間に直列接続される１つ以上のダイオードを含み、前記第２プレチャージ手段は前記第２供給電圧と前記電圧昇圧手段の出力端との間に直列接続される２つ以上のダイオードを含んで、前記第２プレチャージ手段のダイオードの数が前記第１プレチャージ手段のダイオードの数より少なくとも１つ以上多いことを特徴とする。前記ダイオードはゲートとドレインが共通に接続されたＮＭＯＳトランジスタで構成される。
【００１３】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳しく説明する。
図５は本発明によるプレチャージ手段を備える電圧昇圧回路を示す図面である。ここで、図１及び図３と同じ構成及び同じ動作を行う構成要素と信号については同じ参照番号及び参照符号をつける。
【００１４】
図５を参照すれば、前記本発明による電圧昇圧回路は、内部供給電圧Ｖｉｎｔを受けて前記内部供給電圧Ｖｉｎｔより高い昇圧電圧Ｖｐｐを出力する電圧昇圧手段１０と、前記電圧昇圧手段１０の出力端に接続され、前記内部供給電圧Ｖｉｎｔを受けて前記電圧昇圧手段１０の出力端をプレチャージさせる第１プレチャージ手段２０と、前記電圧昇圧手段１０の出力端に接続され、外部供給電圧Ｖｅｘｔを受けて前記電圧昇圧手段１０の出力端をプレチャージさせる第２プレチャージ手段４０とを含む。
【００１５】
ここで、前記外部供給電圧Ｖｅｘｔは半導体メモリ装置の外部から印加される電圧であり、前記内部供給電圧Ｖｉｎｔは内部電圧発生回路（図示しない）の出力電圧であり、前記外部供給電圧Ｖｅｘｔが前記内部電圧発生回路で一定の電圧レベルに立下がる電圧である。前記第１プレチャージ手段２０は、前記電圧昇圧手段１０の出力端と前記内部供給電圧Ｖｉｎｔとの間に接続され、ゲートとドレインが共通に接続されたダイオード構造のＮＭＯＳトランジスタＭ１が少なくとも１つ以上直列に接続されて構成される。前記第２プレチャージ手段４０は、前記電圧昇圧手段１０の出力端と前記外部供給電圧Ｖｅｘｔとの間に接続され、ゲートとドレインが共通に接続されたダイオード構造のＮＭＯＳトランジスタ（Ｍ２乃至Ｍｎ）が少なくとも２つ以上直列に接続されて構成される。前記第２プレチャージ手段４０のトランジスタの数は前記第１プレチャージ手段２０のトランジスタの数より少なくとも１つ以上多く、前記第２プレチャージ手段４０のターンオン電圧Ｖｔｅｘｔは前記第１プレチャージ手段２０のターンオン電圧Ｖｔｉｎｔより高いことを特徴とする。
【００１６】
図６は図５の昇圧電圧Ｖｐｐプレチャージ電圧レベルを示す図面である。
図６を参照して図５の本発明によるプレチャージ手段を備える電圧昇圧回路の動作を説明すると、次のとおりである。まず、外部供給電圧Ｖｅｘｔと内部供給電圧Ｖｉｎｔが同一である第１区間では、ターンオン電圧が低い前記第１プレチャージ手段２０が先にターンオンされるので、前記電圧昇圧手段１０の出力端がＶｉｎｔ−Ｖｔｈにプレチャージされる。次に、前記外部供給電圧Ｖｅｘｔは増えつつあるが、内部発生回路（図示せず）により前記内部供給電圧Ｖｉｎｔが一定になる第２区間では、初期には前記第１プレチャージ手段２０により電圧昇圧手段２０の出力端がプレチャージされるが、その後にはターンオン電圧が高い前記第２プレチャージ手段４０がターンオンされることにより、前記第２プレチャージ手段４０により外部供給電圧Ｖｅｘｔに比例するため、プレチャージレベルが上昇する。前記外部供給電圧Ｖｅｘｔに応じて前記内部供給電圧Ｖｉｎｔが再び立上がる第３区間では、前記電圧昇圧手段１０の出力端が前記第２プレチャージ手段４０により続けてＶｅｘｔ−ｎＶｔｈ（ｎは第２プレチャージ手段のトランジスタの数）にプレチャージされて前記外部供給電圧Ｖｅｘｔに比例して立上がる。その後、電圧昇圧手段１０が動作して出力端に昇圧電圧Ｖｐｐを出力させる。
【００１７】
したがって、上述した本発明による電圧昇圧回路は、外部供給電圧Ｖｅｘｔと内部供給電圧Ｖｉｎｔが同一である第１区間では、ターンオン電圧が低い第１プレチャージ手段２０によりプレチャージが迅速に行われるので、電圧昇圧回路のセットアップ特性が良好である。かつ、外部供給電圧Ｖｅｘｔは増えつつあるが、内部供給電圧Ｖｉｎｔが一定な第２区間でも、前記第２プレチャージ手段４０によりプレチャージレベルが上昇するので、電圧昇圧回路のセットアップ特性が優れる。かつ、外部供給電圧Ｖｅｘｔに応じて前記内部供給電圧Ｖｉｎｔが再び立上がる第３区間では、前記第２プレチャージ手段４０により前記電圧昇圧手段１０の出力端がＶｅｘｔ−ｎＶｔｈ（ｎは第２プレチャージ手段のトランジスタの数）にプレチャージされて前記外部供給電圧Ｖｅｘｔに比例してプレチャージレベルも上昇するが、前記第２プレチャージ手段４０のターンオン電圧が高いため、従来の技術に比べプレチャージのレベルは相対的に低くなる。
【００１８】
【発明の効果】
これにより、前記電圧昇圧手段１０が動作するとき、前記電圧昇圧手段１０の出力である昇圧電圧Ｖｐｐが過度に高くなることはない。したがって、前記昇圧電圧が印加されるトランジスタのゲート酸化膜の信頼度を確保することができる。
【００１９】
かつ、本発明は前記の実施例に限るものでなく、本発明の技術的な思想内において当分野の通常の知識を持つ者により様々な変形が可能なのは明らかである。
【図面の簡単な説明】
【図１】従来の技術によるプレチャージ手段を備える電圧昇圧回路を示す図面である。
【図２】図１に示された電圧昇圧回路の信号波形図である。
【図３】従来の他の技術によるプレチャージ手段を備える電圧昇圧回路を示す図面である。
【図４】図３に示された電圧昇圧回路の信号波形図である。
【図５】本発明によるプレチャージ手段を備える電圧昇圧回路を示す図面である。
【図６】図５に示された電圧昇圧回路の信号波形図である。
【符号の説明】
１０ 電圧昇圧手段
２０ 第１プレチャージ手段
４０ 第２プレチャージ手段
【発明の属する技術分野】
本発明は半導体メモリ装置の電圧昇圧回路に係り、特に電圧昇圧回路のセットアップ特性を向上させ、かつ、高過ぎる昇圧電圧がトランジスタのゲートに印加されることにより発生するゲート酸化膜の信頼度の特性低下を防止することのできるプレチャージ（precharge ）手段を備える電圧昇圧回路に関する。
【０００２】
【従来の技術】
半導体装置で信号がＮＭＯＳトランジスタを通過するとき、前記信号の電圧レベルはＮＭＯＳトランジスタのスレショルド電圧（以下、Ｖｔｈという）ほど立下がって伝達される。これは、ＮＭＯＳトランジスタのソース端子とゲート端子との電圧差がＶｔｈより低ければ、前記ＮＭＯＳトランジスタがターンオフされるからである。したがって、電圧の立下がりを防止するため、前記ＮＭＯＳトランジスタのゲートに少なくとも電源電圧（以下、ＶＣＣという）＋Ｖｔｈ以上の昇圧された電圧を印加させることにより、信号がＮＭＯＳトランジスタを通過するとき、Ｖｔｈほど電圧が立下がるとしても、ＶＣＣのレベルが完全に伝達されることができる。これにより、ＶＣＣ＋Ｖｔｈ以上の昇圧電圧を発生するため、電圧昇圧回路が用いられている。
【０００３】
通常の電圧昇圧回路においては、所望の電圧レベルにセットアップを迅速に行うため、出力端にプレチャージ手段を用いる。前記プレチャージ手段によりプレチャージ電圧が立上がるほど、前記電圧昇圧回路は所望の昇圧電圧のレベルに迅速に至り、かつ、電圧昇圧の電流消耗量も低減する。
図１は従来の技術によるプレチャージ手段を備える電圧昇圧回路を示す図面である。
【０００４】
図１を参照すれば、前記電圧昇圧回路は、内部供給電圧Ｖｉｎｔを受けて前記内部供給電圧Ｖｉｎｔより高い昇圧電圧Ｖｐｐを出力する電圧昇圧手段１０と、前記電圧昇圧手段１０の出力端に接続され、前記内部供給電圧Ｖｉｎｔを受けて前記電圧昇圧手段１０の出力端をプレチャージさせるプレチャージ手段２０とを含む。ここで、前記内部供給電圧Ｖｉｎｔは内部電圧発生回路（図示しない）の出力電圧であって、半導体メモリ装置の外部から印加される外部供給電圧Ｖｅｘｔが所定の定電圧に立下がる電圧である。前記プレチャージ手段２０は前記電圧昇圧手段１０の出力端がソースに接続され、前記内部供給電圧Ｖｉｎｔが共通に接続されたゲートとドレインに印加されるダイオード構造のＮＭＯＳトランジスタＭ１で構成される。
【０００５】
図２は図１の昇圧電圧Ｖｐｐプレチャージ電圧のレベルを示す図面である。
図２を参照して図１の従来の技術によるプレチャージ手段を備える電圧昇圧回路の動作を説明すると、次のとおりである。内部供給電圧Ｖｉｎｔが前記プレチャージ手段２０に供給されると、プレチャージ手段２０がターンオンされることにより、前記電圧昇圧手段１０の出力端がＶｉｎｔ−Ｖｔｈにプレチャージされる。その後、前記電圧昇圧手段１０が動作して出力端に昇圧電圧Ｖｐｐを出力させる。
【０００６】
ところが、前記図１の従来の技術によるプレチャージ手段を備える電圧昇圧回路は、プレチャージレベルが内部供給電圧Ｖｉｎｔより低いＶｉｎｔ−Ｖｔｈとなるため、セットアップ特性が不良であるという短所がある。
図３は他の従来の技術によるプレチャージ手段を備える電圧昇圧回路を示す図面である。ここで、図１と同じ構成及び同じ動作を行う構成要素及び信号については同じ参照番号及び参照符号をつける。
【０００７】
図３を参照すれば、前記電圧昇圧回路は、内部供給電圧Ｖｉｎｔを受けて前記内部供給電圧Ｖｉｎｔより高い昇圧電圧Ｖｐｐを出力する電圧昇圧手段１０と、前記電圧昇圧手段１０の出力端に接続され、外部供給電圧Ｖｅｘｔを受けて前記電圧昇圧手段１０の出力端をプレチャージさせるプレチャージ手段３０とを含む。前記プレチャージ手段３０は前記電圧昇圧手段１０の出力端がソースに接続され、前記外部供給電圧Ｖｅｘｔが共通に接続されたゲートとドレインに印加されるダイオード構造のＮＭＯＳトランジスタＭ１で構成される。
【０００８】
図４は図３の昇圧電圧Ｖｐｐプレチャージ電圧レベルを示す図面である。
図４を参照して図３の他の従来の技術によるプレチャージ手段を備える電圧昇圧回路の動作を説明すると、次のとおりである。外部供給電圧Ｖｅｘｔが前記プレチャージ手段３０に供給されると、プレチャージ手段３０がターンオンされることにより、前記電圧昇圧手段１０の出力端が前記外部供給電圧Ｖｅｘｔに比例してプレチャージされる。この際、前記プレチャージ手段３０にダイオードを１つ用いる場合には、前記昇圧電圧手段１０の出力端がＶｅｘｔ−Ｖｔｈにプレチャージされ、２つのダイオードを直立に接続して用いる場合には、前記昇圧電圧手段１０の出力端がＶｅｘｔ−２Ｖｔｈにプレチャージされる。その後、前記電圧昇圧手段１０が動作して出力端に昇圧電圧Ｖｐｐを出力させる。
【０００９】
前記図３のさらに他の従来の技術によるプレチャージ手段を備える電圧昇圧回路は、プレチャージレベルが内部供給電圧Ｖｉｎｔより高いＶｅｘｔ−ＶｔｈまたはＶｅｘｔ−２Ｖｔｈとなるため、セットアップ特性が良好である。しかしながら、前記外部供給電圧Ｖｅｘｔが高い領域では前記電圧昇圧回路の出力電圧である昇圧電圧Ｖｐｐが高過ぎるので、高過ぎる昇圧電圧がトランジスタのゲートに直接印加されることにより、トランジスタのゲート酸化膜の信頼度特性を低下させるという問題があった。
【００１０】
【発明が解決しようとする課題】
したがって、本発明の目的は電圧昇圧回路のセットアップ特性を向上させ、かつ、ゲート酸化膜の信頼度の特性低下を防止することのできる新しいプレチャージ手段を備える電圧昇圧回路を提供するにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するために本発明による電圧昇圧回路は、第１供給電圧を受けて前記第１供給電圧より高い昇圧電圧を出力する電圧昇圧手段と、前記第１供給電圧を受けて前記電圧昇圧手段の出力端をプレチャージさせる第１プレチャージ手段と、第２供給電圧を受けて前記電圧昇圧手段の出力端をプレチャージさせる第２プレチャージ手段とを含むことを特徴とする。
【００１２】
望ましい実施例によれば、前記第２供給電圧は外部から印加される外部供給電圧であり、前記第１供給電圧は前記外部供給電圧が内部電圧発生回路で所定の電圧レベルに立下がることにより得られる内部供給電圧である。前記第１プレチャージ手段は前記第１供給電極と前記電圧昇圧手段の出力端との間に直列接続される１つ以上のダイオードを含み、前記第２プレチャージ手段は前記第２供給電圧と前記電圧昇圧手段の出力端との間に直列接続される２つ以上のダイオードを含んで、前記第２プレチャージ手段のダイオードの数が前記第１プレチャージ手段のダイオードの数より少なくとも１つ以上多いことを特徴とする。前記ダイオードはゲートとドレインが共通に接続されたＮＭＯＳトランジスタで構成される。
【００１３】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳しく説明する。
図５は本発明によるプレチャージ手段を備える電圧昇圧回路を示す図面である。ここで、図１及び図３と同じ構成及び同じ動作を行う構成要素と信号については同じ参照番号及び参照符号をつける。
【００１４】
図５を参照すれば、前記本発明による電圧昇圧回路は、内部供給電圧Ｖｉｎｔを受けて前記内部供給電圧Ｖｉｎｔより高い昇圧電圧Ｖｐｐを出力する電圧昇圧手段１０と、前記電圧昇圧手段１０の出力端に接続され、前記内部供給電圧Ｖｉｎｔを受けて前記電圧昇圧手段１０の出力端をプレチャージさせる第１プレチャージ手段２０と、前記電圧昇圧手段１０の出力端に接続され、外部供給電圧Ｖｅｘｔを受けて前記電圧昇圧手段１０の出力端をプレチャージさせる第２プレチャージ手段４０とを含む。
【００１５】
ここで、前記外部供給電圧Ｖｅｘｔは半導体メモリ装置の外部から印加される電圧であり、前記内部供給電圧Ｖｉｎｔは内部電圧発生回路（図示しない）の出力電圧であり、前記外部供給電圧Ｖｅｘｔが前記内部電圧発生回路で一定の電圧レベルに立下がる電圧である。前記第１プレチャージ手段２０は、前記電圧昇圧手段１０の出力端と前記内部供給電圧Ｖｉｎｔとの間に接続され、ゲートとドレインが共通に接続されたダイオード構造のＮＭＯＳトランジスタＭ１が少なくとも１つ以上直列に接続されて構成される。前記第２プレチャージ手段４０は、前記電圧昇圧手段１０の出力端と前記外部供給電圧Ｖｅｘｔとの間に接続され、ゲートとドレインが共通に接続されたダイオード構造のＮＭＯＳトランジスタ（Ｍ２乃至Ｍｎ）が少なくとも２つ以上直列に接続されて構成される。前記第２プレチャージ手段４０のトランジスタの数は前記第１プレチャージ手段２０のトランジスタの数より少なくとも１つ以上多く、前記第２プレチャージ手段４０のターンオン電圧Ｖｔｅｘｔは前記第１プレチャージ手段２０のターンオン電圧Ｖｔｉｎｔより高いことを特徴とする。
【００１６】
図６は図５の昇圧電圧Ｖｐｐプレチャージ電圧レベルを示す図面である。
図６を参照して図５の本発明によるプレチャージ手段を備える電圧昇圧回路の動作を説明すると、次のとおりである。まず、外部供給電圧Ｖｅｘｔと内部供給電圧Ｖｉｎｔが同一である第１区間では、ターンオン電圧が低い前記第１プレチャージ手段２０が先にターンオンされるので、前記電圧昇圧手段１０の出力端がＶｉｎｔ−Ｖｔｈにプレチャージされる。次に、前記外部供給電圧Ｖｅｘｔは増えつつあるが、内部発生回路（図示せず）により前記内部供給電圧Ｖｉｎｔが一定になる第２区間では、初期には前記第１プレチャージ手段２０により電圧昇圧手段２０の出力端がプレチャージされるが、その後にはターンオン電圧が高い前記第２プレチャージ手段４０がターンオンされることにより、前記第２プレチャージ手段４０により外部供給電圧Ｖｅｘｔに比例するため、プレチャージレベルが上昇する。前記外部供給電圧Ｖｅｘｔに応じて前記内部供給電圧Ｖｉｎｔが再び立上がる第３区間では、前記電圧昇圧手段１０の出力端が前記第２プレチャージ手段４０により続けてＶｅｘｔ−ｎＶｔｈ（ｎは第２プレチャージ手段のトランジスタの数）にプレチャージされて前記外部供給電圧Ｖｅｘｔに比例して立上がる。その後、電圧昇圧手段１０が動作して出力端に昇圧電圧Ｖｐｐを出力させる。
【００１７】
したがって、上述した本発明による電圧昇圧回路は、外部供給電圧Ｖｅｘｔと内部供給電圧Ｖｉｎｔが同一である第１区間では、ターンオン電圧が低い第１プレチャージ手段２０によりプレチャージが迅速に行われるので、電圧昇圧回路のセットアップ特性が良好である。かつ、外部供給電圧Ｖｅｘｔは増えつつあるが、内部供給電圧Ｖｉｎｔが一定な第２区間でも、前記第２プレチャージ手段４０によりプレチャージレベルが上昇するので、電圧昇圧回路のセットアップ特性が優れる。かつ、外部供給電圧Ｖｅｘｔに応じて前記内部供給電圧Ｖｉｎｔが再び立上がる第３区間では、前記第２プレチャージ手段４０により前記電圧昇圧手段１０の出力端がＶｅｘｔ−ｎＶｔｈ（ｎは第２プレチャージ手段のトランジスタの数）にプレチャージされて前記外部供給電圧Ｖｅｘｔに比例してプレチャージレベルも上昇するが、前記第２プレチャージ手段４０のターンオン電圧が高いため、従来の技術に比べプレチャージのレベルは相対的に低くなる。
【００１８】
【発明の効果】
これにより、前記電圧昇圧手段１０が動作するとき、前記電圧昇圧手段１０の出力である昇圧電圧Ｖｐｐが過度に高くなることはない。したがって、前記昇圧電圧が印加されるトランジスタのゲート酸化膜の信頼度を確保することができる。
【００１９】
かつ、本発明は前記の実施例に限るものでなく、本発明の技術的な思想内において当分野の通常の知識を持つ者により様々な変形が可能なのは明らかである。
【図面の簡単な説明】
【図１】従来の技術によるプレチャージ手段を備える電圧昇圧回路を示す図面である。
【図２】図１に示された電圧昇圧回路の信号波形図である。
【図３】従来の他の技術によるプレチャージ手段を備える電圧昇圧回路を示す図面である。
【図４】図３に示された電圧昇圧回路の信号波形図である。
【図５】本発明によるプレチャージ手段を備える電圧昇圧回路を示す図面である。
【図６】図５に示された電圧昇圧回路の信号波形図である。
【符号の説明】
１０ 電圧昇圧手段
２０ 第１プレチャージ手段
４０ 第２プレチャージ手段
Claims (6)
- 第１供給電圧を受けて前記第１供給電圧より高い昇圧電圧を出力する電圧昇圧手段と、
前記第１供給電圧を受けて前記電圧昇圧手段の出力端をプレチャージさせる第１プレチャージ手段と、
第２供給電圧を受けて前記電圧昇圧手段の出力端をプレチャージさせる第２プレチャージ手段とを含み、
前記第２プレチャージ手段は、前記第２供給電圧と前記電圧昇圧手段の出力端との間に直列接続される２つ以上のダイオードを含み、
前記ダイオードは、ゲートとドレインが共通に接続されたＮＭＯＳトランジスタであることを特徴とする半導体メモリ装置の電圧昇圧回路。 - 前記第２供給電圧は、外部から印加される外部供給電圧であり、前記第１供給電圧は前記外部供給電圧が内部電圧発生回路で所定の電圧レベルに立下がることにより得られる内部供給電圧であることを特徴とする請求項１に記載の半導体メモリ装置の電圧昇圧回路。
- 前記第１プレチャージ手段は、前記第１供給電圧と前記電圧昇圧手段の出力端との間に直列接続される１つ以上のダイオードを含むことを特徴とする請求項１に記載の半導体メモリ装置の電圧昇圧回路。
- 前記ダイオードは、ゲートとドレインが共通に接続されたＮＭＯＳトランジスタであることを特徴とする請求項３に記載の半導体メモリ装置の電圧昇圧回路。
- 第１供給電圧を受けて前記第１供給電圧より高い昇圧電圧を出力する電圧昇圧手段と、
前記第１供給電圧を受けて前記電圧昇圧手段の出力端をプレチャージさせる第１プレチャージ手段と、
第２供給電圧を受けて前記電圧昇圧手段の出力端をプレチャージさせる第２プレチャージ手段とを含み、
前記第１プレチャージ手段は、前記第１供給電極と前記電圧昇圧手段の出力端との間に直列接続される１つ以上のダイオードを含み、前記第２プレチャージ手段は、前記第２供給電圧と前記電圧昇圧手段の出力端との間に直列接続される２つ以上のダイオードを含んで、前記第２プレチャージ手段のダイオードの数が前記第１プレチャージ手段のダイオードの数より少なくとも１つ以上多く、
前記ダイオードは、ゲートとドレインが共通に接続されたＮＭＯＳトランジスタであることを特徴とする半導体メモリ装置の電圧昇圧回路。 - 前記第２プレチャージ手段のターンオン電圧が前記第１プレチャージ手段のターンオン電圧より高いことを特徴とする請求項１または５に記載の半導体メモリ装置の電圧昇圧回路。
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