KR940003409B1 - 반도체 메모리 장치의 센스앰프 제어회로 - Google Patents

반도체 메모리 장치의 센스앰프 제어회로 Download PDF

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Abstract

내용 없음.

Description

반도체 메모리 장치의 센스앰프 제어회로
제1도는 종래의 센스앰프 제어 회로도.
제2도는 제1도의 동작 타이밍도.
제3도는 제1도에 있어서 셀에 인가되는 전압의 특성 그래프.
제4도는 종래의 다른 센스앰프 제어 회로도.
제5도는 제4도의 동작 타이밍도.
제6도는 본 발명에 따른 센스앰프 제어 회로의 블록도.
제7도는 본 발명에 따른 센스앰프 제어 회로의 일실시예.
제8a도는 제7도의 클럭 신호의 회로도.
제8b도는 제7도의 동작 타이밍도.
제8c도는 제8b도의 일부분 상세도.
제9도는 제7도에 있어서 셀에 인가되는 전압의 특성 그래프.
제10도는 제7도의 외부 전원전압단에 바이어스 회로의 온도에 따른 출력 전압.
* 도면의 주요부분에 대한 부호의 설명
SAP : 피형 센스앰프 이네이블 노드에 걸리는 피형 센스앰프 이네이블 신호
SAN : 엔형 센스앰프 이네이블 노드에 걸리는 엔형 센스앰프 이네이블 신호
ψS : 센싱 이네이블 클록
ψSP : 피형 센스앰프 제어회로 이네이블 클록
ext. Vcc : 외부 전원 전압단 int. Vcc : 내부 전원전압단
Vref : 피형 센스앰프 이네이블 노드에 걸리는 전압과 비교하기 위한 기준전압
ψPSE : 피형 센스앰프 드라이버 이네이블 클록
ψNSE : 엔형 센스앰프 드라이버 이네이블 클록
WL : 워드라인,BL : 비트라인
ψR : 마스터 클록 SE : 센스앰프 이네이블 신호
Vp : 셀판전압 Vss : 접지전압단
본 발명은 다이나믹 램(dynamic RAM)에 관한 것으로, 특히 외부 전원 전압단의 전압을 내부 전원 전압단의 전압으로 클램프(clamp)시켜 셀(cell)의 디바이스(device) 특성을 안정시킨 센스앰프 제어 회로(sense amplifier control circuit)에 관한 것이다. 반도체 메모리 장치가 고집적화됨에 따라 하나의 트랜지스터가 차지할 수 있는 면적은 그만큼 줄어들게 되어 트랜지스터의 크기는 점점 극소형화 되어 가고 있다. 더욱 더 작아진 센스앰프와 메모리 셀에 외부 전원전압단의 전압을 그대로 인가하게 되면 셀들의 디바이스 특성 왜곡이 발생되며 센싱동작시 피크전류(peak current)가 증가하고 또한 파워 노이즈(power noise)가 발생되어 메모리 소자로서 안정된 동작을 할 수 없음은 이 분야에 잘 알려진 사실이다. 센스앰프 제어 회로에서도 액티브 리스토어(active restore) 신호에 의해 외부 전원전압이 센스앰프 드라이버 트랜지스터를 통하여 그대로 센스앰프와 메모리 셀에 인가되기 때문에 메모리 소자로서의 특성이 나빠지게 된다.
제1도에서 제5도까지는 종래의 센스앰프 제어 회로와 그 특성을 나타낸 도면이다. 제1도는 일반적으로 사용되는 종래의 센스앰프 제어 회로도이다. 제2도는 상기 제1도의 동작 타이밍도이고 제3도는 상기 제1도에 있어서 셀에 인가되는 전압의 특성을 나타낸 그래프이다. 상기 제1도의 센스앰프 제어 회로에서는 피형 센스앰프 이네이블 클록인 ψSP가 전원전압 레벨인 “하이(high)”로 발생할 때 인버터(3)를 통해 피형 센스앰프 드라이버 이네이블 클록인 ψ PSE가 접지전압 레벨인 “로우(low)”로 발생되어 피형 센스앰프 드라이버(4)가 “턴온(turn-on)”된다. 상기 제2도에서 행어드레스 스트로브 신호인가 “로우”로 되면, 엔형 센스앰프 드라이버 이네이블 클록인 ψNSE가 “하이”로 발생되어 엔형 센스앰프에서 센싱(sensing) 동작이 실행되고 상기 ψSP가 “하이”로 발생되어 피형 센스 앰프에서 센싱 동작이 실행된다. 그러나 상기 제3도에 나타난 것처럼 상기 피형 센스앰프 드라이버(4)가 외부 전원전압인 ext. Vcc의 대부분을 상기 피형 센스앰프와 메모리셀에 그대로 전달하기 때문에 ext. Vcc가 충분히 하이 Vcc일 경우 셀의 드레쉬홀드(threshold) 전압이 변화되는 등의 셀 디바이스 특성이 나빠지게 되어 셀의 수명(life time)이 짧아지게 되며 센싱시 피크 전류가 증가하여 파워 노이즈가 발생하기 때문에 결과적으로 메모리 소자로서의 특성이 상당히 불안정하게 된다.
상기 제1도의 회로를 보완한 것이 제4도에 개시된 회로도이다. 상기 제4도의 회로는 내부 전원 전압단을 사용하여 셀에 인가되는 전압을 소정의 레벨로 낮추어 인가하도록 구성된 회로도이다. 상기 제4도의 내부 전원전압단의 구성 및 접속관계는 1989년 10월에 발견된 IEEE JOURNAL OF SOLID-STATE CIRCUITS VOL 24 NO 5에 실린 논문 “A 45-ns 16-Mbit DRAM with Triple-Well Structure”에 잘 나타나 있으며 하기 하는 설명 이외의 것은 상기 논문을 참조하기 바란다. 상기 제4도에서는 외부 전원전압단의 전압이 5V일 때 내부 전원전압단의 전압(int. Vcc)은 4V 정도로 선택하여 메모리 셀과 센스앰프에 인가되는 전압을 4V로 클램프하였다. 상기 제4도의 동작을 간단히 설명한다. 행어드레스 스트로브 신호인가 “로우”로 되면 엔모오스 트랜지스터(7), (8)이 “턴온”되어 상기 비교기의 “로우”출력은 B노드에 “로우”, C노드에 “하이” 상태의 전압을 만든다. 상기 “하이”상태의 C노드는 정전류원(20)과 연결된 엔모오스 트랜지스터(10)를 “턴온”시키고 피모오스 트랜지스터(90)을 “턴오프”시키며, 접지전압단에 각 소오스가 접속된 엔모오스 트랜지스터(11)(16)(17)를 “턴온”시킨다. “턴오프”된 상기 피모오스 트랜지스터(9)의 드레인이 접속된 출력 노드(o)는 “로우”를 출력하여 피형 센스 앰프 드라이버(19)를 “턴온”시켜 상기 SAP의 전압은 상승하게 된다. 상기 SAP의 전압이 상승하여 4V에 도달하면 상기 비교기의 상기 엔모오스 트랜지스터(15)의 게이트 전압이 증가하고 상기 비교기의 부하용 피모오스 트랜지스터(12)(13)의 게이트 전압은 감소하여 상기 비교기는 “하이”출력을 한다. 상기 비교기의 “하이”출력은 상기 B노드에 “하이”, 상기 C노드에 “로우”상태의 전압을 만든다. 상기 “로우”상태의 C노드는 상기 피모오스 트랜지스터(9)를 “턴온”, 상기 엔모오스 트랜지스터(10)를 “턴오프”시키고, 접지전압단에 각 소오스가 접속된 상기 엔모오스 트랜지스터(11)(16)(17)를 “턴오프”시킨다.
“턴온”된 상기 피모오스 트랜지스터(9)의 드레인이 접속된 출력 노드(D)는 “하이”를 출력하여 상기 피형 센스앰프 드라이버(19)를 “턴오프”시켜 상기 SAP의 전압을 4V로 유지시킨다. 여기서 메모리 셀과 센스앰프의 구성소자인 각 트랜지스터의 누수(leakage) 전류에 의해 상기 피형 센스앰프 드라이버(19)가 “턴오프”인 상태에서 상기 SAP의 전압은 제5도에 나타난 것처럼 △V만큼 낮아지게 된다. 그러나 상기 C노드가 “로우”상태로 있기 때문에 상기 엔모오스 트랜지스터(11)(16)(17)가 “턴오프”되어 상기 비교기는 동작을 하지 못하게 되고 상기 SAP는 정상적인 4V전압으로 회복되지 못한다. 이것은 셀과 센스앰프에 충분한 전압을 인가하지 못하게 되어 상기 센스앰프의 센싱 동작이 불충분하게 이루어지는 결과를 초래한다. 따라서, 본 발명의 목적은 메모리 셀과 센스앰프에 인가되는 전압을 소정의 레벨로 계속 유지시켜 메모리 셀의 디바이스 특성을 개선하고 상기 센스앰프의 센싱 동작이 충분하게 이루어지게 하는 센스앰프 제어회로를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명에 따른 센스앰프 제어 회로는, 출력라인이 제1센스앰프 드라이버의 제어단자에 접속되어 상기 제1센스앰프 드라이버 내에 흐르는 전류를 소정의 레벨로 계속 유지시키는 드라이버 제어 회로와, 출력라인이 상기 드라이버 제어 회로에 접속되어 상기 드라이버 제어 회로의 구동 소자에 흐르는 전류를 소정의 레벨로 유지시키는 바이어스 회로와, 상기 제1센스앰프 드라이버의 출력 전압을 입력으로 하고 출력이 상기 드라이버 제어회로와 상기 바이어스 회로의 입력으로 연결되어 상기 드라이버 제어 회로 및 상기 바이어스 회로를 구동하기 위한 수단을 구비함을 특징으로 한다. 또한, 상기 수단은, 메모리 셀에 인가되는 전압 및 소정의 기준전압을 입력하여 비교하고 소정의 클록 신호의 제어에 의하여 출력시키는 비교기와, 상기 소정의 클럭 신호의 제어에 의하여 제2전원전압단의 전압을 제1전원전압단의 전위로 바꾸어 출력하는 레벨 변환 회로와, 상기 레벨 변환 회로의 출력의 제어를 받고 상기 비교기의 출력을 이네이블(enable) 또는 디세이블(disable)시키는 소정의 수단과, 상기 비교기의 출력을 입력하여 반전시켜 출력하는 트리거 회로를 구비함을 특징으로 한다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다. 제6도는 본 발명에 따른 센스앰프 제어회로를 각 기능별로 분류한 블록도이다. 상기 제6도에서 점선블록이 센스앰프 제어 회로(50)이고 그 구성은, 비교기(50A)와 트리거 회로(50D)와 레벨변환 회로(50B)와 비교기 이네이블수단(50C)과 바이어스 회로(50E)와 피형 센스앰프 드라이버 제어 회로(50F)로 이루어진다. 상기 비교기(50A)는 메모리 셀 어레이(100)의 피형 센스앰프(40)의 전압과 소정의 기준전압(Vref)을 입력하여 비교하고 피형 센스앰프 이네이블 신호 ψSP의 제어에 의하여 출력한다. 상기 레벨 변환 회로(50B)는 상기 ψSP의 제2전원전압 전압을 제1전원전압으로 바꾸어 출력한다. 여기에서, 상기 제1전원 전압단은 통상적으로 5V의 전압을 갖는 외부 전원전압단이고 상기 제2전원전압단은 4V정도의 전압을 갖는 내부 전원 전압단이다. 상기 비교기 이네이블 수단(50C)은 상기 레벨 변환 회로(50B)에 의하여 상기 비교기(5A)의 출력을 이네이블 또는 디세이블 시킨다. 상기 트리거 회로(50D)는 상기 비교기(50A)의 출력과 상기 이네이블 수단(50C)의 출력을 입력하고 반전시켜 출력시킨다. 상기 바이어스 회로(50E)는 상기 트리거 회로(50D)의 출력을 입력하고 상기 피형 센스앰프 드라이버 제어 회로(50F)의 구동 소자에 흐르는 전류를 일정하게 흐르도록 제어한다. 상기 피형 센스앰프 드라이버 제어 회로(50F)는 상기 트리거 회로(50D)와 상기 바이어스 회로(50E)의 출력을 입력하여 상기 피형 센스앰프 드라이버(1)의 게이트에 출력하고 상기 드라이버(1)의 내에 흐르는 전류를 일정하게 흐르도록 제어한다.
제7도는 상기 제6도의 일실시예이다. 제8a도는 상기 제7도의 클록 신호의 회로도이고 제8b도는 상기 제7도의 동작 타이밍도이며 제8c도는 상기 제8b도의 일부분 상세도이다. 제9도는 상기 제7도에 있어서 셀에 인가되는 전압의 특성을 나타내는 그래프이다. 제10도는 상기 제7도에 있어서 외부 전원전압단에 대한 바이어스 회로(50E)의 온도에 따른 출력 전압의 특성을 나타내는 그래프이다. 상기 제7도의 구성을 설명한다. 상기 비교기(50A)는, 외부전원전압단에 소오스가 접속되고 게이트 및 드레인이 다이오드 접속된 제1피모오스 트랜지스터(11)와, 상기 외부전원전압단에 소오스가 접속되고 게이트가 상기 제1피모오스 트랜지스터(11)의 게이트에 접속된 제2피모오스 트랜지스터(12)와, 피형 센스앰프 이네이블 노드(2)에 게이트가 접속되고 드레인이 상기 제1피모오스 트랜지스터(11)의 드레인에 접속된 제1엔모오스 트랜지스터(13)와, 상기 소정의 기준전압 Vref에 게이트가 접속되고 상기 제2피모오스 트랜지스터(12)의 드레인에 드레인이 접속된 제2엔모오스 트랜지스터(14)와, 상기 제2피모오스 및 제2엔모오스 트랜지스터(12)(14)의 공통단자에 접속된 출력노드인 N1과, 상기 제1 및 제2엔모오스 트랜지스터(13)(14)의 각 소오스를 드레인이 공통 접속하고 상기 피형 센스앰프 이네이블신호 ψSP에 게이트가 접속되고 접지전압단에 소오스가 접속된 제3엔모오스 트랜지스터(15)로 구성된다.
상기 레벨 변환 회로(50B)는, 외부전원전압단에 소오스가 접속된 제1피모오스 트랜지스터(19)와, 외부전원 전압단에 소오스가 접속된 제2피모오스 트랜지스터(20)와, 상기 ψSP에 게이트가 접속되고 소오스가 접지전압단에 접속되고 드레인이 상기 제1피모오스 트랜지스터(19)의 드레인 및 상기 제2피모오스 트랜지스터(20)의 게이트를 공통 접속한 제1엔모오스 트랜지스터(21)와, 상기 소정의 클록 신호에 입력 단자가 접속되고 내부전원전압단이 제어 입력으로 되는 인버터(23)와, 접지 전압단에 소오스가 접속되고 상기 인버터(23)의 출력단자에 게이트가 접속된 제2엔모오스 트랜지스터(22)와, 상기 제1피모오스 트랜지스터(19)의 게이트와 상기 제2피모오스 및 제2엔모오스 트랜지스터의 각 드레인을 공통 접속한 출력 노드인 N3로 구성된다.
상기 비교기 이네이블 수단(50C)은, 외부전원전압단에 접속된 소오스와 상기 레벨 변환 회로(50E)의 출력노드에 접속된 게이트와 상기 비교기(50A)의 출력 노드에 접속된 드레인으로 이루어진 피모오스 트랜지스터(16)임을 특징으로 하는 센스앰프 제어 회로로 구성된다. 상기 트리거 회로(50D)는, 외부전원전압단에 소오스가 접속되고 상기 비교기(50A)의 출력 노드에 게이트가 접속된 피모오스 트랜지스터(17)와, 접지 전압단에 소오스 단자가 접속되고 상기 비교기(50A)의 출력노드에 게이트가 접속된 엔모오스 트랜지스터(18)와, 상기 피모오스 및 엔모오스 트랜지스터(17)(18)의 각 드레인을 공통 접속한 출력 노드인 N2로 구성된다. 상기 바이어스 회로(50E)는, 내부전원전압단에 소오스가 접속되고 접지전압단에 게이트가 접속된 피모오스 트랜지스터(24)와, 상기 피모오스 트랜지스터(24)의 드레인에 드레인이 접속되고 상기 트리거회로(50D)의 출력노드에 게이트가 접속된 제1엔모오스 트랜지스터(25)와, 상기 피모오스 및 제1엔모오스 트랜지스터(24)(25)의 공통단자로서, VB전압을 출력시키는 출력노드와, 상기 제1엔모오스 트랜지스터(25)의 소오스에 드레인 및 게이트가 다이오드 접속되고 접지 전압단에 소오스가 접속된 제2엔모오스 트랜지스터(26)로 구성된다.
상기 피형 센스앰프 드라이버 제어 회로(50F)는, 외부전원전압단에 소오스가 접속되고 트리거 회로(50D)의 출력노드에 게이트가 접속된 피모오스 트랜지스터(27)와, 상기 제1입력라인에 게이트가 접속된 제1엔모오스 트랜지스터(28)와, 상기 피모오스 및 제1엔모오스 트랜지스터(27)(28)의 공통단자와 상기 센스앰프 드라이버(1)의 제어단자를 공통 접속하고 피형 센스앰프 드라이버 이네이블클럭인 ψPSE를 발생하는 출력라인과, 상기 제1엔모오스 트랜지스터(28) 및 접지전압단 사이에 양단자가 접속되고 상기 바이어스 회로(50E)의 출력노드에 게이트가 접속된 제2엔모오스 트랜지스터(29)와, 외부전원전압단 및 상기 출력라인 사이에 접속되어 상기 제1 및 제2엔모오스 트랜지스터(28)(29)에 흐르는 전류를 일정하게 흐를 수 있게 하는 수단을 구비한다. 여기서 상기 수단의 외부전원전압단에 소오스가 접속되고 게이트와 드레인이 다이오드 접속된 제1피모오스 트랜지스터(30)와, 상기 제1피모오스 트랜지스터(30)의 드레인 및 상기 출력라인 사이에 양단자가 접속되고 접지 전압단에 게이트가 접속된 제2피모오스 트랜지스터(31)로 구성된다. 상기에서 외부 전원전압단은 ext. Vcc를 출력하고 내부 전원전압단은 int. Vcc를 출력한다.
상기 제7도의 동작을 상기 제8a, 8b, 8c도를 참조하여 설명한다. 먼저 각 클록 신호의 발생을 상기 제8a도를 참조하여 설명한다. 엔형 센스앰프 드라이버 이네이블 클록인 ψNSE는 상기 제8a도의 (b)에 나타나 있듯이 지연회로를 통해 나온 ψS와 마스터(master) 클록인 ψR이 낸드게이트(4)를 통해 발생된 신호이다. 상기 ψS는 센싱 이네이블 클록이고 상기 ψR은 상기 제8a도의 (a)에 나타나 있듯이 행어드레스 스트로브 신호인가 3개의 인버터(1)(2)(3)를 통해 발생된 신호이다. 피형 센스앰프 이네이블 클록인 ψSP는 상기 제8a도의 (c)에 나타난 것처럼 상기 ψμSE가 3개의 인버터(6)(7)(8)를 통해 나온 출력과 상기 ψR이 인버터(9)를 통해 나온 출력이 노아게이트(10)에 2입력으로 돌아가서 출력되고 2개의 인버터(11)(12)를 통해 지연되어 발생된 신호이다. 상기 제7도의 회로에서 상기 SAP는 초기에 int. Vcc/2로 프리차지(precharge)된다. 즉가 “하이”상태인 프리차지 상태일 때 상기 ψSP는 “로우”상태로 되고 상기 레벨 변환회로(50B)는 제2엔모오스 트랜지스터(22)가 “턴온”되어 상기 레벨 변환 회로(50B)는 “로우”출력을 한다. 상기 비교기 이네이블 수단(50C)의 피모오스 트랜지스터(16)는 “턴온”되어 상기 비교기(50A)의 출력은 디세이블 되고 상기 트리거 회로(50D)에는 “하이”신호가 입력된다. 상기 트리거 회로(50D)는 “로우”출력을 하고 상기 바이어스 회로(50E)는 상기 제1엔모오스 트랜지스터(25)가 “턴오프”되어 “하이”출력을 한다. 상기 피형 센스앰프 드라이버 제어 회로(50F)는 “하이”출력을 하고 상기 피모오스 센스앰프 드라이버(1)를 “턴오프”시켜 상기 SAP는 int. Vcc/2로 프리차지 된다. 여기서 상기 바이어스 회로(50E)와 상기 드라이버 제어 회로(50F)에 대해서 기능 및 동작 특성을 설명한다. 먼저 상기 바이어스 회로(50E)를 설명한다. 상기 바이어스 회로(50E)는 출력라인이 상기 드라이버 제어회로의 구동소자인 제2엔모오스 트랜지스터(29)의 게이트에 접속되어 iB전류를 일정하게 한다. 상기 제10도에 출력 특성이 나타나 있다. 즉, ext. Vcc가 증가하면 상기 N2노드의 전압이 증가하므로 제1엔모오스 트랜지스터(25)의 Vgs가 증가하여 상기 VB전압은 감소한다. 따라서 상기 드라이버 회로(50F)의 제2엔모오스 트랜지스터(29)의 Vgs가 감소하므로 ext. Vcc증가에 의한 상기 iB의 증가를 방지한다. 여기에서 상기 제2엔모오스 트랜지스터(29)는 게이트에 상기 VB전압이 계속 인가되기 때문에 “턴오프”되는 경우는 없다. 반대로 ext. Vcc가 감소하면 상기 N2노드의 전압이 감소하므로 제1엔모오스 트랜지스터(25)의 Vgs가 감소하여 상기 VB전압은 증가한다.
따라서 상기 드라이버 회로(50F)의 상기 제2엔모오스 트랜지스터(29)의 Vgs가 증가하므로 ext. Vcc감소에 의한 상기 iB의 감소를 방지한다. 결과적으로 이것은 상기 피모오스 센스앰프 드라이버(1)에 흐르는 드레인-소스간 전류인 IDS를 일정하게 하므로써 ext. Vcc 변화에 무관한 상기 SAP의 상승 기울기를 제공한다. 다음으로 상기 드라이버 제어 회로(50F)를 설명한다. 상기 N2노드가 “로우”상태이면 상기 ψPSE가 “하이”로 되어 상기 피형 센스앰프 드라이버(1)(5)(…)가 “턴오프”된다. 반대로 상기 N2노드가 “하이”상태이면, 상기 피형 센스앰프 드라이버 이네이블 클록(ψPSE)이 “로우”로 되어 상기 피형 센스앰프 드라이버(1)(5)(…)가 “턴온”되고 제1엔모오스 트랜지스터(28)가 “턴온”되므로 일정한 iB전류가 흐르게 된다. ext. Vcc가 증가하여도 iB는 일정하므로 상기 ψpse는 일정한 전압을 유지한다. ext. Vcc가 증가하면 상기 피형 센스앰프 드라이버(1)(5)(…)의 드레인-소오스간 전압이 증가하므로 채널에 흐르는 전류를 일정하게 하려면 상기 피형 센스앰프 드라이버(1)(5)(…)의 게이트 전압인 상기 ψPSE가 증가하여 Vgs를 감소시켜 상기 피형 센스앰프 드라이버(1)(5)(…)에 흐르는 전류를 일정하게 한다. 따라서 ext. Vcc에 무관한 상기 채널 전류를 제공함으로서 상기 SAP의 상승 기울기가 “로우” ext. Vcc영역이나 “하이” ext. Vcc영역에서 모두 일정하므로 “하이” ext. Vcc영역에서 상기 SAP의 상승 기울기가 빨라서 피크전류가 증가하는 종래의 문제점을 해결할 수 있다. RAS가 “로우”상태로 되어 행어드레스가 지정될 때 상기 제7도의 동작을 본다. 로우 어드레스 디코딩(decoding)에 의해 임의의 워드라인이 선택되고 비트라인과 셀간의 전하 분배(charge sharing)가 이루어진다.
엔형 센스앰프 드라이버 이네이블 클록인 ψNSE가 “하이”로 되어 상기 엔모오스 센스앰프 드라이버(3)(7)(…)가 “턴온”되어 비트라인을 센싱한다. 상기 ψSP가 “하이”로 되어 상기 레벨 변환 회로(50B)의 출력노드인 N3가 ext. Vcc에 도달하여 상기 비교기 이네이블 수단(50C)의 상기 피모오스 트랜지스터(16)를 “턴오프”시켜 상기 비교기(50A)의 출력을 이네이블 시킨다. 상기 비교기(50A)는 상기 SAP의 전압보다 상기 기준전압 Vref(4V)가 더 크기 때문에 상기 N1노드에 “로우”출력을 한다. 여기에서, 상기 비교기(50A)의 제3엔모오스 트랜지스터(15)의 게이트에 상기 ψSP가 인가된다. 상기 트리거 회로(50D)는 상기 N1노드(…)의 “로우”상태를 검출하여 N2노드에 “하이”출력을 한다. 상기 “하이”상태의 트리거 회로(50D)의 출력은 상기 바이어스 회로(50E)와 상기 드라이버 제어 회로(50F)를 이네이블 시킨다. 상기 바이어스 회로(50E) 및 드라이버 제어 회로(50F)는 상술한 바와 같이 동작되어 상기 ψPSE신호가 상기 피형 센스앰프 드라이버(1)(5)(…)를 “턴온”시켜 상기 SAP의 전압이 ext. Vcc변화에 관계없이 일정한 상승 기울기를 갖도록 한다. 또한 상기 SAP의 전압이 4V에 도달하면 상기 비교기(50A)의 엔모오스 트랜지스터(13)의 게이트 전압이 증가하여 상기 N1노드는 “하이”로 되고 상기 트리거 회로(50D)의 출력은 “로우”로 되어 상기 바이어스 회로(50E)의 출력은 int. Vcc로 된다. 상기 드라이버 제어 회로(50F)의 제1엔모오스 트랜지스터(28)가 “턴오프”되므로 상기 ψPSE는 “하이”로 되어서 상기 피형 센스앰프 드라이버(1)(5)(…)를 “턴오프”시키고 상기 SAP의 전압이 제9도에 나타난 것처럼 4V 이상 증가하는 것을 막아 준다.
상기 SAP의 전압이 4V로 유지되다가 메모리셀과 센스앰프의 구성소자인 각 트랜지스터의 누수전류에 의해 상기 SAP전압이 제8c도에 도시된 바와 같이 A구간에서 4V이하로 떨어지면 바로 상기 비교기(50A)의 동작에 의해 상기 SAP의 전압이 상기 제8c도의 B구간에서 다시 상승한다. 제4도에 도시된 종래의 센스앰프 제어 회로는 비교기가 SAP의 전압이 프리차지 상태(=Vcc/)에서 4V로 상승된 이후에는 다시 동작될 수 없었으나 본 발명에 의한 센스앰프 제어 회로는 비교기(50A)의 제어전압이 ψSP가 되어 계속 이네이블된 상태이기 때문에 상기 SAP의 전압이 낮아질 때마다 바로 검출하여 4V로 계속 유지할 수 있어 종래의 문제점을 해결할 수 있다. 상기 제7도에 도시된 회로도는 본 발명의 사상을 실현한 일실시예이며 본 발명의 사상을 벗어나지 않는 한 각 회로의 구성요소는 여러가지로 바꾸어질 수 있음을 이 분야에 통상의 지식을 가진 자는 쉽게 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 따른 센스앰프 제어 회로에서는 메모리셀들에 전압이 소정의 레벨(본 발명에서는 4V)에서 클램프되므로 하이 Vcc에 의한 셀들의 디바이스 특성의 왜곡을 방지하여 피형 센스앰프 센싱에 의한 피크 전류를 억제시켜 파워 노이즈를 감소 시킴으로써 반도체 메모리 소자의 신뢰성을 향상시킨다.

Claims (19)

  1. 소정의 제어 신호에 의하여 동작되는 센스앰프 및 제1센스앰프 드라이버를 가지는 반도체 메모리 장치에 있어서, 상기 제1센스앰프 드라이버의 제어단자에 출력이 연결되어 상기 제1센스앰프 드라이버 내에 흐르는 전류를 일정하게 유지시켜 주기 위한 드라이버 제어 회로(50F)와, 상기 드라이버 제어 회로(50F)의 구동소자의 제어단자에 출력이 연결되어 상기 구동소자에 흐르는 전류를 외부 전원전압의 증감에 관계없이 일정하게 흐르도록 유지시켜 주기 위한 바이어스 회로(50F)와, 상기 제1센스앰프에 인가되는 전압에 입력이 연결되고 상기 드라이버 제어 회로(50F) 및 바이어스 회로(50E)의 입력에 출력이 연결되어 상기 드라이버 제어 회로(50F) 및 상기 바이어스 회로(50E)를 구동시키기 위한 수단을 구비함을 특징으로 하는 센스앰프 제어 회로.
  2. 제1항에 있어서, 상기 제1센스앰프 드라이버가 피모오스 트랜지스터로 이루어짐을 특징으로 하는 센스앰프 제어 회로.
  3. 제1항에 있어서, 상기 드라이버 제어 회로(50F)가, 제1전원전압단에 소오스가 접속되고 제1입력라인에 게이트가 접속된 피모오스 트랜지스터(27)와, 상기 제1입력라인에 게이트가 접속된 제1엔모오스 트랜지스터(28)와, 상기 피모오스 및 제1엔모오스 트랜지스터(27)(28)의 공통단자와 상기 센스앰프 드라이버의 제어단자를 공통 접속한 출력라인과, 상기 제1엔모오스 트랜지스터(28) 및 접지전압단 사이에 양단자가 접속되고 제2입력 라인에 게이트가 접속된 제2엔모오스 트랜지스터(29)와, 제1전원전압단 및 상기 출력라인 사이에 접속되어 상기 제1 및 제2엔모오스 트랜지스터(28)(29)에 흐르는 전류를 일정하게 흐를 수 있게 하는 수단을 구비함을 특징으로 하는 센스앰프 제어 회로.
  4. 제3항에 있어서, 상기 수단이, 제1전원전압단에 소오스가 접속되고 게이트와 드레인이 다이오드 접속된 제1피모오스 트랜지스터(30)와, 상기 제1피모오스 트랜지스터(30)의 드레인 및 상기 출력라인 사이에 양단자가 접속되고 접지 전압단에 게이트가 접속된 제2피모오스 트랜지스터(31)로 구성된 상기 드라이버 제어 회로(50F)임을 특징으로 하는 센스앰프 제어 회로.
  5. 제3항 및 제4항에 있어서, 제1전원전압단이 소정의 제1레벨을 갖는 외부전원전압단임을 특징으로 하는 센스앰프 제어 회로.
  6. 제1항에 있어서, 상기 바이어스 회로(50E)가 제2전원전압단에 소오스가 접속되고 접지전압단에 게이트가 접속된 피모오스 트랜지스터(24)와, 상기 피모오스 트랜지스터(24)의 드레인에 드레인이 접속되고 입력 라인에 게이트가 접속된 제1엔모오스 트랜지스터(25)와, 상기 피모오스 및 제1엔모오스 트랜지스터(24)(25)의 공통단자와 상기 드라이버 제어 회로(50F)의 제2입력라인을 연결한 출력노드와, 상기 제1엔모오스 트랜지스터(25)의 소오스에 드레인 및 게이트가 다이오드 접속되고 접지전압단에 소오스가 접속된 제2엔모오스 트랜지스터(26)로 구성됨을 특징으로 하는 센스앰프 제어 회로.
  7. 제6항에 있어서, 상기 제2전원전압단이 소정의 제2레벨을 갖는 내부 전원전압단임을 특징으로 하는 센스앰프 제어 회로.
  8. 제1항에 있어서, 상기 수단이, 상기 제1센스앰프 드라이버(1)의 한쪽 단자가 접속된 제1센스앰프 이네이블 노드(2)에 접속된 제1입력라인과, 소정의 기준전압이 인가되는 제2입력라인과, 소정의 클록신호가 인가되는 제3입력 라인과, 출력노드를 갖는 비교기(50A)와, 상기 비교기(50A)의 출력노드에 입력 노드가 접속되고 출력노드가 상기 바이어스 회로(50E)의 입력 라인 및 상기 드라이버 제어 회로(50F)의 제1입력라인에 공통 접속된 트리거 회로(50D)임을 특징으로 하는 센스앰프 제어 회로.
  9. 제8항에 있어서, 상기 소정의 기준전압이 상기 제2전원전압단의 레벨임을 특징으로 하는 센스앰프 제어 회로.
  10. 제8항에 있어서, 상기 소정의 클록신호가 제2센스앰프 드라이버(2)가 구동되고 난 후에 발생됨을 특징으로 하는 센스앰프 제어 회로.
  11. 제10항에 있어서, 상기 제2센스앰프 드라이버가 엔모오스 센스앰프 드라이버임을 특징으로 하는 센스앰프 제어 회로.
  12. 제8항에 있어서, 제1전원전압단에 소오스가 접속되고 게이트 및 드레인이 다이오드 접속된 제1피모오스 트랜지스터(11)와, 상기 제1전원전압단에 소오스가 접속되고 게이트가 상기 제1피모오스 트랜지스터(11)의 게이트에 접속된 제2피모오스 트랜지스터(12)와, 상기 제1입력라인에 게이트가 접속되고 드레인이 상기 제1피모오스 트랜지스터(11)의 드레인에 접속된 제1엔모오스 트랜지스터(13)와, 상기 제2입력라인에 게이트가 접속되고 상기 제2피모오스 트랜지스터(12)의 드레인에 드레인이 접속된 제2엔모오스 트랜지스터(14)와, 상기 제2피모오스 및 제2엔모오스 트랜지스터(12)(14)의 공통단자에 접속된 출력노드와, 상기 제1 및 제2엔모오스 트랜지스터의 각 소오스에 드레인이 공통 접속되고 상기 제3입력라인에 게이트가 접속되고 접지 전압단에 소오스가 접속된 제3엔모오스 트랜지스터(15)로 구성된 비교기(50A)임을 특징으로 하는 센스앰프 제어 회로.
  13. 제8항에 있어서, 제1전원전압단에 소오스가 접속되고 상기 입력 노드에 게이트가 접속된 피모오스 트랜지스터(17)와, 접지 전압단에 소오스 단자가 접속되고 상기 입력노드에 게이트가 접속된 엔모오스 트랜지스터(18)와, 상기 피모오스 및 엔모오스 트랜지스터(17)(18)의 각 드레인에 공통 접속된 출력 노드로 구성된 트리거 회로(50D)임을 특징으로 하는 센스앰프 제어 회로.
  14. 제1전원전압단의 전압을 소정의 레벨로 조정하여 셀에 인가함으로써 상기 셀의 디바이스 특성을 개선시키는 센스앰프 제어 회로에 있어서, 상기 셀이 인가되는 전압 및 소정의 기준전압을 입력하여 비교하고 소정의 클록신호의 제어에 의하여 출력 시키는 비교기(50A)와, 상기 소정의 클록신호의 제어에 의하여 제2전원전압단의 전위를 제1전원전압단의 전위로 바꾸어 출력시키는 레벨 변환 회로(50B)와, 상기 레벨 변환 회로(50B)의 출력의 제어를 받고 상기 비교기의 출력을 이네이블 또는 디세이블 시키는 수단(50C)과, 상기 비교기(50A)의 출력을 입력하여 반전시켜 출력하는 트리거 회로(50D)와, 상기 트리거 회로(50D)의 출력을 입력하는 바이어스 회로(50E)와, 상기 트리거 회로(50D) 및 바이어스 회로(50E)의 출력을 각각 입력하고 출력라인이 제1센스앰프 드라이버의 제어단자에 접속되어 상기 센스앰프 드라이버 내에 흐르는 전류를 소정의 레벨로 유지시켜 주기 위한 드라이버 제어 회로(50F)를 구비함을 특징으로 하는 센스앰프 제어 회로.
  15. 제14항에 있어서, 상기 제1 및 제2전원전압이 각각 5V 및 4V를 출력시키고 상기 소정의 기준전압이 4V를 출력 시킴을 특징으로 하는 센스앰프 제어 회로.
  16. 제14항에 있어서, 상기 소정의 클록 신호가 제2센스앰프 드라이버(2)가 구동된 후에 발생됨을 특징으로 하는 센스앰프 제어 회로.
  17. 제16항에 있어서, 상기 제2센스앰프 드라이버(2)가 엔모오스 센스앰프 드라이버임을 특징으로 하는 센스앰프 제어 회로.
  18. 제14항에 있어서, 제1전원전압단에 소오스가 접속된 제1피모오스 트랜지스터(19)와, 제1전원전압단에 소오스가 접속된 제2피모오스 트랜지스터(20)와, 상기 소정의 클록 신호에 게이트가 접속되고 소오스와 접지전압단에 접속되고 드레인이 상기 제1피모오스 트랜지스터(19)의 드레인 및 상기 제2피모오스 트랜지스터(20)의 게이트를 공통 접속한 제1엔모오스 트랜지스터(21)와, 상기 소정의 클록 신호에 입력 단자가 접속되고 상기 제2전원전압단인 제어 입력으로 되는 인버터(23)와, 접지전압단에 소오스가 접속되고 상기 인버터(23)의 출력단자에 게이트가 접속된 제2엔모오스 트랜지스터(22)와, 상기 제1피모오스 트랜지스터(19)의 게이트와 상기 제2피모오스 및 제2엔모오스 트랜지스터의 각 드레인에 공통 접속된 출력 노드로 구성된 레벨 변환 회로임을 특징으로 하는 센스앰프 제어 회로.
  19. 제14항에 있어서, 상기 수단이, 제1전원전압단에 접속된 소오스와 상기 레벨 변환 회로의 출력노드에 접속된 게이트와 상기 비교기의 출력 노드에 접속된 드레인으로 이루어진 피모오스 트랜지스터(16)임을 특징으로 하는 센스앰프 제어 회로.
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