JP3037377B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3037377B2 JP3037377B2 JP2224771A JP22477190A JP3037377B2 JP 3037377 B2 JP3037377 B2 JP 3037377B2 JP 2224771 A JP2224771 A JP 2224771A JP 22477190 A JP22477190 A JP 22477190A JP 3037377 B2 JP3037377 B2 JP 3037377B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- node
- voltage
- level
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 230000003321 amplification Effects 0.000 claims description 23
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 23
- 238000012544 monitoring process Methods 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 14
- 238000012546 transfer Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ダイナミックRAM（ランダム・アクセス・
メモリ）やスタテックRAM等の半導体記憶装置、特にメ
モリセルアレイ部の電源電圧供給制御方式に関するもの
である。
メモリ）やスタテックRAM等の半導体記憶装置、特にメ
モリセルアレイ部の電源電圧供給制御方式に関するもの
である。
（従来の技術） 従来、このような分野の技術としては、例えば、次の
ような文献に記載されるものがあった。
ような文献に記載されるものがあった。
文献：信学技報、89［67］（1989−６−２）電子情報通
信学会、小池等「セルフテスト機能を搭載した55ns 16M
b DRAM」P.79−80 この文献に記載されているように、半導体記憶装置と
して、例えば大容量のダイナミックRAMでは、メモリセ
ルサイズが極めて小さいため、セルアレイを構成するト
ランジスタの耐圧が低下する。従って、その信頼性を保
証するため電源電圧VCC（例えば、5V）を下げる必要が
生じる。そこで、例えば電源電圧供給制御部により、電
源電圧VCCから内部電源電圧VD（例えば、3.3V）へ電圧
を下げ、その内部電源電圧VDによってメモリセルアレイ
部を駆動するようにしている。このようなダイナミック
RAMの一構成例を第２図に示す。
信学会、小池等「セルフテスト機能を搭載した55ns 16M
b DRAM」P.79−80 この文献に記載されているように、半導体記憶装置と
して、例えば大容量のダイナミックRAMでは、メモリセ
ルサイズが極めて小さいため、セルアレイを構成するト
ランジスタの耐圧が低下する。従って、その信頼性を保
証するため電源電圧VCC（例えば、5V）を下げる必要が
生じる。そこで、例えば電源電圧供給制御部により、電
源電圧VCCから内部電源電圧VD（例えば、3.3V）へ電圧
を下げ、その内部電源電圧VDによってメモリセルアレイ
部を駆動するようにしている。このようなダイナミック
RAMの一構成例を第２図に示す。
第２図は、従来の半導体記憶装置を示す要部の回路図
である。
である。
この半導体記憶装置は、ダイナミックRAMを示すもの
で、メモリセルアレイ部10と、そのメモリセルアレイ部
10に駆動電圧を供給する電源電圧供給制御部60とを、備
えている。
で、メモリセルアレイ部10と、そのメモリセルアレイ部
10に駆動電圧を供給する電源電圧供給制御部60とを、備
えている。
メモリセルアレイ部10は、データ格納用のメモリセル
部20と、該メモリセル部20のデータを転送するトランス
ファゲート部30と、メモリセル部20からの読出し微小電
圧を検知、増幅するセンスアンプ部40と、該センスアン
プ部40の出力を選択するコラムデコード部50とで、構成
されている。
部20と、該メモリセル部20のデータを転送するトランス
ファゲート部30と、メモリセル部20からの読出し微小電
圧を検知、増幅するセンスアンプ部40と、該センスアン
プ部40の出力を選択するコラムデコード部50とで、構成
されている。
メモリセル部20では、複数対のビット線対BL・▲
▼，…と複数のワード線WLi，WLi+1，…との交差箇所
に、複数のメモリセル21i，21i+1，…がそれぞれマトリ
クス状に配置されている。メモリセル21i，21i+1，…
は、例えばゲート長の短いMOSトランジスタ等で構成さ
れているため、電源電圧VCC（例えば、5V）よりも低レ
ベルの内部電源電圧VD（例えば、3.3V）で動作するよう
になっている。
▼，…と複数のワード線WLi，WLi+1，…との交差箇所
に、複数のメモリセル21i，21i+1，…がそれぞれマトリ
クス状に配置されている。メモリセル21i，21i+1，…
は、例えばゲート長の短いMOSトランジスタ等で構成さ
れているため、電源電圧VCC（例えば、5V）よりも低レ
ベルの内部電源電圧VD（例えば、3.3V）で動作するよう
になっている。
トランスファゲート部30は、制御信号TGに基づき、ビ
ット線対BL・▲▼，…とセンスアンプノード対SA・
▲▼，…との間の導通状態を制御する複数のＮチャ
ネル型MOSトランジスタ（以下、NMOSという）対31・30,
…で構成されている。例えば、NMOS31,32の各ドレイン
は、ビット線BL・▲▼に、各ソースがセンスアンプ
ノードSA・▲▼にそれぞれ接続され、その各ゲート
が、制御信号TGに共通接続されている。
ット線対BL・▲▼，…とセンスアンプノード対SA・
▲▼，…との間の導通状態を制御する複数のＮチャ
ネル型MOSトランジスタ（以下、NMOSという）対31・30,
…で構成されている。例えば、NMOS31,32の各ドレイン
は、ビット線BL・▲▼に、各ソースがセンスアンプ
ノードSA・▲▼にそれぞれ接続され、その各ゲート
が、制御信号TGに共通接続されている。
センスアンプ部40は、各ビット線対BL・▲▼，…
に接続された複数のＰチャネル型センスアンプ41,…及
びＮチャネル型センスアンプ42,…より構成されてい
る。
に接続された複数のＰチャネル型センスアンプ41,…及
びＮチャネル型センスアンプ42,…より構成されてい
る。
例えば、Ｐチャネル型センスアンプ41は、２つのＰチ
ャネル型MOSトランジスタ（以下、PMOSという）41a及び
41bで構成されている。PMOS41aは、そのドレイン（また
はソース）がセンスアンプノードSAに、ソース（または
ドレイン）がセンスアンプ駆動用の共通ノードPSに、ゲ
ートがセンスアンプノード▲▼に、それぞれ接続さ
れている。PMOS41bは、そのドレイン（またはソース）
がセンスアンプノード▲▼に、ソース（またはドレ
イン）が共通ノードPSに、ゲートがセンスアンプノード
SAに、それぞれ接続されている。
ャネル型MOSトランジスタ（以下、PMOSという）41a及び
41bで構成されている。PMOS41aは、そのドレイン（また
はソース）がセンスアンプノードSAに、ソース（または
ドレイン）がセンスアンプ駆動用の共通ノードPSに、ゲ
ートがセンスアンプノード▲▼に、それぞれ接続さ
れている。PMOS41bは、そのドレイン（またはソース）
がセンスアンプノード▲▼に、ソース（またはドレ
イン）が共通ノードPSに、ゲートがセンスアンプノード
SAに、それぞれ接続されている。
Ｎチャネル型センスアンプ42は、２つのNMOS42a,42b
で構成されている。NMOS42aは、そのドレイン（または
ソース）がセンスアンプノードSAに、ソース（またはド
レイン）がセンスアンプ駆動用の共通ノードNSに、ゲー
トがセンスアンプノード▲▼に、それぞれ接続され
ている。NMOS42bは、そのドレイン（またはソース）が
センスアンプノード▲▼に、ソース（またはドレイ
ン）が共通ノードNSに、ゲートがセンスアンプノードSA
に、それぞれ接続されている。
で構成されている。NMOS42aは、そのドレイン（または
ソース）がセンスアンプノードSAに、ソース（またはド
レイン）がセンスアンプ駆動用の共通ノードNSに、ゲー
トがセンスアンプノード▲▼に、それぞれ接続され
ている。NMOS42bは、そのドレイン（またはソース）が
センスアンプノード▲▼に、ソース（またはドレイ
ン）が共通ノードNSに、ゲートがセンスアンプノードSA
に、それぞれ接続されている。
コラムデコード部50は、センスアンプノード対SA・▲
▼，…とデータ線対DB・▲▼との開閉を行う複
数対のNMOS51・52,…を有し、それらのゲートがコラム
デコード出力信号CLで制御される構成になっている。
▼，…とデータ線対DB・▲▼との開閉を行う複
数対のNMOS51・52,…を有し、それらのゲートがコラム
デコード出力信号CLで制御される構成になっている。
また、電源電圧供給制御部60は、比較増幅手段である
カレントミラー型増幅器70と、電源供給手段であるPMOS
80及びNMOS81とで構成されている。
カレントミラー型増幅器70と、電源供給手段であるPMOS
80及びNMOS81とで構成されている。
カレントミラー型増幅器70は、制御信号PASにより活
性化され、内部電源電圧VDと同一レベルの基準電圧VR
と、Ｐチャネル型センスアンプ駆動用の共通ノードPS上
の電圧とを、比較、増幅するもので、２つのPMOS71,7
2、及び３つのNMOS73,74,75より構成されている。電源
供給手段であるPMOS80は、そのドレイン、ソースが電源
電圧VCCと共通ノードPSとにそれぞれ接続され、そのゲ
ートが増幅器70の出力側に接続されている。NMOS81は、
そのドレイン、ソースが接地電位VSSとＮチャネル型セ
ンスアンプ駆動用の共通ノードNSとにそれぞれ接続さ
れ、そのゲートが制御信号PASに接続されている。
性化され、内部電源電圧VDと同一レベルの基準電圧VR
と、Ｐチャネル型センスアンプ駆動用の共通ノードPS上
の電圧とを、比較、増幅するもので、２つのPMOS71,7
2、及び３つのNMOS73,74,75より構成されている。電源
供給手段であるPMOS80は、そのドレイン、ソースが電源
電圧VCCと共通ノードPSとにそれぞれ接続され、そのゲ
ートが増幅器70の出力側に接続されている。NMOS81は、
そのドレイン、ソースが接地電位VSSとＮチャネル型セ
ンスアンプ駆動用の共通ノードNSとにそれぞれ接続さ
れ、そのゲートが制御信号PASに接続されている。
第３図は第２図の動作波形図であり、この図を参照し
つつ第２図の動作を説明する。
つつ第２図の動作を説明する。
例えば、第２図のメモリセル21iが選択された場合の
読出し動作を、以下説明する。
読出し動作を、以下説明する。
先ず、時刻t0でワード線WLiを“H"レベルに上げ、メ
モリセル21iからビット線BLにデータ読出す。その結
果、ビット線BL及びセンスアンプノードSAの電位は、プ
リチャージレベル（例えば、1/2・VD）から読出し信号
分だけ変化する。
モリセル21iからビット線BLにデータ読出す。その結
果、ビット線BL及びセンスアンプノードSAの電位は、プ
リチャージレベル（例えば、1/2・VD）から読出し信号
分だけ変化する。
時刻t1において、制御信号PASを“H"レベル（＝VCC）
に上げると、NMOS81がオン状態となり、Ｎチャネル型セ
ンスアンプ駆動用の共通ノードNSが“L"レベル（＝VS
S）に下がる。同時に、NMOS75がオンして増幅器70が活
性化（動作）し、その増幅器70の“L"レベル出力によっ
てPMOS80がオンし、Ｐチャネル型センスアンプ駆動用の
共通ノードPSが“H"レベル（＝VD）に引上げられる。こ
れにより、Ｐチャネル型センスアンプ41及びＮチャネル
型センスアンプ42の感知増幅動作により、センスアンプ
ノード対SA・▲▼とビット線対BL・▲▼の充放
電が開始される。
に上げると、NMOS81がオン状態となり、Ｎチャネル型セ
ンスアンプ駆動用の共通ノードNSが“L"レベル（＝VS
S）に下がる。同時に、NMOS75がオンして増幅器70が活
性化（動作）し、その増幅器70の“L"レベル出力によっ
てPMOS80がオンし、Ｐチャネル型センスアンプ駆動用の
共通ノードPSが“H"レベル（＝VD）に引上げられる。こ
れにより、Ｐチャネル型センスアンプ41及びＮチャネル
型センスアンプ42の感知増幅動作により、センスアンプ
ノード対SA・▲▼とビット線対BL・▲▼の充放
電が開始される。
時刻t2において、共通ノードPSがVDレベルに達する
と、増幅器70の出力が“H"レベルとなってPMOS80がオフ
し、Ｐチャネル型センスアンプ41への電源電圧VCCから
の電荷供給が停止する。
と、増幅器70の出力が“H"レベルとなってPMOS80がオフ
し、Ｐチャネル型センスアンプ41への電源電圧VCCから
の電荷供給が停止する。
センスアンプノード対SA・▲▼に比べてビット線
対BL・▲▼の寄生容量（＝RC値）が大きい。そのた
め、ビット線対BL・▲▼の一方の“H"側のビット線
（例えば、▲▼）のレベル上昇に伴い、センスアン
プノード対SA・▲▼の一方の“H"側のセンスアンプ
ノード（例えば、▲▼）、及び共通ノードPSのレベ
ルが低下し、PMOS80が再びオン状態となる。このように
PMOS80は、オン，オフ動作を数回繰り返し、“H"側のビ
ット線▲▼がVDレベルに達する時刻t4まで断続的に
Ｐチャネル型センスアンプ41への電荷供給を行う。
対BL・▲▼の寄生容量（＝RC値）が大きい。そのた
め、ビット線対BL・▲▼の一方の“H"側のビット線
（例えば、▲▼）のレベル上昇に伴い、センスアン
プノード対SA・▲▼の一方の“H"側のセンスアンプ
ノード（例えば、▲▼）、及び共通ノードPSのレベ
ルが低下し、PMOS80が再びオン状態となる。このように
PMOS80は、オン，オフ動作を数回繰り返し、“H"側のビ
ット線▲▼がVDレベルに達する時刻t4まで断続的に
Ｐチャネル型センスアンプ41への電荷供給を行う。
センスアンプノード対SA・▲▼間が十分大きな電
位差となった後、時刻t3において、コラムデコーダ出力
信号CLを立上げ、NMOS51,52をオン状態にしてデータ線
対DB・▲▼へと読出しデータを転送する。さらに、
メモリセル21iへの再書込みに備え、制御信号TGのレベ
ルをVD＋Vt＋ａ（但し、Vt;NMOSの閾値）まで上昇させ
る。すると、時刻t4において、ビット線BL・▲▼の
電位がそれぞれセンスアンプノードSA・▲▼と等し
くなる。その後、ワード線WLiを“L"レベルに下げて再
書込みを完了する。
位差となった後、時刻t3において、コラムデコーダ出力
信号CLを立上げ、NMOS51,52をオン状態にしてデータ線
対DB・▲▼へと読出しデータを転送する。さらに、
メモリセル21iへの再書込みに備え、制御信号TGのレベ
ルをVD＋Vt＋ａ（但し、Vt;NMOSの閾値）まで上昇させ
る。すると、時刻t4において、ビット線BL・▲▼の
電位がそれぞれセンスアンプノードSA・▲▼と等し
くなる。その後、ワード線WLiを“L"レベルに下げて再
書込みを完了する。
（発明が解決しようとする課題） しかしながら、上記構成の装置では、次のような課題
があった。
があった。
（ｉ）従来の装置では、時刻t1において制御信号PASを
“H"レベルにしてカレントミラー型増幅器70を活性化す
ると、この増幅器70が時刻t1以降活性化し続ける。その
ため、増幅器70で、長時間にわたって電源電流を消費す
るため、電力消費量が大きくなるという問題があった。
“H"レベルにしてカレントミラー型増幅器70を活性化す
ると、この増幅器70が時刻t1以降活性化し続ける。その
ため、増幅器70で、長時間にわたって電源電流を消費す
るため、電力消費量が大きくなるという問題があった。
（ii）PMOS80は、時刻t2〜t4までオン，オフ動作を繰り
返し、断続的に電源電圧VCCからＰチャネル型センスア
ンプ41へ電荷を供給するため、ビット線BLまたは▲
▼の充電を完了するまでに、時間がかかるという問題が
あった。従って、技術的に十分満足のいくものが得られ
なかった。
返し、断続的に電源電圧VCCからＰチャネル型センスア
ンプ41へ電荷を供給するため、ビット線BLまたは▲
▼の充電を完了するまでに、時間がかかるという問題が
あった。従って、技術的に十分満足のいくものが得られ
なかった。
本発明は前記従来技術が持っていた課題として、カレ
ントミラー型増幅器における電力消費量が多くなる点、
及びビット線の充電完了時間が長くなるという点につい
て解決した半導体記憶装置を提供するものである。
ントミラー型増幅器における電力消費量が多くなる点、
及びビット線の充電完了時間が長くなるという点につい
て解決した半導体記憶装置を提供するものである。
（課題を解決するための手段） 前記課題を解決するために、本発明は、複数のビット
線及びワード線の交差箇所にそれぞれ配置され電源電圧
よりも低レベルの内部電源電圧で動作する複数のメモリ
セルと、共通ノード上の電圧により活性化され前記ビッ
ト線上の電圧を検知、増幅する複数のセンスアンプと、
制御信号により活性化され前記内部電源電圧と同一レベ
ルの基準電圧と前記共通ノード上の電圧とを比較、増幅
する比較増幅手段と、前記比較増幅手段の出力によりフ
ィードバック制御され前記共通ノードに駆動電圧を供給
する電源供給手段とを、備えた半導体記憶装置におい
て、信号保持手段及びモニタ手段を設けている。
線及びワード線の交差箇所にそれぞれ配置され電源電圧
よりも低レベルの内部電源電圧で動作する複数のメモリ
セルと、共通ノード上の電圧により活性化され前記ビッ
ト線上の電圧を検知、増幅する複数のセンスアンプと、
制御信号により活性化され前記内部電源電圧と同一レベ
ルの基準電圧と前記共通ノード上の電圧とを比較、増幅
する比較増幅手段と、前記比較増幅手段の出力によりフ
ィードバック制御され前記共通ノードに駆動電圧を供給
する電源供給手段とを、備えた半導体記憶装置におい
て、信号保持手段及びモニタ手段を設けている。
ここで、前記信号保持手段は、前記制御信号を保持し
て前記比較増幅手段及び前記電源供給出力を活性化さ
せ、かつ前記比較増幅手段の出力に基づき保持動作を解
除して前記比較増幅手段を非活性化するものである。ま
た、前記モニタ手段は、前記共通ノード上の電圧を入力
し、前記ビット線の電圧レベルを検出してその検出結果
を前記比較増幅手段へ与えるものである。
て前記比較増幅手段及び前記電源供給出力を活性化さ
せ、かつ前記比較増幅手段の出力に基づき保持動作を解
除して前記比較増幅手段を非活性化するものである。ま
た、前記モニタ手段は、前記共通ノード上の電圧を入力
し、前記ビット線の電圧レベルを検出してその検出結果
を前記比較増幅手段へ与えるものである。
（作用） 本発明によれば、以上のように半導体記憶装置を構成
したので、制御信号が例えば“H"レベルになると、その
“H"レベルを信号保持手段が保持し、その信号保持手段
の出力によって比較増幅手段及び電源供給手段を活性化
（動作）させる。すると、電源供給手段により、電源か
ら共通ノードへ駆動電圧が供給さえてセンスアンプが活
性化し、そのセンスアンプによってビット線上の微小電
位が検知、増幅される。共通ノード上の電位が例えば内
部電源電圧まで上昇すると、その電位が比較増幅手段に
よって基準電圧と比較され、その比較結果に基づき信号
保持手段の保持動作が解除される。保持動作が解除され
ると、信号保持手段の出力によって比較増幅手段が非活
性化、つまり動作が停止する。これにより、比較増幅手
段の活性期間が短縮され、低消費電力が図れる。
したので、制御信号が例えば“H"レベルになると、その
“H"レベルを信号保持手段が保持し、その信号保持手段
の出力によって比較増幅手段及び電源供給手段を活性化
（動作）させる。すると、電源供給手段により、電源か
ら共通ノードへ駆動電圧が供給さえてセンスアンプが活
性化し、そのセンスアンプによってビット線上の微小電
位が検知、増幅される。共通ノード上の電位が例えば内
部電源電圧まで上昇すると、その電位が比較増幅手段に
よって基準電圧と比較され、その比較結果に基づき信号
保持手段の保持動作が解除される。保持動作が解除され
ると、信号保持手段の出力によって比較増幅手段が非活
性化、つまり動作が停止する。これにより、比較増幅手
段の活性期間が短縮され、低消費電力が図れる。
ここで、モニタ手段は、次のような作用を行う。即
ち、電源供給手段によって共通ノードに駆動電圧が供給
されると、その共通ノード上の電位がモニタ手段に入力
される。モニタ手段では、共通ノード上の電圧に基づ
き、ビット線の電圧レベルをモニタし、そのモニタ結果
を比較増幅手段へ与える。このモニタ結果は、ビット線
の電圧レベルに追従するため、共通ノードの例えば電圧
上昇よりも時間的に遅れる。その遅れたモニタ結果が、
比較増幅手段によって基準電圧と比較されるので、その
比較増幅手段の出力による保持解除動作が時間的に遅
れ、その結果、電源供給手段が共通ノードを例えば内部
電源電圧以上に上昇させる。そのため、センスアンプに
より、ビット線の充放電が高速に行われる。
ち、電源供給手段によって共通ノードに駆動電圧が供給
されると、その共通ノード上の電位がモニタ手段に入力
される。モニタ手段では、共通ノード上の電圧に基づ
き、ビット線の電圧レベルをモニタし、そのモニタ結果
を比較増幅手段へ与える。このモニタ結果は、ビット線
の電圧レベルに追従するため、共通ノードの例えば電圧
上昇よりも時間的に遅れる。その遅れたモニタ結果が、
比較増幅手段によって基準電圧と比較されるので、その
比較増幅手段の出力による保持解除動作が時間的に遅
れ、その結果、電源供給手段が共通ノードを例えば内部
電源電圧以上に上昇させる。そのため、センスアンプに
より、ビット線の充放電が高速に行われる。
（実施例） 第１図は、本発明の実施例を説明するための半導体記
憶装置の要部の回路図であり、従来の第２図中の要素と
共通の要素には共通の符号が付されている。
憶装置の要部の回路図であり、従来の第２図中の要素と
共通の要素には共通の符号が付されている。
この半導体記憶装置は、ダイナミックRAMを示すもの
で、従来と同一のメモリセルアレイ部10と、従来と回路
構成の異なる電源電圧供給制御部100とを、備えてい
る。
で、従来と同一のメモリセルアレイ部10と、従来と回路
構成の異なる電源電圧供給制御部100とを、備えてい
る。
電源電圧供給制御部100は、メモリセルアレイ部10に
駆動電圧を供給するものであり、比較増幅手段であるカ
レントミラー型増幅器110と、信号保持手段である保持
回路120と、信号反転用のインバータ130,131と、電源供
給手段であるPMOS132及びNMOS134と、電源供給補助手段
であるPMOS133とで、構成されている。
駆動電圧を供給するものであり、比較増幅手段であるカ
レントミラー型増幅器110と、信号保持手段である保持
回路120と、信号反転用のインバータ130,131と、電源供
給手段であるPMOS132及びNMOS134と、電源供給補助手段
であるPMOS133とで、構成されている。
カレントミラー型増幅器110は、基準電圧VR（＝内部
電源電圧VD＜VCC）とＰチャネル型センスアンプ駆動用
の共通ノードPSの電圧とを比較、増幅する回路であり、
PMOS111,112、及びNMOS113,114,115で構成されている。
電源電圧VD＜VCC）とＰチャネル型センスアンプ駆動用
の共通ノードPSの電圧とを比較、増幅する回路であり、
PMOS111,112、及びNMOS113,114,115で構成されている。
PMOS111,112の各ドレインは電源電圧VCCに接続され、
その各ゲートが共通接続されてPMOS112のソース側ノー
ドN1に接続されている。PMOS112のソース側ノードN1
は、NMOS113を介してノードN3に接続され、そのNMOS113
のゲートが共通ノードPSに接続されている。PMOS113の
ソース側ノードN2は、NMOS114を介してノードN3に接続
され、そのNMOS114のゲートが、基準電圧VRに接続され
ている。ノードN3は、NMOS115を介して接地電位VSSに接
続されている。ノードN2は、保持回路120に接続されて
いる。
その各ゲートが共通接続されてPMOS112のソース側ノー
ドN1に接続されている。PMOS112のソース側ノードN1
は、NMOS113を介してノードN3に接続され、そのNMOS113
のゲートが共通ノードPSに接続されている。PMOS113の
ソース側ノードN2は、NMOS114を介してノードN3に接続
され、そのNMOS114のゲートが、基準電圧VRに接続され
ている。ノードN3は、NMOS115を介して接地電位VSSに接
続されている。ノードN2は、保持回路120に接続されて
いる。
保持回路120は、制御信号PASの例えば“H"レベルを保
持してカレントミラー型増幅器110及びPMOS132を活性化
させると共に、増幅器110の出力に基づき保持動作を解
除してその増幅器110及びPMOS132を非活性化する回路で
ある。
持してカレントミラー型増幅器110及びPMOS132を活性化
させると共に、増幅器110の出力に基づき保持動作を解
除してその増幅器110及びPMOS132を非活性化する回路で
ある。
この保持回路120は、ワンショットパルス発生回路12
1,122と、ナンドゲート（以下、NANDゲートという）12
4,125とで構成されている。制御信号PASはワンショット
パルス発生回路121を介してノードN4に接続されると共
に、増幅器110のノードN2がワンショットパルス発生回
路122を介してノードN8に接続され、そのノードN8がイ
ンバータ123の入力側に接続されている。ノードN4と、
制御信号PAS及びインバータ123の出力側とには、NANDゲ
ート124,125がノードN5,N6を介してたすき接続されてい
る。
1,122と、ナンドゲート（以下、NANDゲートという）12
4,125とで構成されている。制御信号PASはワンショット
パルス発生回路121を介してノードN4に接続されると共
に、増幅器110のノードN2がワンショットパルス発生回
路122を介してノードN8に接続され、そのノードN8がイ
ンバータ123の入力側に接続されている。ノードN4と、
制御信号PAS及びインバータ123の出力側とには、NANDゲ
ート124,125がノードN5,N6を介してたすき接続されてい
る。
ノードN6はインバータ130及びノードN7を介してPMOS1
32のゲートに接続され、そのPMOS132のドレインが電源
電圧VCCに、そのソースがＰチャネル型センスアンプ駆
動用の共通ノードPSにそれぞれ接続されている。制御信
号PASは、インバータ131を介してPASMOS133のゲートに
接続され、そのPASMOS133のドレインが内部電源電圧VD
に、そのソースが共通ノードPSにそれぞれ接続されてい
る。また、制御信号PASはNMOS134のゲートに接続され、
そのNMOS134のドレインが接地電位VSSに、そのソースが
Ｎチャネル型センスアンプ駆動用の共通ノードNSにそれ
ぞれ接続されている。
32のゲートに接続され、そのPMOS132のドレインが電源
電圧VCCに、そのソースがＰチャネル型センスアンプ駆
動用の共通ノードPSにそれぞれ接続されている。制御信
号PASは、インバータ131を介してPASMOS133のゲートに
接続され、そのPASMOS133のドレインが内部電源電圧VD
に、そのソースが共通ノードPSにそれぞれ接続されてい
る。また、制御信号PASはNMOS134のゲートに接続され、
そのNMOS134のドレインが接地電位VSSに、そのソースが
Ｎチャネル型センスアンプ駆動用の共通ノードNSにそれ
ぞれ接続されている。
第４図は、第１図中のワンショットパルス発生回路12
1,122の構成例を示す回路図である。
1,122の構成例を示す回路図である。
このワンショットパルス発生回路121,122は、入力信
号の立上がりエッジまたは立下がりエッジ時に、反転し
た１パルスを発生する回路であり、縦続接続されたイン
バータ140〜142と、そのインバータ140〜142の各出力側
と接地電位VSSとの間に接続されたキャパシタ143〜145
と、入力信号とインバータ142の出力信号との否定論理
積をとるNANDゲート146とで、構成されている。
号の立上がりエッジまたは立下がりエッジ時に、反転し
た１パルスを発生する回路であり、縦続接続されたイン
バータ140〜142と、そのインバータ140〜142の各出力側
と接地電位VSSとの間に接続されたキャパシタ143〜145
と、入力信号とインバータ142の出力信号との否定論理
積をとるNANDゲート146とで、構成されている。
第５図は第１図の動作波形図であり、この図を参照し
つつ第１図の動作を説明する。
つつ第１図の動作を説明する。
例えば、第１図のメモリセル21iが選択された場合の
読み出し動作を、以下説明する。
読み出し動作を、以下説明する。
時刻t0において、ワード線WLiを“H"レベルに上げ、
メモリセル21iからビット線BLにデータを読出す。その
結果、ビット線BL及びセンスアンプノードSAの電位は、
プリチャージレベル（例えば、1/2・VD）から読出し信
号分だけ変化する。
メモリセル21iからビット線BLにデータを読出す。その
結果、ビット線BL及びセンスアンプノードSAの電位は、
プリチャージレベル（例えば、1/2・VD）から読出し信
号分だけ変化する。
時刻t1において、制御信号PASを“H"レベル（＝VCC）
にすると、NMOS134がオン状態になると共に、インバー
タ131を介してPMOS133がオン状態となる。さらに、制御
信号PASの立上がりにより、ワンショットパルス発生回
路121から、反転した１ショットがノードN4へ出力され
る。このノードN4の立下がりにより、NANDゲート124,12
5を介してそのNANDゲート125の出力側ノードN5が立下が
り、それによってNANDゲート124の出力側ノードN6が立
上がる。ノードN6の立上がりにより、インバータ130及
びノードN7を介してPMOS132がオンすると共に、NMOS115
がオンして増幅器110が活性化する。
にすると、NMOS134がオン状態になると共に、インバー
タ131を介してPMOS133がオン状態となる。さらに、制御
信号PASの立上がりにより、ワンショットパルス発生回
路121から、反転した１ショットがノードN4へ出力され
る。このノードN4の立下がりにより、NANDゲート124,12
5を介してそのNANDゲート125の出力側ノードN5が立下が
り、それによってNANDゲート124の出力側ノードN6が立
上がる。ノードN6の立上がりにより、インバータ130及
びノードN7を介してPMOS132がオンすると共に、NMOS115
がオンして増幅器110が活性化する。
NMOS134がオンすることにより、Ｎチャネル型センス
アンプ駆動用の共通ノードNSが接地電位VSSレベルへ引
下げられる。さらに、PMOS132がオンすることにより、
Ｐチャネル型センスアンプ駆動用の共通ノードPSが、内
部電源電圧VDレベルに向かって引上げられる。すると、
Ｐチャネル型センスアンプ41及びＮチャネル型センスア
ンプ42が活性化し、そのセンスアンプ41,42の感知増幅
動作により、センスアンプノードSA・▲▼とビット
線BL・▲▼は、それぞれ“H"側のセンスアンプノー
ド（例えば、▲▼）及びビット線（例えば、▲
▼）が充電され、“L"側のセンスアンプノード（例え
ば、SA）及びビット線（例えば、BL）が放電する。
アンプ駆動用の共通ノードNSが接地電位VSSレベルへ引
下げられる。さらに、PMOS132がオンすることにより、
Ｐチャネル型センスアンプ駆動用の共通ノードPSが、内
部電源電圧VDレベルに向かって引上げられる。すると、
Ｐチャネル型センスアンプ41及びＮチャネル型センスア
ンプ42が活性化し、そのセンスアンプ41,42の感知増幅
動作により、センスアンプノードSA・▲▼とビット
線BL・▲▼は、それぞれ“H"側のセンスアンプノー
ド（例えば、▲▼）及びビット線（例えば、▲
▼）が充電され、“L"側のセンスアンプノード（例え
ば、SA）及びビット線（例えば、BL）が放電する。
時刻t2において、Ｐチャネル型センスアンプ駆動用の
共通ノードPSがVDレベルに達すると、増幅器110の出力
側ノードN2が電源電圧VCCレベルとなる。即ち、増幅器1
10では、共通ノードPSがVDレベルに達すると、ノードN1
がVCCレベルからVSSレベルに下がり、その結果出力側ノ
ードN2がVCCレベルに復帰する。すると、保持回路120内
のワンショットパルス発生回路122の出力側ノードN8
が、反転した１ショットパルスを発生し、その１ショッ
トパルスがインバータ123を介してNANDゲート125に入力
し、その結果NANDゲート124の出力側ノードN6が“H"レ
ベルから“L"レベルに立下がり、保持動作が解除され
る。
共通ノードPSがVDレベルに達すると、増幅器110の出力
側ノードN2が電源電圧VCCレベルとなる。即ち、増幅器1
10では、共通ノードPSがVDレベルに達すると、ノードN1
がVCCレベルからVSSレベルに下がり、その結果出力側ノ
ードN2がVCCレベルに復帰する。すると、保持回路120内
のワンショットパルス発生回路122の出力側ノードN8
が、反転した１ショットパルスを発生し、その１ショッ
トパルスがインバータ123を介してNANDゲート125に入力
し、その結果NANDゲート124の出力側ノードN6が“H"レ
ベルから“L"レベルに立下がり、保持動作が解除され
る。
ノードN6が立下がると、インバータ130を介してPMOS1
32がオフして電源電圧VCCからのＰチャネル型センスア
ンプ41へ電荷供給が停止すると共に、NMOS115がオフし
て増幅器110が非活性化する。これ以後、Ｐチャネル型
センスアンプ41への電荷供給は、内部電源電圧VDからPM
OS133を介して行われるもののみとなる。
32がオフして電源電圧VCCからのＰチャネル型センスア
ンプ41へ電荷供給が停止すると共に、NMOS115がオフし
て増幅器110が非活性化する。これ以後、Ｐチャネル型
センスアンプ41への電荷供給は、内部電源電圧VDからPM
OS133を介して行われるもののみとなる。
センスアンプノード対SA・▲▼間に十分な電位差
が生じた後、時刻t3において、コラムデコーダ出力信号
CLを“H"レベルに上げ、NMOS51,52をオンしてデータ線
対DB・▲▼へデータを転送する。さらに、メモリセ
ル21iへの再書込みに備え、制御信号TGをVDレベルからV
D＋Vt＋ａレベル（但し、Vt;NMOSの閾値）へと上昇さ
せ、ビット線BL・▲▼の電位をそれぞれセンスアン
プノードSA・▲▼の電位と等しくする。その後、ワ
ード線WLiを“L"レベルに下げて、再書込みを完了す
る。
が生じた後、時刻t3において、コラムデコーダ出力信号
CLを“H"レベルに上げ、NMOS51,52をオンしてデータ線
対DB・▲▼へデータを転送する。さらに、メモリセ
ル21iへの再書込みに備え、制御信号TGをVDレベルからV
D＋Vt＋ａレベル（但し、Vt;NMOSの閾値）へと上昇さ
せ、ビット線BL・▲▼の電位をそれぞれセンスアン
プノードSA・▲▼の電位と等しくする。その後、ワ
ード線WLiを“L"レベルに下げて、再書込みを完了す
る。
この第１図の半導体記憶装置では、次のような利点を
有している。
有している。
（ａ）保持回路120を設けたので、制御信号PASの立上が
りによって保持回路120の出力側ノードN6が“H"レベル
となり、PMOS132がオンしてＰチャネ型ルセンスアンプ4
1へ電荷供給が行われると共に、増幅器110が活性化す
る。共通ノードPSがVDレベルまで上昇すると、増幅器11
0の出力側ノードN2がVCCレベルとなり、保持回路120の
出力側ノードN6が“L"レベルとなって、増幅器110が非
活性化する。そのため、増幅器110の活性期間が必要最
小限に短くなり、その増幅器110による消費電流の減少
により、低消費電力化が可能となる。
りによって保持回路120の出力側ノードN6が“H"レベル
となり、PMOS132がオンしてＰチャネ型ルセンスアンプ4
1へ電荷供給が行われると共に、増幅器110が活性化す
る。共通ノードPSがVDレベルまで上昇すると、増幅器11
0の出力側ノードN2がVCCレベルとなり、保持回路120の
出力側ノードN6が“L"レベルとなって、増幅器110が非
活性化する。そのため、増幅器110の活性期間が必要最
小限に短くなり、その増幅器110による消費電流の減少
により、低消費電力化が可能となる。
（ｂ）電源供給補助手段としてPMOS133を設けたので、
制御信号PASの“H"レベル期間中、PMOS133がオンし、内
部電源電圧VDからＰチャネル型センスアンプ41へ電荷供
給が行われる。そのため、PMOS132のオフ状態後も、PMO
S133が連続的にＰチャネル型センスアンプ41へ電荷を供
給し続けるので、ビット線BLまたは▲▼の充電時間
が短縮され、動作速度の高速化が図れる。
制御信号PASの“H"レベル期間中、PMOS133がオンし、内
部電源電圧VDからＰチャネル型センスアンプ41へ電荷供
給が行われる。そのため、PMOS132のオフ状態後も、PMO
S133が連続的にＰチャネル型センスアンプ41へ電荷を供
給し続けるので、ビット線BLまたは▲▼の充電時間
が短縮され、動作速度の高速化が図れる。
第６図は、本発明の実施例を示す半導体記憶装置の要
部の回路図であり、第１図中の要素と共通の要素には共
通の符号が付されている。
部の回路図であり、第１図中の要素と共通の要素には共
通の符号が付されている。
この半導体記憶装置の電源電圧供給制御部100Aでは、
第１図における電源供給補助手段であるPMOS133に代え
て、モニタ手段であるモニタ回路150が設けられてい
る。その他の構成は、第１図と同一である。
第１図における電源供給補助手段であるPMOS133に代え
て、モニタ手段であるモニタ回路150が設けられてい
る。その他の構成は、第１図と同一である。
このモニタ回路150は、Ｐチャネル型センスアンプ駆
動用の共通ノードPSと、カレントミラー型増幅器110の
入力側ノードN9との間に設けられており、ビット線BL・
▲▼の“H"側の電圧レベルをモニタしてそのモニタ
結果を入力側ノードN9に与える機能を有している。
動用の共通ノードPSと、カレントミラー型増幅器110の
入力側ノードN9との間に設けられており、ビット線BL・
▲▼の“H"側の電圧レベルをモニタしてそのモニタ
結果を入力側ノードN9に与える機能を有している。
モニタ回路150は、トランスファゲート部30のNMOS31,
32と同一特性のNMOS151と、MOSキャパシタ等で構成され
たビット線容量152とを、備えている。NMOS151のドレイ
ン、ソースが共通ノードPSと増幅器110の入力側ノードN
9に接続され、そのNMOS151のゲートが制御信号TGに接続
されている。入力側ノードN9は、ビット線容量152を介
して接地電位VSSに接続されている。
32と同一特性のNMOS151と、MOSキャパシタ等で構成され
たビット線容量152とを、備えている。NMOS151のドレイ
ン、ソースが共通ノードPSと増幅器110の入力側ノードN
9に接続され、そのNMOS151のゲートが制御信号TGに接続
されている。入力側ノードN9は、ビット線容量152を介
して接地電位VSSに接続されている。
第７図は第６図の動作波形図であり、この図を参照し
つつ第６図の動作を説明する。
つつ第６図の動作を説明する。
例えば、第１図の動作と同様に、メモリセル21iが選
択された場合の読出し動作を説明する。
択された場合の読出し動作を説明する。
時刻t0において、ワード線WLiを“H"レベルにする
と、第５図の動作波形と同様に、ビット線BL及びセンス
アンプノードSAの電位が、プリチャージレベル（例え
ば、1/2・VD）から読出し信号分だけ変化する。
と、第５図の動作波形と同様に、ビット線BL及びセンス
アンプノードSAの電位が、プリチャージレベル（例え
ば、1/2・VD）から読出し信号分だけ変化する。
時刻t1において、制御信号PASを“H"レベル（＝VCC）
へ上げると、NMOS134がオンしてＮチャネル型センスア
ンプ駆動用の共通ノードNSがVSSレベルへ下がる。同時
に、第５図と同様に保持回路120の出力側ノードN6の
“H"レベルの立上がりによってPMOS132がオンすると共
に、NMOS115がオンして増幅器110が活性化する。PMOS13
2がオンすると、電源電圧VCCによってＰチャネル型セン
スアンプ駆動用の共通ノードPSがVDレベルへ引上げられ
る。
へ上げると、NMOS134がオンしてＮチャネル型センスア
ンプ駆動用の共通ノードNSがVSSレベルへ下がる。同時
に、第５図と同様に保持回路120の出力側ノードN6の
“H"レベルの立上がりによってPMOS132がオンすると共
に、NMOS115がオンして増幅器110が活性化する。PMOS13
2がオンすると、電源電圧VCCによってＰチャネル型セン
スアンプ駆動用の共通ノードPSがVDレベルへ引上げられ
る。
そして、センスアンプ41,42の感知増幅作用により、
センスアンプノードSA・▲▼とビット線BL・▲
▼のそれぞれ“H"側のセンスアンプノード（例えば、▲
▼）及びビット線（例えば、▲▼）が充電し、
“L"側のセンスアンプノード（例えば、SA）及びビット
線（例えば、BL）が放電する。
センスアンプノードSA・▲▼とビット線BL・▲
▼のそれぞれ“H"側のセンスアンプノード（例えば、▲
▼）及びビット線（例えば、▲▼）が充電し、
“L"側のセンスアンプノード（例えば、SA）及びビット
線（例えば、BL）が放電する。
ここで、PMOS132がオフ状態とならなければ、共通ノ
ードPSはVDレベルを越えてVCCレベルに向かって上昇す
る。共通ノードPSがVDレベルを越えても、モニタ回路15
0の働きにより、増幅器110の入力側ノードN9のレベルが
“H"側のビット線（例えば、▲▼）と同レベルにな
るため、増幅器110の出力側ノードN2がVCCレベルよりも
低くなる。そのため、保持回路120は保持動作を続け、
その出力側ノードN6が“H"レベルに保持されるので、PM
OS132がオン状態のままとなり、Ｐチャネル型センスア
ンプ41への電荷の供給が引き続き連続して行われる。こ
れにより、センスアンプノードSA・▲▼及びビット
線BL・▲▼の充放電が高速に行われることになる。
ードPSはVDレベルを越えてVCCレベルに向かって上昇す
る。共通ノードPSがVDレベルを越えても、モニタ回路15
0の働きにより、増幅器110の入力側ノードN9のレベルが
“H"側のビット線（例えば、▲▼）と同レベルにな
るため、増幅器110の出力側ノードN2がVCCレベルよりも
低くなる。そのため、保持回路120は保持動作を続け、
その出力側ノードN6が“H"レベルに保持されるので、PM
OS132がオン状態のままとなり、Ｐチャネル型センスア
ンプ41への電荷の供給が引き続き連続して行われる。こ
れにより、センスアンプノードSA・▲▼及びビット
線BL・▲▼の充放電が高速に行われることになる。
センスアンプノード対SA・▲▼間に十分な電位差
が生じた後、時刻t2において、デコーダ出力信号CLを立
上げ、データ線対DB・▲▼へデータを転送する。さ
らに、第１図と同様に、メモリセル21iへの再書込みに
備え、制御信号TGをVD＋Vt＋ａレベルへ上昇させる。
が生じた後、時刻t2において、デコーダ出力信号CLを立
上げ、データ線対DB・▲▼へデータを転送する。さ
らに、第１図と同様に、メモリセル21iへの再書込みに
備え、制御信号TGをVD＋Vt＋ａレベルへ上昇させる。
その結果、“H"側のビット線（例えば、▲▼）の
レベルが再び上昇するが、共通ノードPS及び“H"側のセ
ンスアンプノード（例えば、▲▼）は、VDレベルを
越えて充電されていたため、“H"側のビット線▲▼
が急速に上昇し、時刻t3においてVDレベルに達する。同
様に、増幅器110の入力側ノードN9もVDレベルに達し、
この時点で、増幅器110の出力側ノードN2がVCCレベルに
戻り、保持回路120の保持動作が解除されてその出力側
ノードN6が“L"レベルに下がる。すると、インバータ13
0及びノードN7を介してPMOS132がオフしてＰチャネル型
センスアンプ41への電荷供給が停止されると共に、NMOS
115がオフして増幅器110が非活性化状態となる。
レベルが再び上昇するが、共通ノードPS及び“H"側のセ
ンスアンプノード（例えば、▲▼）は、VDレベルを
越えて充電されていたため、“H"側のビット線▲▼
が急速に上昇し、時刻t3においてVDレベルに達する。同
様に、増幅器110の入力側ノードN9もVDレベルに達し、
この時点で、増幅器110の出力側ノードN2がVCCレベルに
戻り、保持回路120の保持動作が解除されてその出力側
ノードN6が“L"レベルに下がる。すると、インバータ13
0及びノードN7を介してPMOS132がオフしてＰチャネル型
センスアンプ41への電荷供給が停止されると共に、NMOS
115がオフして増幅器110が非活性化状態となる。
この実施例では、次のような利点を有している。
（ａ）モニタ回路150を設けたので、継続してオン状態
となるPMOS132を介して、“H"側のビット線（例えば、
▲▼）がVDレベルに達するまで、第１図の半導体記
憶装置よりも高い電圧でＰチャネル型センスアンプ41に
電荷を供給し続けるため、第１図の半導体記憶装置より
もさらに高速にビット線（例えば、▲▼）の充電を
完了する。
となるPMOS132を介して、“H"側のビット線（例えば、
▲▼）がVDレベルに達するまで、第１図の半導体記
憶装置よりも高い電圧でＰチャネル型センスアンプ41に
電荷を供給し続けるため、第１図の半導体記憶装置より
もさらに高速にビット線（例えば、▲▼）の充電を
完了する。
（ｂ）ビット線（例えば、▲▼）の充電が完了する
と同時に、増幅器110の出力によって保持回路120の保持
動作が解除され、その保持回路120の出力によって増幅
器110を非活性化状態にするため、その増幅器110で消費
される電流が減少し、低消費電力化が可能となる。
と同時に、増幅器110の出力によって保持回路120の保持
動作が解除され、その保持回路120の出力によって増幅
器110を非活性化状態にするため、その増幅器110で消費
される電流が減少し、低消費電力化が可能となる。
なお、本発明は図示の半導体記憶装置に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。
（ｉ）カレントミラー型増幅器110は、他のトランジス
タ等を用いて、図示以外の回路構成の比較増幅手段で構
成しても良い。
タ等を用いて、図示以外の回路構成の比較増幅手段で構
成しても良い。
（ii）保持回路120は、NORゲート等の他のゲート回路を
用いた信号保持手段で構成しても良い。
用いた信号保持手段で構成しても良い。
（iii）電源供給手段であるPMOS132及びNMOS134、さら
に電源供給補助手段であるPMOS133は、他のトランジス
タ等で構成することも可能である。さらに、モニタ手段
であるモニタ回路150は、他のトランジスタ等を用いた
回路構成に変形することも可能である。
に電源供給補助手段であるPMOS133は、他のトランジス
タ等で構成することも可能である。さらに、モニタ手段
であるモニタ回路150は、他のトランジスタ等を用いた
回路構成に変形することも可能である。
（iv）メモリセルアレイ部10を図示以外の回路で構成し
たり、あるいは本発明をダイナミックRAM以外のスタテ
ックRAM等の他の半導体記憶装置に適用することも可能
である。
たり、あるいは本発明をダイナミックRAM以外のスタテ
ックRAM等の他の半導体記憶装置に適用することも可能
である。
（発明の効果） 以上詳細に説明したように、本発明によれば、信号保
持手段を設けたので、その信号保持手段により、ビット
線の充電が完了すると同時に比較増幅手段を非活性化す
るため、その比較増幅手段で消費される電流を減少さ
せ、それにより低消費電力化が可能となる。さらに、モ
ニタ手段を設けたので、比較増幅手段の出力による保持
動作の解除を遅らせ、信号保持手段の出力によって電源
供給手段をオン状態に保持する。そのため、ビット線の
電位が所定レベルに達するまで、電源よりセンスアンプ
へ電荷を供給し続け、高速にビット線の充電を完了させ
る。従って、高速動作が可能となる。
持手段を設けたので、その信号保持手段により、ビット
線の充電が完了すると同時に比較増幅手段を非活性化す
るため、その比較増幅手段で消費される電流を減少さ
せ、それにより低消費電力化が可能となる。さらに、モ
ニタ手段を設けたので、比較増幅手段の出力による保持
動作の解除を遅らせ、信号保持手段の出力によって電源
供給手段をオン状態に保持する。そのため、ビット線の
電位が所定レベルに達するまで、電源よりセンスアンプ
へ電荷を供給し続け、高速にビット線の充電を完了させ
る。従って、高速動作が可能となる。
第１図は本発明の実施例を説明するための半導体記憶装
置の要部の回路図、第２図は従来の半導体記憶装置の要
部の回路図、第３図は第２図の動作波形図、第４図は第
１図中のワンショットパルス発生回路の回路図、第５図
は第１図の動作波形図、第６図は本発明の実施例を示す
半導体記憶装置の要部の回路図、第７図は第６図の動作
波形図である。 10……メモリセルアレイ部、20……メモリセル部、30…
…トランスファゲート部、40……センスアンプ部、41…
…Ｐチャネル型センスアンプ、42……Ｎチャネル型セン
スアンプ、50……コラムデコード部、100,100A……電源
電圧供給制御部、110……カレントミラー型増幅器（比
較増幅手段）、120……保持回路（信号保持手段）、132
……PMOS（電源供給手段）、133……PMOS（電源供給補
助手段）、134……NMOS（電源供給手段）、150……モニ
タ回路（モニタ手段）、152……ビット線容量、BL・▲
▼……ビット線対、NS,PS……センスアンプ駆動用
の共通ノード、PAS……制御信号、SA・▲▼……セ
ンスアンプノード対、VCC……電源電圧、VD……内部電
源電圧、VR……基準電圧、VSS……接地電位。
置の要部の回路図、第２図は従来の半導体記憶装置の要
部の回路図、第３図は第２図の動作波形図、第４図は第
１図中のワンショットパルス発生回路の回路図、第５図
は第１図の動作波形図、第６図は本発明の実施例を示す
半導体記憶装置の要部の回路図、第７図は第６図の動作
波形図である。 10……メモリセルアレイ部、20……メモリセル部、30…
…トランスファゲート部、40……センスアンプ部、41…
…Ｐチャネル型センスアンプ、42……Ｎチャネル型セン
スアンプ、50……コラムデコード部、100,100A……電源
電圧供給制御部、110……カレントミラー型増幅器（比
較増幅手段）、120……保持回路（信号保持手段）、132
……PMOS（電源供給手段）、133……PMOS（電源供給補
助手段）、134……NMOS（電源供給手段）、150……モニ
タ回路（モニタ手段）、152……ビット線容量、BL・▲
▼……ビット線対、NS,PS……センスアンプ駆動用
の共通ノード、PAS……制御信号、SA・▲▼……セ
ンスアンプノード対、VCC……電源電圧、VD……内部電
源電圧、VR……基準電圧、VSS……接地電位。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/407
Claims (1)
- 【請求項１】複数のビット線及びワード線の交差箇所に
それぞれ配置され電源電圧よりも低レベルの内部電源電
圧で動作する複数のメモリセルと、共通ノード上の電圧
により活性化され前記ビット線上の電圧を検知、増幅す
る複数のセンスアンプと、制御信号により活性化され前
記内部電源電圧と同一レベルの基準電圧と前記共通ノー
ド上の電圧とを比較、増幅する比較増幅手段と、前記比
較増幅手段の出力によりフィードバック制御され前記共
通ノードに駆動電圧を供給する電源供給手段とを、備え
た半導体記憶装置において、 前記制御信号を保持して前記比較増幅手段及び前記電源
供給手段を活性化させ、かつ前記比較増幅手段の出力に
基づき保持動作を解除して前記比較増幅手段を非活性化
する信号保持手段と、 前記共通ノード上の電圧を入力し、前記ビット線の電圧
レベルを検出してその検出結果を前記比較増幅手段へ与
えるモニタ手段とを、 設けたことを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224771A JP3037377B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体記憶装置 |
| US07/747,660 US5258950A (en) | 1990-08-27 | 1991-08-21 | Semiconductor memory device |
| DE69123666T DE69123666T2 (de) | 1990-08-27 | 1991-08-22 | Halbleiterspeicheranordnung |
| EP91307719A EP0473360B1 (en) | 1990-08-27 | 1991-08-22 | Semiconductor memory device |
| KR1019910014783A KR100205555B1 (ko) | 1990-08-27 | 1991-08-26 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224771A JP3037377B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04106791A JPH04106791A (ja) | 1992-04-08 |
| JP3037377B2 true JP3037377B2 (ja) | 2000-04-24 |
Family
ID=16818963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2224771A Expired - Fee Related JP3037377B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5258950A (ja) |
| EP (1) | EP0473360B1 (ja) |
| JP (1) | JP3037377B2 (ja) |
| KR (1) | KR100205555B1 (ja) |
| DE (1) | DE69123666T2 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940003409B1 (ko) * | 1991-07-31 | 1994-04-21 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
| KR930008886B1 (ko) * | 1991-08-19 | 1993-09-16 | 삼성전자 주식회사 | 전기적으로 프로그램 할 수 있는 내부전원 발생회로 |
| JPH05234380A (ja) * | 1992-02-21 | 1993-09-10 | Sharp Corp | 半導体記憶装置 |
| US5317538A (en) * | 1992-03-30 | 1994-05-31 | United Memories, Inc. | Low power DRAM |
| JPH0612896A (ja) * | 1992-04-28 | 1994-01-21 | Nec Corp | 半導体記憶装置 |
| JP3305010B2 (ja) * | 1992-09-04 | 2002-07-22 | 沖電気工業株式会社 | 半導体記憶装置 |
| JP2744738B2 (ja) * | 1992-09-07 | 1998-04-28 | 三菱電機株式会社 | 半導体記憶装置 |
| KR960000837B1 (ko) * | 1992-12-02 | 1996-01-13 | 삼성전자주식회사 | 반도체 메모리장치 |
| JP3236105B2 (ja) * | 1993-03-17 | 2001-12-10 | 富士通株式会社 | 不揮発性半導体記憶装置及びその動作試験方法 |
| US5754478A (en) * | 1993-04-20 | 1998-05-19 | Micron Technology, Inc. | Fast, low power, write scheme for memory circuits using pulsed off isolation device |
| JP2725571B2 (ja) * | 1993-10-06 | 1998-03-11 | 日本電気株式会社 | 不揮発性半導体メモリ装置 |
| US5465060A (en) * | 1994-06-10 | 1995-11-07 | International Business Machines Corporation | Fast edge triggered self-resetting CMOS receiver with parallel L1/L2 (Master/Slave) latch |
| JP2658916B2 (ja) * | 1994-11-04 | 1997-09-30 | 日本電気株式会社 | 半導体装置の電源切り換え回路 |
| JP3510362B2 (ja) * | 1995-01-10 | 2004-03-29 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3846748B2 (ja) * | 1996-07-17 | 2006-11-15 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| KR100226491B1 (ko) * | 1996-12-28 | 1999-10-15 | 김영환 | 반도체 메모리에서 비트라인 감지 증폭기의 풀업/풀다운 전압제 공을 위한 디바이스 및 그 구성 방법 |
| KR100425440B1 (ko) * | 1997-06-17 | 2004-05-24 | 삼성전자주식회사 | 반도체장치의 내부전원전압 발생기 제어회로 |
| KR100304952B1 (ko) * | 1998-06-05 | 2001-09-24 | 김영환 | 반도체 메모리장치 |
| CA2277717C (en) * | 1999-07-12 | 2006-12-05 | Mosaid Technologies Incorporated | Circuit and method for multiple match detection in content addressable memories |
| KR100518399B1 (ko) * | 2000-07-25 | 2005-09-29 | 엔이씨 일렉트로닉스 가부시키가이샤 | 내부 전압 레벨 제어 회로 및 반도체 기억 장치 및 그들의제어 방법 |
| US6501696B1 (en) * | 2001-05-15 | 2002-12-31 | Cypress Seminconductor Corp. | Current steering reduced bitline voltage swing, sense amplifier |
| US7158423B2 (en) * | 2004-06-22 | 2007-01-02 | Samsung ′Electronics Co., Ltd. | Semiconductor memory device and array internal power voltage generating method thereof |
| KR100673903B1 (ko) * | 2005-04-30 | 2007-01-25 | 주식회사 하이닉스반도체 | 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자 및 그의 비트라인 감지증폭기 구동방법 |
| JP4824500B2 (ja) * | 2005-10-28 | 2011-11-30 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| KR100838379B1 (ko) * | 2006-09-29 | 2008-06-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US8559246B2 (en) * | 2009-10-02 | 2013-10-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Digital retention voltage generation |
| US8355293B2 (en) | 2010-12-01 | 2013-01-15 | Arm Limited | Retention voltage generation |
| US9281032B2 (en) * | 2014-04-10 | 2016-03-08 | Infineon Technologies Ag | Memory timing circuit |
| JP6670341B2 (ja) | 2018-05-25 | 2020-03-18 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリデバイス及び多数検出器 |
| KR102119312B1 (ko) * | 2018-08-20 | 2020-06-05 | 윈본드 일렉트로닉스 코포레이션 | 메모리 디바이스 및 다수 검출기 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916354B2 (ja) * | 1978-10-17 | 1984-04-14 | 日本電信電話株式会社 | 記憶装置 |
| US4873673A (en) * | 1986-12-03 | 1989-10-10 | Hitachi, Ltd. | Driver circuit having a current mirror circuit |
| JPH0770216B2 (ja) * | 1985-11-22 | 1995-07-31 | 株式会社日立製作所 | 半導体集積回路 |
| JP2883625B2 (ja) * | 1989-03-30 | 1999-04-19 | 株式会社東芝 | Ｍｏｓ型充電回路 |
-
1990
- 1990-08-27 JP JP2224771A patent/JP3037377B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-21 US US07/747,660 patent/US5258950A/en not_active Expired - Lifetime
- 1991-08-22 EP EP91307719A patent/EP0473360B1/en not_active Expired - Lifetime
- 1991-08-22 DE DE69123666T patent/DE69123666T2/de not_active Expired - Lifetime
- 1991-08-26 KR KR1019910014783A patent/KR100205555B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69123666T2 (de) | 1997-07-10 |
| KR920005152A (ko) | 1992-03-28 |
| JPH04106791A (ja) | 1992-04-08 |
| KR100205555B1 (ko) | 1999-07-01 |
| EP0473360A3 (en) | 1993-02-03 |
| EP0473360A2 (en) | 1992-03-04 |
| EP0473360B1 (en) | 1996-12-18 |
| US5258950A (en) | 1993-11-02 |
| DE69123666D1 (de) | 1997-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3037377B2 (ja) | 半導体記憶装置 | |
| US8233342B2 (en) | Apparatus and method for implementing write assist for static random access memory arrays | |
| US6853593B1 (en) | Semiconductor memory device having over-driving scheme | |
| US7986578B2 (en) | Low voltage sense amplifier and sensing method | |
| US7450455B2 (en) | Semiconductor memory device and driving method thereof | |
| JP2002298586A (ja) | 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 | |
| US20070070751A1 (en) | Bit line sense amplifier control circuit | |
| JP3542675B2 (ja) | 半導体記憶装置 | |
| JP2006318642A (ja) | ダイナミックランダムアクセスメモリ | |
| US5602784A (en) | Power consumption reducing circuit having word-line resetting ability regulating transistors | |
| US7307901B2 (en) | Apparatus and method for improving dynamic refresh in a memory device | |
| JPH0713863B2 (ja) | ダイナミック型ランダムアクセスメモリ | |
| JPH08147974A (ja) | クロッキング回路 | |
| JP2004199726A (ja) | 半導体記憶装置 | |
| JP2000285676A (ja) | オーバードライブ方式のセンスアンプを有するメモリデバイス | |
| US5777934A (en) | Semiconductor memory device with variable plate voltage generator | |
| JP2963504B2 (ja) | 半導体記憶装置 | |
| US6229744B1 (en) | Semiconductor memory device with function of equalizing voltage of dataline pair | |
| JPH04214291A (ja) | 半導体集積回路装置 | |
| US6188601B1 (en) | Ferroelectric memory device having single bit line coupled to at least one memory cell | |
| US5768200A (en) | Charging a sense amplifier | |
| KR100291747B1 (ko) | 프리차지 등화 회로 | |
| KR100207503B1 (ko) | 액티브 어레이 전원 공급회로 | |
| JPH09320266A (ja) | ダイナミック・ランダム・アクセス・メモリ | |
| KR100206706B1 (ko) | 반도체 메모리 장치의 비트라인 감지증폭회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |