JP2725571B2

JP2725571B2 - 不揮発性半導体メモリ装置

Info

Publication number: JP2725571B2
Application number: JP27610893A
Authority: JP
Inventors: 潔和橋本
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1993-10-06
Filing date: 1993-10-06
Publication date: 1998-03-11
Anticipated expiration: 2013-03-11
Also published as: JPH07105692A; US5408433A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体メモリ装
置に関し、特に書込み又は消去が完全に行われたかどう
かを確認する機能を内部に有する不揮発性メモリ装置に
関する。

【０００２】

【従来の技術】電気的に書込み、消去可能なメモリ装置
（以下、ＥＥＰＲＯＭと記す）においては、メモリセル
を消去する消去モードが存在し、特に電気的に一括消去
可能なメモリ装置（以下、ＦＬＡＳＨＥＥＰＲＯＭと
記す）では、消去動作が内部で制御される自動消去機能
を有するものが一般的となっている。

【０００３】自動消去機能を有するＦＬＡＳＨＥＥＰ
ＲＯＭでは、消去動作は実際にメモリセルに高電圧が印
加される消去期間と、消去期間終了後、メモリセルを読
出し、メモリセルの閾値が予め設定された値以下になっ
たかどうか確認する期間（以下、この動作をＶｅｒｉｆ
ｙと記す）とに分けられる。消去期間は内部で発生され
た数ｍｓから数百ｍｓのパルス（消去信号）で制御さ
れ、またＶｅｒｉｆｙ期間は内部で発生された数１００
ｎｓ〜数１０μｓのパルス（Ｖｅｒｉｆｙ信号）で制御
される。

【０００４】すなわち、消去動作は、消去信号が“Ｈ”
である時に、実際のメモリセルが消去され、その後、消
去信号が“Ｌ”となり、Ｖｅｒｉｆｙ信号が、“Ｈ”に
なると、読出し回路が活性化され、Ｖｅｒｉｆｙが行わ
れる。その結果消去が不十分であれば、消去信号が再び
“Ｈ”となり、メモリセルの消去が行われ、その後、再
びＶｅｒｉｆｙが行われ、以後、Ｖｅｒｉｆｙの結果に
より消去が充分行われたと判断されるまでメモリセルの
消去が行われることになる。

【０００５】図７は、ＦＬＡＳＨＥＥＰＲＯＭにおい
て、本発明に関連する部分のみを模式的に示したもので
ある。

【０００６】ＣＣ，ＧＮＤはそれぞれ外部電源、外部Ｇ
ＮＤ端子を示し、ＰＰは、書込み又は消去時、電源電圧
以上の高電圧が印加される外部ＶＰＰ電源端子、Ｏは外
部出力端子である。

【０００７】Ｍ１１，………，Ｍｎ２，………，Ｍ１
ｍ，………，Ｍｎｍはフローティングゲートを有する構
造をもつメモリセル、ＱＹ１，………，ＱＹｍはメモリ
セルのＹアドレスを選択し、選択されたメモリセルのド
レインをセンスアンプ回路の入力節点（ＳＣ）に接続す
るＮチャネル型エンハンスメント型ＭＯＳＦＥＴ（以
下、ＮＥ−ＭＯＳＦＥＴと記す）である。

【０００８】Ｙ１，………，ＹｍはメモリセルのＹアド
レスを指定するＹアドレス線、Ｘ１，………，Ｘｎはメ
モリセルのＸアドレスを指定するＸアドレス線、ＲＤは
メモリセルの記憶情報を読出す読出しモード時及びＶｅ
ｒｉｆｙ時に“Ｈ”となり、この時、各回路を活性化す
る信号線、Ｅｒａｓｅは消去期間“Ｈ”となる信号線、
ＶｅｒｉはＶｅｒｉｆｙ時に“Ｈ”となる信号線であ
る。

【０００９】ＳＡはセンスアンプ回路、ＲＥＦはリファ
レンス回路、ＤＡはＳＡの出力（ＳＯ）とＲＥＦの出力
（ＲＯ）の電圧を比較検出し増幅する比較検出器、ＯＵ
ＴはＤＡの出力ＤＯをＯに伝達する出力バッファ回路、
ＣＯＭＰはＤＡの出力（ＤＯ）と信号ＤＡＴＡの論理値
を比較し、メモリセルの消去が完了したか否かを検出す
る一致検出回路である。

【００１０】ＣＯＭＰは信号Ｖｅｒｉにより制御され、
Ｖｅｒｉｆｙ時信号Ｖｅｒｉが“Ｈ”になるとＣＯＭＰ
が活性化され、ＤＯとＤＡＴＡの論理値が比較され、一
致している場合出力ＣＯに例えば“Ｌ”が出力され、一
致していない場合“Ｈ”が出力されることになる。

【００１１】出力ＣＯは消去を最終的に終了させるか否
かを判断する回路（図示せず）に入力されており、出力
ＣＯのデータをあるタイミングで取り込み、出力ＣＯの
値が“Ｌ”であるとメモリセルが充分消去されたとみな
し、消去を終了させ、“Ｈ”であるとメモリセルの消去
が不充分であるとみなし、再び消去信号が発生し、消去
期間となり、メモリセルの消去が行われる。

【００１２】ＳＷはメモリセル共通ソース線ＣＳの電位
を設定するソーススイッチ回路であり、消去期間信号Ｅ
ｒａｓｅが“Ｈ”となり、ＳＷが活性化され、出力ＣＳ
に高電圧が印加され、出力ＣＳに接続されたすべてのメ
モリセルが消去される。又、読出しモード時、Ｖｅｒｉ
ｆｙ時は、ＣＳの電位が０Ｖになるように設定されてい
る。

【００１３】Ｌｃｃ，Ｌｓｓはそれぞれ、外部電源端子
ＣＣと内部の電源線の間に存在するパッケージのリード
等の寄生インダクタンス成分、外部ＧＮＤ端子ＳＳと内
部のＧＮＤ線との間に存在する、パッケージのリード等
の寄生インダクタンス成分である。また、抵抗は各回路
の電源、ＧＮＤに配線されるために生じるアルミ配線抵
抗等の寄生抵抗成分、Ｃｅは内部の電源−ＧＮＤ間に生
じる拡散層容量等の容量成分を示したものである。本来
これらのものは分布定数回路網で表す必要があるが、簡
略化するために図示のように示してある。

【００１４】実際のＦＬＡＳＨＥＥＰＲＯＭでは、８
ビット出力のものであれば、図７に示した回路が８つ存
在するが、ここでは省略した。

【００１５】次に、ＦＬＡＳＨＥＥＰＲＯＭの消去時
の動作について、図９から図１３を参照して説明する。
ＦＬＡＳＨＥＥＰＲＯＭにおいては、消去の前にメモ
リセルの閾値をそろえるためにメモリセル全ビットの書
込みが行われる。この時、メモリセルの閾値は通常７Ｖ
以上と十分高くなる。

【００１６】次に、消去動作に入り、メモリセルの共通
ソース線ＣＳに高電圧が印加され、書込み時、フローテ
ィングゲートに注入された電子がソースに放出され、メ
モリセルの閾値が消去期間の長さに従い低下する。

【００１７】図８は消去期間の積算時間ｔｐｅに対する
メモリセルの閾値ＶＴＭの変化を示したものである。例
えば一回目の消去パルスの印加後ｔｐｅ５、メモリセル
の閾値はＶＴＭ５となり、その後Ｖｅｒｉｆｙが行わ
れ、消去不完全と判断され、その後、数回目の消去パル
スの印加後ｔｐｅ４、メモリセルの閾値は、ＶＴＭ４に
変化していることになる。

【００１８】Ｖｅｒｉｆｙ時、メモリセルの記憶情報は
センスアンプ回路ＳＡにより読出される。本例では、書
込まれた（消去不完全）のメモリセルには、“０”が記
憶されているとし、このメモリセルを読出した場合、比
較検出器の出力ＤＯには“Ｈ”が出力され、消去が充分
行われたメモリセルには“１”が記憶されているとし、
このメモリセルを読出した場合、比較検出器の出力ＤＯ
には“Ｌ”が出力されるとする。

【００１９】Ｖｅｒｉｆｙ時、一般に選択されたＸアド
レス線（例えばＸ１）には４．０Ｖ程度の電圧が印加さ
れるように制御されている。これは、Ｖｅｒｉｆｙで充
分消去されたと判定されたメモリセルは、読出しモード
で許容電源電圧範囲（４．５Ｖから５．５Ｖ）で安定に
メモリセルを読出せる必要があるからである。

【００２０】Ｖｅｒｉｆｙ動作は、一括して消去された
メモリセルすべてを読出して行われる。つまり、内部に
アドレスをカウントするカウンタ（図示せず）をもって
おり、図７の例ではＭ１１からＭｎｍのすべてのメモリ
セルの消去が充分行われたかどうか判定され、途中、消
去が不充分と判定されると、そこでＶｅｒｉｆｙは終了
し、消去パルスが発生され、消去が追加される。また、
すべてのメモリセルが消去不充分と判定されると、消去
は完了したと判断され、消去が終了する。

【００２１】図９はＶｅｒｉｆｙ時、メモリセルの閾値
ＶＴＭに対するメモリセルに流れる電流ＩＯＮ（ｃｅｌ
ｌ）の関係を曲線Ｋに、ＩＯＮ（ｃｅｌｌ）に対するセ
ンスアンプ回路の出力電圧ＶＳＯの関係を曲線Ｌに示し
たものである。

【００２２】メモリセルに消去が行われると、消去時間
に対するＶＴＭの変化は、図８に示すように変化し、そ
の結果、選択されたメモリセルに流れる電流は曲線Ｋに
従い変化し、センスアンプ回路の出力電圧ＶＯは曲線Ｌ
に従い変化することになる。

【００２３】例えば、消去の積算時間がｔｐｅ３の時点
の時、メモリセルの閾値はＶＴＭ＝ＶＴＭ３＝３．５Ｖ
となり、この時、メモリセルに流れる電流ＩＯＮ（ｃｅ
ｌｌ）は、図９に示す如く点Ｋ１で得られ、ＩＯＮ（ｃ
ｅｌｌ）＝１０μＡとなり、その結果、センスアンプ回
路の出力電圧ＶＳＯは点Ｌ１で得られることになり、Ｖ
ＳＯ１＝３．４Ｖとなる。

【００２４】消去の積算時間がｔｐｅ１の時点の時、メ
モリセルの閾値はＶＴＭ＝ＶＴＭ１＝３．０Ｖとなり、
この時、ＩＯＮ（ｃｅｌｌ）は点Ｋ２で得られ、ＩＯＮ
（ｃｅｌｌ）＝２０μＡとなり、その結果、センスアン
プ回路の出力電圧ＶＳＯは点Ｌ２で得られることにな
り、ＶＳＯ２＝３．０Ｖとなる。

【００２５】図９中ＶＲＥＦで表した値はリファレンス
回路ＲＥＦの出力電圧であり、選択されたメモリセルの
記憶情報を書込み状態（“０”）とみるか消去状態
（“１”）とみるかの判定点であり、本例では、ＶＲＥ
Ｆ＝３．２Ｖに設定されているとする。

【００２６】尚、図９において、Ａ１は“１”検出領
域、Ａ２は遷移領域（検出不可領域）、Ａ３は“０”検
出領域を夫々示している。

【００２７】図１０にセンスアンプ回路の出力電圧ＶＳ
Ｏと、リファレンス回路の出力電圧ＶＲＥＦの値を比較
検出し、増幅する比較検出器ＤＡの例を示す。図１１に
ＤＡの入出力特性を示す。

【００２８】図１０において、ＱＤ１，ＱＤ２はＰチャ
ネル型エンハンスメント型ＭＯＳＦＥＴ（以下、ＰＥ−
ＭＯＳＦＥＴと記す）、ＱＤ３，ＱＤ４，ＱＤ５はＮＥ
−ＭＯＳＦＥＴである。ＲＤは読出しモード時、Ｖｅｒ
ｉｆｙ時に“Ｈ”となる信号線であり、このとき、比較
検出器は活性化される。ＩＮＶはインバータ回路であ
る。

【００２９】この比較検出器ＤＡは、一般にＶＳＯ＝Ｖ
ＲＥＦになった時、節点Ｄ１の電圧ＶＤ１と、節点Ｄ２
の電圧ＶＤ２が等しくなり、この値がＩＮＶの論理閾値
になるように設計される。すなわち、ＤＡの論理閾値
は、ＶＳＯ＝ＶＲＥＦとなった時となる。従って、理想
的には選択されたメモリセルが書込まれていると検出さ
れるのは、ＶＳＯの値が下記の（１）式を満たす時であ
り、充分消去されていると検出されるのは、ＶＳＯの値
が下記の（２）式を満たす時となる。

【００３０】ＶＳＯ＞ＶＲＥＦ…………（１）ＶＳＯ＜ＶＲＥＦ…………（２）

【００３１】しかし、実際のＦＬＡＳＨＥＥＰＲＯＭ
では、図７に示すように、寄生インダクタンスＬｃｃ，
Ｌｓｓ、電源−ＧＮＤ間の寄生容量、電源、ＧＮＤ配線
の寄生抵抗が付加されるために、Ｖｅｒｉｆｙ時、ＭＯ
ＳＦＥＴのスイッチング等によるノイズが発生し、比較
検出器が（１），（２）式で表される理想状態の特性を
もつことができず、図１１に示すようにＶＳＯの値がＶ
ＲＥＦの近傍にある時、出力不確定領域が存在し、この
領域では、ＤＡの出力ＤＯは発振状態となってしまう。

【００３２】従って、実際には、選択されたメモリセル
が書込まれていると検出されるのは、ＶＳＯの値が下記
の（３）式を満たす時であり、充分消去されていると検
出されるのは、ＶＳＯの値が下記の（４）式を満たす時
となる。

【００３３】ＶＳＯ≧ＶＲＥＦ＋α…………（３）ＶＳＯ≦ＶＲＥＦ−β…………（４）

【００３４】α，βはそれぞれ出力ＤＯが“Ｈ”と検出
するに必要なＶＳＯのＶＲＥＦに対するノイズマージ
ン、“Ｌ”と検出するに必要なＶＳＯのＶＲＥＦに対す
るノイズマージンである。

【００３５】又、ＶＳＯの値が下記の（５）式を満たす
時は、選択されたメモリセルの状態を確定することが不
可能となる。

【００３６】ＶＲＥＦ−β＜ＶＳＯ＜ＶＲＥＦ＋α…………（５）尚、本例では、α＝β＝０．２Ｖとして話を進める。

【００３７】以上述べたように、従来技術のＦＬＡＳＨ
ＥＥＰＲＯＭは、消去時動作し、図８に示すように、
消去期間の積算時間がｔｐｅ３の時、選択されたメモリ
セルの閾値はＶＴＭ＝ＶＴＭ３＝３．５Ｖとなり、その
後、Ｖｅｒｉｆｙを行うと、ＶＳＯの値は図９より、Ｖ
ＳＯ＝ＶＳＯ１＝３．４Ｖとなり、ＶＲＥＦ＝３．２Ｖ
とすると、（３）式を満たすため、消去不充分と検出さ
れ、再び消去期間が設定されてメモリセルがさらに消去
される。

【００３８】この時、消去期間の積算時間がｔｐｅ２に
なったとすると、ＶＴＭ＝ＶＴＭ２＝３．２Ｖになるこ
とになり、Ｖｅｒｉｆｙ時、ＩＯＮ（ｃｅｌｌ）の値は
曲線Ｋの点Ｋ３で得られ、またＶＳＯの値は同じく曲線
Ｌの点Ｌ３で得られ、ＶＳＯ＝ＶＳＯ３＝３．１５Ｖと
なる。この時、ＶＳＯの値は（５）式を満たすため、図
１１の特性に示すように、ＶＳＯの値は出力不確定領域
に入り、ＤＡの出力ＤＯは図１３（Ｂ）に示すように発
振状態になる。

【００３９】尚、図１３は消去動作時のＶｅｒｉｆｙ時
の各回路の出力波形を示し、（Ａ）はｔｐｅ≦ｔｐｅ
３、（Ｂ）はｔｐｅ３＜ｔｐｅ＜ｔｐｅ１、（Ｃ）はｔ
ｐｅ≧ｔｐｅ１の各場合の出力波形を示している。

【００４０】図１２はＣＯＭＰの一例を示したものであ
る。ＱＣ１，ＱＣ３，ＱＣ５，ＱＣ７，ＱＣ９，ＱＣ１
１はすべてＰＥ−ＭＯＳＦＥＴ、ＱＣ２，ＱＣ４，ＱＣ
６，ＱＣ８，ＱＣ１０，ＱＣ１２はすべてＮＥ−ＭＯＳ
ＦＥＴであり、ＤＡの出力ＤＯと、信号ＤＡＴＡのＥｘ
ｃｌｕｓｉｖｅＯＲ回路で構成され、Ｖｅｒｉｆｙ時
に活性化される構成となっている。

【００４１】このため、出力ＣＯの電圧変化は出力ＤＯ
の電圧変化をそのまま反映する形となり、ＶＳＯの値が
出力不確定領域に入った場合、出力ＤＯと同様図１３
（Ｂ）に示すように発振状態となる。

【００４２】この時、消去を最終的に終了させるか否か
を判断する回路が、出力ＣＯのデータを図１３の時間ｔ
１で取り込んだ場合、出力ＣＯの論理値が不確定で、発
振状態にもかかわらず、この時、出力ＣＯの値が“Ｌ”
であるために、消去完了であると判断してしまい、その
結果、メモリセルの消去が不充分であるにもかかわらず
消去を終了してしまうことになる。つまり、消去信号は
発生されず、メモリセルの消去はこれ以後行われなくな
る。

【００４３】前述したとおり、本例の場合、メモリセル
が充分消去されていると検出されるためには、ＶＳＯの
値が（４）式を満たす必要があり、ＶＲＥＦ＝３．２
Ｖ、β＝０．２Ｖとすると、ＶＳＯ≦３．０Ｖが必要と
なる。これに対応するＶＴＭの値を図９から読みとる
と、ＶＴＭ≦３．０Ｖが必要である。つまり、本例の場
合、消去期間後のＶｅｒｉｆｙ時に、メモリセルの閾値
がＶＴＭ＝ＶＴＭＣ＝３．０Ｖ以下になっていないと充
分消去されていると判定されないことになる。

【００４４】上述したように、比較検出器ＤＡが出力不
確定領域に入るＶＳＯの値は（５）式で得られることか
ら、本例の場合α＝β＝０．２Ｖとし、ＶＲＥＦ＝３．
２Ｖとすると、３．０Ｖ＜ＶＳＯ＜３．４Ｖとなる。こ
れに対応するＶＴＭの値を図９から読みとると、３．０
Ｖ＜ＶＴＭ＜３．５Ｖとなり、消去期間後のＶｅｒｉｆ
ｙ時に、ＶＴＭの値がこの範囲にある場合は、比較検出
器ＤＡが、メモリセルの記憶情報が“０”であるか
“１”であるか確定できず出力ＤＯが発振状態となる。
このために、一致検出回路ＣＯＭＰの出力ＣＯも発振状
態となり、図１３のｔ１の位置で出力ＣＯのデータを取
り込むと、消去が終了してしまうことになる。

【００４５】このような場合、メモリセルの閾値は予め
設定された値（本例の場合ＶＴＭ＝３．０Ｖ）以下にな
っていないため、ＲＥＡＤモード時、このメモリセルを
読出しても、メモリセル電流ＩＯＮ（ｃｅｌｌ）が本来
の設計された値より少なくなる。よって、読出しスピー
ドが遅くなったり、本来記憶されているべき情報“０”
を読出すことができなくなり、ＦＬＡＳＨＥＥＰＲＯ
Ｍが誤動作する問題が生じることになる。

【００４６】

【発明が解決しようとする課題】上述したように、従来
技術のＦＬＡＳＨＥＥＰＲＯＭは、メモリセルの消去
の際、消去期間後のＶｅｒｉｆｙ時、メモリセルの閾値
が、比較検出器が“１”と検出するか“０”と検出する
かの遷移領域（検出不可能領域）にある場合、比較検出
器の出力が発振し、比較検出器の出力を、そのまま消去
が完了したか否かを検出する一致検出回路に入力してい
るために、比較検出器の出力が発振すると、一致検出回
路の出力も発振してしまう。従って、消去が不充分であ
るにもかかわらず、発振状態を消去完了と判断し、消去
を終了させてしまう問題点があった。

【００４７】その結果、読出しモード時に、読出しスピ
ードが遅くなったり、メモリセルの記憶情報を読出すこ
とができなくなり、信頼性の高いＦＬＡＳＨＥＥＰＲ
ＯＭを提供できない欠点があった。

【００４８】本発明の目的は、センスアンプ出力が比較
検出器の検出不可能領域である不感帯に入ったときにそ
の検出出力が発振することなく安定になる様にした不揮
発性メモリ装置を提供することである。

【００４９】

【課題を解決するための手段】本発明による不揮発性メ
モリ装置は、電気的書込み消去可能な不揮発性半導体メ
モリ素子と、前記メモリ素子の記憶情報を増幅して読出
すセンスアンプ手段と、前記センスアンプ手段の出力レ
ベルを基準レベルと比較する比較手段と、この比較出力
を入力とし、前記センスアンプ手段の出力が前記比較手
段の検出不可能領域にある場合における前記比較出力の
発振状態を除去するローパスフィルタ手段と、このフィ
ルタ出力を所定論理値と比較して一致状態を検出するこ
とにより前記メモリ素子の記憶情報の消去や書込みの有
無を検出する一致検出手段とを含むことを特徴とする。

【００５０】

【実施例】以下に図面を用いて本発明の実施例について
詳述する。

【００５１】図１は本発明の実施例の回路構成図であ
り、図７と同等符号は同一符号により示している。

【００５２】図７に示す従来技術との相異点は、比較検
出器ＤＡの出力ＤＯが入力され、出力が一致検出回路Ｃ
ＯＭＰの入力に接続されたフィルタ回路ＦＩＬを有する
ことである。このフィルタＦＩＬの機能は、比較検出器
ＤＡの出力ＤＯが発振した場合、この発振が次段の一致
検出器ＣＯＭＰに伝達させないようにするもので、具体
的には、ある一定サイクル時間以下の発振信号を除去す
るローパスフィルタとして動作するように回路設計され
ている。

【００５３】図２（Ａ）はこのフィルタＦＩＬの第一の
例を示したものである。ＱＦ１，ＱＦ３はＰＥ−ＭＯＳ
ＦＥＴ、ＱＦ２，ＱＦ４はＮＥ−ＭＯＳＦＥＴ、ＣＦ
１，ＣＦ２は容量で、ゲート容量等で形成される。ＩＮ
ＶＦ１，ＩＮＶＦ２はインバータ回路である。

【００５４】図２（Ａ）に示す実施例では、ＱＦ２の電
流駆動能力はＱＦ１の電流駆動能力に比べ十分大きく設
計され、ＱＦ３の電流駆動能力はＱＦ４の電流駆動能力
に比べ十分大きく設計されている。又、ＱＦ１とＱＦ４
の等価抵抗値は比較的大きく設計されている。

【００５５】例えば、ＱＦ１のゲート幅／ゲート長（以
下Ｗ／Ｌと記す）はＷ／Ｌ＝５／３０、ＱＦ２のＷ／Ｌ
は５／１．２、ＱＦ３のＷ／Ｌは１０／１．２、ＱＦ４
のＷ／Ｌは５／１５に夫々設計される。

【００５６】図１から図４を用いて本発明の実施例の消
去動作の説明を行なう。消去動作は、従来例で述べたと
おり、消去期間とＶｅｒｉｆｙ期間とに分かれ、消去期
間の各信号及び各回路の動作は、従来技術で述べたのと
全く同一であるので説明を省略する。また、Ｖｅｒｉｆ
ｙ時の各信号及びセンスアンプ回路ＳＡ、リファレンス
回路ＲＥＦの動作は、従来技術で述べたのと全く同一で
あるので説明を省略する。

【００５７】本実施例の説明においては、図８と図９と
を参照し、消去期間の積算時間ｔｐｅに対するＶｅｒｉ
ｆｙ時の比較検出器のＤＡの動作、フィルタ回路ＦＩＬ
の動作、一致検出回路ＣＯＭＰの動作について夫々説明
する。

【００５８】（１）ｔｐｅ≦ｔｐｅ３の場合、メモリセルの閾値ＶＴＭが、ＶＴＭ≧ＶＴＭ３＝３．５
Ｖとなっているため、従来技術で記載した（３）式を満
たしているので、比較検出器は、メモリセルが書込まれ
た状態（“０”）であるとみなし、出力ＤＯには“Ｈ”
が出力される。従って、図４（Ａ）に示したように、Ｆ
ＩＬの出力ＦＯ及びＣＯＭＰの出力ＣＯには共に“Ｈ”
が出力される。

【００５９】（２）ｔｐｅ３＜ｔｐｅ＜ｔｐｅ１の場
合、メモリセルの閾値（ＶＴＭ）が、３．０Ｖ＜ＶＴＭ＜
３．５Ｖとなっているため、従来技術で記載した（５）
式を満たしているので、比較検出器は、メモリセルの記
憶情報を“０”であるか“１”であるか検出できなくな
り、出力ＤＯは図４（Ｂ）に示すように発振状態とな
る。

【００６０】この発振現象は、従来技術で述べたとお
り、ＭＯＳＦＥＴ等のスイッチング等によるノイズが原
因で起こるものであるが、このノイズが、電源線あるい
はＧＮＤ線を介して、一番感度の高い回路（通常はセン
スアンプ回路、比較検出器）にフィードバックされるこ
とにより起こり、これらの回路が不安定となり、出力が
“０”又は“１”に決まらない状態になるものである。

【００６１】この発振のサイクル時間は、読出しモード
時の読出しスピードの２倍より小さい値になることが一
般的である。なぜならば、読出し時の信号パスのある箇
所の回路がノイズ源となり、ある箇所の回路の節点がそ
のノイズを受け電位が変動し、それにより回路がスイッ
チングし、そのノイズがフィードバックされ、発振状態
に到るためである。従って、発振のサイクル時間は設計
の当初から予想をすることができる。

【００６２】例えば、読出しスピードが２００ｎｓに設
計された製品の場合、発振のサイクル時間は４００ｎｓ
以下と考えることができる。つまり、１つの発振パルス
幅は２００ｎｓ以下と見積れる。

【００６３】ただし、一般的には、設計マージンをとる
ので、ＦＩＬの設計の際、例えば本例の場合、除去でき
る発振パルス幅の最大値を３００ｎｓ程度とし、その結
果得られた例が図２（Ａ）の回路である。

【００６４】ＱＦ１，ＱＦ２，ＱＦ３，ＱＦ４のＷ／Ｌ
を前述のように設計すると、例えばＣＦ１＝２ＰＦ、Ｃ
Ｆ２＝１ＰＦとすると、３００ｎｓ以下の発振パルスを
除去できる。以下、この理由を説明する。

【００６５】図３（Ａ），（Ｂ）は夫々入力ＤＯが
“Ｈ”→“Ｌ”，“Ｌ”→“Ｈ”に変化した時の図２
（Ａ）の回路の各節点の波形の変化を示したものであ
る。入力が“Ｈ”→“Ｌ”に変化した時、ＱＦ１の電流
駆動能力が小さく設計されているために、ＱＦ１の等価
抵抗値ＲＱＦ１とＣＦ１の容量値で決まる時定数で節点
ＦＡの電圧は上昇していく。

【００６６】節点ＦＡの電圧が上昇し、ＱＦ４が導通す
ると、ＱＦ４の電流駆動能力が小さく設計されているの
で、ＱＦ４の等価抵抗値ＲＱＦ４とＣＦ２の容量値で決
まる時定数で節点ＦＢの電圧が低下していく。

【００６７】節点ＦＢの電圧が低下し、ＩＮＶＦ１の論
理閾値になると、節点ＦＣは“Ｌ”→“Ｈ”に、節点Ｆ
Ｄは“Ｈ”→“Ｌ”に変化する。この結果、入力ＤＯが
“Ｈ”→“Ｌ”に変化するとｔＤＬ１の遅延後に、出力
ＦＯは“Ｈ”→“Ｌ”に変化することになる。つまり、
入力ＤＯが“Ｈ”→Ｌ”に変化しても、ｔＤＬ１経過し
ないと、出力ＦＯには“Ｈ”→“Ｌ”のデータが伝達さ
れないことになる。本例の場合、前述したようにｔＤＬ
１＝３００ｎｓになるように設計されている。

【００６８】一方、入力が“Ｌ”→“Ｈ”に変化した
時、ＱＦ２の電流駆動能力はＱＦ１の電流駆動能力に比
べ十分大きく設計されているために、入力ＤＯの“Ｌ”
→“Ｈ”の変化でＱＦ２が導通することにより、節点Ｆ
Ａが直ちに“Ｈ”→“Ｌ”に変化する。またＱＦ３の電
流駆動能力はＱＦ４の電流駆動能力に比べ十分大きく設
計されているために、ＱＦ３が導通すると、直ちに節点
ＦＢは“Ｌ”→“Ｈ”に変化し、節点ＦＣが“Ｈ”→
“Ｌ”に、節点ＦＤが“Ｌ”→“Ｈ”に夫々変化し、こ
の結果、入力ＤＯが“Ｌ”→“Ｈ”に変化した後、ｔＤ
Ｈ１の遅延後に出力ＦＯは“Ｌ”→Ｈ”に変化すること
になる。

【００６９】ｔＤＨ１の値は図３から明らかなように、
ｔＤＬ１より十分小さく、例えば５ｎｓである。

【００７０】従って、図４（Ｂ）に示したように、比較
検出器の出力ＤＯが発振状態となっても、ｔｐｗ＜ｔＤ
Ｌ１になるように設計されているので、ＦＩＬの出力Ｆ
Ｏ及びＣＯＭＰの出力ＣＯには共に“Ｈ”が出力され、
３００ｎｓ以下の発振パルスを除去することができる。

【００７１】（３）ｔｐｅ≧ｔｐｅ１の場合、メモリセルの閾値（ＶＴＭ）が、ＶＴＭ≦ＶＴＭ１＝
３．０Ｖとなっているため、従来技術で記載した（４）
式を満たしているので、比較検出器は、メモリセルが充
分消去された状態（“１”）であるとみなし、出力ＤＯ
は“Ｈ”→“Ｌ”に変化し、この変化がＦＩＬに伝達さ
れ、上記（２）で述べたように、ｔＤＬ１経過後に出力
ＦＯは“Ｈ”→“Ｌ”に変化し、これに伴ないＣＯＭＰ
の出力ＣＯも“Ｈ”→“Ｌ”に変化することになる。

【００７２】Ｖｅｒｉｆｙ時、比較検出器によって、メ
モリセルが書込まれている状態（“０”）であるか、充
分消去されている状態（“１”）であるか検出される
が、メモリセルの閾値が、“０”と検出できる領域と
“１”と検出できる領域の間の遷移領域にある場合、比
較検出器は検出不可能となり、出力が発振状態となる。

【００７３】本発明では、図２（Ａ）に示すフィルタ回
路（ＦＩＬ）を有しているために、比較検出器の出力の
発振波形を除去することができるので、比較検出器の出
力の発振状態を、一致検出回路ＣＯＭＰが消去完了と誤
判断する恐れがなくなる効果がある。

【００７４】図２（Ｂ）にフィルタＦＩＬの第２の例を
示す。図において、ＲＤは抵抗体であって、拡散抵抗，
イオン注入抵抗又はポリシリコンで形成されるものであ
る。ＣＤは容量であり、ゲート容量等で形成されるもの
である。ＩＮＶＦ３，ＩＮＶＦ４はインバータ回路であ
る。

【００７５】図５（Ａ），（Ｂ）はそれぞれ、入力ＤＯ
が“Ｈ”→“Ｌ”、“Ｌ”→“Ｈ”に変化した時の図２
（Ｂ）のフィルタＦＩＬの各節点の波形の変化を示した
ものである。入力ＤＯが“Ｈ”→“Ｌ”に変化すると、
これに伴いＲＤの抵抗値とＣＤの容量値で決まる時定数
で、節点ＦＥも“Ｈ”→“Ｌ”に変化する。

【００７６】この時、節点ＦＥの電圧がＩＮＶＦ３の論
理閾値まで低下すると、ＩＮＶＦ３の出力ＦＧは“Ｌ”
→“Ｈ”に、ＩＮＶＦ４の出力ＦＨが“Ｈ”→“Ｌ”に
夫々変化する。この結果、入力ＤＯが“Ｈ”→“Ｌ”に
変化すると、ｔＤＬ２の遅延後に、出力ＦＯは“Ｈ”→
Ｌ”に変化することになる。

【００７７】一方、入力ＤＯが“Ｌ”→“Ｈ”に変化す
ると、同様に節点ＦＥも“Ｌ”→“Ｈ”に変化し、節点
ＦＥの電圧がＩＮＶＦ３の論理閾値まで上昇すると、Ｉ
ＮＶＦ３の出力ＦＧは“Ｈ”→“Ｌ”に、ＩＮＶＦ４の
出力ＦＨは“Ｌ”→“Ｈ”に夫々変化する。この結果、
入力ＤＯが“Ｌ”→Ｈ”に変化すると、ｔＤＨ２の遅延
後に、出力ＦＯは“Ｌ”→“Ｈ”に変化することにな
る。

【００７８】図２（Ｂ）に示す第２の例が、図２（Ａ）
に示す第１の例と異なる点は、入力が“Ｈ”→“Ｌ”に
対しても“Ｌ”→Ｈ”に対しても、ＲＤの抵抗値とＣＤ
の容量値で決まる時定数で節点ＦＥの電圧が変化する点
であり、ｔＤＨ２の値を第１の例に示したｔＤＨ１の値
ほど小さく設定することはできない。

【００７９】この時、ＩＮＶＦ３の論理閾値をＶＣＣ／
２に設定すると、ｔＤＨ２はｔＤＬ２と略等しくなり、
又、ＩＮＶＦ３の論理閾値をＶＣＣ／２より十分高く設
計すると、ｔＤＨ２＞ｔＤＬ２となり、ＩＮＶＦ３の論
理閾値をＶＣＣ／２より十分低く設計すると、ｔＤＨ２
＜ｔＤＬ２にすることができる。

【００８０】ｔＤＬ２の値を第１の例のｔＤＬ１の値と
ほぼ等しくするためには、ＲＤの抵抗値とＣＤの容量値
を、節点ＦＥの電圧が“Ｈ”→“Ｌ”に変化する際、Ｉ
ＮＶＦ３の論理閾値に到達する時間が、ｔＤＬ１に等し
くなるように設計すれば良い。

【００８１】従って、第２の例においても、比較検出器
の出力ＤＯが“Ｈ”→Ｌ”に変化した時、出力ＦＯはｔ
ＤＬ２の遅延後に“Ｈ”→“Ｌ”に変化するので、Ｖｅ
ｒｉｆｙ時、第１の例で述べたと同様の動作を行い、ｔ
ＤＬ２＞ｔＰＷに設計することにより、比較検出器ＤＡ
の出力ＤＯの発振波形を図２（Ｂ）に示すフィルタ回路
ＦＩＬで除去し、次段の一致検出回路に伝達することを
防ぐことができるので、第１の例で述べたと同様な効果
がある。

【００８２】以上本発明について、消去動作のＶｅｒｉ
ｆｙ時に効果を有する構成（図１）につき説明したが、
読出し時においても適用が可能であり、これを第２の実
施例として図６に示す。

【００８３】本例においても、比較検出器ＤＡの出力Ｄ
Ｏと出力バッファ回路ＯＵＴの入力との間にフィルタ回
路ＦＩＬを挿入することにより、比較検出器ＤＡの出力
の発振状態がフィルタ回路ＦＩＬを通ることで、出力バ
ッファ回路ＯＵＴに伝達することを防止しており、フィ
ルタ回路ＦＩＬの出力で“Ｈ”または“Ｌ”に固定する
ことが可能であり、不揮発性半導体メモリ装置を低ノイ
ズ化できるという効果がある。

【００８４】尚、本例では、フィルタ回路ＦＩＬを図１
の実施例のフィルタ回路ＦＩＬと共用しているが、別に
設けても良い。

【００８５】本発明では、フィルタ回路の例として、図
２（Ａ），（Ｂ）で示す構成のものを示したが、入力信
号に対して出力信号を意識的にある一定時間遅延させる
構成であれば、本発明は有効であり、これ等の回路構成
にとらわれない。

【００８６】本発明の実施例では消去動作のＶｅｒｉｆ
ｙ時について説明を行なったが、書込み動作のＶｅｒｉ
ｆｙ時にも、本発明を用いることにより、同様な効果が
得られ、書込み動作のＶｅｒｉｆｙ時に適用しても本発
明は有効である。

【００８７】

【発明の効果】以上述べたように、ＦＬＡＳＨＥＥＰ
ＲＯＭにおいて、メモリセルの消去の際、消去期間後の
Ｖｅｒｉｆｙ時、メモリセルの閾値が、比較検出器が
“１”と検出するか“０”と検出するかの遷移領域（検
出不可能領域）にある場合、比較検出器の出力が発振す
るのを防止すべく、比較検出器の出力とメモリセルの消
去が完了したか否かを検出する一致検出回路の入力との
間に、発振を除去するフィルタ回路を有しているので、
比較検出器の出力の発振を一致検出回路の入力に伝達さ
せることなく、比較検出器の出力の発振状態を一致検出
回路に消去不充分と判断させることができる。

【００８８】よって、従来技術のように、比較検出器の
出力の発振状態を消去完了と誤判断してしまう問題点が
なくなり、信頼性の高いＦＬＡＳＨＥＥＰＲＯＭを提
供できるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例の回路ブロック図である。

【図２】（Ａ）は図１のフィルタ回路ＦＩＬの一例を示
す回路図、（Ｂ）は図１のフィルタ回路ＦＩＬの他の例
を示す回路図である。

【図３】図２（Ａ）のフィルタ回路の入力ＤＯに対する
各部出力波形図であり、（Ａ）は入力ＤＯが“Ｈ”→
“Ｌ”に変化したときの波形、（Ｂ）は“Ｌ”→“Ｈ”
に変化したときの波形である。

【図４】本発明の実施例の消去動作時のＶｅｒｉｆｙ時
の各回路の出力波形図であり、（Ａ）はｔｐｅ≦ｔｐｅ
３、（Ｂ）はｔｐｅ３＜ｔｐｅ＜ｔｐｅ１、（Ｃ）はｔ
ｐｅ≧ｔｐｅ１の各場合の波形である。

【図５】図２（Ｂ）のフィルタ回路の入力ＤＯに対する
各部出力波形図であり、（Ａ）は入力ＤＯが“Ｈ”→
“Ｌ”に変化したときの波形、（Ｂ）は“Ｌ”→“Ｈ”
に変化したときの波形である。

【図６】本発明の第二の実施例の回路構成図である。

【図７】従来の不揮発性メモリ装置の回路構成を示す図
である。

【図８】消去期間の積算時間ｔｐｅに対するメモリセル
の閾値ＶＴＭの変化を示した図である。

【図９】ＶＴＭの変化に対するメモリセルに流れる電流
ＩＯＮ（ｃｅｌｌ）及びＩＯＮ（ｃｅｌｌ）に対するセ
ンスアンプ回路の出力電圧ＶＳＯの相関を表す図であ
る。

【図１０】比較検出器ＤＡの例を示す回路図である。

【図１１】図１０の回路の入出力特性図である。

【図１２】一致検出回路ＣＯＭＰの例を示す回路図であ
る。

【図１３】図７の回路構成における消去動作時のＶｅｒ
ｉｆｙ時の各回路の出力波形を示す図であり、（Ａ）は
ｔｐｅ≦ｔｐｅ３、（Ｂ）はｔｐｅ３＜ｔｐｅ＜ｔｐｅ
１、（Ｃ）はｔｐｅ≧ｔｐｅ１の各場合の波形図であ
る。

【符号の説明】

ＳＡセンスアンプ回路ＲＥＦリファレンス回路ＤＡ比較検出器ＦＩＬフィルタ回路ＣＯＭＰ一致検出回路ＯＵＴ出力バッファ回路ＳＷソーススイッチ回路Ｙ１〜ＹｍＹアドレス線Ｘ１〜ＸｍＸアドレス線Ｍ１１〜Ｍｎｍメモリセル

Claims

(57)【特許請求の範囲】

【請求項１】電気的書込み消去可能な不揮発性半導体
メモリ素子と、前記メモリ素子の記憶情報を増幅して読
出すセンスアンプ手段と、前記センスアンプ手段の出力
レベルを基準レベルと比較する比較手段と、この比較出
力を入力とし、前記センスアンプ手段の出力が前記比較
手段の検出不可能領域にある場合における前記比較出力
の発振状態を除去するローパスフィルタ手段と、このフ
ィルタ出力を所定論理値と比較して一致状態を検出する
ことにより前記メモリ素子の記憶情報の消去や書込みの
有無を検出する一致検出手段とを含むことを特徴とする
不揮発性半導体メモリ装置。
【請求項２】前記フィルタ手段の出力をメモリ出力と
して外部へ導出するバッファ手段を更に含むことを特徴
とする請求項１記載の不揮発性半導体メモリ装置。
【請求項３】前記フィルタ手段は、前記比較出力の入
力変化を遅延させる遅延回路を有することを特徴とする
請求項１または２記載の不揮発性半導体メモリ装置。
【請求項４】前記遅延回路は、前記比較出力を入力と
する第１のインバータと、このインバータの出力を入力
とする第２のインバータと、前記第１及び第２のインバ
ータの各出力に設けられた容量とを含むことを特徴とす
る請求項３記載の不揮発性半導体メモリ装置。
【請求項５】前記遅延回路は、前記比較出力を入力と
する抵抗及び容量の時定数回路であることを特徴とする
請求項３記載の不揮発性半導体メモリ装置。