JP3212396B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

Info

Publication number
JP3212396B2
JP3212396B2 JP495593A JP495593A JP3212396B2 JP 3212396 B2 JP3212396 B2 JP 3212396B2 JP 495593 A JP495593 A JP 495593A JP 495593 A JP495593 A JP 495593A JP 3212396 B2 JP3212396 B2 JP 3212396B2
Authority
JP
Japan
Prior art keywords
power supply
transition
voltage
signal
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP495593A
Other languages
English (en)
Other versions
JPH06215592A (ja
Inventor
博美 川嶋
隆男 赤荻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP495593A priority Critical patent/JP3212396B2/ja
Priority to EP93310585A priority patent/EP0606769B1/en
Priority to DE69321700T priority patent/DE69321700T2/de
Priority to US08/176,431 priority patent/US5428580A/en
Priority to KR1019940000089A priority patent/KR960005354B1/ko
Publication of JPH06215592A publication Critical patent/JPH06215592A/ja
Application granted granted Critical
Publication of JP3212396B2 publication Critical patent/JP3212396B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はE2PROM、フラッシュメモ
リ等の電気的に書換え可能な不揮発性半導体記憶装置
（以下、単に不揮発性メモリ）に関し、特に動作速度を
向上させた不揮発性メモリ及び電源投入時にも正確な読
出が行える不揮発性メモリに関する。
【０００２】
【従来の技術】電気的に書換え可能な不揮発性メモリと
してE2PROMがあり、そのうち特に一括消去又は部分的な
一括消去可能なものとしてフラッシュメモリがあり、高
集積化可能なために近年注目されている。本発明はすべ
ての電気的に書換え可能な不揮発性メモリに適用可能で
あるが、ここではフラッシュメモリを例として説明を行
う。
【０００３】図１０はフラッシュメモリのメモリセルの
構造例を示す図である。図示のように、ゲートはコント
ロールゲート（ＣＧ）２０１とフローティングゲート
（ＦＧ）２０２の二層構造であり、コントロールゲート
２０１、ドレイン（Ｄ）２０４及びソース（Ｓ）２０３
に所定の電圧を印加した時に、ドレイン２０４とソース
２０３間に流れる電流が、フローティングゲート２０２
に電荷が注入されているかいないかで変わることを利用
して記憶を行う。フラッシュメモリでは、一般に消去し
た状態、すなわちフローティングゲート２０２に電荷が
注入されていない状態に論理値「Ｈ」を対応させ、フロ
ーティングゲート２０２に電荷が注入されている状態に
論理値「Ｌ」を対応させ、フローティングゲート２０２
に電荷を注入することを書き込みと称している。
【０００４】図１０のような構造を有するメモリセルに
対して情報の書き込み、読出及び消去を行う方法を説明
する。図１１はフラッシュメモリのメモリセルに情報の
書き込み、読出及び消去を行う場合に各部に印加する電
圧条件の例を示す図であり、（１）が書き込み時を、
（２）が読出時を、（３）が消去時を示す。書き込み時
には、コントロールゲート（ＣＧ）に高電圧ＶPP（約１
２Ｖ）を、ドレイン（Ｄ）に約６Ｖを、ソース（Ｓ）に
０Ｖを印加する。この時、メモリセルを流れる電子の一
部はドレイン（Ｄ）付近の高電界により加速されてエネ
ルギを獲得し、ゲート絶縁膜のエネルギ障壁を越えてフ
ローティングゲート（ＦＧ）に注入される。フローティ
ングゲート（ＦＧ）は他の回路部分と電気的に絶縁され
ているため、電荷を半永久的に蓄えることができる。
【０００５】読出時には、コントロールゲート（ＣＧ）
に電源電圧ＶCC（約５Ｖ）を、ドレイン（Ｄ）に約１Ｖ
を、ソース（Ｓ）に０Ｖを印加する。フローティングゲ
ート（ＦＧ）に蓄えられた電荷の有無によってセルトラ
ンジスタの閾値が変化し、選択されたメモリセルに流れ
る電流が変化する。この電流を検出して増幅することで
情報が外部によみだされる。
【０００６】消去時には、コントロールゲート（ＣＧ）
に０Ｖを、ドレイン（Ｄ）に約６Ｖを、ソース（Ｓ）に
高電圧ＶPP（約１２Ｖ）を印加する。これにより、フロ
ーティングゲート（ＦＧ）から電荷がソース（Ｓ）に抜
き取られる。図１２はフラッシュメモリの一つのセルブ
ロックとその周辺回路部を示す図である。なお図におい
ては、従来技術の説明及び本発明の実施例の説明を含め
て、同一の機能部分には同一の参照番号を付して表すこ
ととする。
【０００７】図１２において、参照番号１３はワード線
を選択的に制御するロウデコーダであり、１４はコラム
デコーダであり、１５はソース電源回路であり、１６は
セルマトリックスであり、１７はコラムデコーダ１４か
らのビット線選択信号で駆動されるトランジスタＱK で
構成されるコラムゲートであり、１８はセンスアンプで
あり、１９はライトアンプである。ＱIJはマトリックス
状に配列されたメモリセルであり、トランジスタＱK は
ビット線とセンスアンプ１８の接続を制御する。各メモ
リセルのコントロールゲート２０１はロウデコーダ１３
からのワード線に接続され、ドレイン２０４はビット線
に接続され、ソース２０３はソース電源回路１５に接続
される。実際のフラッシュメモリでは、このようなセル
ブロックが複数個設けられている。
【０００８】ロウデコーダ１３はアドレス信号をデコー
ドしてワード線に選択的にロウアドレス信号を印加し、
コラムデコーダ１４はアドレス信号をデコードしてビッ
ト線選択信号を出力してトランジスタＱK を選択的に導
通させる。このようにして選択されたワード線とビット
線に接続されたメモリセルがアクセスされる。消去は各
メモリセルに共通に接続されたソース線にソース電源回
路１５から高電圧を印加することによって行われる。従
ってソース線に共通に接続されたメモリセルが一括して
消去される。
【０００９】一般にフラッシュメモリでは、データの書
換え時、すなわち書き込み及び消去時には、書換え動作
の確実性を高めるため書換え動作後書換えたデータを読
出して確認するベリファイと呼ばれる確認動作が行われ
る。書き込み時には、論理値「Ｌ」の書き込みを行った
後、読出しを行って論理値が「Ｌ」であることを確認す
る。消去時には、論理値「Ｈ」の書き込み、すなわち消
去動作後、一括して消去されたすべてのメモリセルに対
して読出しを行って論理値が「Ｈ」であることを確認す
る。そしてこの確認動作が満足された時には書換え動作
が完了したものとし、満足されない時には更に書換え動
作を行った後、再度ベリファイ動作を行う。このような
ベリファイ動作は、外部よりの制御で行われる場合と、
フラッシュメモリの内部に設けた内部回路で自動的に行
われる場合とがある。
【００１０】フラッシュメモリでは、正常な動作が保証
される電源電圧の変動範囲等の規格が定められており、
一旦書換えたデータが確実に維持されることを保証する
期間や動作時間も定められている。規格に定められた変
動範囲内で確実に動作するには、最悪条件下で読み出し
た時にも正常であるように、データが余裕（マージン）
を有することが必要である。また書き換えたデータが長
期間確実に維持されることを保証するにも、何らかの原
因でフローティングゲートから電荷が抜けたりフローテ
ィングゲートに電荷が注入されるといった経時変化が最
悪の状態で発生した場合でも論理値の判定に影響しない
だけの余裕（マージン）を有することが必要である。
【００１１】図１３は消去時において、上記のような変
動の影響とそのためのマージンの必要性を説明する図で
ある。フラッシュメモリにおいては、図１１の（２）に
示した読出時の条件でコントロールゲート（ＣＧ）に印
加する電圧を変化させて、そのメモリセルに対するコン
トロールゲート電圧の閾値電圧を求めると、その閾値電
圧がフローティングゲートに蓄えられた電荷と一定の関
係を有する。そのためメモリセルに対するコントロール
ゲート電圧の閾値電圧でフローティングゲートに蓄えら
れた電荷を表すことができるといえる。
【００１２】通常コントロールゲートには電源電圧が印
加されて読出が行われる。図１３に示すように、電源電
圧の規格変動範囲が破線で示した範囲である時に、メモ
リセルの閾値電圧がＳ１で示したレベルであるとする
と、電源電圧の規格変動範囲の中心値の電圧を印加して
読み出せば論理値「Ｈ」が出力されるが、規格変動範囲
の下限値の電圧を印加して読み出せば論理値「Ｌ」が出
力されることになる。また経時変化によりメモリセルの
閾値電圧がＳ２からＳ３で示したレベルに変化した場
合、初めは電源電圧の下限値の電圧を印加して読み出し
ても「Ｈ」が出力されるが、経時変化後には電源電圧の
規格変動範囲の中心値の電圧を印加して読み出しても
「Ｌ」が出力されることになる。
【００１３】そこで上記のような問題を回避するため、
フラッシュメモリではベリファイ動作時にコントロール
ゲートに印加する電圧を通常動作時に比べて厳しくする
ことで、書き換えた状態がマージンを有する状態にある
ことを確認している。すなわち、書き込みのベリファイ
動作時にはコントロールゲートに印加する電圧を通常よ
り高い６．５Ｖ程度とし、それでも論理値「Ｌ」が出力
されることを確認している。消去時のベリファイ動作時
にはコントロールゲートに印加する電圧を通常より低い
３．５Ｖ程度とし、それでも論理値「Ｈ」が出力される
ことを確認している。ベリファイ動作時にコントロール
ゲートに印加する電圧をベリファイ電圧と呼んでおり、
ここでもこの名称を使用する。
【００１４】ベリファイ電圧の発生やベリファイ電圧の
印加等の一連のベリファイ動作は、通常内部回路によっ
て自動的に行われる。
【００１５】
【発明が解決しようとする課題】フラッシュメモリにお
いては、高集積化が進められており、それに伴ってメモ
リセルが微細化されメモリセルの駆動能力は低下する傾
向にある。その一方動作速度は高速化が求められてい
る。そこで非同期式メモリで広く用いられるアドレス信
号の変化を検出してビット線のチャージアップ等の高速
化のための動作を行うことが考えられる。アドレス信号
の変化を検出するためには、アドレス遷移検出回路（以
下、ＡＴＤ回路と称する。）が使用される。
【００１６】一方フラッシュメモリ等の不揮発性メモリ
では、メモリの特性上電源投入時にもその時点で設定さ
れている入力条件に対応した正常なデータの読出が行え
る必要があり、電源投入を検出してアドレス信号が変化
した時と同様な動作を行うことも必要である。ＡＴＤ回
路を搭載し電源投入を検出した時にアドレス信号が変化
した時と同様な動作を行うようにしたフラッシュメモリ
を製作した場合、フラッシュメモリは消去可能であるた
め特有な問題が発生する。一般に、電源が投入されたこ
とを検出する時の電源電圧の判定レベルは３Ｖ程度であ
る。それに対して、消去時のベリファイ電圧は３．５Ｖ
程度である。そのためベリファイ動作では消去されてい
ると確認されたメモリセルでも、閾値電圧が３Ｖと３．
５Ｖの間にある場合には、電源投入時にデータ「Ｌ」が
出力されることになる。すなわちそのメモリセルは消去
されているのに、既に書き込まれていると判定されると
いう問題が生じる。このような誤った出力を行うこと
は、メモリ素子の信頼性を損なうため非常に大きな問題
である。
【００１７】本発明は上記問題点に鑑みてなされたもの
であり、アドレス信号の変化及び電源投入を検出して、
ビット線のチャージアップ等の所定の動作を行うように
したフラッシュメモリにおいて、電源投入時にも記憶さ
れたデータが正常に読み出せるようにすることを目的と
する。
【００１８】
【課題を解決するための手段】図１は本発明の不揮発性
半導体記憶装置の原理構成図である。図１において、参
照番号１００は従来の不揮発性半導体記憶装置と同様の
部分であり、アドレスバッファ１１、ロウデコーダ１
３、コラムデコーダ１４、セルマリックス１６、コラム
ゲート１７、センスアンプ１８、ライトアンプ１９及び
入出力回路２０等を有する。更に、この不揮発性半導体
記憶装置は、書き込み動作又は消去動作後、その動作が
正常に行われたかを確認するための確認読出動作を行
い、確認読出動作時に所定部分に印加される印加電圧
が、通常読出動作時の印加電圧である電源電圧より低い
第一確認レベル又は電源電圧より高い第二確認レベルで
読出動作を行うことで、書き込み動作又は消去動作を深
いレベルまで行った時に正常と判定されるように設定さ
れている。そして上記目的を実現するため、本発明の不
揮発性半導体記憶装置は、図１に示すように、アドレス
信号の変化を検出してアドレス遷移信号を発生するアド
レス遷移検出回路１と、電源電圧の立ち上げ時に電源電
圧が第一確認レベルより高い第一電源遷移判定レベルに
達した時に初期化遷移パルスを発生する電源検出回路３
と、アドレス遷移信号及び初期化遷移信号に応じてビッ
ト線のチャージアップ等の所定動作を行う遷移動作回路
２とを備え、電源検出回路３は、電源電圧の立ち上げ時
に第一電源遷移判定レベルに達した時に初期化遷移信号
を発生する第一電源遷移検出回路と、電源電圧が第一電
源遷移判定レベルより低い第二電源遷移判定レベルに達
した時に、ビット線のチャージアップ以外の所定の動作
を起動する初期化信号を発生する第二電源遷移検出回路
とを備え、第一確認レベルは第一電源遷移判定レベルと
第二電源遷移判定レベルとの間に設定されていることを
特徴とする。
【００１９】
【作用】図２は、本発明における各電圧レベルの関係を
示す図である。図２に示すように、各電圧レベルは高い
方から、第二確認レベルＶ３、電源電圧Ｖ１、電源遷移
判定レベルＶ４、第一確認レベルＶ２の順番である。通
常のフラッシュメモリでは、第一確認レベルＶ２が消去
時のベリファイ電圧に対応し、第二確認レベルＶ３が書
き込み時のベリファイ電圧に対応する。従って、消去時
のベリファイ電圧が電源遷移判定レベルＶ４より低く設
定されており、電源投入時に電源遷移判定レベルＶ４の
電圧がコントロールゲートに印加されて読出が行われて
も、より低いレベルのベリファイ電圧で消去が確認され
ているため、消去されたメモリセルは電源投入時にも確
実に消去されていると判定され、論理値「Ｈ」が出力さ
れる。
【００２０】
【実施例】図３は本発明の実施例の全体構成を示す図で
ある。図３において、参照番号１１はアドレス信号が入
力されるアドレスバッファ及びラッチであり、１２はブ
ロックデコーダであり、複数のブロックで構成されるセ
ルマトリックス毎にアドレス信号をデコードする。１３
はロウデコーダであり、１４はコラムデコーダであり、
１５はソース制御部であり、１６は複数のブロックで構
成されるセルマトリックスであり、１７はコラムゲート
であり、１８はセンスアンプであり、１９はライトアン
プであり、２０は入出力回路である。２１は、外部より
供給される電源電圧ＶCCと高電圧ＶPPの印加する部分を
動作に応じて切り換えるＶPP／ＶCC切換回路である。図
１１に示したように、書き込み時及び消去時には所定部
分に高電圧を印加する必要があり、書き込み時及び消去
時には外部より高電圧ＶPPが供給される。２２は制御回
路であり、外部からの制御信号／ＣＥ（チップ選択信
号）、／ＯＥ（読出信号）及び／ＷＥ（書き込み信号）
に応じて素子各部の制御を行う。２３はベリファイ電圧
発生回路であり、書き込み時及び消去時に外部より供給
される高電圧ＶPPからベリファイ電圧を発生すると共
に、ベリファイ動作時とそれ以外の動作時でデコーダ部
分及びセンスアンプに印加する電圧を切り換える。２５
は自動書込／消去回路であり、書込／消去の書換え動作
後自動的にベリファイ動作を行って、書換えたデータを
確認する。２６はコマンドレジスタであり、各動作に必
要なコマンドを記憶している。以上の構成は、従来のフ
ラッシュメモリの構成と同様である。
【００２１】３１はアドレス遷移検出回路（ＡＴＤ回
路）であり、アドレス信号の変化を検出してパルス状の
アドレス遷移信号を発生する。３３は電源電圧ＶCCの投
入を検出するＶCC検出回路であり、電源電圧ＶCCが電源
遷移判定レベルに達した時に立ち上がる電源遷移検出信
号を出力する。３２はＡＴＤ合成回路であり、アドレス
遷移信号及び電源遷移検出信号のいずれに対してもＡＴ
Ｄ信号をセンスアンプ１８に出力し、センスアンプ１８
はこのＡＴＤ信号に応じてビット線のチャージアップ動
作を行う。
【００２２】図４はアドレス遷移検出回路（ＡＴＤ回
路）の例を示す図である。ＡＴＤ回路は、メモリ素子で
広く使用されており、その構成も広く知られている。４
０はアドレス信号の各ビット線の信号が変化した時にパ
ルス状の信号を発生する。４１は複数個配列されたイン
バータであり、信号を遅延させる。この遅延された信号
と遅延されていない信号を比較して、同じであれば信号
は変化しておらず、異なれば変化していることになる。
そこで、両方の信号の一致具合をＥＸＮＯＲゲート４２
で検出すれば、信号が変化したかどうかが検出できる。
このような回路４０がアドレス信号のビット数分設けら
れており、その出力をＮＡＮＤ回路４３に入力すればア
ドレス信号が変化した時にアドレス遷移信号が得られ
る。
【００２３】図５は電源（ＶCC）検出回路を示す図であ
る。図５において、５１、５２、５５、５７はＮチャン
ネルトランジスタであり、５３、５４、５６はデプリー
ション型のＮチャンネルトランジスタである。５８、５
９はインバータゲートである。５０１は第一電源遷移検
出回路であり、５０２は第二電源遷移検出回路である。
【００２４】本実施例においては、後述するように、電
源投入時の変化を検出して行う動作を、センスアンプ１
８が行うビット線のチャージアップ動作とそれ以外の動
作に分けており、第一電源遷移検出回路５０１がビット
線のチャージアップ動作を起動する信号／ＩＮＴＡＴＤ
を出力し、第二電源遷移検出回路５０２がそれ以外の動
作を起動する信号／ＩＮＴを出力し、それぞれの動作を
起動する電源遷移判定レベルを異ならせている。図示の
ように、第一電源遷移検出回路５０１と第二電源遷移検
出回路５０２は同じ回路構成を有しているが、トランジ
スタ５５と５７の閾値電圧のみが異なる。図６は図５の
電源検出回路の動作のタイムチャートであり、この図に
従って図５の電源検出回路の動作を説明する。
【００２５】電源電圧ＶCCが図６に示すように変化する
と、図５のＡで示したノードの電圧は図示のように変化
する。いま第一電源遷移検出回路５０１のトランジスタ
５５の閾値電圧をＶth１とし、第二電源遷移検出回路５
０２のトランジスタ５７の閾値電圧をＶth２とし、Ｖth
１はＶth２より高いとする。すると第二電源遷移検出回
路５０２の出力／ＩＮＴはＡノードの電圧がＶth２に達
した時、すなわち電源電圧ＶCCが電圧レベルＶ５になっ
た時点から立ち上がり、第一電源遷移検出回路５０１の
出力／ＩＮＴＡＴＤはＡノードの電圧がＶth１に達した
時、すなわち電源電圧ＶCCが電圧レベルＶ４になった時
点から立ち上がる。電圧レベルＶ５は消去時のベリファ
イ電圧Ｖ２より低く設定されており、電圧レベルＶ４は
消去時のベリファイ電圧Ｖ２より高く設定されている。
電源投入時の読出は信号／ＩＮＴＡＴＤを受けて行われ
るため、電源投入時の読出が行われる時点の電源電圧は
ベリファイ電圧より高く、データは正常に読みだされ
る。また電源投入時の読出が行われる時点よりまえに信
号／ＩＮＴが出力されて各部をスタンバイ状態にするた
め、電源投入時の読出がより正確に行われると共に、誤
ったデータを書き込むといった誤書き込みも生じにくく
なる。
【００２６】図７はベリファイ電圧発生回路２３の構成
を示す図である。ベリファイ電圧発生回路は従来のフラ
ッシュメモリにも使用されており、詳しい説明は省略す
るが、この回路においては書き込み時及び消去時に供給
される高電圧ＶPPを抵抗６５乃至７０で分圧してベリフ
ァイ電圧を得ており、ベリファイ時にはベリファイ電圧
を出力し、それ以外の時には出力部分に印加される電源
電圧ＶCCを出力する。
【００２７】図７の回路において、信号ＥＶＤは消去の
ベリファイ時に「Ｈ」となり、信号ＷＶＤは書き込みの
ベリファイ時に「Ｈ」となり、信号ＶＲは消去又は書き
込みのベリファイ時に「Ｈ」となり、／ＲＷＶＣは通常
の読出時に「Ｌ」となる。出力ＰＳＳＡは、ベリファイ
時にはベリファイ電圧となり、それ以外の時には電源電
圧ＶCCとなる。出力ＲＶＰＣは、ベリファイ時にはベリ
ファイ電圧となり、通常の読出時には電源電圧ＶCCとな
る。ＲＶＰＣとＰＳＳＡは、それぞれロウデコーダ１３
とセンスアンプ１８に供給される。
【００２８】図８の回路は、ロウデコーダ１３、コラム
デコーダ１４、セルマトリックス１６、コラムゲート１
７及びセンスアンプ１８の部分の構成を示す図である。
この回路の大部分は従来のフラッシュメモリでも同様で
あり、従来と異なる部分についてのみ説明する。図示の
ように、ロウデコーダ１３の電源には電圧ＲＶＰＣが印
加される。センスアンプ１８の電源の一部には電圧ＰＳ
ＳＡが印加される。またセンスアンプ１８の図示の部分
にＡＴＤ合成回路３２からのＡＴＤ信号が印加される。
このＡＴＤ信号が印加されると、ビット線はチャージア
ップされる。これにより、読出時の振幅変化に要する時
間が短縮され、動作速度が高速化される。
【００２９】図９は本実施例の各部の信号のタイムチャ
ートである。以下、このタイムチャートに従って本実施
例における読出動作を説明する。通常の読出動作はコン
トロールゲートに印加する電圧がことなる以外ベリファ
イ読出動作と同様であり、ここではベリファイ読出動作
について説明する。ベリファイ読出動作時には、電源電
圧ＶCC、高電圧ＶPPは一定である。従って電源検出回路
３３から出力される信号／ＩＮＴ及び／ＩＮＴＡＴＤは
「Ｈ」のままである。ベリファイ読出動作が開始される
と、図７に示したＥＶＤ及びＷＶＤのいずれかが動作内
容に応じて立ち上がる。そしてこれに応じて、ベリファ
イ電圧ＲＶＰＣ及びＰＳＳＡが出力され、ロウデコーダ
１３及びセンスアンプ１８の所定部分に印加される。こ
の状態でアドレス信号が変化すると、ＡＴＤ回路３１が
アドレス遷移検出信号を出力し、ＡＴＤ合成回路３２が
ＡＴＤ信号を出力する。これに応じて、ビット線のチャ
ージアップが行われた後、アクセスしたメモリセルから
データの読出が行われる。。
【００３０】電源投入時の読出時には、電源電圧ＶCCと
高電圧ＶPPが図示のように変化する。これに応じて、そ
れ以外の信号も変化する。ＥＶＤ及びＷＶＤは「Ｌ」の
ままである。アドレス信号は設定されている値になるよ
うに、電源電圧ＶCCの変化に応じて変化する。この時ベ
リファイ電圧として出力されるのは電源電圧ＶCCであ
り、ベリファイ電圧及びロウデコーダとセンスアンプに
印加される電圧も電源電圧ＶCCと同様に変化する。／Ｉ
ＮＴ及び／ＩＮＴＡＴＤは図６に示したように変化し、
それに応じてＡＴＤ信号は図示のように変化する。そし
てＡＴＤ信号の立ち下がりに応じて読出が行われる。前
述のように、この時の電源電圧は消去時のベリファイ電
圧より高いため、正常な読出が行える。
【００３１】なお電源が第一電源遷移判定レベルに達し
て電源検出回路が／ＩＮＴＡＴＤを出力するまでは正常
な読出が行えないので、出力が誤って読み取られるのを
防止するためにも、出力は高インピーダンス状態である
ことが望ましい。またこれまでは、フラッシュメモリが
ＡＴＤ回路を備え、その出力に応じてビット線のチャー
ジアップ等の処理が行われる場合を説明したが、たとえ
ＡＴＤ回路を備えないフラッシュメモリでも、電源の立
ち上げを検出して読出を行うことがあり、その場合にも
電源電圧がベリファイ電圧より高い電源遷移判定レベル
に達して電源検出回路が電源の立ち上がりを示す信号を
出力するまでは、読出動作を禁止することにより、電源
投入時に誤ったデータが出力されることがなくなる。ま
たその場合にも、読出したデータを出力するまでは、出
力を高インピーダンス状態にすることが望ましい。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
書換え時のベリファイ動作を通常より厳しい条件で行う
ことにより書換えデータにマージンを持たせるようにし
たフラッシュメモリにおいて、アドレス信号の変化及び
電源投入を検出して、ビット線のチャージアップ等の所
定の動作を行うようにした場合でも、電源投入時にも記
憶されたデータが正常に読み出せるようになるという効
果がある。
【図面の簡単な説明】
【図１】本発明のフラッシュメモリの構成を示す原理構
成図である。
【図２】本発明のフラッシュメモリの各電圧レベルの関
係を示す図である。
【図３】本発明の実施例の全体構成を示すブロック図で
ある。
【図４】実施例のアドレス遷移検出回路を示す図であ
る。
【図５】実施例の電源（ＶCC）検出回路を示す図であ
る。
【図６】実施例の電源（ＶCC）検出回路の動作を示すタ
イムチャートである。
【図７】実施例のベリファイ電圧発生回路を示す図であ
る。
【図８】実施例のセンスアンプとロウデコーダの回路を
示す図である。
【図９】実施例全体の動作を示すタイムチャートであ
る。
【図１０】フラッシュメモリのメモリセルの構造を示す
図である。
【図１１】フラッシュメモリの読出、書き込み及び消去
の方法を示す図である。
【図１２】従来のフラッシュメモリの回路構成を示す図
である。
【図１３】消去時のマージンとベリファイ電圧の設定を
示す図である。
【符号の説明】
１…アドレス遷移検出回路 ２…遷移動作回路 ３…電源検出回路 １１…アドレスバッファ １３…ロウデコーダ １４…コラムデコーダ １６…セルマトリックス １７…コラムゲート １８…センスアンプ １９…ライトアンプ ２０…入出力回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−3792（ＪＰ，Ａ) 特開 昭63−268200（ＪＰ，Ａ) 特開 昭62−154082（ＪＰ，Ａ) 特開 昭64−88998（ＪＰ，Ａ) 実開 昭57−152696（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 電気的に情報の書換えが可能で、書き込
    み動作又は消去動作後、当該動作が正常に行われたかを
    確認するための確認読出動作を行い、該確認読出動作時
    に所定部分に印加される印加電圧が、通常読出動作時の
    印加電圧（Ｖ１）である電源電圧より低い第一確認レベ
    ル（Ｖ２）又は前記印加電圧（Ｖ１）より高い第二確認
    レベル（Ｖ３）で読出動作を行うことで、書き込み動作
    又は消去動作を深いレベルまで行った時に正常と判定さ
    れるように設定されている不揮発性半導体記憶装置にお
    いて、 アドレス信号の変化を検出してアドレス遷移信号を発生
    するアドレス遷移検出回路（１）と、 前記電源電圧の立ち上げ時に、該電源電圧が前記第一確
    認レベル（Ｖ２）より高い第一電源遷移判定レベル（Ｖ
    ４）に達した時に初期化遷移信号を発生する電源検出回
    路（３）と、 前記アドレス遷移信号及び初期化遷移信号に応じてビッ
    ト線のチャージアップ等の所定動作を行う遷移動作回路
    （２）とを備え、 前記電源検出回路（３）は、電源電圧の立ち上げ時に前
    記第一電源遷移判定レベル（Ｖ４）に達した時に初期化
    遷移信号（／ＩＮＴＡＴＤ）を発生する第一電源遷移検
    出回路（５０１）と、前記電源電圧（Ｖ１）が前記第一
    電源遷移判定レベル（Ｖ４）より低い第二電源遷移判定
    レベル（Ｖ５）に達した時に、ビット線のチャージアッ
    プ以外の所定の動作を起動する初期化信号（／ＩＮＴ）
    を発生する第二電源遷移検出回路（５０２）とを備え、
    前記第一確認レベル（Ｖ２）は前記第一電源遷移判定レ
    ベル（Ｖ４）と前記第二電源遷移判定レベル（Ｖ５）と
    の間に設定されている ことを特徴とする不揮発性半導体
    記憶装置。
  2. 【請求項２】 前記第一電源遷移検出回路（５０１）と
    前記第二電源遷移検出回路（５０２）は論理閾値電圧の
    異なる論理回路を有することを特徴とする請求項１に記
    載の不揮発性半導体記憶装置。
JP495593A 1993-01-14 1993-01-14 不揮発性半導体記憶装置 Expired - Lifetime JP3212396B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP495593A JP3212396B2 (ja) 1993-01-14 1993-01-14 不揮発性半導体記憶装置
EP93310585A EP0606769B1 (en) 1993-01-14 1993-12-29 Nonvolatile semiconducteur memories
DE69321700T DE69321700T2 (de) 1993-01-14 1993-12-29 Nicht-flüchtige Halbleiterspeicher
US08/176,431 US5428580A (en) 1993-01-14 1994-01-03 Nonvolatile semiconductor memory having an address-transition-detection circuit
KR1019940000089A KR960005354B1 (ko) 1993-01-14 1994-01-05 어드레스 천이 검출 회로를 구비한 비휘발성 반도체 메모리

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP495593A JP3212396B2 (ja) 1993-01-14 1993-01-14 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH06215592A JPH06215592A (ja) 1994-08-05
JP3212396B2 true JP3212396B2 (ja) 2001-09-25

Family

ID=11598005

Family Applications (1)

Application Number Title Priority Date Filing Date
JP495593A Expired - Lifetime JP3212396B2 (ja) 1993-01-14 1993-01-14 不揮発性半導体記憶装置

Country Status (5)

Country Link
US (1) US5428580A (ja)
EP (1) EP0606769B1 (ja)
JP (1) JP3212396B2 (ja)
KR (1) KR960005354B1 (ja)
DE (1) DE69321700T2 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003810B1 (ko) * 1993-04-14 1997-03-22 삼성전자 주식회사 어드레스 천이 검출회로를 내장하는 불휘발성 반도체 집적회로
US5696463A (en) * 1993-11-02 1997-12-09 Hyundai Electronics Industries Co., Ltd. Address transition detecting circuit which generates constant pulse width signal
JPH08235865A (ja) * 1995-02-28 1996-09-13 Nec Corp 半導体記憶装置
US5566130A (en) * 1995-11-09 1996-10-15 The United States Of America As Represented By The Secretary Of The Air Force Address transition detection (ATD) circuit for asynchronous VLSI chips
US5696730A (en) * 1996-06-13 1997-12-09 Waferscale Integration Inc. First read cycle circuit for semiconductor memory
US6567336B2 (en) * 1996-10-14 2003-05-20 Kabushiki Kaisha Toshiba Semiconductor memory for logic-hybrid memory
FR2756658B1 (fr) * 1996-11-29 1999-01-22 Sgs Thomson Microelectronics Memoire electronique non volatile et son procede de gestion
US5835413A (en) * 1996-12-20 1998-11-10 Intel Corporation Method for improved data retention in a nonvolatile writeable memory by sensing and reprogramming cell voltage levels
JP3411186B2 (ja) * 1997-06-06 2003-05-26 シャープ株式会社 不揮発性半導体記憶装置
US5943288A (en) * 1997-10-31 1999-08-24 Integrated Silicon Solution, Inc. Apparatus and method for minimizing address hold time in asynchronous SRAM
US5991196A (en) * 1997-12-16 1999-11-23 Microchip Technology Incorporated Reprogrammable memory device with variable page size
US6349056B1 (en) * 2000-12-28 2002-02-19 Sandisk Corporation Method and structure for efficient data verification operation for non-volatile memories
KR100525922B1 (ko) * 2000-12-29 2005-11-02 주식회사 하이닉스반도체 플래쉬 메모리 장치의 구동 방법
JP4790925B2 (ja) * 2001-03-30 2011-10-12 富士通セミコンダクター株式会社 アドレス発生回路
KR100420125B1 (ko) * 2002-02-02 2004-03-02 삼성전자주식회사 비휘발성 반도체 메모리 장치와 그것의 파워-업 독출 방법
KR100606157B1 (ko) * 2004-07-26 2006-08-01 삼성전자주식회사 파워 레벨 감지 회로를 가지는 플레시 메모리
US7385855B2 (en) * 2005-12-26 2008-06-10 Ememory Technology Inc. Nonvolatile memory device having self reprogramming function
JP2012146033A (ja) * 2011-01-07 2012-08-02 Toshiba Corp メモリ装置
CN103490757B (zh) * 2013-08-28 2018-10-30 华为技术有限公司 一种基于i/o接口的信号输出方法和装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4633442A (en) * 1985-02-04 1986-12-30 Raytheon Company Protective circuitry for a read only memory
JP2522381B2 (ja) * 1989-02-27 1996-08-07 日本電気株式会社 半導体装置
JPH0748307B2 (ja) * 1989-06-08 1995-05-24 株式会社東芝 半導体メモリ装置
JPH0346193A (ja) * 1989-07-13 1991-02-27 Mitsubishi Electric Corp スタティック型半導体記憶装置
US4972374A (en) * 1989-12-27 1990-11-20 Motorola, Inc. Output amplifying stage with power saving feature
US5113373A (en) * 1990-08-06 1992-05-12 Advanced Micro Devices, Inc. Power control circuit

Also Published As

Publication number Publication date
EP0606769B1 (en) 1998-10-21
DE69321700T2 (de) 1999-03-18
JPH06215592A (ja) 1994-08-05
DE69321700D1 (de) 1998-11-26
EP0606769A3 (en) 1995-03-29
KR940018871A (ko) 1994-08-19
EP0606769A2 (en) 1994-07-20
KR960005354B1 (ko) 1996-04-24
US5428580A (en) 1995-06-27

Similar Documents

Publication Publication Date Title
JP3212396B2 (ja) 不揮発性半導体記憶装置
US6031760A (en) Semiconductor memory device and method of programming the same
JP3888808B2 (ja) Ｎａｎｄ型不揮発性メモリ
US5337281A (en) Non-volatile semiconductor memory device in which data can be erased on a block basis and method of erasing data on a block basis in non-volatile semiconductor memory device
US7263022B2 (en) No-precharge FAMOS cell and latch circuit in a memory device
KR940006611B1 (ko) 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 자동 소거 최적화회로 및 방법
US8605512B2 (en) Nonvolatile semiconductor memory device and method of operating a nonvolatile memory device
JPH035995A (ja) 不揮発性半導体記憶装置
US5978273A (en) Non-volatile semiconductor memory device
US5333122A (en) Electrically erasable and programmable non-volatile semiconductor memory device having word line voltage control circuit using internal voltage booster circuit
US7248503B2 (en) Semiconductor nonvolatile storage device
JP3615009B2 (ja) 半導体記憶装置
US8174919B2 (en) Apparatus and method for increasing data line noise tolerance
JP3693505B2 (ja) 昇圧比を変更するメモリデバイス
JP4251717B2 (ja) 不揮発性半導体記憶装置
US5483485A (en) Nonvolatile semiconductor system with automatic over erase protection
US6115293A (en) Non-volatile semiconductor memory device
JPH0287394A (ja) 不揮発性半導体記憶装置
JPH05159586A (ja) フラッシュｅｅｐｒｏｍ
US6839282B2 (en) Semiconductor nonvolatile memory for performing read operations while performing write operations
JPH1145588A (ja) 不揮発性半導体記憶装置
JPH0426996A (ja) 不揮発性半導体記憶装置
JP3505158B2 (ja) 不揮発性半導体記憶装置
KR0169413B1 (ko) 불 휘발성 반도체 메모리의 소거검증 방법
JP2007149186A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20010612

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080719

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090719

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100719

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100719

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110719

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110719

Year of fee payment: 10

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110719

Year of fee payment: 10

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120719

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120719

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130719

Year of fee payment: 12

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130719

Year of fee payment: 12