KR0142364B1 - 소거된 메모리 쎌의 임계전압 마아진 확보를 위한 공통 소오스라인 구동회로 - Google Patents

소거된 메모리 쎌의 임계전압 마아진 확보를 위한 공통 소오스라인 구동회로

Info

Publication number
KR0142364B1
KR0142364B1 KR1019950000230A KR19950000230A KR0142364B1 KR 0142364 B1 KR0142364 B1 KR 0142364B1 KR 1019950000230 A KR1019950000230 A KR 1019950000230A KR 19950000230 A KR19950000230 A KR 19950000230A KR 0142364 B1 KR0142364 B1 KR 0142364B1
Authority
KR
South Korea
Prior art keywords
common source
source line
during
memory
voltage
Prior art date
Application number
KR1019950000230A
Other languages
English (en)
Other versions
KR960030251A (ko
Inventor
권석천
김진기
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950000230A priority Critical patent/KR0142364B1/ko
Priority to JP85296A priority patent/JP2801879B2/ja
Priority to US08/585,311 priority patent/US5808935A/en
Publication of KR960030251A publication Critical patent/KR960030251A/ko
Application granted granted Critical
Publication of KR0142364B1 publication Critical patent/KR0142364B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells

Abstract

[청구범위에 기재된 발명이 속한 기술분야]
불휘발성 반도체 메모리에서 사용되는 공통 소오스라인 구동회로
[발명이 해결하려고 하는 기술적 과제]
소거 검증동작중 소거된 메모리 쎌들의 임계전압 마아진이 간단하게 확보될 수 있는 공통 소오스 라인 구동회로.
[발명의 해결방법의 요지]
소거 검증동작중 공통 소오스라인으로 제공되는 미리 예정된 전류에 응답하여 소정 전압강하값을 공통 소오스라인상에 제공하는 저항수단을 가지는 공통 소오스라인 구동회로.
[발명의 중요한 용도]
휴대용 컴퓨터등의 영구 기억장치로 사용되는 불휘발성 메모리.

Description

[발명의 명칭]
소거된 메모리쎌의 임계전압 마아진 확보를 위한 공통소오스라인 구동회로.
[도면의 간단한 설명]
제1도 (a)내지 (c)는 종래기술인 소거검증동작중 낸드쎌 유닐으로 인가되는 전압을 나타낸 회로도.
제2도는 본 발명의 제1실시예에 따른 공통 소오스라인 구동회로를 나타낸 개략적 회로도.
제3도는 본 발명의 제2실시예에 따른 공통 소오스라인 구동회로를 나타낸 개략적 회로도.
제4도는 본 발명의 제3실시예에 따른 공통 소오스라인 구동회로를 나타낸 개략적 회로도.
[도면의 주요부분에 대한 부호의 설명]
NU:낸드쎌 유닛:소거신호
vf:소거 검증신호 CSL:공통 소오스라인
[발명의 상세한 설명]
본 발명은 전기적으로 소거 및 프로그램 가능한 메모리(이하 EEPROM이라 칭함)에 관한 것으로 특히 낸드형의 메모리 쎌들을 가지는 EEPROM에서 사용되는 공통 소오스라인 구동회로에 관한 것이다. 일반적으로, 낸드형의 메모리 쎌들을 가지는 EEPROM은 행과 열의 매트릭스 형으로 배열된 다수의 낸드쎌 유닛들로 구성된 메모리 쎌 어레이를 가지고 있다. 각 낸드쎌 유닛은 하나의 쎌 선택 트랜지스터와 복수개의 메모리 트랜지스터들과 접지선택 트랜지스터로 구성되고 이들의 드레인-소오스 통로들이 직렬로 접속되어 있다. 각 메모리 트랜지스터는 소오스, 드레인, 플로팅게이트 및 제어게이트를 가지는 플로팅 게이트형의 메모리 쎌이다. 동일 열에 배열된 낸드 쎌 유slt들내의 쎌 선택 트랜지스터들(이하 제1선택 트랜지스터들이라 칭함)의 드레인들은 동일 비트라인에 접속되어 있다. 또한 동일 행에 배열된 쎌 선택 트랜지스터들의 게이트들은 쎌 선택라인과 접속되고, 동일행에 배열된 메모리 트랜지스터들의 제어게이트들은 대응 워드라인과 접속되며, 동일행에 배열된 접지선택 트랜지스터들(이하 제2선택 트랜지스터들이라 칭함)의 게이트들은 접지선택라인과 접속되어 있다. 동일행에 배열된 낸드쎌 유닛들의 접지 선택트랜지스터들의 소오스들은 공통 소오스라인을 통하여 공통 소오스라인 구동회로에 연결되어 있다. 동일행에 배열된 낸드쎌 유닛들은 메모리 블록을 구성한다.
전술된 EEPROM을 프로그램하기 위하여, 메모리 어레이내에 있는 모든 메모리 트랜지스터들 또는 선택된 메모리 블럭내에 있는 모든 메모리 트랜지스터들이 일시에 소거된 후 프로그램이 행해진다. 소거된 메모리 트랜지스터들은 음의 임계전압을 가지는 디플레숀 모우드의 트랜지스터들로 되고 프로그램된 메모리 트랜지스터들은 양의 임계전압을 가지는 인한스모우드의 트랜지스터들로 된다. 소거된 메모리 트랜지스터들은 프로그램전에 소거가 모두 행해 졌는지를 판단하기 위하여 소거 검증동작을 행한다. 소거 검증동작에서 소거가 행해지지 않았다면 재소거동작이 행해진다. 그러한 소거 및 소거검증동작들은 모든 선택된 메모리 트랜지스터들이 소거될때까지 반복적으로 행해진다. 그러한 기술들은 본원 출원인에게 양도되고 본 명세서에 참조될 수 있는 1993년 1월 13일자로 출원된 한국 특허출원번호 제93-390호와 1994년 9월 3일자로 출원된 한국특허출원번호 제 94-22167호에 개시되어 있다.
제1도(a)내지 (b)는 설명의 편의상 하나의 선택된 낸드쎌 유닐 NU와 관련하여 종래기술의 소거 검증동작중 상기 낸드쎌 유닛으로 인가되는 전압관계를 나타내고 있는 도면이다. 제1도(a)를 참조하여 소거된 메모리 트랜지스터들(이하 메모리쎌들이라 칭함) MC의 워드라인들로 접지전압GND이 인가되고, 제1 및 제2선택트랜지스터들 ST1과 ST2의 게이트들로 전원공급전압Vcc가 인가되고, 제2선택 트랜지스터 ST2의 소오스와 접속된 공통소오스라인 CSL으로 공통 소오스라인 구동회로를 통하여 접지전압이 인가되고 있다. 소거 검증동작중, 센스앰프 SA는 비트라인 BL으로 일정전류 Iv를 공급한다. 만약 메모리 쎌들 MC이 소거동작에서 음의 값을 가지는 임계전압으로 소거되어 있다면 제1 및 제2선택트랜지스터들 ST1과 ST2 및 메모리 쎌들 MC는 모두 턴온되어 있기 때문에 비트라인 BL은 접지 전압 즉 L레벨로 된다. 그러므로 소거된 메모리 쎌들 MC은 음의 임계전압만 가지면, 소거검증동작중 턴온 쎌들로 동작하며 이에 의해 소거된 메모리 쎌들이 모두 설계된 음의 임계전압 이하 즉 소망의 임계전압 마아진을 확보하였는가를 판단이 곤란하여지는 문제점을 갖는다.
제1도(B)를 참조하면, 소거된 메모리 쎌들 MC 워드라인들로 음의 전압-Vb가 인가되고, 제1 및 제2선택트랜지스터들 ST1과 ST2의 게이트들로 전원공급전압 Vcc가 인가되며, 공통 소오스 라인 CSL로 접지전압이 인가된다. 이 경우 메모리 쎌들 MC은 상기 음의전압-Vb이하의 임계전압값으로 소거되기 때문에, 충분한 임계전압 마이진이 용이하게 달성될 수 있다. 그러나 이 경우 워드라인들을 구동하는 행 디코오더는 상기 음의 전압 -Vb를 발생하는 회로를 가져야 하기 때문에 행 디코오더의 설계가 복잡하여 진다. 더욱이 행디코오더의 칩상의 크기가 커지게 되기 때문에 이 기술은 고밀도 EEPROM에 적용할 수 없다.
제1도(C)는 메모리 쎌들 MC의 워드라인들로 접지전압이 인가되고, 제1 및 제2선택트랜지터들 ST1과 ST2의 게이트들로 전원공급전압 Vcc가 인가되고, 공통 소오스라인 CSL으로 양의 전압 Vs이 인가된다. 이 경우 메모리 쎌들 MC은 -Vs이하의 임계전압을 확보하지만 공통소오스라인 구동회로가 상기 전압 Vs를 발생하는 전압발생회로를 필요로 하게 된다. 그러므로 별도의 상기 전압 Vs를 발생하는 전압발생회로없이 소거된 메모리 쎌들의 임계전압의 마아진이 간단하게 확보되는 공통 소오스라인 구동회로가 요망된다. 따라서 본 발명의 목적은 소거검증동작중 소거된 메모리 쎌들의 임계전압의 마아진이 간단하게 확보될 수 있는 공통 소오스라인 구동회로를 가지는 불휘발성 반도체 메모리를 제공함에 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 각각 제어게이트와 플로팅 게이트와 소오스 및 드레인을 가지는 복수개의 소거가능한 메모리 쎌들과, 상기 메모리 쎌들의 소오스들과 각각 접속된 복수개의 공통 소오스라인과, 상기 메모리 쎌들의 드레인들과 접속된 적어도 하나의 비트라인과, 상기 비트라인과 접속되고 독출 및 소거검증동작증 미리 예정된 전류를 상기 비트라인과 적어도 하나의 선택된 소거 메모리 쎌과 대응 공통 소오스라인으로 제공하기 위한 정전류회로와, 상기 복수개의 공통 소오스라인과 제공하기 위한 정전류회로와, 상기 복수개의 공통 소오스라인과 공통으로 접속되고 상기 각 동작중상기 미리 예정된 전류에 응답하여 서로 다른 전압을 대응 공통 소오스라인상에 제공하기 위한 저항수단을 가지는 공통 소오스라인 구동회로를 가짐을 특징으로 한다. 또한 본 발명은, 각각 제어게이트와 플로팅 게이트와 소오스 및 드레인을 가지는 복수개의 소거가능한 메모리 쎌들의 드레인 소오스간 통로가 직렬로 접속된 낸드쎌 유닛들과, 상기 낸드쎌 유닛들의 일단과 접속된 적어도 하나의 비트라인과, 상기 낸드쎌 유닛들의 타단과 각각 접속된 복수개의 공통소오스라인과, 상기 비트라인과 접속되고 독출 및 소거검증동작증 미리 예정된 전류를 상기 비트라인과 선택된 낸드쎌 유이닛내의 소거된 메모리 쎌의 드레인 소오스간 통로들을 통하여 대응 공통 소오스라인으로 제공하기 위한 정전류 회로와, 상기 복수개의 공통 소오스라인과 공통으로 접속되고 상기 각 동작중 상기 미리 예정된 전류에 응답하여 서로 다른 전압을 상기 대응 공통 소오스 라인상에 제공하기 위한 저항수단을 가지는 공통 소오스라인 구동회로를 가짐을 특징으로 한다. 더욱이, 본 발명은, 비트라인과 공통소오스라인 사이에 직렬로 접속된 드레인 소오스 통로들을 가지는 복수개의 플로팅 게이트형의 메모리쎌들의 소거후 소거검증 동작중 상기 비트라인과 상기 드레인 소오스 통로들을 통해 공급되는 전류로 상기 각 메모리쎌에 대한 임계전압 마아진을 제공하기위하여 상기 공통소오스라인과 접속된 공통소오스라인 구동회로에 있어서, 상기 공통 소오스라인 구동회로는 상기 소거 검증동작중상기 전류에 응답하여 상기 임계전압 마아진을 제공하는 저항수단을 가짐을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다. 설명의 편의상 낸드 구조의 메모리 쎌들을 가지는 EEPROM이 설명되지만 타의 구조의 메모리 쎌들을 가지는 EEPROM 예컨데 노아 구조의 메모리 쎌들을 가지는 EEPROM에도 적용할 수 있음을 유의하여야 한다. 도면들중 동일구성요소는 동일 참조번호로 사용되고 있음을 유의하여야 한다.
제2도는 본 발명의 실시예에 따른 공통 소오스라인 구동회로를 나타내고 있는 개략적 회로도이다. 공통 소오스라인 구동회로는 메모리쎌 어레이를 구성하는 다수의 낸드쎌 유닛들의 제2선택 트랜지스터들의 소오스들과 공통으로 접속된다. 그러므로 고밀도 예컨데 32메거 비트의 EEPROM은 공통 소오스라인의 저항을 고려하여 메모리 쎌 어레이에 인접한 영역에 형성된 적어도 2개 이상의 공통 소오스라인 구동회로들을 가질 수 있다. 제2도를 참조하면, 공통 소오스라인 구동회로는 소거신호를 입력하는 인버어터(10)와, 상기 인버어터(10)의 출력과 소거검증신호 ERAvf를 입력하는 노아게이트(14)를 가지고 있다. 본 발명의 특징을 제공하는 저항 수단이 되는 N채널 트랜지스터들(16)과 (18)의 게이트들은 상기 인버어터(10)의 출력을 반전하는 인버어터(12)의 출력과 상기 노아게이트(14)의 출력과 각각 접속된다. 상기 N채널 트랜지스터들(16)과 (18)의 소오스들은 기준전압 예컨데 전지전압 Vss과 접속되고 상기 N채널 트랜지스터들(16)과 (18)의 드레인들은 공통으로 노오드(22)에 접속된다. 노오드(22)와 공통 소오스라인 CSL사이에는 디플레숀 모우드의 N 채널 트랜지스터(이하 D형 트랜지스터라 칭함)(20)의 채널이 접속되고 이 D형 트랜지스터의 게이트는 전원공급전압Vcc가 접속된다.
이하 제2도의 공통 소오스라인 구동회로의 동작이 설명된다. 메모리 쎌 어레이와 각 비트라인 BL과 접속된 센스앰프 SA의 구성과 이들의 동작들 예컨데 소거 및 독출 동작들은 전술한 한국특허출원번호 제 93-390호에 개시되어 있고 이 내용이 본 명세서에 참조될 수 있다. 소거신호는 소거동작중 L상태에 있고 소거동작을 제외한 동작들에서 H상태에 있다. 소거검증신호 ERAvf는 소거검증동작중 H상태에 있고 그 이외의 동작들에서 L상태에 있다. 따라서 소거검증동작중와 ERAvf신호들은 H상태들에 있기 때문에 N채널 트랜지스터(16)는 턴온되고 N채널 트랜지스터(18)은 턴오프된다. 소거검증동작중 선택된 낸드쎌 유닛을 구성하는 메모리쎌들 MC의 워드라인들로 기준전압 예컨데 접지전압이 인가되고 제1 및 제2선택 트랜지스터들 ST1과 ST2들의 게이트들은 전원공급전압이 인가되는 것은 제1도(C)의 경우와 동일하다. 또한 소거검증동작중 정전류수단 예컨데 전류원을 가지는 센스앰프 SA로부터의 검증전류가 비트라인으로 공급된다. 따라서 상기 검증전류는 턴온된 제1선택 트랜지스터 ST1, 메모리 쎌들 MC 및 제2선택트랜지스터 ST2 및 제2도의 D형 트랜지스터(20)와 N채널 트랜지스터(16)를 통하여 흐른다. 본 발명의 특징에 따라 상기 N채널 트랜지스터(16)의 턴온 저항은 소정값 예컨데 소거된 메모리 쎌들 MC에 대한 임계전압 마아진에 의해 정해지는 값을 갖는다. 그러므로 상기 검증전류와 상기 N채널 트랜지스터(16)의 턴온 저항에 의한 전압 강하는 상기 공통 소오스라인 CSL상의 전압을 양의 전압이 되게 한다. 이 양의 전압에 의해 소거된 메모리 쎌들 MC에 대한 임계전압 마아진이 확보된다. 따라서 양의 전압을 발생하는 별도의 전압 발생회로없이 상기 검증전류와 턴온된 트랜지스터(16)의 턴온 저항에 의해 자동적으로 상기 마아진이 확보될 수 있는 이점을 갖는다. 한편, 독출동작중와 ERAvf 신호들은 각각 “H상태와 L상태에 있기 때문에 N채널 트랜지스터들(16)과 (18)은 모두 턴온된 상태에 있다. 그러므로 상기 트랜지스터들(16)과 (18)의 턴온 저항들이 병렬 저항들이므로 이들의 합성저항은 낮아진다. 그러므로 독출동작중 센스앰프(SA)로부터 공급되는 상기 검증전류와 동일한 값의 독출전류와 상기 합성저항에 의한 전압 강하는 상기 소거검증동작중의 상기 전압강하보다 낮게 되고 이들 두 전압 강하간의 차이는 소거된 메모리 쎌들에 대한 실효 임계전압 마아진이 된다. 그러므로 독출동작중 소거된 메모리쎌의 데이터를 안정되게 독출할 수 있다. 예를들어, N채널 트랜지스터들(16)과 (18)의 턴온저항들을 각각 62.5Ω과 12.5Ω이라 가정하고 센스앰프로부터 공급되는 전류가 약 4μA라 가정하면 독출 동작중 공통소오스 라인 CSL상의 전압레벨은 약 0.2볼트이고 소거검증동작중 공통 소오스라인 CLS상의 전압레벨은 약 1볼트이다. 그러므로 약 0.8볼트의 실효 임계 전압마아진이 확실하게 확보될 수 있다. D형 트랜지스터(20)는 소거동작중 공통 소오스라인 CSL로 공급되는 소거전압이 노오드(22)로 전달되는 것을 방지하는 작용을 한다. 제3도는 공통소오스라인 구동회로의 타의 실시예를 나타낸 도면이다. 제3도를 참조하면 N채널 트랜지스터(16)의 드레인과 노오드(22)사이에 저항 R이 접속되어 있다는 것 이외에는 제2도의 공통 소오스라인 구동회로와 동일하다. 소거검증동작중신호와 ERAvf신호는 모두 H상태에 있기 때문에 N채널 트랜지스터(18)는 턴오프되고 N채널 트랜지스터(16)은 턴온된다. 따라서 N채널 트랜지스터(16)의 턴온저항과 저항(30)의 합과 센스앰프 SA로부터의 검증전류에 의해 결정되는 전압강하값이 공통소오스라인 CSL의 전압레벨이 된다. 한편 독출동작중 공통 소오스라인 CSL의 전압레벨은 상기 트랜지스터들(16)과 (18)의 턴온저항과 상기 저항(30)의 값들과 독출전류에 의해 결정된다.
제4도는 공통소오스라인 구동회로의 제3실시예를 나타낸 도면이다. 도면중 D형 트랜지스터(28)과 N채널 트랜지스터(26)의 채널들은 공통 소오스라인 CSL과 기준전압 Vss사이에 직렬로 연결되어 있고 D형 트랜지스터(28)의 게이트는 소거검증신호 ERAvf를 반전하는 인버어터(24)의 출력과 접속되어 있다. N채널 트랜지스터(26)의 게이트는 소거신호 ERA와 접속되어 있다. 소거검증동작중 D형 트랜지스터(28)의 게이트는 접지 전압이 인가되고 독출동작중 D형 트랜지스터(28)의 게이트는 상기 접지전압보다 높은 전원공급전압 Vcc가 인가된다. 그러므로 독출동작중 상기 D형 트랜지스터(28)의 턴온저항은 소거검증동작중 상기 D형 트랜지스터(28)의 턴온저항보다 더 낮다. 소거검증동작 및 독출동작중 N채널 트랜지스터(26)는 턴온되어 있기 때문에 상기 D형 트랜지스터(28)의 턴온 저항값은 상기 D형 트랜지스터(28)의 게이트에 인가되는 전압레벨에 의해 결정되고 이에 의해 소거된 메모리쎌의 실효 임계전압 마아진이 확보될 수 있다.
전술한 바와 같이 본 발명은 소거 검증동작중 센스앰프로부터 공급되는 전류값과 공통 소오스라인 구동회로를 구성하는 적어도 하나의 트랜지스터들의 턴온 저항값들에 의한 전압강하값이 공통 소오스라인상에 나타나기 때문에 본 발명의 공통 소오스라인 구동회로는 별도의 전압발생회로없이 간단한 설계로 소거된 메모리 쎌에 대한 임계전압 마아진을 용이하게 달성할 수 있는 이점을 갖는다. 또한 소거검증 및 독출동작중 공통소오스라인상에 서로다른 전압이 나타나기 때문에 소거된 메모리쎌들에 대한 안정된 독출동작이 행해질 수 있다.

Claims (9)

  1. 각각 제어게이트와 플로팅 게이트와 소오스 및 드레인을 가지는 복수개의 소거가능한 메모리 쎌들과, 상기 메모리 쎌들의 소오스들과 각각 접속된 복수개의 공통 소오스라인과, 상기 메모리 쎌들의 드레인들과 접속된 적어도 하나의 비트라인과, 상기 비트라인과 접속되고 독출 및 소거검증동작중 미리 예정된 전류를 상기 비트라인과 적어도 하나의 선택된 소거 메모리 쎌과 대응 공통 소오스라인으로 제공하기 위한 정전류회로와, 상기 복수개의 공통 소오스라인과 공통으로 접속되고 상기 각 동작중 상기 미리 예정된 전류에 응답하여 서로 다른 전압을 대응 공통 소오스라인상에 제공하기 위한 저항수단을 가지는 공통 소오스라인 구동회로를 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서, 상기 저항수단은 턴온된 트랜지스터의 턴온 저항임을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제1항에 있어서, 상기 독출동작중 상기 대응 공통 소오스 라인상에 제공되는 전압값은 상기 소거검증 동작중 상기 대응 공통 소오스라인상에 제공되는 전압값보다 더 작음을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제2항에 있어서, 상기 저항수단은 상기 대응 공통 소오스라인과 기준전압 사이에 병렬로 접속된 적어도 2개의 트랜지스터로 구성되고 독출동작중 상기 2개의 트랜지스터중 하나가 턴온되고 소거검증동작중 상기 적어도 2개의 트랜지스터가 턴온됨을 특징으로 하는 불휘발성 반도체 메모리.
  5. 각각 제어게이트와 플로팅 게이트와 소오스 및 드레인을 가지는 복수개의 소거가능한 메모리 쎌들의 드레인 소오스간 통로가 직렬로 접속된 낸드쎌 유닛들과, 상기 낸드쎌 유닛들의 일단과 접속된 적어도 하나의 비트라인과, 상기 낸드쎌 유닛들의 타단과 각각 접속된 복수개의 공통소오스라인과, 상기 비트라인과 접속되고 독출 및 소거검증동작중 미리 예정된 전류를 상기 비트라인과 선택된 낸드쎌 유닐내의 소거된 메모리 쎌의 드레인소오스간 통로들을 통하여 대응 공통 소오스라인으로 제공하기 위한 정전류 회로와, 상기 복수개의 공통 소오스라인과 공통으로 접속되고 상기 각 동작중 상기 미리 예정된 전류에 응답하여 서로 다른 전압을 상기 대응 공통 소오스 라인상에 제공하기 위한 저항수단을 가지는 공통 소오스라인 구동회로를 가짐을 특징으로 하는 불휘발성 반도체 메모리.
  6. 제5항에 있어서, 상기 저항수단은 상기 대응 공통소오스라인과 기준전압사이에 병렬로 접속된 적어도 2개의 트랜지스터로 구성되고 상기 독출 동작중 상기 적어도 2개의 트랜지스터중 하나가 턴온되고 상기 소거검증동작중 상기 적어도 2개의 트랜지스터가 턴온됨을 특징으로 하는 불휘발성 반도체 메모리.
  7. 제5항에 있어서, 상기 독출동작중 상기 대응 공통 소오스라인상에 제공되는 전압은 상기 소거검증동작중 상기 대응 공통 소오스라인상에 제공되는 전압보다 더 작음을 특징으로 하는 불휘발성 반도체 메모리.
  8. 비트라인과 공통소오스라인 사이에 직렬로 접속된 드레인 소오스 통로들을 가지는 복수개의 플로팅 게이트형의 메모리쎌들의 소거후 소거검증 동작중 상기 비트라인과 상기 드레인 소오스 통로들을 통해 공급되는 전류로 상기 각 메모리쎌에 대한 임계전압 마아진을 제공하기 위하여 상기 공통소오스라인과 접속된 공통소오스라인 구동회로에 있어서, 상기 공통 소오스라인 구동회로는 상기 소거 검증동작중 상기 전류에 응답하여 상기 임계전압 마아진을 제공하는 저항수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리의 공통소오스라인 구동회로.
  9. 제8항에 있어서 상기 저항 수단은 적어도 하나의 트랜지스터의 턴온 저항임을 특징으로 하는 불휘발성 반도체 메모리의 공통소오스라인 구동회로.
KR1019950000230A 1995-01-07 1995-01-07 소거된 메모리 쎌의 임계전압 마아진 확보를 위한 공통 소오스라인 구동회로 KR0142364B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019950000230A KR0142364B1 (ko) 1995-01-07 1995-01-07 소거된 메모리 쎌의 임계전압 마아진 확보를 위한 공통 소오스라인 구동회로
JP85296A JP2801879B2 (ja) 1995-01-07 1996-01-08 不揮発性半導体メモリの共通ソース線駆動回路
US08/585,311 US5808935A (en) 1995-01-07 1996-01-11 Common source line driving circuit for use in nonvolatile semiconductor memories

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950000230A KR0142364B1 (ko) 1995-01-07 1995-01-07 소거된 메모리 쎌의 임계전압 마아진 확보를 위한 공통 소오스라인 구동회로

Publications (2)

Publication Number Publication Date
KR960030251A KR960030251A (ko) 1996-08-17
KR0142364B1 true KR0142364B1 (ko) 1998-07-15

Family

ID=19406510

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950000230A KR0142364B1 (ko) 1995-01-07 1995-01-07 소거된 메모리 쎌의 임계전압 마아진 확보를 위한 공통 소오스라인 구동회로

Country Status (3)

Country Link
US (1) US5808935A (ko)
JP (1) JP2801879B2 (ko)
KR (1) KR0142364B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6175522B1 (en) * 1999-09-30 2001-01-16 Advanced Micro Devices, Inc. Read operation scheme for a high-density, low voltage, and superior reliability nand flash memory device
JP4693375B2 (ja) * 2004-08-02 2011-06-01 株式会社東芝 半導体記憶装置
KR100634438B1 (ko) * 2004-10-05 2006-10-16 삼성전자주식회사 읽기 특성을 향상시킬 수 있는 불 휘발성 메모리 장치의공통 소오스 라인 제어 스킴
KR100632637B1 (ko) * 2004-11-11 2006-10-11 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 소거 검증방법 및 그 낸드플래시 메모리 소자
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
US8014199B2 (en) * 2006-05-22 2011-09-06 Spansion Llc Memory system with switch element
US7978518B2 (en) * 2007-12-21 2011-07-12 Mosaid Technologies Incorporated Hierarchical common source line structure in NAND flash memory

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2828855C2 (de) * 1978-06-30 1982-11-18 Siemens AG, 1000 Berlin und 8000 München Wortweise elektrisch umprogrammierbarer, nichtflüchtiger Speicher sowie Verfahren zum Löschen bzw. Einschreiben eines bzw. in einen solchen Speicher(s)
JPS63153799A (ja) * 1986-08-08 1988-06-27 Nec Corp 半導体メモリ
US4939690A (en) * 1987-12-28 1990-07-03 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND cell structure that suppresses memory cell threshold voltage variation
US4888738A (en) * 1988-06-29 1989-12-19 Seeq Technology Current-regulated, voltage-regulated erase circuit for EEPROM memory
EP0432481A3 (en) * 1989-12-14 1992-04-29 Texas Instruments Incorporated Methods and apparatus for verifying the state of a plurality of electrically programmable memory cells
JPH03283200A (ja) * 1990-03-30 1991-12-13 Toshiba Corp 不揮発性半導体記憶装置及びこれに用いられるメモリセルトランジスタのしきい値電圧の測定方法
US5313432A (en) * 1990-05-23 1994-05-17 Texas Instruments Incorporated Segmented, multiple-decoder memory array and method for programming a memory array
JP2709751B2 (ja) * 1990-06-15 1998-02-04 三菱電機株式会社 不揮発性半導体記憶装置およびそのデータ消去方法
JP2636476B2 (ja) * 1990-07-17 1997-07-30 日本電気株式会社 不揮発性半導体記憶装置
JPH0574182A (ja) * 1991-09-10 1993-03-26 Nec Corp 不揮発性半導体記憶装置
JP2632104B2 (ja) * 1991-11-07 1997-07-23 三菱電機株式会社 不揮発性半導体記憶装置
JP3080744B2 (ja) * 1991-12-27 2000-08-28 日本電気株式会社 電気的に書き込み一括消去可能な不揮発性半導体記憶装置
KR960000619B1 (ko) * 1991-12-27 1996-01-10 후지쓰 가부시끼가이샤 일괄소거형의 불휘발성 반도체 기억장치 및 그의 구동제어회로
JPH06124595A (ja) * 1992-10-13 1994-05-06 Fujitsu Ltd フラッシュ・メモリ
US5557572A (en) * 1992-04-24 1996-09-17 Nippon Steel Corporation Non-volatile semiconductor memory device
US5398204A (en) * 1992-11-09 1995-03-14 Seiko Epson Corporation Nonvolatile semiconductor system
JP2825217B2 (ja) * 1992-11-11 1998-11-18 シャープ株式会社 フラッシュメモリ
JPH06259977A (ja) * 1993-03-03 1994-09-16 Nec Ic Microcomput Syst Ltd フラッシュ消去型不揮発性メモリ
JP2725571B2 (ja) * 1993-10-06 1998-03-11 日本電気株式会社 不揮発性半導体メモリ装置
US5537357A (en) * 1994-06-27 1996-07-16 Intel Corporation Method for preconditioning a nonvolatile memory array
JP3496285B2 (ja) * 1994-08-31 2004-02-09 富士通株式会社 フラッシュ・メモリ

Also Published As

Publication number Publication date
KR960030251A (ko) 1996-08-17
JPH08255492A (ja) 1996-10-01
US5808935A (en) 1998-09-15
JP2801879B2 (ja) 1998-09-21

Similar Documents

Publication Publication Date Title
KR100284916B1 (ko) 반도체 기억 장치 및 그 기입 제어 방법
KR960000616B1 (ko) 불휘발성 반도체 메모리 장치
US7272049B2 (en) Nonvolatile semiconductor memory device having uniform operational characteristics for memory cells
KR100322824B1 (ko) 반도체불휘발성기억장치
US6891754B2 (en) Nonvolatile semiconductor memory with a programming operation and the method thereof
US5313432A (en) Segmented, multiple-decoder memory array and method for programming a memory array
US5930169A (en) Nonvolatile semiconductor memory device capable of improving of chip's lifetime and method of operating the same
US6046933A (en) Nonvolatile semiconductor memory device and IC memory card using same
EP1039388B1 (en) Block erasable semiconductor memory device with defective block replacement
KR100935889B1 (ko) 플래시 메모리 장치에서의 ｅ - ｆｕｓｅ 데이터 저장 방법
JP3625383B2 (ja) 不揮発性半導体メモリ装置
US20050207259A1 (en) Non-volatile semiconductor memory device and writing method therefor
KR940022566A (ko) 메모리 셀 트랜지스터를 과잉 소거 상태로 되게 하는 기능을 구비한 비휘발성 반도체 메모리 장치와 그 장치에서의 데이타 기록 방법
US6816421B2 (en) Nonvolatile semiconductor memory
KR0142364B1 (ko) 소거된 메모리 쎌의 임계전압 마아진 확보를 위한 공통 소오스라인 구동회로
US6141255A (en) 1 transistor cell for EEPROM application
KR19980071781A (ko) 모든 메모리셀에 대해 소거 베리파이 동작이 일괄적으로 정확히 행해질 수 있는 반도체기억장치
US5197029A (en) Common-line connection for integrated memory array
JP2000048582A (ja) 半導体記憶装置
US5812460A (en) Nonvolatile semiconductor memory device having test circuit for testing erasing function thereof
KR0172364B1 (ko) 불휘발성 반도체 메모리의 기준셀을 이용한 소거검증 방법
US5265062A (en) Row decoder circuit for non-volatile memory device
JP3519542B2 (ja) 半導体記憶装置
JPH05225791A (ja) 電気的消去可能でプログラム可能なリードオンリメモリ
KR970076869A (ko) 과소거될지 여부를 각각 점검하는 메모리 셀용 진단 포텐셜 발생기를 갖는 비휘발성 반도체 기억장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 17

EXPY Expiration of term