JP2632104B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

Info

Publication number
JP2632104B2
JP2632104B2 JP29130191A JP29130191A JP2632104B2 JP 2632104 B2 JP2632104 B2 JP 2632104B2 JP 29130191 A JP29130191 A JP 29130191A JP 29130191 A JP29130191 A JP 29130191A JP 2632104 B2 JP2632104 B2 JP 2632104B2
Authority
JP
Japan
Prior art keywords
data
memory cell
cell array
potential
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP29130191A
Other languages
English (en)
Other versions
JPH05128878A (ja
Inventor
和男 小林
山本　　誠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP29130191A priority Critical patent/JP2632104B2/ja
Priority to US07/948,566 priority patent/US5337281A/en
Priority to DE4233248A priority patent/DE4233248C2/de
Priority to KR1019920020868A priority patent/KR950004862B1/ko
Publication of JPH05128878A publication Critical patent/JPH05128878A/ja
Application granted granted Critical
Publication of JP2632104B2 publication Critical patent/JP2632104B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に、メモリセルアレイの記憶データをブロ
ック単位で消去できる不揮発性半導体記憶装置に関す
る。
【０００２】
【従来の技術】半導体記憶装置には、ＤＲＡＭ（ダイナ
ミックランダムアクセスメモリ）やＳＲＡＭ（スタティ
ックランダムアクセスメモリ）等の揮発性メモリと、不
揮発性メモリとがある。揮発性メモリの記憶データは電
源が切られるとすべて消える。しかし、不揮発性メモリ
の記憶データは、電源が切れても消えない。
【０００３】このような不揮発性半導体記憶装置とし
て、ユーザ側で情報を書込み、かつ書込んだ情報を電気
的に消去して情報を書換えることができるＥＥＰＲＯＭ
（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎ
ｄ ｐｒｏｇｒａｍｍａｂｌｅＲｅａｄ Ｏｎｌｙ Ｍ
ｅｍｏｒｙ）がある。すべてのメモリセルの記憶デー
タ、または、１つのブロック内のメモリセルの記憶デー
タを一括して消去することができるＥＥＰＲＯＭは、フ
ラッシュＥＥＰＲＯＭと呼ばれる。
【０００４】図７は、フラッシュＥＥＰＲＯＭにおける
メモリセルの構造を示す断面図である。
【０００５】図６は、メモリセルアレイ１およびＹゲー
ト２の構成を示す回路図である。以下、図５ないし図７
を参照しながら、従来のフラッシュＥＥＰＲＯＭの構成
および動作について説明する。なお、以下、明細書中で
は負活性な信号を、それを表わす記号の前に／を付して
示す。
【０００６】メモリセルアレイ１は、行方向，列方向に
マトリクス状に配列された複数のメモリセルＭＣを含
む。図６には、メモリセルアレイ１において、同一の入
出力線に対応して、３行×３列のマトリクス状に配列さ
れた９個のメモリセルＭＣおよびこれらに関与する回路
部のみが代表的に示される。
【０００７】各メモリセルＭＣには、図７に示されるよ
うな、フローティングゲートに電荷を蓄えることができ
るＦＡＭＯＳ（ｆｌｏａｔｉｎｇ ｇａｔｅ ａｖａｌ
ａｎｃｈｅ ｉｎｊｅｃｔｉｏｎ ＭＯＳ）トランジス
タが用いられる。図６において、各メモリセルＭＣはト
ランジスタの記号で表わされる。
【０００８】ＦＡＭＯＳトランジスタは、コントロール
ゲート１７と、フローティングゲート１６と、Ｐ型基板
１５上にソースおよびドレインとしてそれぞれ形成され
たＮ型領域１８および１９と、絶縁層２０とを含む。
【０００９】フローティングゲート１６は、Ｐ型基板１
５上に、Ｎ型領域１８および１９間にまたがるように、
絶縁層２０を介して形成される。
【００１０】コントロールゲート１７は、フローティン
グゲート１６上に絶縁層２０を介して形成される。
【００１１】コントロールゲート１７およびフローティ
ングゲート１６は、いずれもポリシリコンによって形成
される。
【００１２】絶縁層２０は、ＳｉＯ2 などの酸化膜によ
って形成される。Ｐ型基板１５とフローティングゲート
１６との間の酸化膜２０の厚さは、通常１００Å程度で
あり非常に薄い。
【００１３】一方、フローティングゲート１６とコント
ロールゲート１７との間の酸化膜２０の厚さは通常３０
０Å程度であり、フローティングゲート１６とＰ型基板
１５との間の酸化膜よりも厚い。
【００１４】図６に示されるように、メモリセルアレイ
１において、各メモリセル行および各メモリセル列にそ
れぞれ対応して、１本のワード線ＷＬ１〜ＷＬ３および
１本のビット線ＢＬ１〜ＢＬ３が設けられる。
【００１５】各メモリセル行を構成するＦＡＭＯＳトラ
ンジスタのコントロールゲート１７は、対応する１本の
ワード線に共通に接続される。各メモリセル列を構成す
るＦＡＭＯＳトランジスタのドレイン１９は、対応する
１本のビット線に共通に接続される。すべてのメモリセ
ルＭＣを構成するＦＡＭＯＳトランジスタのソース１８
は、１本のソース線２８に共通に接続される。
【００１６】データ書込時には、図７において、コント
ロールゲート１７およびドレイン１９にそれぞれ、対応
するワード線およびビット線を介して１２Ｖおよび６．
５Ｖの高電位が付与され、一方、ソース１８がソース線
２８を介して接地される。
【００１７】コントロールゲート１７およびソース１８
間に印加された電圧によってこのトランジスタはＯＮ状
態となり、ソース１８およびドレイン１９間にチャネル
電流が流れる。このとき、ドレイン１９近傍で衝突電離
によって電子（ホットエレクトロン）・ホール対が発生
する。ホールは、接地された基板１５側に流れる。電子
の多くは、高電位のドレイン１９に流れ込む。しかし、
コントロールゲート１７に高電位が印加されているた
め、一部の電子は、フローティングゲート１６およびド
レイン１９間の電界によって加速されて、フローティン
グゲート１６および基板１５間の絶縁膜２０を透過して
フローティングゲート１６に注入される。
【００１８】フローティングゲート１６は、コントロー
ルゲート１７，ソース１８，およびドレイン１９から酸
化膜２０によって電気的に絶縁されているため、フロー
ティングゲート２１０に注入された電子は外部に流出し
ない。したがって、フローティングゲート１６に一旦注
入された電子は、電源が切られた後もフローティングゲ
ート１６から長期間流出せず蓄積される。
【００１９】フローティングゲート１６に電子が蓄積さ
れている状態および電子が蓄積されていない状態がそれ
ぞれ、データ“０”および“１”に対応させられる。そ
れゆえ、メモリセルＭＣの記憶データは電源が切られた
後も保持される。
【００２０】さて、フローティングゲート１６に電子が
蓄積されると、ソース１８およびドレイン１９間、すな
わちチャネル領域の極性が正方向にシフトする。このた
め、チャネル領域に反転層が生じにくくなる。したがっ
て、フローティングゲート１６に電子が蓄積されると、
このトランジスタにチャネル電流を流すのに必要な、コ
ントロールゲート１７への印加電圧（つまり、このトラ
ンジスタのしきい値電圧）がフローティングゲート１６
に電子が蓄積されていない場合よりも高くなる。つま
り、コントロールゲート１７にフローティングゲート１
６に電子が蓄積されていない場合よりも高い電圧を与え
ないとこのトランジスタはＯＮ状態とならない。
【００２１】記憶データを消去する場合には、図７にお
いて、ソース１８にソース線２８を介して１２Ｖの高電
位が付与され、一方、コントロールゲート１７は対応す
るワード線を介して接地される。ドレイン１９はフロー
ティング状態とされる。
【００２２】コントロールゲート１７に印加された高電
位によって、トンネル現象が生じ、フローティングゲー
ト１６中の電子が酸化膜２０を介してソース１８に引き
抜かれる。したがって、データ書込時にフローティング
ゲート１６に注入された電子は、フローティングゲート
１６から除去される。この結果、このトランジスタのし
きい値電圧は低下する。
【００２３】データ読出時には、図７において、コント
ロールゲート１７に、対応するワード線を介して通常の
電源電位Ｖｃｃ（＝５Ｖ）が与えられ、ソース１８がソ
ース線２８を介して接地される。
【００２４】フローティングゲート１６に電子が蓄積さ
れていなければ、このトランジスタのしきい値電圧は低
いので、コントロールゲート１７に印加された電源電位
５Ｖによってソース１８およびドレイン１９間にチャネ
ル電流が流れる。しかし、フローティングゲート１６に
電子が蓄積されていれば、このトランジスタのしきい値
電圧は高いので、コントロールゲート１７に電源電位５
Ｖが印加されてもソース１８およびドレイン１９間にチ
ャネル電流は流れない。
【００２５】したがって、記憶データが“１”であるメ
モリセルを構成するトランジスタは、データ読出時にＯ
Ｎとなり対応するビット線からソース線２８に電流を流
す。しかし、記憶データが“０”であるメモリセルを構
成するトランジスタは、データ読出時においてＯＦＦ状
態であるので、対応するビット線からソース線２８に電
流を流さない。
【００２６】そこで、データ読出時には、データを読出
されるべきメモリセルに対応するビット線に電流が流れ
るか否かがセンスアンプによって検出される。ビット線
に電流が流れれば、記憶データが“１”であると判定さ
れ、ビット線に電流が流れなければ、記憶データが
“０”であると判定される。
【００２７】次に、図６を参照しながら、データ書込
時，データ消去時，およびデータ読出時における具体的
な回路動作について説明する。
【００２８】まず、データ書込時の回路動作について説
明する。Ｘデコーダ４は、メモリセルアレイ１内のワー
ド線ＷＬ１〜ＷＬ３のうちのいずれか１本に、選択的に
１２Ｖの高電位Ｖｐｐを付与する。
【００２９】Ｙゲート２は、書込回路７０およびセンス
アンプ８０に接続される入出力線２７と、入出力線２７
とメモリセルアレイ１内のビット線ＢＬ１〜ＢＬ３のそ
れぞれとの間にトランスファゲートとして設けられるＮ
チャネルＭＯＳトランジスタ２６とを含む。トランジス
タ２６の各ゲートは、互いに異なる接続線Ｙ１〜Ｙ３を
介してＹデコーダ５に接続される。つまり、接続線Ｙ１
〜Ｙ３は、ビット線ＢＬ１〜ＢＬ３と１対１に対応する
ように設けられる。
【００３０】Ｙデコーダ５は、Ｙゲート２内のトランジ
スタ２６のうちのいずれか１つのみをＯＮ状態とするた
めに、接続線Ｙ１〜Ｙ３のうちのいずれか１本にのみ選
択的にハイレベルの電位を付与する。これによって、メ
モリセルアレイ１内のビット線ＢＬ１〜ＢＬ３のうち、
ハイレベルの電位が付与された接続線（Ｙ１〜Ｙ３のう
ちのいずれか）に対応する１本のみが、入出力線２７に
電気的に接続される。
【００３１】書込回路７０は、図５の入出力バッファ９
から与えられるデータに応じて活性化されて、入出力線
２７に高圧Ｖｐｐを印加する。入出力線２７は、１本の
ビット線（ＢＬ１〜ＢＬ３のうちのいずれか）にのみ電
気的に接続されるため、書込回路７から入出力線２７に
印加された高圧Ｖｐｐは、この１本のビット線にのみ印
加される。
【００３２】ソース線スイッチ３は、ソース線２８に接
地電位を与える。入出力バッファ９は、データ書込時に
おいて、入出力端子ＶＯ０〜ＶＯ７に外部より与えられ
たデータ信号を増幅して書込回路７に与える。
【００３３】このような回路動作の結果、メモリセルア
レイ１内の１つのメモリセルにおいてのみ、コントロー
ルゲート１７およびドレイン１９の両方に高電位が付与
される。したがって、この１つのメモリセルにおいての
み、ホットエレクトロンが発生し、フローティングゲー
ト１６に注入される。つまり、この１つのメモリセルＭ
Ｃにデータ“０”が書込まれる。
【００３４】たとえば、Ｘデコーダ４がワード線ＷＬ１
に高電圧Ｖｐｐを印加し、Ｙデコーダ５が接続線Ｙ１に
ハイレベルの電位を印加し、書込回路７０が活性化され
れば、図中点線で囲まれたメモリセルＭＣにデータ
“０”が書込まれる。
【００３５】なお、図５の入出力バッファ９から書込回
路７０に与えられたデータが“１”であれば、書込回路
７０は活性化されない。したがって、このような場合に
は、Ｙデコーダ５によってハイレベルの電位を付与され
た１本の接続線（Ｙ１〜Ｙ３のうちのいずれか）に対応
する１本のビット線（ＢＬ１〜ＢＬ３のうちのいずれ
か）は高電位とならない。このため、この１本のビット
線と、Ｘデコーダ４によって高圧Ｖｐｐを印加された１
本のワード線（ＷＬ１〜ＷＬ３のうちのいずれか）にそ
れぞれドレイン１９およびコントロールゲート１７を接
続された１つのメモリセルＭＣにおいて、フローティン
グゲート１６に注入され得るホットエレクトロンは発生
しない。したがって、このメモリセルＭＣの記憶データ
は“１”のままである。
【００３６】このように、データ書込時には、Ｘデコー
ダ４およびＹデコーダ５によってそれぞれ１本のワード
線および１本のビット線が選択され、かつ、書込回路７
０が選択されたビット線に、入出力バッファ９からのデ
ータに応じて高電位を与えることによって、１つのメモ
リセルＭＣに、外部データが書込まれる。
【００３７】次に、データ消去時の回路動作について説
明する。Ｘデコーダ４は、非活性化されて、メモリセル
アレイ１内のすべてのワード線ＷＬ１〜ＷＬ３が接地電
位Ｖｓｓとなる。これによって、すべてのメモリセルＭ
Ｃのコントロールゲート１７は接地電位となる。
【００３８】同様に、Ｙデコーダ５も非活性化されて、
Ｙゲート２内のすべてのトランジスタ２６にそれぞれ接
続される接続線Ｙ１〜Ｙ３の電位がローレベルとなる。
これによって、Ｙゲート２内のすべてのトランジスタ２
６がＯＦＦ状態となるので、すべてのメモリセルＭＣの
ドレイン１９はフローティング状態となる。
【００３９】ソース線スイッチ３は、ソース線２８に高
圧Ｖｐｐを付与する。このような回路動作によって、す
べてのメモリセルＭＣにおいて、フローティングゲート
１６とソース１８との間に、ソース１８を高電位側とす
る高電界が発生しトンネル現象が生じる。このため、す
べてのメモリセルＭＣにおいてフローティングゲート１
６から電子が流出する。すなわち、メモリセルアレイ１
内のすべてのメモリセルＭＣの記憶データが一括して消
去される。
【００４０】次に、データ書込時における回路動作につ
いて説明する。Ｘデコーダ４は、メモリセルアレイ１内
のワード線ＷＬ１〜ＷＬ３のうちの１本の電位のみをハ
イレベルにし、他のワード線の電位をすべてローレベル
にする。これによって、この１本のワード線に接続され
るすべてのメモリセルのコントロールゲート１７に５Ｖ
が印加される。
【００４１】Ｙデコーダ５は、Ｙゲート２内のトランジ
スタ２６のうちの１つのゲートにのみハイレベルの電位
を付与する。これによって、この１つのトランジスタ２
６に接続される１本のビット線（ＢＬ１〜ＢＬ３のうち
のいずれか）のみが入出力線２７を介してセンスアンプ
８に電気的に接続される。
【００４２】ソース線スイッチ３は、ソース線２８をデ
ータ書込時と同様に接地する。このような回路動作によ
って、Ｙデコーダ５によってＯＮ状態とされた１つのト
ランジスタ２６およびＸデコーダ４によってハイレベル
の電位を与えられた１本のワード線にそれぞれドレイン
１９およびコントロールゲート１７を接続された１つの
メモリセルＭＣの記憶データが、センスアンプ８０によ
って読出される。
【００４３】たとえば、接続線Ｙ１およびワード線ＷＬ
１にハイレベルの電位が付与される場合を想定する。こ
のような場合には、入出力線２７に電気的に接続される
ビット線ＢＬ１に流れる電流の有無は、図において点線
で囲まれたメモリセルＭＣの記憶データによって決定さ
れる。
【００４４】すなわち、記憶データが“１”であるメモ
リセルのしきい値電圧は、ローレベルの電位Ｖｓｓより
も高いので、ローレベルの電位にあるワード線ＷＬ２，
ＷＬ３にコントロールゲートを接続されるメモリセル
は、その記憶データに関わらずＯＦＦ状態である。これ
に対し、ハイレベルの電位Ｖｃｃは、記憶データが
“１”であるメモリセルのしきい値電圧よりも高く、か
つ、記憶データが“０”であるメモリセルのしきい値電
圧よりも低い。したがって、ハイレベルの電位にあるワ
ード線ＷＬ１にコントロールゲートを接続されるメモリ
セルがＯＮ状態であるかＯＦＦ状態であるかは、このメ
モリセルの記憶データによって決定される。
【００４５】したがって、図中点線で囲まれたメモリセ
ルＭＣの記憶データが“０”であれば、このメモリセル
ＭＣはＯＦＦ状態であるので、入出力線２７から、接続
線Ｙ１にゲートを接続されるトランジスタ２６，ビット
線ＢＬ１，およびこのメモリセルＭＣを介してソース線
２８に流れる電流は生じない。しかし、このメモリセル
ＭＣの記憶データが“１”であれば、このメモリセルＭ
ＣはＯＮ状態となるので、入出力線２７から、接続線Ｙ
１にゲートを接続されるトランジスタ２６，ビット線Ｂ
Ｌ１，およびこのメモリセルＭＣを介してソース線２８
に電流が流れる。
【００４６】入出力線２７に電気的に接続されるビット
線からソース線２８に電流が流れると、入出力線２７の
電位は低下するが、入出力線２７に電気的に接続される
ビット線からソース線２８に電流が流れなければ、入出
力線２７の電位は低下しない。センスアンプ８０は、こ
のような入出力線２７の電位変化を検出することによっ
て、入出力線２７に電気的に接続されているビット線に
流れる電流の有無を検知する。
【００４７】入出力線２７に電気的に接続されたビット
線に電流が流れなければ、センスアンプ８０はデータ
“０”に対応する電圧信号を図５の入出力バッファ９に
与える。入出力線２７に電気的に接続されたビット線に
電流が流れれば、センスアンプ８０は、データ“１”に
対応する電圧信号を図５の入出力バッファ９に与える。
【００４８】入出力バッファ９は、データ読出時におい
て、センスアンプ８から与えられたデータ信号を入出力
端子ＶＯ０〜ＶＯ７に供給する。
【００４９】次に、フラッシュＥＥＰＲＯＭの全体的な
回路動作について説明する。図５において、制御信号バ
ッファ１４は、各外部制御信号／ＷＥ，／ＯＥ，／ＣＥ
をバッファリングして、他の回路部を制御するのに必要
な内部制御信号を発生する。
【００５０】フラッシュＥＥＰＲＯＭにおいて、書込お
よび消去のモード設定は、外部からの入力信号の組合わ
せで行なわれる。つまり、書込イネーブル信号／ＷＥの
立上がり時の入力データによってモード設定が行なわれ
る。
【００５１】書込を行なう場合、まず、通常の駆動電圧
Ｖｃｃおよび高電圧Ｖｐｐが本来の値に立上げられる。
次に、書込イネーブル信号／ＷＥが立下げられる。その
後、書込イネーブル信号／ＷＥの立上がりに同期して、
入出力端子ＶＯ０〜ＶＯ７に外部から与えられたデータ
信号が入出力バッファ９を介してコマンドレジスタ１２
にラッチされる。次に、このデータ信号がコマンドデコ
ーダ１３によってデコードされて、このフラッシュＥＥ
ＰＲＯＭの動作モードが、データ書込のためのプログラ
ムモードに設定される。
【００５２】次に、書込イネーブル信号／ＷＥが再度立
下げられて、アドレスレジスタ６に外部からのアドレス
信号がラッチされる。さらに、書込イネーブル信号／Ｗ
Ｅの立上がりに応答して、入出力端子ＶＯ０〜ＶＯ７に
外部から与えられたデータ信号ＤINが入出力バッファ９
を介して書込回路群７にラッチされる。
【００５３】その後、プログラム電圧発生回路１０から
高圧Ｖｐｐのパルスが発生され、Ｘデコーダ４およびＹ
デコーダ５に供給される。Ｙデコーダ５は、この高圧パ
ルスを、Ｙゲート２内のトランジスタ２６のうち、アド
レスレジスタ６にラッチされたアドレス信号が示すメモ
リセル列に対応して設けられた１本のビット線に接続さ
れる１つのゲートにのみ与える。Ｘデコーダ４は、この
高圧パルスを、アドレスレジスタ６にラッチされたアド
レス信号が示すメモリセル行に対応して設けられた１本
のワード線にのみ与える。この結果、前述のような原理
でメモリセルアレイ１内の１つのメモリセルＭＣにのみ
書込回路群７にラッチされたデータが書込まれる。
【００５４】次に、書込イネーブル信号／ＷＥが立下げ
られ、入出力端子ＶＯ０〜ＶＯ７に外部から与えられた
データ信号がコマンドレジスタ１２にラッチされる。続
いて、書込イネーブル信号／ＷＥの立上がりに同期し
て、データが正しく書込まれたか否かを検査するための
プログラムベリファイモードとされる。このとき、ベリ
ファイ電圧発生回路１１は、高圧Ｖｐｐから、６．５Ｖ
程度の、通常のデータ読出時にメモリセルＭＣのコント
ロールゲートに付与される電圧５Ｖよりも高い電圧を、
いわゆるプログラムベリファイ電圧として発生し、Ｘデ
コーダ４およびＹデコーダ５に与える。
【００５５】Ｘデコーダ４は、このプログラムベリファ
イ電圧を、アドレスレジスタ６にラッチされているアド
レス信号が示すメモリセル行に対応して設けられた１本
のワード線に供給する。同様に、Ｙデコーダ５は、プロ
グラムベリファイ電圧を、アドレスレジスタ６にラッチ
されているアドレス信号が示すメモリセル列に対応して
設けられた１本のビット線に接続された、Ｙゲート２内
の１つのトランジスタ２６のゲートに供給する。この結
果、アドレスレジスタ６にラッチされているアドレス信
号が示すメモリセル行およびメモリセル列に共通に接続
される１つのメモリセルＭＣの記憶データが、前述のよ
うな原理で、センスアンプ群８によって読出される。
【００５６】ただし、データが読出されるべきメモリセ
ルのコントロールゲートには通常の読出時よりも高い電
位が付与されるため、このメモリセルにデータ“０”が
書込まれていても、そのしきい値電圧が十分に高くなけ
れば、このメモリセルはＯＮ状態となってセンスアンプ
群８によりデータ“１”が読出される。つまり、データ
“０”の書込時にメモリセルのフローティングゲートに
電子が十分に注入されず、このメモリセルのしきい値電
圧が十分に高くシフトしない、いわゆる書込不良の発見
を容易にするために、ベリファイ電圧発生回路１１がこ
のようなプログラムベリファイ電圧を発生する。
【００５７】次に、センスアンプ群８によって読出され
たデータが書込回路７にラッチされているデータと一致
しなければ、上述の回路動作が再度繰返されて、先程と
同じメモリセルに再度データが書込まれる。読出された
データが一致していれば、次のアドレスのメモリセルに
対して、データ書込およびプログラムベリファイが行な
われる。すべてのメモリセルに対するデータ書込および
プログラムベリファイが終了すると、コマンドデコーダ
１３は、このフラッシュＥＥＰＲＯＭを、通常のデータ
読出のための回路動作が実行可能な読出モードに設定す
る。
【００５８】さて、フラッシュＥＥＰＲＯＭでは、デー
タ消去時にメモリセルのコントロールゲート１７とソー
ス１８との間に高電圧を印加することによって、フロー
ティングゲート１６とソース１８との間でのエネルギー
バンドの曲がりを、フローティングゲート１６からソー
ス１８に電子がトンネルするように強制することにより
データ消去が行なわれる。
【００５９】しかしながら、メモリセルアレイ１内のす
べてのメモリセルＭＣに一括してデータ消去のための高
圧を印加しても、すべてのメモリセルＭＣのしきい値電
圧を同じ値に低下させることは実際には困難である。
【００６０】つまり、データ消去のための高圧を一括し
て印加されたメモリセルのうちの幾つかにおいては、フ
ローティングゲート１６から、データ“０”の書込時に
注入された電子のみが完全に除去され、他の幾つかのメ
モリセルにおいては、フローティングゲート１６から、
データ“０”の書込時に注入された以上の量の電子が引
き抜かれ、さらに他の幾つかのメモリセルにおいては、
フローティングゲートから、データ“０”の書込時に注
入された電子のごく一部しか除去されない。
【００６１】フローティングゲートから、データ書込に
よって注入された以上の電子が引き抜かれる現象は過消
去もしくは過剰消去と呼ばれる。
【００６２】このように、過消去は、メモリセルのしき
い値電圧の極性を負に反転させて、その後のデータ読出
およびデータ書込に支障を来す。そこで、このような過
消去を防ぐために、現在次のような方法が用いられてい
る。
【００６３】すなわち、データ消去のためにソース線２
８に印加する高圧パルスのパルス幅を短くし、このパル
ス幅の短い高圧パルスをソース線２８に一回印加する毎
にメモリセルアレイ１内のすべてのメモリセルＭＣの記
憶データを読出してこれらがすべて“１”となったか否
かを確認する。そして、記憶データが“１”でないメモ
リセルが１つでも検出されれば、再度前述のような短い
パルス幅の消去をパルスをソース線２８に印加する。
【００６４】データ消去のための高圧パルスがソース線
２８に印加されることによってメモリセルＭＣの記憶デ
ータが“１”となったか否か、すなわち、メモリセルの
記憶データが完全に消去されたか否かを確認することを
消去ベリファイという。
【００６５】このような消去ベリファイと、データ消去
のための高圧パルスのソース線２８への印加とが、メモ
リセルアレイ１内のすべてのメモリセルＭＣのデータが
完全に消去されるまで繰返される。
【００６６】次に、データ消去のためのフラッシュＥＥ
ＰＲＯＭ全体の回路動作について説明する。
【００６７】まず、通常の電源電圧Ｖc c および高電圧
Ｖp p が立上げられる。続いて、プログラムモードにお
ける回路動作が、メモリセルアレイ１におけるすべての
アドレスに関して繰返されることによって、メモリセル
アレイ１内のすべてのメモリセルＭＣにデータ“０”が
書込まれる。
【００６８】次に、書込イネーブル信号／ＷＥが立下げ
られ、入出力端子ＶＯ０〜ＶＯ７に外部から入力された
データ信号が入出力バッファ９を介してコマンドレジス
タ１２にラッチされる。これは、メモリセルアレイ１の
記憶データの消去を指示する命令である消去コマンドが
このフラッシュＥＥＰＲＯＭに与えられたことを意味す
る。
【００６９】続いて、コマンドデコーダ１３が、コマン
ドレジスタ１２にラッチされた消去コマンドを示すデー
タ信号をデコードして、このフラッシュＥＥＰＲＯＭ
を、メモリセルアレイ１の記憶データを消去するための
消去モードに設定する。
【００７０】フラッシュＥＥＰＲＯＭが消去モードに設
定されると、ソース線スイッチ３が、ライトイネーブル
信号／ＷＥの立上がり時から次の立下がり時までの短い
期間、高圧Ｖｐｐをメモリセルアレイ１内のソース線２
８に印加する。この結果、前述のような原理で、メモリ
セルアレイ１内のすべてのメモリセルＭＣにトンネル現
象が生じ、フローティングゲートからソースに電子が引
き抜かれる。
【００７１】次の書込イネーブル信号／ＷＥの立下がり
時には、アドレスレジスタ６に外部からメモリセルアレ
イ１における消去ベリファイ開始アドレスがラッチされ
る。また、このときソース線２８への高電圧Ｖｐｐの印
加が終了する。
【００７２】次に、書込イネーブル信号／ＷＥの立上が
りに応答して、メモリセルアレイ１の記憶データが完全
に消去されたか否かを確認するための回路動作の実行を
指示する命令である消去ベリファイコマンドとして、入
出力端子ＶＯ０〜ＶＯ７に外部から入力されたデータ信
号が入出力バッファ９を介してコマンドレジスタ１２に
ラッチされる。コマンドデコーダ１３は、コマンドレジ
スタ１２にラッチされたこのデータ信号をデコードし
て、フラッシュＥＥＰＲＯＭを、メモリセルアレイ１の
記憶データが完全に消去されたか否かを確認するための
消去ベリファイモードに設定する。
【００７３】フラッシュＥＥＰＲＯＭが消去ベリファイ
モードに設定されると、ベリファイ電圧発生回路１１
が、通常のデータ読出時にメモリセルのコントロールゲ
ートに供給される電圧５Ｖよりも若干低い電圧を発生
し、Ｘデコーダ４およびＹデコーダ５に与える。
【００７４】Ｘデコーダ４は、この若干低い電圧を、ア
ドレスレジスタ６にラッチされているアドレス信号が示
すメモリセル行に対応して設けられた１本のワード線に
供給する。同様に、Ｙデコーダ５は、この若干低い電圧
を、Ｙゲート２内のトランジスタ２６のうち、アドレス
レジスタ６にラッチされているアドレス信号が示すメモ
リセル列に対応して設けられた１本のビット線に接続さ
れる１つのゲートにのみ供給する。したがって、通常の
データ読出時と同様の原理で、アドレスレジスタ６にラ
ッチされているアドレス信号が示す１つのメモリセルＭ
Ｃの記憶データがセンスアンプ群８によって読出され
る。
【００７５】ただし、データが読出されるべきメモリセ
ルのコントロールゲートに付与される電位は通常のデー
タ読出時よりも低いため、このメモリセルＭＣのしきい
値電圧が先程のデータ消去によって十分に低い値にシフ
トしていない限り、このメモリセルＭＣがＯＮ状態とな
ってセンスアンプ群８による読出データがデータ“１”
となることはない。
【００７６】メモリセルＭＣのフローティングゲートに
注入された電子が先程のデータ消去のための回路動作に
よって完全に除去されていなければ、このメモリセルＭ
Ｃのしきい値電圧は十分に低下しない。しかし、コント
ロールゲートに印加される電圧がある程度高く、このし
きい値電圧以上であれば、このメモリセルＭＣはデータ
消去が不十分であるにもかかわらずＯＮ状態となる。コ
ントロールゲートに与えられる電圧が低ければ、しきい
値電圧が十分に低いメモリセルしかＯＮ状態とならな
い。
【００７７】そこで、各メモリセルＭＣの記憶データが
完全に消去されたか否かをより確実に確認するために、
消去ベリファイモードにおけるデータ読出のためにコン
トロールゲートに供給される電圧は通常のデータ読出時
よりも低く設定される。
【００７８】センスアンプ群８によって読出されたデー
タが“０”であれば、現在アドレスレジスタ６にラッチ
されているアドレス信号が示すメモリセルＭＣの記憶デ
ータはまだ完全に消去されていないと判断できるので、
データ消去のための高電圧Ｖｐｐ印加および、消去ベリ
ファイのためのデータ読出の動作を外部から繰返され
る。
【００７９】センスアンプ群８によって読出されたデー
タが“１”であれば、現在アドレスレジスタ６にラッチ
されているアドレス信号が示すメモリセルの記憶データ
は完全に消去されたと判断できる。そこで、この場合に
は、アドレスレジスタ６にラッチされているアドレス信
号がメモリセルアレイ１における最終アドレスを示すも
のでなければ、アドレスレジスタ６にラッチされている
アドレス信号をインクリメントして上述の回路動作が繰
返される。
【００８０】このような回路動作の結果、アドレスレジ
スタ６にラッチされているアドレス信号がメモリセルア
レイ１における最終アドレスを示すものになると、メモ
リセルアレイ１内のすべてのメモリセルＭＣの記憶デー
タが完全に消去されたと判断できるので、コマンドレジ
スタ１２がこのフラッシュＥＥＰＲＯＭを、通常のデー
タ読出モードに設定する。
【００８１】このように、従来のフラッシュＥＥＰＲＯ
Ｍにおいては、メモリセルアレイ内のすべてのメモリセ
ルのソースが、消去パルスが付与されるべき同一のソー
ス線に接続されるので、１回のデータ消去によって、メ
モリセルアレイ内のすべてのメモリセルの記憶データが
一括して消去される。この結果、データ消去は、データ
書込およびデータ読出のようにバイト単位では行なわれ
ず、前ビット同時に行なわれる。
【００８２】一方、すでにメモリセルアレイにデータが
書込まれており、このデータを新たなデータに書換える
場合には、新たなデータの書込みに先立って、メモリセ
ルアレイからデータを消去する必要がある。しかしなが
ら、データ消去はすべてのメモリセルに対して一括して
行なわれるため、一部のメモリセルの記憶データのみを
書換えたい場合でも、このデータ書換えに先立って、す
べてのメモリセルの記憶データが消去される。したがっ
て、記憶データを変更する必要のないメモリセルに対し
て、消去される前と同じデータを書込む必要がある。
【００８３】つまり、一部のメモリセルの記憶データを
書換える場合でも、すべてのメモリセルに新たにデータ
が書込まれる。この結果、データ書換えに要する時間が
長くなる。
【００８４】また、各メモリセルのデータ書換え可能回
数は有限であるので、各メモリセルには、データ消去や
データ書込みのための高圧印加という電気的なストレス
が余分に加えられることは好ましくない。したがって、
このような観点からも、データ書換え時に、記憶データ
を書換える必要のないメモリセルへの消去パルスや書込
パルスの印加は回避されるべきである。
【００８５】そこで、所定数の出力ビットに対応して設
けられた所定数のメモリセルごとに、データ消去を行な
うことができるフラッシュＥＥＰＲＯＭが、たとえば特
開平３−７６０９８に提案されている。図８はそのよう
なフラッシュＥＥＰＲＯＭの構成として容易に考えられ
るものを示す概略ブロック図である。
【００８６】図８を参照して、このフラッシュＥＥＰＲ
ＯＭにおいて、メモリセルアレイ１は、複数ｍ個のブロ
ック１−０〜１−（ｍ−１）に分割される。ソース線デ
コーダ２０は、消去モードにおいて、これらのブロック
１−０〜１−（ｍ−１）のうちのいずれか１つにのみ、
ソース線スイッチ部３から消去パルスが印加されるよう
に、アドレスレジスタ６からのアドレス信号に応答して
ソース線スイッチ群３を制御する。このフラッシュＥＥ
ＰＲＯＭの他の部分の構成および動作は図５に示された
従来のそれと同様であるので説明は省略する。
【００８７】以下、図９を参照しながらこのフラッシュ
ＥＥＰＲＯＭにおける、メモリセルアレイ１およびその
周辺回路の構成と、この周辺回路のデータ消去時の回路
動作について説明する。
【００８８】図９には、メモリセルアレイ１およびその
周辺回路の構成が、各ブロック１−０〜１−（ｍ−１）
におけるメモリセル行の数が２であり、かつ、入出力デ
ータＤ0 〜Ｄn のビット数（ｎ＋１）が２であるものと
して示される。なお、図９には、図の複雑化を避けるた
め、メモリセルアレイ１を構成するブロック１−０〜１
−（ｍ−１）のうちの２つのブロック１−０，１−１お
よびそれに対応する周辺回路のみが代表的に示される。
【００８９】Ｙゲート２は、入出力データＤ0 〜Ｄn の
ビット数２と同じ数の入出力線５２，５３と、各入出力
線とすべてのメモリセルアレイブロック１−０〜１−
（ｍ−１）との間にそれぞれ設けられるＮチャネルＭＯ
Ｓトランジスタ５６〜５９とを含む。
【００９０】図８の入出力データＤ0 〜Ｄn を受ける外
部端子は、Ｙゲート２内のすべての入出力線と１対１に
対応して設けられる。すなわち、各外部端子には、対応
する１本の入出力線に接続されたセンスアンプの検知結
果に応じたデータがデータ読出時に現われ、かつ、デー
タ書込時には対応する入出力線に接続されたメモリセル
に書込まれるべき書込データが外部から付与される。こ
の結果、所定のビット長のデータがいずれか１つのメモ
リセルブロックに一括して書込まれ、かつ、１つのメモ
リセルアレイブロックから所定のビット長のデータが一
括して読出される。
【００９１】つまり、各入出力線に電気的に接続され得
るメモリセルはすべて、同一ビットの書込データおよび
読出データを担う。
【００９２】たとえば、図９において、入出力線５２に
対応して設けられたトランジスタ５６，５８に接続され
た４つのメモリセル３１，３２，３５，３６と、入出力
線５３に対応して設けられたトランジスタ５７，５９に
接続された４つのメモリセル３３，３４，３７，３８と
は、それぞれ、最下位ビットのデータＤ0 の書込および
読出と、第１位ビットのデータＤ1 の書込および読出の
ために設けられる。
【００９３】センスアンプ群８は、Ｙゲート２内の入出
力線５２，５３のそれぞれに対応して設けられるセンス
アンプ４８，４９を含む。同様に、書込回路群７は、Ｙ
ゲート２内のすべての入出力線５２，５３にそれぞれ対
応して設けられる書込回路５０，５１を含む。
【００９４】各メモリセルアレイブロック１−０〜１−
（ｍ−１）は、入出力線５２，５３と同数のビット線６
０〜６３を含む。各メモリセルアレイブロック内のビッ
ト線はそれぞれ、Ｙゲート２内のトランジスタ５６〜５
９のうちの対応する２つにそれぞれ接続される。
【００９５】すなわち、メモリセルアレイブロック１−
０内の１本のビット線６０および、メモリセルアレイブ
ロック１−１内の１本のビット線６２はそれぞれ、トラ
ンジスタ５６および５８を介して同一の入出力線５２に
接続され、メモリセルアレイブロック１−０内のもう１
本のビット線６１およびメモリセルアレイブロック１−
１内のもう１本のビット線６３はそれぞれ、トランジス
タ５７および５９を介してもう１本の入出力線５３に接
続される。
【００９６】Ｙゲート２内のトランジスタ５６〜５９
は、Ｙデコーダ５によって、同一のメモリセルアレイブ
ロックに対応して設けられた２つごとに一括して制御さ
れる。
【００９７】すなわち、メモリセルアレイブロック１−
０に対応して設けられたトランジスタ５６および５７の
ゲートは同一の信号線Ｙ１を介してＹデコーダ５に接続
され、メモリセルアレイブロック１−１に対応して設け
られたトランジスタ５８および５９のゲートはこの信号
線Ｙ１とは異なる１本の信号線Ｙ２を介してＹデコーダ
５に接続される。
【００９８】Ｙデコーダ５は、Ｙゲート２内のトランジ
スタ５６〜５９のゲートに接続された信号線Ｙ１，Ｙ２
のうちのいずれか一本にのみ、データ書込時およびデー
タ読出時においてハイレベルの電位を与える。したがっ
て、データ読出時およびデータ書込時には、Ｙゲート２
内のトランジスタ５６〜５９のうち、いずれか１つのメ
モリセルアレイブロックに対応して設けられた２つのみ
がＯＮ状態となって、この１つのメモリセルアレイブロ
ック内のビット線を入出力線５２，５３に電気的に接続
する。
【００９９】データ読出時には、各センスアンプ４８，
４９が動作して、対応する入出力線５２，５３に流れる
電流の有無を検知する。
【０１００】データ書込時には、各書込回路５０，５１
が動作して、対応する入出力線５２，５３に、外部から
の書込データに応じて高圧Ｖｐｐを選択的に付与する。
一方、Ｘデコーダ４も、図５に示されたフラッシュＥＥ
ＰＲＯＭの場合と同様に動作して、ワード線ＷＬ１，Ｗ
Ｌ２の電位を制御する。
【０１０１】ワード線ＷＬ１，ＷＬ２は、すべてのメモ
リセルアレイブロック１−０〜１−（ｍ−１）に共通に
設けられる。
【０１０２】したがって、データ書込時に、いずれか一
本のワード線に高電位Ｖｐｐが付与されると、各メモリ
セルアレイブロック１−０〜１−（ｍ−１）において、
このワード線に接続された２つのメモリセルがデータ書
込可能状態となる。しかしながら、いずれか１つのメモ
リセルアレイブロック内のビット線のみが入出力線５
２，５３に電気的に接続されるように、Ｙゲート部２が
Ｙデコーダ５をＹゲート２を制御するので、高電位Ｖｐ
ｐを付与された１本のワード線に接続されたメモリセル
のうち、この１つのメモリセルアレイブロックに属する
ものにのみ、外部データが書込まれる。
【０１０３】たとえば、Ｙデコーダ５が信号線Ｙ１にハ
イレベルの電位を付与し、かつ、Ｘデコーダ４がワード
線ＷＬ１に高電位Ｖｐｐを付与した場合、メモリセルア
レイブロック１−０において、メモリセル３１および３
３がデータ書込可能状態となるとともに、ビット線６０
および６１にそれぞれ、入出力線５２および５３の電位
が、ＯＮ状態のトランジスタ５６および５７を介して伝
達される。したがって、メモリセル３１および３３にそ
れぞれ、データが書込まれる。
【０１０４】一方、データ読出時には、Ｘデコーダ４に
よっていずれか１本のワード線にハイレベルの電位が付
与されるので、各メモリセルアレイブロック１−０〜１
−（ｍ−１）において、このワード線に接続されたすべ
てのメモリセルがデータ読出可能状態となる。しかしな
がら、データ読出時にも、いずれか１つのメモリセルア
レイブロック内のビット線のみが入出力線５２，５３に
電気的に接続されるので、この１つのメモリセルアレイ
ブロックからのみデータが読出される。
【０１０５】たとえば、Ｙデコーダ５が信号線Ｙ１にハ
イレベルの電位を与え、かつ、Ｘデコーダ４がワード線
ＷＬ１にハイレベルの電位を与えた場合、各メモリセル
アレイブロック１−０〜１−（ｍ−１）において、ワー
ド線ＷＬ１に接続されたすべてのトランジスタ３１，３
３，３５，３７がその記憶データに応じてＯＮ状態また
はＯＦＦ状態となる。しかし、このようなメモリセルの
うち、メモリセルアレイブロック１−０に属する２つ３
１，３３に接続されたビット線６０，６１のみが入出力
線５２および５３に、ＯＮ状態となったトランジスタ５
６および５７を介して電気的に接続される。したがっ
て、入出力線５２に流れる電流の有無および、入出力線
５３に流れる電流の有無はそれぞれ、メモリセルアレイ
ブロック１−０内のトランジスタ３１の記憶データおよ
びメモリセル３３の記憶データに応じて決定される。
【０１０６】このように、データ読出時にも、いずれか
１つのメモリセルアレイブロックからのみデータが読出
される。
【０１０７】ソース線スイッチ群３は、すべてのメモリ
セルアレイブロック１−０〜１−（ｍ−１）にそれぞれ
対応して設けられるソース線スイッチ４３，４４を含
む。
【０１０８】各メモリセルアレイブロック１−０〜１−
（ｍ−１）の各々には、個別に、ソース線２８１，２８
２が設けられる。各メモリセルアレイブロック内のすべ
てのメモリセルのソースは対応するソース線を介して、
対応するソース線スイッチに接続される。
【０１０９】各ソース線スイッチ４３，４４は、ソース
線デコーダ２０によって制御されてデータ書込時および
データ読出時には、図５のフラッシュＥＥＰＲＯＭにお
けるソース線スイッチ３と同様に動作する。一方、デー
タ消去時には各ソース線スイッチは、ソース線デコーダ
２０によって制御されて、対応するメモリセルアレイブ
ロックのソース線に選択的に高電位Ｖｐｐを供給する。
【０１１０】具体的には、コマンドデコーダ１３によっ
てデータ消去モードが指示されると、ソース線デコーダ
２０は、アドレスレジスタ６からのアドレス信号をデコ
ードしてソース線スイッチ部３内のソース線スイッチ４
３，４４のうちのいずれか１つにのみ高電位Ｖｐｐの出
力を指示し、他のソース線スイッチには、このような高
電位Ｖｐｐの出力の禁止を指示するための制御信号を出
力する。この結果、１つのソース線スイッチのみから高
電位Ｖｐｐが発生されるので、この１つのソース線スイ
ッチに対応して設けられた１つのメモリセルアレイブロ
ック内のソース線にのみ高電位Ｖｐｐが付与される。
【０１１１】一方、Ｘデコーダ４およびＹデコーダ５は
図５に示された従来のフラッシュＥＥＰＲＯＭの場合と
同様に動作するので、いずれのメモリセルアレイブロッ
ク１−０〜１−（ｍ−１）においても、すべてのメモリ
セルのコントロールゲートおよびドレインはそれぞれ、
接地電位およびフローティング状態とされる。それゆ
え、高電位Ｖｐｐを出力している１つのソース線スイッ
チに対応する１つのメモリセルアレイブロック内のすべ
てのメモリセルの記憶データは一括して消去されるが、
他のメモリセルアレイブロック内のメモリセルの記憶デ
ータは消去されない。
【０１１２】たとえば、ソース線デコーダ２０がソース
線スイッチ４３に高電位Ｖｐｐの出力を指示すると、図
９において、ソース線２８１にはソース線スイッチ４３
から高電位Ｖｐｐが供給されるが、もう１本のソース線
２８２にはソース線スイッチ４４から高電位Ｖｐｐは供
給されない。このため、図９において、メモリセルアレ
イブロック１−０内のメモリセル３１〜３４においての
み、ソースおよびフローティングゲート間にトンネル現
象が生じ、これらのメモリセルの記憶データが一括して
消去される。一方、メモリセルアレイブロック１−１内
のメモリセル３４〜３８のいずれのソースおよびフロー
ティングゲート間電圧もトンネル現象が生じるほど高く
ないため、これらのメモリセルからデータは消去されな
い。
【０１１３】ソース線デコーダ２０には、それをデコー
ドすることによって、いずれか１つのメモリセルアレイ
ブロックを特定することができるアドレス信号が付与さ
れる。たとえば、外部からのアドレス信号を構成する複
数ビットのデータのうちの上位数ビットに、どのメモリ
セルブロックに含まれるメモリセルに対するデータ書込
またはデータ読出を行なうかを指示するデータが含まれ
るならば、図８のアドレスレジスタ６の出力信号のう
ち、この上位数ビットのデータに対応するものがソース
線デコーダ２０に与えられればよい。
【０１１４】このように、このフラッシュＥＥＰＲＯＭ
によれば、メモリセルアレイ１の記憶データをブロック
単位で消去できる。したがって、メモリセルアレイ１の
記憶データの書換時に、記憶データを変更する必要のな
いブロックに対応して設けられたソース線スイッチから
は高電位Ｖｐｐが発生されないように、外部アドレス信
号を設定すれば、記憶データを変更する必要のあるメモ
リセルが含まれたブロックの記憶データのみが消去され
る。
【０１１５】
【発明が解決しようとする課題】以上のように、記憶デ
ータをブロック単位で消去できる従来のフラッシュＥＥ
ＰＲＯＭは、メモリセルアレイブロックごとに設けられ
たソース線スイッチを制御するために、アドレス信号を
入力とするソース線デコーダを必要とする。
【０１１６】ソース線デコーダは、外部アドレス信号を
デコードして、いずれか１つのソース線スイッチにの
み、高電位Ｖｐｐの出力を指示する制御信号を与える必
要がある。このため、ソース線デコーダは、すべてのソ
ース線スイッチにそれぞれ対応して、特定のアドレス入
力に応答してのみ高電位Ｖｐｐの出力を指示する制御信
号を発生するように構成された回路を含む必要があり、
かつ、これらの回路のそれぞれと対応するソース線スイ
ッチとの間に個別に信号線を設ける必要がある。
【０１１７】たとえば、図９において、ソース線デコー
ダ２０は、メモリセルアレイブロック１−０内のメモリ
セル３１〜３４のいずれかを指示するアドレス信号が入
力されたときにのみ高電位Ｖｐｐの出力を指示する制御
信号を発生するように構成されたデコーダ２００と、メ
モリセルアレイブロック１−１内のメモリセル３５〜３
８のうちのいずれかを選択するためのアドレス信号が入
力されたときにのみ高電位Ｖｐｐの出力を指示する制御
信号を発生するように構成されたデコーダ２１０とを含
む。デコーダ２００の出力をソース線スイッチ４３に供
給するための信号線４６と、デコーダ２１０の出力をソ
ース線スイッチ４４に与えるための信号線４７とは別々
に設けられる。
【０１１８】実際には、１つのメモリセルアレイは多数
のブロックに分割されるので、これらのブロックの数と
同数の信号線をソース線スイッチ群３とソース線デコー
ダ２０との間に設ける必要があり、かつ、ソース線デコ
ーダ２０内には、これらの信号線と同数のデコーダを設
ける必要がある。
【０１１９】ソース線デコーダ２０内の各デコーダは、
実際には、外部アドレス信号を構成する複数ビットのデ
ータのうちの多数のビットのデータを入力として受ける
ので、比較的大きい回路面積を有する。このため、ソー
ス線デコーダ２０および、ソース線デコーダ２０とソー
ス線スイッチ群３との間に設けられる信号線の、半導体
基板上における占有面積は大きい。この結果、このよう
な従来のフラッシュＥＥＰＲＯＭのチップサイズは、半
導体集積回路装置のチップサイズの縮小化という一般的
な要求に反して大きくなる。
【０１２０】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、チップサイズの増大を招来すること
なく、メモリセルアレイの記憶データをブロック単位で
消去できる不揮発性半導体記憶装置を提供することであ
る。
【０１２１】
【課題を解決するための手段】上記のような目的を達成
するために、本発明にかかる不揮発性半導体記憶装置
は、複数のメモリセルアレイブロックと、書込データに
応じた電位を供給されるべきデータバス手段と、複数の
メモリセルアレイブロックに対応して設けられた複数の
接続手段および複数の高電圧発生手段とを含む。各メモ
リセルアレイブロックは、複数の列に配列され、電気的
に書込および消去可能な複数のメモリセルと、これら複
数の列に対応して設けられた複数のビット線とを備え
る。各接続手段は、対応するメモリセルアレイブロック
内の複数のビット線をデータバス手段に電気的に接続す
る。各高電圧発生手段は、対応するメモリセルアレイブ
ロック内のすべてのメモリセルの記憶データを一括して
消去するための高電圧を発生する。
【０１２２】本発明にかかる不揮発性半導体記憶装置
は、さらに、データ消去モードを指示する指示信号に応
答して、データバス手段に所定の電位を供給する電位供
給手段と、データ消去モードにおいて、複数の接続手段
のうちのいずれかを選択的に活性化する活性化手段とを
備える。各高電圧発生手段は、データ消去モードにおい
て、対応するメモリセルアレイブロック内の複数のビッ
ト線のうちのいずれかに電気的に接続され、かつ、接続
されたビット線の電位がこの所定の電位とななったこと
に応答して、活性化される。
【０１２３】
【作用】本発明にかかる不揮発性半導体記憶装置は、上
記のように構成されるので、データ消去モードにおい
て、活性化手段によっていずれかの接続手段が選択的に
活性化されるので、消去モードを指示する信号に応答し
てデータバス手段に供給された電位が、活性化された接
続手段に対応するメモリセルアレイブロック内のビット
線にのみ伝達される。このため、このメモリセルブロッ
クに対応して設けられた高電圧発生手段のみが、活性化
される。この結果、活性化された接続手段に対応して設
けられたメモリセルアレイブロック内のメモリセルの記
憶データは、対応する高電圧発生手段により発生された
高電圧によって、一括して消去される。
【０１２４】
【実施例】図１は、本発明の一実施例のフラッシュＥＥ
ＰＲＯＭの全体構成を示す概略ブロック図である。
【０１２５】図１を参照して、このフラッシュＥＥＰＲ
ＯＭは、図８に示された従来のそれと異なり、メモリセ
ルアレイ１の記憶データをブロック単位で消去するため
にソース線ラッチ部１９０およびトランスファゲート１
８０を含む。トランスファゲート１８０はメモリセルア
レイ１とソース線１９０との間に設けられて、これらの
間の電気的接続を制御する。
【０１２６】タイマ１５０および電源切換回路１６０
は、ソース線ラッチ部１９０を制御するために設けら
れ、トランスファ制御回路１７０はトランスファゲート
１８０を制御するために設けられる。
【０１２７】さらに、このフラッシュＥＥＰＲＯＭにお
いては、図８に示されたフラッシュＥＥＰＲＯＭの場合
と異なり、Ｙデコーダ５が消去モードにおいてもデータ
書込時およびデータ読出時と同様に動作し、かつ、Ｘデ
コーダ４は消去モードにおいて非活性され、さらに、書
込回路７は消去モードにおいて、入出力バッファ９を介
して受ける外部データをＹゲート２に与える。コマンド
デコーダ１３は、従来の機能に加えて、Ｘデコーダ４，
Ｙデコーダ５，および書込回路群７をこのように動作さ
せるためにこれらを制御するとともに、タイマ１５０，
トランスファ制御回路１７０，およびソース線ラッチ部
１９０を制御するための制御信号ＥＮ１〜ＥＮ３を発生
する機能を有する。
【０１２８】このフラッシュＥＥＰＲＯＭの他の部分の
構成および動作は、図８に示された従来のフラッシュＥ
ＥＰＲＯＭの場合と同様である。
【０１２９】図２は、メモリセルアレイ１が２つのブロ
ック１−０，１−１によって構成され、かつ、入出力デ
ータが２ビットデータである場合の、メモリセルアレイ
１およびその周辺部の構成を示す回路図である。図２に
は、各メモリアレイブロックが２つのメモリセル行によ
って構成される場合が例示される。
【０１３０】図２を参照して、メモリセルアレイブロッ
ク１−０，１−１およびＹゲート２ならびに、センスア
ンプ群８および書込回路群７は、図９に示された従来の
それと同一の構成を有する。ただし、書込回路群７内の
各書込回路６６，６７は、図１のコマンドレジスタ１３
の出力信号ＥＮ１によって制御される。
【０１３１】一方、ソース線ラッチ部１９０は、メモリ
セルアレイブロック１−０，１−１の各々ごとに対応し
て設けられたソース線ラッチ回路６９，７０を含む。従
来と同様に、ソース線２８１，２８２は、メモリセルア
レイブロック１−０，１−１の各々に別々に設けられ
る。各メモリセルアレイブロック内のすべてのメモリセ
ルのソースは、対応するソース線を介して対応するソー
ス線ラッチ回路に接続される。
【０１３２】トランスファゲート１８０は、メモリセル
アレイブロック１−０，１−１の各々に対応して１個ず
つ設けられたＮチャネルＭＯＳトランジスタ７１，７２
を含む。トランスファゲート１８０内の各トランジスタ
７１，７２は、対応するメモリセルアレイブロック内の
１本のビット線と、このメモリセルアレイブロックに対
応するソース線ラッチ回路との間に接続される。具体的
には、トランスファ制御回路１７０内のトランジスタ７
１，７２は、同じビットのデータを担うメモリセルに対
応して設けられたビット線に接続される。
【０１３３】すなわち、トランジスタ７１に接続された
ビット線６０に対応するメモリセル３１，３２と、トラ
ンジスタ７２に接続されたビット線６２に対応するメモ
リセル３５，３６とはそれぞれ、Ｙゲート２内のトラン
ジスタ５６および５８を介してともに入出力線５２に接
続される。
【０１３４】トランスファゲート１８０内のすべてのト
ランジスタ７１，７２は、トランスファ制御回路１７０
からの制御信号ＬＡＴによって共通に制御される。
【０１３５】以下、図１ないし図３を参照しながらこの
フラッシュＥＥＰＲＯＭの消去モードにおける回路動作
について説明する。図３は、消去モードにおいて、図２
の回路部の各部に現われる信号波形を示すタイミングチ
ャート図である。
【０１３６】フラッシュＥＥＰＲＯＭの場合、読出モー
ド，書込モード（プログラムモード），および消去モー
ド等のモード設定は、所定の条件下で外部から入力され
たデータが示すコマンドによって決定される。つまり、
入出力バッファ９に与えられる外部データにおけるそれ
ぞれのビットの論理値が、各モードに対応して予め決め
られており、このような論理値の組合せを有するデータ
が所定の条件下で入力バッファ９に付与されると、コマ
ンドレジスタ１２およびコマンドデコーダ１３がフラッ
シュＥＥＰＲＯＭをこのデータに対応するモードに設定
する。
【０１３７】本実施例では、消去モードを指示するコマ
ンドは図２において入出力線５２に入出力バッファ９を
介して外部から与えられるデータＤ0 が論理値“０”で
あるデータに対応するものとする。
【０１３８】さて、従来と同様に、消去モードを指示す
るコマンドに対応する外部データＤｉｎ（図３（ｂ））
は、ライトイネーブル信号／ＷＥの（図３（ａ））の立
下がり後に入出力バッファ９に付与される。このような
コマンド入力はライトイネーブル信号／ＷＥを２度立下
げることによって２度行なわれる。
【０１３９】コマンドレジスタ１２は、消去モードを指
示するコマンドとして入出力バッファ９に２度目に入力
されたデータＤｉｎをコマンドデコーダ１３に与える。
【０１４０】したがって、コマンドデコーダ１３はライ
トイネーブル信号／ＷＥの２度目の立下がり後に、コマ
ンドレジスタ１２からのデータＤｉｎをデコードして、
このフラッシュＥＥＰＲＯＭを消去モードに設定すべ
く、制御信号ＥＮ２（図３（ｃ））をローレベルに立下
げ、かつ、制御信号ＥＮ１（図３（ｄ））を所定期間ハ
イレベルにする。さらに、コマンドデコーダ１３は、制
御信号ＥＮ１の立下り時にタイマ１５０を駆動させ、そ
の後、一定時間経過後に所定期間ハイレベルの制御信号
ＥＮ３（図３（ｎ））を発生する。
【０１４１】制御信号ＥＮ１がハイレベルである期間、
Ｙデコーダ５は活性化されて、データ読出時およびデー
タ書込時と同様に動作する。すなわち、図２において、
Ｙデコーダ５は、アドレスレジスタ６からのアドレス信
号をデコードして、Ｙゲート２内のトランジスタ５６〜
５９のうち、いずれか１つのメモリセルアレイブロック
１−０または１−１に対応して設けられたものだけをＯ
Ｎ状態にする。
【０１４２】さらに、制御信号ＥＮ１がハイレベルとな
ることによって、トランスファ制御回路６８も活性化さ
れる。トランスファ制御回路６８は、制御信号ＥＮ１が
ハイレベルである期間活性化されて、ハイレベルの制御
信号ＬＡＴ（図３（ｇ））を出力する。これによって、
トランスファゲート１８内のすべてのトランジスタ７
１，７２は制御信号ＥＮ１がハイレベルである期間ＯＮ
状態となる。
【０１４３】一方、制御信号ＥＮ２がローレベルとなる
ことによって、Ｘデコーダ４が非活性化される。したが
って、制御信号ＥＮ２がローレベルである消去モードに
おいていずれのワード線ＷＬ１，ＷＬ２も選択されない
ので、すべてのワード線ＷＬ１，ＷＬ２の電位は接地電
位にある。
【０１４４】具体的は、Ｙデコーダ５とＹゲート２との
間に設けられた信号線Ｙ１，Ｙ２のうちのいずれか１本
の電位のみが、図３（ｆ）に示されるように、制御信号
ＥＮ１がハイレベルである期間にハイレベルとなる。
【０１４５】タイマ１５０は、制御信号ＥＮ１の立下が
りに応答して、制御信号ＥＮ３が立上がるまでの期間ハ
イレベルの制御信号ＥＲＡＳＥ（図３（ｃ））を電源切
換回路１６に出力し続ける。
【０１４６】電源切換回路１６０は、制御信号ＥＲＳＡ
ＳＥがローレベルである期間には、通常の電源電圧（＝
５Ｖ）をソース線ラッチ部１９０に供給し、制御信号Ｅ
ＲＡＳＥがハイレベルである期間には、高電圧Ｖｐｐ
（＝１２Ｖ）をソース線ラッチ部１９に与える。したが
って、電源切換回路１６の出力電圧ＳＵＰは、図３
（ｈ）に示されるように、制御信号ＥＮ１の立下がり後
一定期間高電圧Ｖｐｐとなる。
【０１４７】一方、入出力バッファ９によって取込まれ
たデータＤｉｎは、コマンドレジスタ１２に与えられる
とともに、書込回路７にも与えられる。
【０１４８】書込回路群７内の書込回路６６，６７はそ
れぞれ、制御信号ＥＮ１がハイレベルである期間活性化
されて、データ書込時と同様に動作する。すなわち、各
書込回路６６，６７は、入出力バッファ９からの複数ビ
ットのデータＤｉｎのうち、接続された入出力線５２，
５３に対応するビットのデータが“０”である場合にの
み、接続された入出力線に、ハイレベルを付与する。本
実施例では、消去モードを示すコマンドとして入出力バ
ッファ９に与えられるデータＤｉｎのうちの最下位ビッ
トのデータＤ0 が“０”であるので、このビットＤ0 に
対応して設けられた入出力線５２の電位は、図３（ｅ）
で示されるように、対応する書込回路６６の動作によっ
て、制御信号ＥＮ１がハイレベルである期間ハイレベル
となる。
【０１４９】一方、制御信号ＥＮ１がハイレベルである
期間には、Ｙデコーダ５が動作するので、入出力線５２
の電位は、Ｙゲート２内のいずれか１つのトランジスタ
を介して１つのメモリセルアレイブロック内のビット線
に伝達される。
【０１５０】たとえば、Ｙデコーダ５によって信号線Ｙ
１の電位が図３（ｆ）に示されるようにハイレベルとさ
れれば、入出力線５２のハイレベルは、トランジスタ５
６を介してメモリセルアレイブロック１−０内のビット
線６０に伝達される。
【０１５１】制御信号ＥＮ１がハイレベルである期間に
は、トランスファ制御回路６８の動作によってトランス
ファゲート１８内の各トランジスタ７１，７２がＯＮ状
態となって、対応するメモリセルアレイブロック１−
０，１−１内の１本のビット線６０，６２を対応するソ
ース線ラッチ回路６９，７０に電気的に接続する。した
がって、入出力線５２からいずれか１つのメモリセルア
レイブロック内の１本のビット線に伝達されたハイレベ
ルは、さらに、この１つのメモリセルアレイブロックに
対応して設けられたソース線ラッチ回路（６９または７
０）に付与される。
【０１５２】たとえば、入出力線５２のハイレベルがビ
ット線６０に伝達された場合、このハイレベルは、さら
に、トランジスタ７１を介してソース線ラッチ回路６９
に与えられる。
【０１５３】各ソース線ラッチ回路６９，７０は、制御
信号ＥＮ２がローレベルとなることによって活性化され
て、対応するトランジスタ７１，７２との間の信号線Ｌ
ＩＮ１，ＬＩＮ２の電位が一旦ハイレベルとなると、以
後、この信号線の電位をハイレベルに保持するように動
作する。各ソース線ラッチ回路６９，７０のこのような
動作は保持動作は、制御信号ＥＮ３の電位がハイレベル
となると解除される。つまり、各信号線ＬＩＮ１，ＬＩ
Ｎ２の電位は、制御信号ＥＮ３の立上がりに応答して、
ローレベルにリセットされる。
【０１５４】制御信号ＥＮ１が立下がると、Ｙデコーダ
５およびトランスファ制御回路６８がともに非活性化さ
れる。このため、Ｙデコーダ５の出力信号はすべてロー
レベルとなるので、Ｙゲート２内のすべてのトランジス
タ５６〜５９はＯＦＦ状態となる。同様に、トランスフ
ァ制御回路６８の出力信号もローレベルとなるので、ト
ランスファゲート１８０内のすべてのトランジスタ７
１，７２もＯＦＦ状態となる。この結果、入出力線５２
のハイレベルはいずれのソース線ラッチ回路６９，７０
にも伝達されくなる。しかしながら、各ソース線ラッチ
回路６９，７０は上述のような保持機能を有する。
【０１５５】したがって、入出力線５２のハイレベルを
伝達されたソース線ラッチ回路６９または７０は、制御
信号ＥＮ１の立下がり後も、制御信号ＥＮ３がハイレベ
ルとならない限り、対応する信号線ＬＩＮ１，ＬＩＮ２
をハイレベルに保持する。
【０１５６】たとえば、制御信号ＥＮ１がハイレベルで
ある期間にトランジスタ５６がＯＮ状態となる場合に
は、信号線ＬＩＮ１の電位は、図３（ｈ）に示されるよ
うに、制御信号ＥＮ１の立上がりから、制御信号ＥＮ３
の立上がりまでの期間ハイレベルとなる一方、信号線Ｌ
ＩＮ２の電位は、図３（ｉ）に示されるように、ローレ
ベルのままである。
【０１５７】活性化された各ソース線ラッチ回路６９，
７０は、さらに、対応する信号線ＬＩＮ１，ＬＩＮ２が
ハイレベルである期間、電源切換回路１６０の出力電圧
ＳＵＰを、出力信号ＬＯＵＴ１，ＬＯＵＴ２として、対
応するメモリセルアレイブロック１−０，１−１内のソ
ース線２８１，２８２に供給し、かつ、対応する信号線
ＬＩＮ１，ＬＩＮ２の電位がローレベルである期間に
は、電源切換回路１６０の出力電圧ＳＵＰにかかわら
ず、対応するソース線２８１，２８２にローレベルの電
位を付与する。
【０１５８】電源切換回路１６０の出力電圧ＳＵＰは、
図３（ｈ）に示されるように、制御信号ＥＲＡＳＥがハ
イレベルである期間１２Ｖであり、他の期間には５Ｖで
ある。したがって、たとえば入出力線５２のハイレベル
が制御信号ＥＮ１がハイレベルである期間に信号線ＬＩ
Ｎ１に伝達された場合、ソース線ラッチ回路６９の出力
ＬＯＵＴ１によって、ソース線２８１の電位のみが、図
３（ｅ）において実線で示されるように、電源切換回路
１６０の出力電圧ＳＵＰ（図３（ｈ））と同様に変化す
る。一方、他のソース線２８２の電位は、図３（ｌ）に
おいて破線で示されるように、ローレベルのままとな
る。
【０１５９】このように、制御信号ＥＲＡＳＥがハイレ
ベルである期間に、いずれか１本のソース線にのみ１２
Ｖの高電位が付与される。したがって、この１本のソー
ス線が設けられた１つのメモリセルアレイブロック内の
すべてのメモリセルの記憶データのみが一括して消去さ
れ、他のメモリセルアレイブロック内のいずれのメモリ
セルの記憶データも消去されない。
【０１６０】たとえば、制御信号ＥＲＡＳＥがハイレベ
ルである期間にソース線２８１の電位が１２Ｖとなった
場合、メモリセルアレイブロック１−０内のすべてのメ
モリセル３１〜３４のソースにはソース線２８１から高
電位が付与されるので、これらのメモリセルの記憶デー
タはこの期間内に一括して消去されるが、メモリセルア
レイブロック１−１内のいずれのメモリセル３５〜３８
のソースにも高電位１２Ｖは付与されないので、これら
のメモリセル３５〜３８の記憶データは消去されない。
【０１６１】以上のように、本実施例では、消去モード
を指示するコマンドとしてこのフラッシュＥＥＰＲＯＭ
に入力されたデータのうち論理値が“０”であるビット
に対応する入出力線５２の電位を、消去モードにおい
て、いずれか１本のビット線に選択的に伝達することに
よって、メモリセルアレイブロック１−０，１−１ごと
に設けられたソース線ラッチ回路６９，７０のうちのい
ずれか１つのみが、対応するソース線２８１，２８２に
高電位Ｖｐｐを供給することができる状態にセットされ
る。したがって、消去モードにおいてアドレスレジスタ
６からＹデコーダ５に与えられたアドレス信号が、記憶
データを消去したいメモリセルアレイブロック内のメモ
リセルの列アドレスを指示するものとなるように、外部
アドレス信号を設定すれば、所望のメモリセルアレイブ
ロック１つの記憶データのみを消去することができる。
【０１６２】このように、本実施例によれば、いずれか
１つのメモリセルアレイブロック内のソース線にのみデ
ータ消去のための高電位Ｖｐｐを付与するために、従来
のような、アドレス信号を入力とするソース線デコーダ
２０（図８参照）を設ける必要がない。また、各メモリ
アレイブロック１−０，１−１にデータ消去のための高
電位を付与するためにメモリセルアレイブロックごとに
別々に設けられた回路６９，７０（図９のソース線スイ
ッチ４３，４４に対応）がすべて、制御信号ＥＮ２およ
びＥＮ３ならびに電源切換回路１６の出力電圧ＳＵＰを
共通に受ける。したがって、メモリセルアレイごとに設
けられた消去パルス印加のための回路６９，７０への入
力信号線数は、メモリセルアレイブロックの数にかかわ
らず一定（３本）である。
【０１６３】それゆえ、本実施例によれば、メモリセル
アレイ１が、多くのブロックに分割された場合でも、メ
モリセルアレイ１の記憶データをブロック単位で消去す
るために必要となる配線の数が増加しないので、このよ
うな配線数の増加を懸念することなく各ブロックのサイ
ズを小さくすることができる。
【０１６４】ブロックサイズを小さくしてメモリセルア
レイ１を多数のブロックに分割すれば、メモリセルアレ
イ１の記憶データをより細かい単位で消去することがで
きるので、一部の記憶データのみを選択的に書換えるこ
とができる。
【０１６５】また、上記説明においては、いずれか１つ
のメモリセルアレイブロックの記憶データのみが選択的
に消去される場合が述べられたが、一括してデータを消
去されるべきメモリセルアレイブロックの数は可変であ
り、任意の数に設定することができる。
【０１６６】たとえば、図２において、制御信号ＥＮ１
がハイレベルである期間内に、信号線Ｙ１およびＹ２の
電位が順次ハイレベルとなるように外部アドレス信号が
切換えられれば、入出力線５２の高電位は、まず、ソー
ス線ラッチ回路６９によって信号線ＬＩＮ１に保持され
た後、続いて、ソース線ラッチ回路７０によって信号線
ＬＩＮ２に保持される。したがって、制御信号ＥＲＡＳ
Ｅがハイレベルである期間には、ソース線ラッチ回路６
９および７０からそれぞれ、ソース線２８１および２８
２に１２Ｖの高電位が供給される。この結果、２つのメ
モリセルアレイブロック１−０，１−１の記憶データが
一括して消去される。
【０１６７】このように、本実施例では、メモリセルア
レイブロックごとに、消去パルスを印加するために設け
られた回路６９，７０が、消去パルスの出力を指示する
信号を保持する機能を有するので、消去モードにおい
て、Ｙデコーダ５が活性状態である期間内にＹデコーダ
５に入力されるアドレス信号を切換えることによって、
２つ以上の任意のメモリセルブロックの記憶データを一
括して消去することも可能となる。
【０１６８】なお、本実施例において、Ｘデコーダ，Ｙ
デコーダ５，書込回路群７，およびセンスアンプ群８は
いずれも、データ書込時およびデータ読出時には、従来
と同様に動作する。一方、各ソース線ラッチ回路６９，
７０も、データ書込時およびデータ読出時には、図９の
ソース線スイッチ４３，４４と同様に動作する。すなわ
ち、各ソース線ラッチ回路６９，７０は、制御信号ＥＮ
２がハイレベルである期間、対応するソース線２８１，
２８２にローレベルの電位を付与する。
【０１６９】それゆえ、このフラッシュＥＥＰＲＯＭに
おけるデータ読出およびデータ書込は、従来のフラッシ
ュＥＥＰＲＯＭの場合と同様の回路動作によって実行さ
れる。
【０１７０】図４は、各ソース線ラッチ回路６９，７０
の構成の一例を示す回路図である。図４には１つのソー
ス線ラッチ回路６９の構成が代表的に示される。
【０１７１】図４を参照して、ソース線ラッチ回路６９
は、対応する信号線ＬＩＮ１の電位および制御信号ＥＮ
３を入力とするフリップフロップ回路１９００と、イン
バータ１９３と、電圧変換回路１９４と、対応するソー
ス線２８１を駆動するドライバ回路１９９とを含む。
【０１７２】フリップフロップ回路１９００は、２つの
２入力ＮＯＲゲート１９１および１９２を含む。ＮＯＲ
ゲート１９１は、信号線ＬＩＮ１の電位とＮＯＲゲート
１９２の出力電位とが入力され、ＮＯＲゲート１９２に
は、ＮＯＲゲート１９１の出力電位と制御信号ＥＮ３と
が入力される。
【０１７３】したがって、消去モードにおいて、入出力
線５０の高電位がトランジスタ５６，ビット線６０，お
よびトランジスタ７１を介して信号線ＬＩＮ１に付与さ
れると、ＮＯＲゲート１９１の出力電位が、ＮＯＲゲー
ト１９２の出力電位にかかわらずローレベルとなる。信
号線ＬＩＮ１の電位の立上がり時には、制御信号Ｅめ３
がローレベルである（図３参照）ので、ＮＯＲゲート１
９２の出力電位はＮＯＲゲート１９１の出力電位がロー
レベルとなることによって、ハイレベルとなる。
【０１７４】この結果、ＮＯＲゲート１９１には、ＮＯ
Ｒゲート１９２からハイレベルの電位が付与されるの
で、以後、信号線ＬＩＮ１の電位がローレベルとなって
も、制御信号ＥＮ３がハイレベルとならない限り、ＮＯ
Ｒゲート１９１の出力電位は、ローレベルのままであ
る。
【０１７５】ＮＯＲゲート１９１の出力は、フリップフ
ロップ回路１９０の出力としてインバータ１９３によっ
て反転されて、および反転されずに、電圧変換回路１９
４に与えられる。
【０１７６】ＮＯＲゲート１９１および１９２並びにイ
ンバータ１９３のいずれの電源電圧も通常の大きさ（５
Ｖ）であるのに対し、ドライバ１９９の電源電圧は制御
信号ＥＲＡＳＥがハイレベルである期間高電圧（１２
Ｖ）となる。そこで、フリップフロップ回路１９０の出
力によってドライバ１９９を直接駆動することが困難で
ある。そこで、電圧変換回路１９４が、フリップフロッ
プ回路１９０の出力信号の電圧レベルを変換するために
設けられる。
【０１７７】電圧変換回路１９４は、図１の電源切換回
路１６０の出力電圧ＳＵＰと接地電位との間に互いに直
列に接続された、ＰチャネルＭＯＳトランジスタ１９５
およびＮチャネルＭＯＳトランジスタ１９７ならびに、
これらと並列に接続されたＰチャネルＭＯＳトランジス
タ１９６およびＮチャネルＭＯＳトランジスタ１９８と
を含む。トランジスタ１９７のゲートには、フリップフ
ロップ回路１９０の出力が直接付与され、トランジスタ
１９８のゲートには、フリップフロップ回路１９０の出
力がインバータ１９３によって反転されて付与される。
トランジスタ１９５および１９６のゲートはそれぞれ、
トランジスタ１９６および１９８の接続点と、トランジ
スタ１９５および１９７の接続点とに接続される。
【０１７８】したがって、フリップフロップ回路１９０
の出力電位がローレベルであれば、トランジスタ１９８
がＯＮ状態となってトランジスタ１９５のゲート電位を
低下させる一方、トランジスタ１９７がＯＦＦ状態とな
ってトランジスタ１９６のゲート電位の低下を禁止す
る。この結果、ＯＮ状態となったトランジスタ１９８に
よって、ドライバ１９９への入力電位がローレベルとな
る。
【０１７９】ドライバ１９９は、電源切換回路１６０の
出力ＳＵＰと接地電位との間に互いに直列に接続され
た、ＰチャネルＭＯＳトランジスタ２００およびＮチャ
ネルＭＯＳトランジスタ２０１を含む。電圧変換回路１
９４の出力はトランジスタ２００および２０１のゲート
に与えられ、トランジスタ２００および２０１の接続点
が対応するソース線２８１に接続される。
【０１８０】したがって、電圧変換回路１９４の出力電
位がローレベルであれば、トランジスタ２００がＯＮ状
態となって、電源切換回路１６の出力電圧ＳＵＰをソー
ス線２８１に与える。
【０１８１】このように、信号線ＬＩＮ１の電位が一旦
ハイレベルとなると、ＮＯＲゲート１９１および１９２
の接続点にローレベルの電位がラッチされるので、制御
信号ＥＮ３がハイレベルとならない限り、ソース線２８
１に、電源切換回路１６０の出力電圧ＳＵＰが供給され
る。制御信号ＥＮ３の電位がハイレベルとなると、ＮＯ
Ｒゲート１９２の出力電位は、ＮＯＲゲート１９１の出
力電位にかかわらずローレベルとなる。このため、ＮＯ
Ｒゲート１９１の出力電位は以後、信号線ＬＩＮ１の電
位によって決定される。つまり、フリップフロップ回路
１９０が、信号線ＬＩＮ１の電位がハイレベルとなる前
の状態にリセットされる。
【０１８２】一方、信号線ＬＩＮ１に入出力線５２から
高電位が伝達されるまでは、ＮＯＲゲート１９１の出力
電位はハイレベルであるので、電圧変換回路１９４にお
いて、先程とは逆に、トランジスタ１９７がＯＮ状態と
なってトランジスタ１９６のゲート電位を低下させる一
方、トランジスタ１９８がＯＦＦ状態となってトランジ
スタ１９５のゲート電位の低下を禁止する。このため、
ドライバ１９９には、トランジスタ１９６によって、電
源切換回路１６からのハイレベルの電位が供給される。
この結果、ドライバ１９９においてトランジスタ２０１
がＯＮ状態となって、ソース線２８１を接地する。
【０１８３】制御信号ＥＮ３は、消去モードにおいて制
御信号ＥＲＡＳＥが立下がる毎に立上げられる。制御信
号ＥＮ３の立下がり時には、信号線ＬＩＮ１の電位はロ
ーレベルであるので、ＮＯＲゲート１９１の出力電位は
ハイレベルに確定される。したがって、制御信号ＥＮ３
の立下がり後、フリップフロップ回路１９０の出力電位
は消去モードにおいて信号線ＬＩＮ１の電位がハイレベ
ルとならない限りハイレベルのままである。したがっ
て、データ消去の開始に先立ってソース線ラッチ回路６
９は、必ず、対応するメモリセルアレイブロック１−０
の記憶データを消去するか否かを示すデータを取込むこ
とができる状態にある。
【０１８４】上記実施例では、ソース線ラッチ回路６
９，７０に入出力線５２の電位を供給するための信号線
ＬＩＮ１，ＬＩＮ２と、ソース線ラッチ回路６９，７０
の出力信号を受けるソース線２８１，２８２とが別々に
設けられるが、これらが共通であってもよい。
【０１８５】たとえば、図４において、フリップフロッ
プ回路１９０への入力信号線ＬＩＮ１がドライバ１９９
の出力端に接続された構成でもよい。この場合には、信
号線ＬＩＮ１の電位は、図３（ｈ）に示されるように、
消去モードにおいて一旦ハイレベルとなると、以後制御
信号ＥＮ３がハイレベルとなるまで高電位に保持され
る。
【０１８６】また、上記実施例では、図３に示されるよ
うにライトイネーブル信号／ＷＥがローレベルである期
間に、入出力線５２からソース線ラッチ回路に高電位が
伝達されたが、このような伝達はライトイネーブル信号
／ＷＥがハイレベルである期間に行なわれてもよい。
【０１８７】
【発明の効果】以上のように、本発明によれば、不揮発
性半導体記憶装置において、メモリセルアレイの記憶デ
ータを、僅かな配線および回路の付加によって、任意の
数のブロック単位で消去することが可能となる。また、
ブロック数が増大してもデータ消去に係る配線の数は増
大しないので、チップサイズの増大を招来することな
く、メモリセルアレイの記憶データをより細かい単位で
選択的に消去または書換えることも可能となる。
【０１８８】したがって、本発明がたとえばフラッシュ
ＥＥＰＲＯＭに適用されれば、従来よりもはるかに機能
性の高い不揮発性半導体記憶装置が提供される。
【図面の簡単な説明】
【図１】本発明の一実施例フラッシュＥＥＰＲＯＭの全
体構成を示す概略ブロック図である。
【図２】実施例のフラッシュＥＥＰＲＯＭの部分構成を
示す回路図である。
【図３】図２に示された回路の動作を説明するためのタ
イミングチャート図である。
【図４】図２のソース線ラッチ回路の構成例を示す回路
図である。
【図５】従来のフラッシュＥＥＰＲＯＭの全体構成を示
す概略ブロック図である。
【図６】従来のフラッシュＥＥＰＲＯＭの主要部分の構
成を具体的に示す回路図である。
【図７】フラッシュＥＥＰＲＯＭのメモリセルの構造を
示す断面図である。
【図８】ブロック単位のデータ消去が可能な従来のフラ
ッシュＥＥＰＲＯＭの全体構成を示す概略ブロック図で
ある。
【図９】ブロック単位のデータ消去が可能な従来のフラ
ッシュＥＥＰＲＯＭの部分構成を示す回路図である。
【符号の説明】
１ メモリセルアレイ １−０〜１−（ｍ−１） メモリセルアレイブロック ５ Ｙデコーダ ７ 書込回路 ９ 入出力バッファ １３ コマンドデコーダ １５０ タイマ １６０ 電源切換回路 １７０ トランスファ制御回路 １８０ トランスファゲート １９０ ソース線ラッチ部 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の列に配列され、かつ電気的に書込
    および消去可能な複数のメモリセルと、前記複数の列に
    対応して設けられた複数のビット線とを含む複数のメモ
    リセルアレイブロックと、 外部からの書込データに応じた電位が供給されるべきデ
    ータバス手段と、 前記複数のメモリセルアレイブロックに対応して設けら
    れ、各々が、対応するメモリセルアレイブロック内の前
    記複数のビット線を前記データバス手段に電気的に接続
    する複数の接続手段と、 前記複数のメモリセルアレイブロックに対応して設けら
    れ、各々が、対応するメモリセルアレイブロック内の前
    記複数のメモリセルの記憶データを一括して消去するた
    めの高電圧を発生する複数の高電圧発生手段と、 データ消去モードを指示する指示信号に応答して、前記
    データバス手段に所定の電位を供給する電位供給手段
    と、 データ消去モードにおいて、前記複数の接続手段のうち
    のいずれかを選択的に活性化する活性化手段とを備え、 前記複数の高電圧発生手段の各々は、前記データ消去モ
    ードにおいて、対応するメモリセルアレイブロック内の
    前記複数のビット線のうちのいずれかに電気的に接続さ
    れ、かつ、前記接続されたビット数の電位が前記所定の
    電位となったことに応答して活性化される、不揮発性半
    導体記憶装置。
JP29130191A 1991-11-07 1991-11-07 不揮発性半導体記憶装置 Expired - Lifetime JP2632104B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP29130191A JP2632104B2 (ja) 1991-11-07 1991-11-07 不揮発性半導体記憶装置
US07/948,566 US5337281A (en) 1991-11-07 1992-09-23 Non-volatile semiconductor memory device in which data can be erased on a block basis and method of erasing data on a block basis in non-volatile semiconductor memory device
DE4233248A DE4233248C2 (de) 1991-11-07 1992-10-02 Nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum blockweisen Löschen von Daten in einer nicht-flüchtigen Halbleiterspeichereinrichtung
KR1019920020868A KR950004862B1 (ko) 1991-11-07 1992-11-07 데이터가 블록단위에서 소거될 수 있는 불휘발성 반도체 기억장치와 불휘발성 반도체 기억장치의 블록단위에서 데이터를 소거하는 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP29130191A JP2632104B2 (ja) 1991-11-07 1991-11-07 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH05128878A JPH05128878A (ja) 1993-05-25
JP2632104B2 true JP2632104B2 (ja) 1997-07-23

Family

ID=17767125

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29130191A Expired - Lifetime JP2632104B2 (ja) 1991-11-07 1991-11-07 不揮発性半導体記憶装置

Country Status (4)

Country Link
US (1) US5337281A (ja)
JP (1) JP2632104B2 (ja)
KR (1) KR950004862B1 (ja)
DE (1) DE4233248C2 (ja)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5491809A (en) * 1993-01-05 1996-02-13 Texas Instruments Incorporated Smart erase algorithm with secure scheme for flash EPROMs
JP2971302B2 (ja) * 1993-06-30 1999-11-02 シャープ株式会社 Ｅｅｐｒｏｍを使用した記録装置
US5442586A (en) * 1993-09-10 1995-08-15 Intel Corporation Method and apparatus for controlling the output current provided by a charge pump circuit
JPH0793223A (ja) * 1993-09-20 1995-04-07 Nec Corp 記憶情報保護回路
FR2711831B1 (fr) * 1993-10-26 1997-09-26 Intel Corp Procédé et circuit de mémorisation et de hiérarchisation d'ordres d'effacement dans un dispositif de mémoire.
KR0142364B1 (ko) * 1995-01-07 1998-07-15 김광호 소거된 메모리 쎌의 임계전압 마아진 확보를 위한 공통 소오스라인 구동회로
JPH08190796A (ja) * 1995-01-09 1996-07-23 Mitsubishi Denki Semiconductor Software Kk データリフレッシュ機能を有するフラッシュメモリ及びフラッシュメモリのデータリフレッシュ方法
US5751944A (en) * 1995-07-28 1998-05-12 Micron Quantum Devices, Inc. Non-volatile memory system having automatic cycling test function
US5636166A (en) * 1995-12-05 1997-06-03 Micron Quantum Devices, Inc. Apparatus for externally timing high voltage cycles of non-volatile memory system
DE19545557A1 (de) * 1995-12-06 1997-06-12 Siemens Ag Festspeicher und Verfahren zur Ansteuerung desselben
US5963478A (en) * 1995-12-06 1999-10-05 Siemens Aktiengesellschaft EEPROM and method of driving the same
DE19545523C2 (de) * 1995-12-06 2001-02-15 Siemens Ag EEPROM und Verfahren zur Ansteuerung desselben
US5646429A (en) * 1996-02-23 1997-07-08 Micron Quantum Devices, Inc. Segmented non-volatile memory array having multiple sources
US5673224A (en) * 1996-02-23 1997-09-30 Micron Quantum Devices, Inc. Segmented non-volatile memory array with multiple sources with improved word line control circuitry
US5848000A (en) * 1996-03-29 1998-12-08 Aplus Flash Technology, Inc. Flash memory address decoder with novel latch structure
WO1997037356A1 (en) * 1996-03-29 1997-10-09 Aplus Flash Technology, Inc. Flash memory address decoder with novel latch structure
US5777923A (en) * 1996-06-17 1998-07-07 Aplus Integrated Circuits, Inc. Flash memory read/write controller
US5646890A (en) * 1996-03-29 1997-07-08 Aplus Integrated Circuits, Inc. Flexible byte-erase flash memory and decoder
US5796657A (en) * 1996-03-29 1998-08-18 Aplus Integrated Circuits, Inc. Flash memory with flexible erasing size from multi-byte to multi-block
US5699298A (en) * 1996-05-22 1997-12-16 Macronix International Co., Ltd. Flash memory erase with controlled band-to-band tunneling current
EP0811986B1 (en) * 1996-06-05 2003-03-12 STMicroelectronics S.r.l. Page-mode memory device with multiple-level memory cells
JP3093649B2 (ja) * 1996-09-05 2000-10-03 九州日本電気株式会社 不揮発性半導体メモリ装置
US5754477A (en) * 1997-01-29 1998-05-19 Micron Technology, Inc. Differential flash memory cell and method for programming
DE69822536T2 (de) * 1997-01-30 2005-01-27 Motorola, Inc., Schaumburg Schaltung und Verfahren zum Verriegeln einer Bitleitung in einem nichtlflüchtigem Speicher
US5930826A (en) * 1997-04-07 1999-07-27 Aplus Integrated Circuits, Inc. Flash memory protection attribute status bits held in a flash memory array
KR100251636B1 (ko) * 1997-04-10 2000-05-01 윤종용 소형컴퓨터시스템인터페이스방식접속을위한메모리장치
JP3592887B2 (ja) 1997-04-30 2004-11-24 株式会社東芝 不揮発性半導体記憶装置
JPH10326493A (ja) 1997-05-23 1998-12-08 Ricoh Co Ltd 複合化フラッシュメモリ装置
JP3905979B2 (ja) * 1998-06-03 2007-04-18 株式会社東芝 不揮発性半導体メモリ
US6208558B1 (en) * 1999-04-16 2001-03-27 Advanced Micro Devices, Inc. Acceleration circuit for fast programming and fast chip erase of non-volatile memory
US6141255A (en) * 1999-09-02 2000-10-31 Advanced Micro Devices, Inc. 1 transistor cell for EEPROM application
US6456554B1 (en) * 1999-10-19 2002-09-24 Texas Instruments Incorporated Chip identifier and method of fabrication
JP4005761B2 (ja) * 2000-06-09 2007-11-14 株式会社東芝 半導体記憶装置
JP3850016B2 (ja) * 2001-06-29 2006-11-29 シャープ株式会社 不揮発性半導体記憶装置
JP4136359B2 (ja) * 2001-11-15 2008-08-20 株式会社ルネサステクノロジ マイクロコンピュータ
JP2004110871A (ja) * 2002-09-13 2004-04-08 Fujitsu Ltd 不揮発性半導体記憶装置
US7177183B2 (en) * 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
US7551466B2 (en) * 2006-02-23 2009-06-23 Micron Technology, Inc. Bit line coupling
US7660177B2 (en) * 2007-12-21 2010-02-09 Silicon Storage Technology, Inc. Non-volatile memory device having high speed serial interface
US20100250875A1 (en) * 2009-03-25 2010-09-30 Silicon Laboratories Inc. Eeprom emulation using flash memory

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920009054B1 (ko) * 1988-12-28 1992-10-13 가부시키가이샤 도시바 불휘발성 반도체메모리
JPH0376098A (ja) * 1989-08-18 1991-04-02 Hitachi Ltd 半導体不揮発性記憶装置
US5065364A (en) * 1989-09-15 1991-11-12 Intel Corporation Apparatus for providing block erasing in a flash EPROM

Also Published As

Publication number Publication date
DE4233248A1 (de) 1993-05-13
JPH05128878A (ja) 1993-05-25
US5337281A (en) 1994-08-09
DE4233248C2 (de) 1994-07-14
KR950004862B1 (ko) 1995-05-15
KR930011001A (ko) 1993-06-23

Similar Documents

Publication Publication Date Title
JP2632104B2 (ja) 不揮発性半導体記憶装置
JP3132637B2 (ja) 不揮発性半導体記憶装置
US7577059B2 (en) Decoding control with address transition detection in page erase function
JP4652319B2 (ja) プログラム及び消去検証機能を有する非揮発性半導体メモリ装置
US4805151A (en) Nonvolatile semiconductor memory device
JP3155847B2 (ja) 不揮発性半導体記憶装置およびこれを用いた記憶システム
KR950008674B1 (ko) 불휘발성 반도체 기억장치 및 그의 데이타소거방법
JP4828520B2 (ja) 半導体装置およびその制御方法
KR20040023479A (ko) 불휘발성 반도체 메모리
US6870771B2 (en) Nonvolatile semiconductor memory device that can suppress effect of threshold voltage variation of memory cell transistor
JP3214395B2 (ja) 不揮発性半導体記憶装置
KR100505109B1 (ko) 읽기 시간을 단축시킬 수 있는 플래시 메모리 장치
JPH06103790A (ja) 不揮発性半導体記憶装置
JPH0562484A (ja) 不揮発性半導体記憶装置
JP2818571B2 (ja) 半導体記憶装置
JPH05128877A (ja) 不揮発性半導体記憶装置
JP3360855B2 (ja) 一括消去型不揮発性半導体記憶装置およびその試験方法
JPH10275481A (ja) 不揮発性半導体記憶装置
JPH0567758A (ja) 不揮発性半導体記憶装置
JP2004014052A (ja) 不揮発性半導体記憶装置
JPH05159586A (ja) フラッシュｅｅｐｒｏｍ
JP4833073B2 (ja) 半導体装置及びデータ読み出し方法
JPH0863985A (ja) 不揮発性半導体記憶装置
JP2891552B2 (ja) 不揮発性半導体記憶装置
JP2888181B2 (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19970218