JPH05128877A

JPH05128877A - 不揮発性半導体記憶装置

Info

Publication number: JPH05128877A
Application number: JP29130091A
Authority: JP
Inventors: Osamu Ueda; 修上田; Shinichi Mori; 真一森
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-11-07
Filing date: 1991-11-07
Publication date: 1993-05-25

Abstract

(57)【要約】【構成】メモリセルアレイ１００が、２ビットＤ０，
Ｄ１の入出力データを担うメモリセルを有する２つのブ
ロック１−０，１−１に分割され、かつ、ブロック単位
でのデータ消去が可能な構成のフラッシュＥＥＰＲＯＭ
において、最下位ビットＤ０のメモリセルＭＣ１〜ＭＣ
８と第１位ビットＤ０のメモリセルＭＣ９〜ＭＣ１５と
に個別にソース線２８０ａ，２８１ａ，２８０ｂ，２８
１ｂおよびソース線スイッチ３０ａ，３０ｂ，３１ａ，
３１ｂが設けられ、かつ、消去モードにおいて各ソース
線スイッチに対応して、これに高電位Ｖ_{p p}の発生を許
可または禁止するための信号を与えるデータビット選択
回路３３が設けられる。【効果】メモリセルアレイ１００の記憶データを、ビ
ット単位で消去することができるので、メモリセルアレ
イ１００の記憶データの一部を変更するようなデータ書
換えも、効率よくかつ正確に行なうことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に、所望のメモリセルの記憶データだけ消
去することが可能な不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置は、ＤＲＡＭ
（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅ
ｍｏｒｙ）やＳＲＡＭ（スタテック型Ｒａｎｄｏｍ
ＡｃｃｅｓｓＭｅｍｏｒｙ）等の揮発性半導体記憶装
置と異なり、電源切断後も記憶データが保持されること
が特徴である。このような不揮発性半導体記憶装置とし
て代表的なものにＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ
ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）がある。ＰＲＯ
Ｍは、ユーザ側で情報を書込める不揮発性半導体記憶装
置である。このＰＲＯＭとして現在既に商品化されてい
る代表的なものとして、データ消去およびデータ書込み
のいずれも電気的に行なわれるＥＥＰＲＯＭ（Ｅｌｅｃ
ｔｒｉｃａｌｌｙＥｒａｓａｂｌｅａｎｄＰｒｏ
ｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒ
ｙ）がある。図１１は、ＥＥＰＲＯＭにおけるメモリセ
ルの構造を示す断面図である。

【０００３】図１１を参照して、ＥＥＰＲＯＭにおいて
各メモリセルは同一の基板上に形成される、単一のＦＡ
ＭＯＳトランジスタ１０と単一のＭＯＳトランジスタ１
１とによって構成される。ＦＡＭＯＳトランジスタ１０
は、Ｐ型基板１上にソースおよびドレインとしてそれぞ
れ形成されるＮ型不純物拡散層２および３と、コントロ
ールゲート４と、フローティングゲート５とを含む。フ
ローティングゲート５は、ドレイン２および３間にまた
がるように、Ｐ型基板１上に酸化膜６を介して形成され
る。コントロールゲート４は、フローティングゲート５
上に酸化膜７を介して形成される。このＦＡＭＯＳトラ
ンジスタ１０において、フローティングゲート５と基板
１との間に設けられる酸化膜６は、ソース２およびドレ
イン３間に対応する部分においては、トンネル現象が生
じないような膜厚（通常２００オングストローム以上）
で形成され、ドレイン２端部に対応する部分において
は、トンネル現象が生じ得るように薄く（通常１００オ
ングストローム程度）形成される。酸化膜６のうちこの
膜厚の薄い部分６ｂはトンネル酸化膜と呼ばれる。この
トンネル酸化膜６ｂを利用してデータ書込みおよびデー
タ消去が行なわれる。

【０００４】データ書込時には、ドレイン２およびコン
トロールゲート４間に、コントロールゲート４を高電位
側とする高電圧が印加される。これによってトンネル酸
化膜６ｂにフローティングゲート５側を高電位側とする
高電界が発生してトンネル現象が生じる。すなわち、ド
レイン２近傍で発生するホットエレクトロンが酸化膜６
ｂをトンネルしてフローティングゲート５に注入され
る。フローティングゲート５は、酸化膜６によって他か
ら電気的に切離されているので、いったんフローティン
グゲート５に注入されたエレクトロンは長時間フローテ
ィングゲート５に残留する。

【０００５】データ消去時には、データ書込時とは逆
に、ドレイン２およびコントロールゲート４間に、ドレ
イン２を高電位側とする高電圧が印加される。これによ
って、酸化膜６ｂにデータ書込み時とは逆方向の高電界
が発生するので、フローティングゲート５のエレクトロ
ンが酸化膜６ｂをトンネルしてドレイン２に放出され
る。したがって、フローティングゲート５に捕獲されて
いたエレクトロンはフローティングゲート５から除去さ
れる。もちろん、フローティングゲート５にエレクトロ
ンが捕獲されているＦＡＭＯＳトランジスタ１０のしき
い値電圧は、エレクトロンを注入されていないフローテ
ィングゲート５を有するＦＡＭＯＳトランジスタ１０の
それよりも高い。したがって、データ書込みおよびデー
タ消去は、各メモリセルを構成するＦＡＭＯＳトランジ
スタ１０のしきい値電圧を変化させることによって行な
われる。

【０００６】データ読出時には、コントロールゲート４
に適当な電位（エレクトロンを注入されたフローティン
グゲートを有するＦＡＭＯＳトランジスタ１０のしきい
値電圧よりも低く、かつ、エレクトロンを注入されてい
ないフローティングゲート５を有するＦＡＭＯＳトラン
ジスタ１０のしきい値電圧よりも高い電位）を与え、ド
レイン２およびソース３間に流れる電流の有無を判別す
れば、このメモリセルの記憶データが“０”であるか
“１”であるかが判別できる。

【０００７】このようなデータ消去，データ書込み，お
よびデータ読出しを１メモリセル単位で行なうために、
ＥＥＰＲＯＭの各々にはＭＯＳトランジスタ１１が設け
られる。ＭＯＳトランジスタ１１は、ソースとしてＰ型
基板１上にＦＡＭＯＳトランジスタ１０のドレインと共
通に形成される不純物拡散層２と、ドレインとしてＰ型
基板１上に形成されるＮ型不純物拡散層８と、不純物拡
散層２および８間にまたがるようにＰ型基板１上に形成
されるゲート電極９とを含む。ゲート電極９とＰ型基板
１とは酸化膜６によって電気的に絶縁される。

【０００８】ＥＥＰＲＯＭのメモリセルアレイにおいて
は、図１１に示される構造のメモリセルが行および列の
マトリクス状に配列され、同じ行に配列されるすべての
メモリセルをそれぞれ構成するＭＯＳトランジスタ１１
のゲート９が同一のワード線に接続され、同じ列に配列
されるすべてのメモリセルをそれぞれ構成するＭＯＳト
ランジスタ１１のドレイン８が同一のビット線に接続さ
れる。そして、データ書込時には、すべてのＦＡＭＯＳ
トランジスタ１０のコントロールゲート４に高電位が付
与され、かつ、１本のワード線および１本のビット線に
それぞれ、ＭＯＳトランジスタ１１のしきい値電圧以上
の電位および接地電位が与えられる。これによって、こ
の１本のワード線とこの１本のビット線にそれぞれゲー
ト９およびドレイン８を接続されるメモリセルにだけデ
ータが書込まれる。データ消去時には、すべてのＦＡＭ
ＯＳトランジスタ１０のコントロールゲート４が接地さ
れ、かつ、１本のワード線および１本のビット線にそれ
ぞれ、ＭＯＳトランジスタ１１のしきい値電圧以上の電
位および高電位が与えられる。これによって、この１本
のワード線およびこの１本のビット線にそれぞれゲート
９およびドレイン８を接続されるメモリセルのデータだ
けが消去される。そして、データ読出時には、すべての
ＦＡＭＯＳトランジスタ１０のコントロールゲート４に
前記適当な電位が付与され、かつ、１本のワード線にＭ
ＯＳトランジスタ１１のしきい値電圧以上の電位が付与
された状態で、１本のビット線に流れる電流の有無が検
知される。これによって、この１本のワード線およびこ
の１本のビット線にそれぞれゲート９およびドレイン８
を接続されるメモリセルの記憶データのみが読出され
る。

【０００９】以上のように、ＥＥＰＲＯＭのメモリセル
の各々は２つのトランジスタによって構成される。この
ため、ＥＥＰＲＯＭは、ビットコストが高く高集積化が
難しい。一方、動作的には、データ消去が電気的に行な
われるので、ＥＥＰＲＯＭにおけるデータ消去は選択的
に、たとえば１バイト分のメモリセルごとに（バイト単
位で）行なうことができる。

【００１０】このようなＥＥＰＲＯＭ以外の不揮発性半
導体記憶装置として、すべてのメモリセルの記憶データ
を一括して電気的に消去できる、フラッシュＥＥＰＲＯ
Ｍが注目されつつある。図１０は、フラッシュＥＥＰＲ
ＯＭにおける各メモリセルの断面構造を示す図である。
図１０を参照して、各メモリセルは１つのＦＡＭＯＳト
ランジスタによって構成される。このＦＡＭＯＳトラン
ジスタは、フローティングゲート５とＰ型基板１との間
に介在される酸化膜６の厚さがトンネル現象が生じるよ
うに薄く、通常１００オングストローム程度に設定され
る。データ書込み時には、コントロールゲート４および
ドレイン２に高電圧が印加され、これによって発生した
ホットエレクトロンがフローティングゲート５に注入さ
れる。データ消去時には、コントロールゲート４が接地
され、ソース３に高電圧が印加される。これによってフ
ローティングゲート５およびソース３間にトンネル現象
が生じ、フローティングゲート５に蓄積されたエレクト
ロンが酸化膜６をトンネルしてソース３に放出される。
なお、コントロールゲート４およびフローティングゲー
ト５間の酸化膜７の厚さは通常２００オングストローム
以上である。

【００１１】フラッシュＥＥＰＲＯＭにおいても、複数
のメモリセルが行および列のマトリクス状に配列され、
かつ、同一の行に配列されるメモリセルをそれぞれ構成
するＦＡＭＯＳトランジスタのコントロールゲート４が
同一のワード線に接続され、同一の列に配列されるメモ
リセルをそれぞれ構成するＦＡＭＯＳトランジスタのド
レイン２が同一のビット線に接続される。データ書込み
時およびデータ消去時における、コントロールゲート４
およびドレイン２への電圧印加は、それぞれ、ワード線
およびビット線を介して行なわれる。フラッシュＥＥＰ
ＲＯＭにおいては、すべてのメモリセルを構成するＦＡ
ＭＯＳトランジスタのソース３が共通の信号線（以下、
ソース線と呼ぶ）に接続される。データ消去時には、こ
のソース線に高電圧が印加され、かつ、すべてのワード
線が接地される。したがって、フラッシュＥＥＰＲＯＭ
におけるデータ消去は全ビット同時に行なわれる。な
お、ソース線は通常接地電位にある。

【００１２】このように、フラッシュＥＥＰＲＯＭは、
各メモリセルが１つのトランジスタによって構成される
ので、ビットコストが安く高集積化に有利である。一
方、動作的には、フラッシュＥＥＰＲＯＭはすべてのメ
モリセルの記憶データが一括して電気的に消去されるよ
うに構成される。

【００１３】図８は、“ＩＥＥＥＪｏｕｒｎａｌｏ
ｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ，ｖｏ
ｌ．２３，Ｎｏ．５，Ｏｃｔｏｂｅｒ１９８８ｐｐ．
１１５７〜１１６３”に示された従来のフラッシュＥＥ
ＰＲＯＭの全体構成を示す概略ブロック図である。

【００１４】図９は、メモリセルアレイ１００およびＹ
ゲート２００の構成を示す回路図である。

【００１５】以下、図８ないし図１０を参照しながら、
従来のフラッシュＥＥＰＲＯＭの構成および動作につい
て説明する。

【００１６】メモリセルアレイ１は、行方向，列方向に
マトリクス状に配列された複数のメモリセルＭＣを含
む。図９には、メモリセルアレイ１００において、同一
の入出力線に対応して３行×３列のマトリクス状に配列
された９個のメモリセルＭＣおよびこれらの関与する回
路部のみが代表的にされる。

【００１７】図９に示されるように、メモリセルアレイ
１００において、各メモリセル行および各メモリセル列
にそれぞれ対応して、１本のワード線ＷＬ１〜ＷＬ３お
よび１本のビット線ＢＬ１〜ＢＬ３が設けられる。

【００１８】各メモリセル行を構成するＦＡＭＯＳトラ
ンジスタのコントロールゲート４は、対応する１本のワ
ード線に共通に接続される。各メモリセル列を構成する
ＦＡＭＯＳトランジスタのドレイン２は、対応する１本
のビット線に共通に接続される。すべてのメモリセルＭ
Ｃを構成するＦＡＭＯＳトランジスタのソース３は、１
本のソース線２８に共通に接続される。

【００１９】次に、図９を参照しながら、データ書込
時，データ消去時，およびデータ読出時における具体的
な回路動作について説明する。

【００２０】まず、データ書込時の回路動作について説
明する。Ｘデコーダ４０は、メモリセルアレイ１内のワ
ード線ＷＬ１〜ＷＬ３のうちのいずれか１本に、選択的
に１２Ｖの高電位Ｖ_{P P}を付与する。

【００２１】Ｙゲート２０は、書込回路７００およびセ
ンスアンプ８００に接続される入出力線２７と、入出力
線２７とメモリセルアレイ１内のビット線ＢＬ１〜ＢＬ
３のそれぞれとの間にトランスファゲートとして設けら
れるＮチャネルＭＯＳトランジスタ２６とを含む。トラ
ンジスタ２６の各ゲートは、互いに異なる接続線Ｙ１〜
Ｙ３を介してＹデコーダ５０に接続される。つまり、接
続線Ｙ１〜Ｙ３は、ビット線ＢＬ１〜ＢＬ３と１対１に
対応するように設けられる。

【００２２】Ｙデコーダ５０は、Ｙゲート２０内のトラ
ンジスタ２６のうちのいずれか１つのみをＯＮ状態とす
るために、接続線Ｙ１〜Ｙ３のうちのいずれか１本にの
み選択的にハイレベルの電位を付与する。これによっ
て、メモリセルアレイ１内のビット線ＢＬ１〜ＢＬ３の
うち、ハイレベルの電位が付与された接続線（Ｙ１〜Ｙ
３のうちのいずれか）に対応する１本のみが、入出力線
２７に電気的に接続される。

【００２３】書込回路７００は、図８の入出力バッファ
９０から与えられるデータに応じて活性化されて、入出
力線２７に高圧Ｖ_{P P}を印加する。入出力線２７は、１
本のビット線（ＢＬ１〜ＢＬ３のうちのいずれか）にの
み電気的に接続されるため、書込回路７００から入出力
線２７に印加された高圧Ｖ_{P P}は、この１本のビット線
にのみ印加される。

【００２４】ソース線スイッチ３０は、ソース線２８に
接地電位を与える。入出力バッファ９０は、データ書込
時において、入出力端子ＶＯ０〜ＶＯ７に外部より与え
られたデータ信号を増幅して書込回路７に与える。

【００２５】このような回路動作の結果、メモリセルア
レイ１００内の１つのメモリセルにおいてのみ、コント
ロールゲート４およびドレイン２の両方に高電位が付与
される。したがって、この１つのメモリセルにおいての
み、ホットエレクトロンが発生し、フローティングゲー
ト５に注入される。つまり、この１つのメモリセルＭＣ
にデータ“０”が書込まれる。

【００２６】たとえば、Ｘデコーダ４０がワード線ＷＬ
１に高電圧Ｖ_{P P}を印加し、Ｙデコーダ５０が接続線Ｙ
１にハイレベルの電位を印加し、書込回路７００が活性
化されれば、図中点線で囲まれたメモリセルＭＣにデー
タ“０”が書込まれる。

【００２７】なお、図８の入出力バッファ９０から書込
回路群７０に与えられたデータが“１”であれば、書込
回路７００は活性化されない。したがって、このような
場合には、Ｙデコーダ５０によってハイレベルの電位を
付与された１本の接続線（Ｙ１〜Ｙ３のうちのいずれ
か）に対応する１本のビット線（ＢＬ１〜ＢＬ３のうち
のいずれか）は高電位とならない。このため、この１本
のビット線と、Ｘデコーダ４０によって高圧Ｖ_{P P}を印
加された１本のワード線（ＷＬ１〜ＷＬ３のうちのいず
れか）にそれぞれドレイン２およびコントロールゲート
４を接続された１つのメモリセルＭＣにおいて、フロー
ティングゲート５に注入され得るホットエレクトロンは
発生しない。したがって、このメモリセルＭＣの記憶デ
ータは“１”のままである。

【００２８】このように、データ書込時には、Ｘデコー
ダ４０およびＹデコーダ５０によってそれぞれ１本のワ
ード線および１本のビット線が選択され、かつ、書込回
路７００が選択されたビット線に、入出力バッファ９０
からのデータに応じて高電位を与えることによって、１
つのメモリセルＭＣに、外部データが書込まれる。

【００２９】次に、データ消去時の回路動作について説
明する。Ｘデコーダ４０は、非活性化されて、メモリセ
ルアレイ１００内のすべてのワード線ＷＬ１〜ＷＬ３が
接地電位Ｖ_{S S}となる。これによって、すべてのメモリ
セルＭＣのコントロールゲート４は接地電位となる。

【００３０】同様に、Ｙデコーダ５０も非活性化され
て、Ｙゲート２０内のすべてのトランジスタ２６にそれ
ぞれ接続される接続線Ｙ１〜Ｙ３の電位がローレベルと
なる。これによって、Ｙゲート２０内のすべてのトラン
ジスタ２６がＯＦＦ状態となるので、すべてのメモリセ
ルＭＣのドレイン２はフローティング状態となる。

【００３１】ソース線スイッチ３０は、ソース線２８に
高圧Ｖ_{P P}を付与する。このような回路動作によって、
すべてのメモリセルＭＣにおいて、フローティングゲー
ト５とソース３との間に、ソース１８を高電位側とする
高電界が発生しトンネル現象が生じる。このため、すべ
てのメモリセルＭＣにおいてフローティングゲート５か
ら電子が流出する。すなわち、メモリセルアレイ１００
内のすべてのメモリセルＭＣの記憶データが一括して消
去される。

【００３２】次に、データ書込時における回路動作につ
いて説明する。Ｘデコーダ４０は、メモリセルアレイ１
内のワード線ＷＬ１〜ＷＬ３のうちの１本の電位のみを
ハイレベルにし、他のワード線の電位をすべてローレベ
ルにする。これによって、この１本のワード線に接続さ
れるすべてのメモリセルのコントロールゲート４に５Ｖ
が印加される。

【００３３】Ｙデコーダ５０は、Ｙゲート２０内のトラ
ンジスタ２６のうちの１つのゲートにのみハイレベルの
電位を付与する。これによって、この１つのトランジス
タ２６に接続される１本のビット線（ＢＬ１〜ＢＬ３の
うちのいずれか）のみが入出力線２７を介してセンスア
ンプ８００に電気的に接続される。

【００３４】ソース線スイッチ３０は、ソース線２８を
データ書込時と同様に接地する。このような回路動作に
よって、Ｙデコーダ５０によってＯＮ状態とされた１つ
のトランジスタ２６およびＸデコーダ４０によってハイ
レベルの電位を与えられた１本のワード線にそれぞれド
レイン２およびコントロールゲート４を接続された１つ
のメモリセルＭＣの記憶データが、センスアンプ８００
によって読出される。

【００３５】たとえば、接続線Ｙ１およびワード線ＷＬ
１にハイレベルの電位が付与される場合を想定する。こ
のような場合には、入出力線２７に電気的に接続される
ビット線ＢＬ１に流れる電流の有無は、図において点線
で囲まれたメモリセルＭＣの記憶データによって決定さ
れる。

【００３６】すなわち、記憶データが“１”であるメモ
リセルのしきい値電圧は、ローレベルの電位Ｖｓｓより
も高いので、ローレベルの電位にあるワード線ＷＬ２，
ＷＬ３にコントロールゲートを接続されるメモリセル
は、その記憶データに関わらずＯＦＦ状態である。これ
に対し、ハイレベルの電位Ｖｃｃは、記憶データが
“１”であるメモリセルのしきい値電圧よりも高く、か
つ、記憶データが“０”であるメモリセルのしきい値電
圧よりも低い。したがって、ハイレベルの電位にあるワ
ード線ＷＬ１にコントロールゲートを接続されるメモリ
セルがＯＮ状態であるかＯＦＦ状態であるかは、このメ
モリセルの記憶データによって決定される。

【００３７】したがって、図中点線で囲まれたメモリセ
ルＭＣの記憶データが“０”であれば、このメモリセル
ＭＣはＯＦＦ状態であるので、入出力線２７から、接続
線Ｙ１にゲートを接続されるトランジスタ２６，ビット
線ＢＬ１，およびこのメモリセルＭＣを介してソース線
２８に流れる電流は生じない。しかし、このメモリセル
ＭＣの記憶データが“１”であれば、このメモリセルＭ
ＣはＯＮ状態となるので、入出力線２７から、接続線Ｙ
１にゲートを接続されるトランジスタ２６，ビット線Ｂ
Ｌ１，およびこのメモリセルＭＣを介してソース線２８
に電流が流れる。

【００３８】入出力線２７に電気的に接続されるビット
線からソース線２８に電流が流れると、入出力線２７の
電位は低下するが、入出力線２７に電気的に接続される
ビット線からソース線２８に電流が流れなければ、入出
力線２７の電位は低下しない。センスアンプ８は、この
ような入出力線２７の電位変化を検出することによっ
て、入出力線２７に電気的に接続されているビット線に
流れる電流の有無を検知する。

【００３９】入出力線２７に電気的に接続されたビット
線に電流が流れなければ、センスアンプ８００はデータ
“０”に対応する電圧信号を図８の入出力バッファ９０
に与える。入出力線２７に電気的に接続されたビット線
に電流が流れれば、センスアンプ８００は、データ
“１”に対応する電圧信号を図８の入出力バッファ９０
に与える。

【００４０】入出力バッファ９０は、データ読出時にお
いて、センスアンプ８００から与えられたデータ信号を
入出力端子ＶＯ０〜ＶＯ７に供給する。

【００４１】次に、フラッシュＥＥＰＲＯＭの全体的な
回路動作について説明する。なお、以下、明細書中では
負活性な信号を、それを表わす記号の前に／を付して示
す。

【００４２】図８において、制御信号バッファ１４は、
各外部制御信号／ＷＥ，／ＯＥ，／ＣＥをバッファリン
グして、他の回路部を制御するのに必要な内部制御信号
を発生する。

【００４３】フラッシュＥＥＰＲＯＭにおいて、書込お
よび消去のモード設定は、外部からの入力信号の組合わ
せで行なわれる。つまり、書込イネーブル信号／ＷＥの
立上がり時の入力データによってモード設定が行なわれ
る。

【００４４】書込を行なう場合、まず、通常の駆動電圧
Ｖ_{C C}および高電圧Ｖ_{p p}が本来の値に立上げられる。
次に、書込イネーブル信号／ＷＥが立下げられる。その
後、書込イネーブル信号／ＷＥの立上がりに同期して、
入出力端子ＶＯ０〜ＶＯ７に外部から与えられたデータ
信号が入出力バッファ９０を介してコマンドレジスタ１
２にラッチされる。次に、このデータ信号がコマンドデ
コーダ１３によってデコードされて、このフラッシュＥ
ＥＰＲＯＭの動作モードが、データ書込のためのプログ
ラムモードに設定される。

【００４５】次に、書込イネーブル信号／ＷＥが再度立
下げられて、アドレスレジスタ６に外部からのアドレス
信号がラッチされる。さらに、書込イネーブル信号／Ｗ
Ｅの立上がりに応答して、入出力端子ＶＯ０〜ＶＯ７に
外部から与えられたデータ信号が入出力バッファ９０を
介して書込回路７にラッチされる。

【００４６】その後、プログラム電圧発生回路１１０か
ら高圧Ｖ_{p p}のパルスが発生され、Ｘデコーダ４０およ
びＹデコーダ５０に供給される。Ｙデコーダ５０は、こ
の高圧パルスを、Ｙゲート２０内のトランジスタ２６の
うち、アドレスレジスタ６０にラッチされたアドレス信
号が示すメモリセル列に対応して設けられた１本のビッ
ト線に接続される１つのゲートにのみ与える。Ｘデコー
ダ４０は、この高圧パルスを、アドレスレジスタ６０に
ラッチされたアドレス信号が示すメモリセル行に対応し
て設けられた１本のワード線にのみ与える。この結果、
前述のような原理でメモリセルアレイ１内の１つのメモ
リセルＭＣにのみ書込回路群７０にラッチされたデータ
が書込まれる。

【００４７】次に、書込イネーブル信号／ＷＥが立下げ
られ、入出力端子ＶＯ０〜ＶＯ７に外部から与えられた
データ信号がコマンドレジスタ１２にラッチされる。続
いて、書込イネーブル信号／ＷＥの立上がりに同期し
て、データが正しく書込まれたか否かを検査するための
プログラムベリファイモードとされる。このとき、ベリ
ファイ電圧発生回路１１１は、高圧Ｖ_{p p}から、６．５
Ｖ程度の、通常のデータ読出時にメモリセルＭＣのコン
トロールゲートに付与される電圧５Ｖよりも高い電圧
を、いわゆるプログラムベリファイ電圧として発生し、
Ｘデコーダ４０およびＹデコーダ５０に与える。

【００４８】Ｘデコーダ４０は、このプログラムベリフ
ァイ電圧を、アドレスレジスタ６０にラッチされている
アドレス信号が示すメモリセル行に対応して設けられた
１本のワード線に供給する。同様に、Ｙデコーダ５０
は、プログラムベリファイ電圧を、アドレスレジスタ６
０にラッチされているアドレス信号が示すメモリセル列
に対応して設けられた１本のビット線に接続された、Ｙ
ゲート２０内の１つのトランジスタ２６のゲートに供給
する。この結果、アドレスレジスタ６０にラッチされて
いるアドレス信号が示すメモリセル行およびメモリセル
列に共通に接続される１つのメモリセルＭＣの記憶デー
タが、前述のような原理で、センスアンプ群８０によっ
て読出される。

【００４９】ただし、データが読出されるべきメモリセ
ルのコントロールゲートには通常の読出時よりも高い電
位が付与されるため、このメモリセルにデータ“０”が
書込まれていても、そのしきい値電圧が十分に高くなけ
れば、このメモリセルはＯＮ状態となってセンスアンプ
群８０によりデータ“１”が読出される。つまり、デー
タ“０”の書込時にメモリセルのフローティングゲート
に電子が十分に注入されず、このメモリセルのしきい値
電圧が十分に高くシフトしない、いわゆる書込不良の発
見を容易にするために、ベリファイ電圧発生回路１１１
がこのようなプログラムベリファイ電圧を発生する。

【００５０】次に、センスアンプ群８０によって読出さ
れたデータが書込回路群７０にラッチされているデータ
と一致しなければ、上述の回路動作が再度繰返されて、
先程と同じメモリセルに再度データが書込まれる。セン
スアンプ群８０によって読出されたデータが、書込回路
群７０にラッチされているデータと一致すれば、データ
が正しく書込まれたと判断できるので、次のアドレスの
メモリセルに対して、データ書込およびプログラムベリ
ファイが行なわれる。そして、すべてのメモリセルに対
するデータ書込およびプログラムベリファイが終了する
と、コマンドデコーダ１３は、このフラッシュＥＥＰＲ
ＯＭを、通常のデータ読出のための回路動作が実行可能
な読出モードに設定する。

【００５１】さて、ＥＥＰＲＯＭでは、データ消去時に
メモリセルのコントロールゲート４とソース３との間に
高電圧を印加することによって、フローティングゲート
５とソース３との間でのエネルギーバンドの曲がりを、
フローティングゲート５からソース３に電子がトンネル
するように強制することによりデータ消去が行なわれ
る。

【００５２】しかしながら、メモリセルアレイ１内のす
べてのメモリセルＭＣに一括してデータ消去のための高
圧を印加しても、すべてのメモリセルＭＣのしきい値電
圧を同じ値に低下させることは実際には困難である。

【００５３】つまり、データ消去のための高圧を一括し
て印加されたメモリセルのうちの幾つかにおいては、フ
ローティングゲート５から、データ“０”の書込時に注
入された電子のみが完全に除去され、他の幾つかのメモ
リセルにおいては、フローティングゲート５から、デー
タ“０”の書込時に注入された以上の量の電子が引き抜
かれ、さらに他の幾つかのメモリセルにおいては、フロ
ーティングゲートから、データ“０”の書込時に注入さ
れた電子のごく一部しか除去されない。

【００５４】フローティングゲートから、データ書込に
よって注入された以上の電子が引き抜かれる現象は過消
去もしくは過剰消去と呼ばれる。

【００５５】過消去は、メモリセルのしきい値電圧の極
性を負に反転させて、その後のデータ読出およびデータ
書込に支障を来す。そこで、このような過消去を防ぐた
めに、現在次のような方法が用いられている。

【００５６】すなわち、データ消去のためにソース線２
８に印加する高圧パルスのパルス幅を短くし、このパル
ス幅の短い高圧パルスをソース線２８に一回印加する毎
にメモリセルアレイ１内のすべてのメモリセルＭＣの記
憶データを読出してこれらがすべて“１”となったか否
かを確認する。そして、記憶データが“１”でないメモ
リセルが１つでも検出されれば、再度前述のような短い
パルス幅の消去をパルスをソース線２８に印加する。

【００５７】データ消去のための高圧パルスがソース線
２８に印加されることによってメモリセルＭＣの記憶デ
ータが“１”となったか否か、すなわち、メモリセルの
記憶データが完全に消去されたか否かを確認することを
消去ベリファイという。

【００５８】このような消去ベリファイと、データ消去
のための高圧パルスのソース線２８への印加とが、メモ
リセルアレイ１内のすべてのメモリセルＭＣのデータが
完全に消去されるまで繰返される。

【００５９】次に、データ消去のためのフラッシュＥＥ
ＰＲＯＭ全体の回路動作について説明する。

【００６０】まず、通常の電源電圧Ｖ_{c c}および高電圧
Ｖ_{p p}が立上げられる。続いて、プログラムモードにお
ける回路動作が、メモリセルアレイ１００におけるすべ
てのアドレスに関して繰返されることによって、メモリ
セルアレイ１００内のすべてのメモリセルＭＣにデータ
“０”が書込まれる。

【００６１】次に、書込イネーブル信号／ＷＥが立下げ
られ、入出力端子ＶＯ０〜ＶＯ７に外部から入力された
データ信号が入出力バッファ９０を介してコマンドレジ
スタ１２にラッチされる。これは、メモリセルアレイ１
００の記憶データの消去を指示する命令である消去コマ
ンドがこのフラッシュＥＥＰＲＯＭに与えられたことを
意味する。

【００６２】続いて、コマンドデコーダ１３が、コマン
ドレジスタ１２にラッチされた消去コマンドを示すデー
タ信号をデコードして、このフラッシュＥＥＰＲＯＭ
を、メモリセルアレイ１００の記憶データを消去するた
めの消去モードに設定する。

【００６３】フラッシュＥＥＰＲＯＭが消去モードに設
定されると、ソース線スイッチ３０が、ライトイネーブ
ル信号／ＷＥの立下がり時から立上がり時までの短い期
間、高圧Ｖ_{p p}をメモリセルアレイ１００内のソース線
２８に印加する。この結果、前述のような原理で、メモ
リセルアレイ１００内のすべてのメモリセルＭＣにトン
ネル現象が生じ、フローティングゲートからソースに電
子が引き抜かれる。

【００６４】なお、ソース線２８への高圧Ｖ_{p p}の印加
が終了する、書込イネーブル信号／ＷＥの立下がり時に
は、アドレスレジスタ６０に、外部アドレス信号とは無
関係に、メモリセルアレイ１００における読出開始アド
レスを示すアドレス信号がラッチされる。

【００６５】次に、書込イネーブル信号／ＷＥの立上が
りに応答して、メモリセルアレイ１の記憶データが完全
に消去されたか否かを確認するための回路動作の実行を
指示する命令である消去ベリファイコマンドとして、入
出力端子ＶＯ０〜ＶＯ７に外部から入力されたデータ信
号が入出力バッファ９０を介してコマンドレジスタ１２
にラッチされる。コマンドデコーダ１３は、コマンドレ
ジスタ１２にラッチされたこのデータ信号をデコードし
て、フラッシュＥＥＰＲＯＭを、メモリセルアレイ１０
０の記憶データが完全に消去されたか否かを確認するた
めの消去ベリファイモードに設定する。

【００６６】フラッシュＥＥＰＲＯＭが消去ベリファイ
モードに設定されると、ベリファイ電圧発生回路１１１
が、通常のデータ読出時にメモリセルのコントロールゲ
ートに供給される電圧５Ｖよりも若干低い電圧（３．２
Ｖ程度）を発生し、Ｘデコーダ４０およびＹデコーダ５
０に与える。

【００６７】Ｘデコーダ４０は、この若干低い電圧を、
アドレスレジスタ６０にラッチされているアドレス信号
が示すメモリセル行に対応して設けられた１本のワード
線に供給する。同様に、Ｙデコーダ５０は、この若干低
い電圧を、Ｙゲート２０内のトランジスタ２６のうち、
アドレスレジスタ６０にラッチされているアドレス信号
が示すメモリセル列に対応して設けられた１本のビット
線に接続される１つのゲートにのみ供給する。したがっ
て、通常のデータ読出時と同様の原理で、アドレスレジ
スタ６０にラッチされているアドレス信号が示す１つの
メモリセルＭＣの記憶データがセンスアンプ８によって
読出される。

【００６８】ただし、データが読出されるべきメモリセ
ルのコントロールゲートに付与される電位は通常のデー
タ読出時よりも低いため、このメモリセルＭＣのしきい
値電圧が先程のデータ消去によって十分に低い値にシフ
トしていない限り、このメモリセルＭＣがＯＮ状態とな
ってセンスアンプ群８０による読出データがデータ
“１”となることはない。

【００６９】メモリセルＭＣのフローティングゲートに
注入された電子が先程のデータ消去のための回路動作に
よって完全に除去されていなければ、このメモリセルＭ
Ｃのしきい値電圧は十分に低下しない。しかし、コント
ロールゲートに印加される電圧がある程度高く、このし
きい値電圧以上であれば、このメモリセルＭＣはデータ
消去が不十分であるにもかかわらずＯＮ状態となる。コ
ントロールゲートに与えられる電圧が低ければ、しきい
値電圧が十分に低いメモリセルしかＯＮ状態とならな
い。

【００７０】そこで、各メモリセルＭＣの記憶データが
完全に消去されたか否かをより確実に確認するために、
消去ベリファイモードにおけるデータ読出のためにコン
トロールゲートに供給される電圧は通常のデータ読出時
よりも低く設定される。

【００７１】センスアンプ群８０によって読出されたデ
ータが“０”であれば、現在アドレスレジスタ６０にラ
ッチされているアドレス信号が示すメモリセルＭＣの記
憶データはまだ完全に消去されていないと判断できるの
で、データ消去のための高電圧Ｖ_{p p}の印加および消去
ベリファイのためのデータ読出の回路動作が再度繰返さ
れる。

【００７２】センスアンプ群８０によって読出されたデ
ータが“１”であれば、現在アドレスレジスタ６０にラ
ッチされているアドレス信号が示すメモリセルの記憶デ
ータは完全に消去されたと判断できる。そこで、この場
合には、アドレスレジスタ６０にラッチされているアド
レス信号がメモリセルアレイ１００における最終アドレ
スを示すものでなければ、アドレスレジスタ６０にラッ
チされているアドレス信号がインクリメントされて上述
の回路動作が繰返される。

【００７３】このような回路動作の結果、アドレスレジ
スタ６０にラッチされているアドレス信号がメモリセル
アレイ１００における最終アドレスを示すものになる
と、メモリセルアレイ１００内のすべてのメモリセルＭ
Ｃの記憶データが完全に消去されたと判断できるので、
コマンドレジスタ１２がこのフラッシュＥＥＰＲＯＭ
を、通常のデータ読出モードに設定する。

【００７４】さて、実際には、メモリセルアレイ１００
は複数のブロックに分割される場合が多い。図１２に
は、メモリセルアレイ１００が２つのブロック１−１，
１−２に分割され、各ブロックが２ビットの入出力デー
タＤ０，Ｄ１を担う場合の、メモリセルアレイ１００お
よびその周辺回路の構成が例示される。また、図１２に
おいては、各ビットの入出力データに対応して、２行×
２列に配列されたメモリセルが設けられるものとする。

【００７５】図１２を参照して、メモリセルアレイ１０
０が複数のブロックに分割される場合、ソース線スイッ
チ３００，３１０は、各ブロック１−１，１−２に対応
して個別に設けられ、かつ、これらのソース線スイッチ
３００，３１０を制御するためのソース線デコーダ３２
が新たに設けられる。なお、メモリセルアレイがブロッ
ク分割されたこのようなフラッシュＥＥＰＲＯＭの他の
部分の構成は、図８に示されるフラッシュＥＥＰＲＯＭ
と同様である。

【００７６】各ブロック１−１，１−２は、２本のワー
ド線ＷＬ１、ＷＬ２（ＷＬ３，ＷＬ４）と、４本のビッ
ト線ＢＬ１〜ＢＬ４と、これら４本のワード線とこれら
２本のビット線との交点にそれぞれ対応して設けられた
８個のメモリセルＭＣ１，ＭＣ２，ＭＣ５，ＭＣ６，Ｍ
Ｃ９，ＭＣ１０，ＭＣ１３，ＭＣ１４（ＭＣ３，ＭＣ
４，ＭＣ７，ＭＣ８，ＭＣ１１，ＭＣ１２，ＭＣ１５，
ＭＣ１６）とを含む。

【００７７】各ブロック１−１，１−２内のすべてのメ
モリセルのソースは、共通のソース線２８０，２８１を
介して、このブロックに対応して設けられたソース線ス
イッチ３００，３１０に接続される。

【００７８】このようにブロックごとに個別にソース線
スイッチおよびソース線が設けられることによって、メ
モリセルアレイ１００の記憶データをブロック単位で一
括消去することが可能となる。

【００７９】各ソース線スイッチ３００，３１０は、デ
ータ書込時およびデータ読出時において、対応するソー
ス線２８０，２８１を接地電位またはフローティング状
態にし、データ消去時には、ソース線デコーダ３２によ
って高電位の出力を指示された場合にのみ、対応するソ
ース線２８０，２８１に１２Ｖ程度の高電位Ｖ_{p p}を付
与する。

【００８０】ビット線ＢＬ１〜ＢＬ４はすべてのブロッ
ク１−１，１−２に共通に設けられるが、ワード線ＷＬ
１〜ＷＬ４は各ブロック１−１，１−２に個別に設けら
れる。一方、Ｙゲート２において、ビット線ＢＬ１およ
びＢＬ３はそれぞれ異なるＮチャネルＭＯＳトランジス
タ２６０を介して、入出力線２７０に接続され、ビット
線ＢＬ２およびＢＬ４はそれぞれ異なるＮチャネルＭＯ
Ｓトランジスタ２６１を介して入出力線２７１に接続さ
れる。同一の入出力線に接続されたトランジスタ同士は
Ｙデコーダ５によって一括して制御される。

【００８１】したがって、データ書込時には、Ｘデコー
ダ４０がいずれか１本のワード線にのみ高電位を付与
し、Ｙデコーダ５０がＹゲート２０内の信号線Ｙ１，Ｙ
２のうちのいずれか１本にのみハイレベルの電位を付与
することによって、いずか１つのブロックにのみデータ
を書込むことが可能となる。

【００８２】たとえば、Ｘデコーダ４０によってワード
線ＷＬ１に高電位Ｖ_{p p}が付与されると、ブロック１−
１においてこのワード線ＷＬ１に接続された４つのメモ
リセルＭＣ１，ＭＣ５，ＭＣ９，ＭＣ１３のコントロー
ルゲートが高電位Ｖｐｐとなる。一方、Ｙデコーダ５０
によって信号線Ｙ１にハイレベルの電位が付与される
と、２つのトランジスタ２６０がＯＮ状態となるので、
２本のビット線ＢＬ１およびＢＬ３がそれぞれ入出力線
２７０および２７１に電気的に接続される。

【００８３】各入出力線２７０，２７１には、書込回路
７００およびセンスアンプ８００が接続される。各入出
力線は、１ビットの入出力データに対応して設けられ
る。データ書込時には、各書込回路７００が、これに接
続される入出力線２７０，２７１に、この入出力線に対
応するビットの書込データが論理値“０”である場合に
のみ６．５Ｖ程度の高電位を付与する。

【００８４】各書込回路７００の動作によって各入出力
線２７０，２７１には、対応するビットの書込データに
応じた電位が付与されているので、ビット線ＢＬ１およ
びＢＬ３はそれぞれ、最下位ビットＤ０のデータおよび
第１位ビットＤ１のデータに応じた電位となる。したが
って、最下位ビットＤ０のデータおよび第１位ビットＤ
１のデータがそれぞれ、メモリセルＭＣ１およびＭＣ９
に書込まれる。

【００８５】同様に、データ読出時には、Ｘデコーダ４
０によっていずれか１本のワード線にのみハイレベルの
電位が付与され、Ｙデコーダ５０によってＹゲート２内
の信号線Ｙ１，Ｙ２のうちのいずれか一方にのみハイレ
ベルの電位が付与されることによって、いずれか１つの
ブロックのみから２ビットのデータが読出される。

【００８６】たとえば、Ｘデコーダ４０によってワード
線ＷＬ１にハイレベルの電位が付与されれば、ブロック
１−１内の４つのメモリセルＭＣ１，ＭＣ５，ＭＣ９，
ＭＣ１３のみがそれぞれ、その記憶データに応じてＯＮ
状態またはＯＦＦ状態となる。したがって、Ｙデコーダ
５０によって信号線Ｙ１にハイレベルの電位が付与され
れば、２つのトランジスタ２６０がＯＮ状態となるの
で、ビット線ＢＬ１およびＢＬ３がそれぞれ、入出力線
２７０および２７１を介して異なるセンスアンプ８００
に電気的に接続される。データ読出時には、各センスア
ンプ８００が、これに接続された入出力線２７０，２７
１に流れる電流の有無に応じたデータ信号を、この入出
力線に対応するビットの読出データとして入出力バッフ
ァ９０に与える。

【００８７】このため、入出力線２７０に接続されたセ
ンスアンプ８００は、ビット線ＢＬ１からメモリセルＭ
Ｃ１を介してソース線２８０に流れる電流の有無を検知
し、入出力線２７１に接続されたセンスアンプ８００
は、ビット線ＢＬ３からメモリセルＭＣ９を介してソー
ス線２８０に流れる電流の有無を検知する。この結果、
入出力線２７０に接続されたセンスアンプ８００およ
び、入出力線２７１に接続されたセンスアンプ８００か
らはそれぞれ、メモリセルＭＣ１の記憶データに応じた
信号が最下位ビットＤ０の読出データとして、および、
メモリセルＭＣ９の記憶データに応じた信号が第１位ビ
ットＤ１の読出データとして出力される。

【００８８】データ消去時には、ソース線デコーダ３２
は、図８のアドレスレジスタ６０からのアドレス信号を
デコードしていずれか１つのソース線スイッチにのみ、
高電位Ｖ_{p p}の出力を指示する。一方、Ｘデコーダ４に
よって接地電位が付与され、かつ、すべてのビット線Ｂ
Ｌ１〜ＢＬ４は、Ｙデコーダ５０によってＹゲート２０
内のすべてのトランジスタ２６０，２６１がＯＦＦ状態
とされることによって、すべてのワード線ＷＬ１〜ＷＬ
４は、フローティング状態となる。したがって、ソース
線デコーダ３２によって高電位の出力を指示された１つ
のソース線スイッチに対応して設けられた１つのブロッ
クにのみ消去パルスが印加されて、この１つのブロック
の記憶データのみが消去される。

【００８９】たとえば、ソース線デコーダ３２がソース
線スイッチ３００に高電位の出力を指示すると、ソース
線スイッチ３００からソース線２８０には高電位Ｖ_{p p}
が印加されるが、ソース線スイッチ３１０からはソース
線２８１に高電位Ｖｐ_{p p}付与されない。このため、ソ
ース線２８０にソースを接続されたすべてのメモリセ
ル、すなわち、ブロック１−１内のすべてのメモリセル
ＭＣ１，ＭＣ２，ＭＣ５，ＭＣ６，ＭＣ９、ＭＣ１０，
ＭＣ１３，ＭＣ１４において、コントロールゲートおよ
びソース間にソースを高電位側とする高電位が誘起され
て、フローティングゲートから電子が引き抜かれる。一
方、高電位Ｖ_{p p}を付与されないソース線２８１に接続
されたソースを有するすべてのメモリセル、すなわち、
ブロック１−２内のすべてのメモリセルＭＣ３，ＭＣ
４，ＭＣ７，ＭＣ８，ＭＣ１１，ＭＣ１２，ＭＣ１５，
ＭＣ１６においては、フローティングゲートおよびソー
ス間にこのような高電界は誘起されないので、フローテ
ィングゲートから電子は引き抜かれない。

【００９０】ソース線デコーダ３２には、Ｘデコーダ４
０に与えられるアドレス信号が共通に与えられればよ
い。すなわち、ソース線デコーダ３２には、図８のアド
レスレジスタ６０の出力信号のうち、いずれか１つのブ
ロック内のメモリセルのアドレスを示すビットの外部ア
ドレス信号に対応するもの（以下ブロックアドレス信号
と呼ぶ）が与えられる。

【００９１】このようにメモリセルアレイ１００が行方
向に複数のブロックに分割されている場合には、ソース
線デコーダ３２はＸデコーダ４０と同じく、ロウアドレ
ス信号を受けるように構成されればよい。この結果、デ
ータ消去時には、ブロックアドレス信号が示すアドレス
に配置されたメモリセルが属する１つのブロックの記憶
データのみが一括して消去される。

【００９２】しかしながら、各ブロック１−１，１−２
は、入出力データのそれぞれのビットＤ０，Ｄ１のデー
タを担うメモリセルを含む。

【００９３】具体的には、ブロック１−１は、最下位ビ
ットＤ０の書込データを書込まれることができる４つの
メモリセルＭＣ１，ＭＣ２，ＭＣ５，ＭＣ６と、第１位
ビットＤ１の書込データを書込まれることができる４つ
のメモリセルＭＣ９，ＭＣ１０，ＭＣ１３，ＭＣ１４と
を含む。同様に、ブロック１−２も、最下位ビットＤ０
のデータを書込まれ得る４つのメモリセルＭＣ３，ＭＣ
４，ＭＣ７，ＭＣ８と、第１位ビットＤ１のデータを書
込まれ得る４つのメモリセルＭＣ１１，ＭＣ１２，ＭＣ
１５，ＭＣ１６とを含む。

【００９４】データ書込時に信号線Ｙ１にハイレベルの
電位が付与されれば、最下位ビットＤ０および第１ビッ
トＤ１のデータはそれぞれ、ビット線ＢＬ１に接続され
たメモリセルＭＣ１〜ＭＣ４のうち高電位のワード線に
接続されたもの１つおよび、ビット線ＢＬ３に接続され
たメモリセルＭＣ９〜ＭＣ１２のうち高電位のワード線
に接続されたもの１つに書込まれる。信号線Ｙ２にハイ
レベルの電位が付与された場合には、最下位ビットＤ０
のデータおよび、第１位ビットＤ１のデータがそれぞ
れ、ビット線ＢＬ２に接続されたメモリセルＭＣ５〜Ｍ
Ｃ８のうち高電位のワード線に接続されたもの１つおよ
び、ビット線ＢＬ４に接続されたメモリセルＭＣ１３〜
ＭＣ１６のうち高電位のワード線に接続されたもの１つ
に書込まれる。

【００９５】それゆえ、１回のデータ消去によって、い
ずれか１つのブロックにおいて、すべてのビットのデー
タが一括して消去される。図１２に示された例では、い
ずれか１つのブロックにおいて２ビットのデータが一括
して消去されるが、一般に、入出力データは８ビットや
１６ビットである場合が多い。このような場合には、入
出力線数が８本や１６本であり、かつ、各ブロックはこ
れらの入出力線にそれぞれ電気的に接続され得るメモリ
セルを含む。したがって、データ消去時にはいずれか１
つのブロックにおいて８ビットや１６ビットのデータが
一括して消去される。

【００９６】なお、データ書込時およびデータ消去時
に、ワード線，ビット線，およびソース線に印加される
高電圧Ｖ_{p p}（＝１２Ｖ）および、通常の電源電圧（Ｖ
ｃｃ＝５Ｖ）はそれぞれ、異なる電源端子に外部から供
給される。実際には、スイッチ回路１９０が、これらの
電源端子に供給された電圧のうちのいずれか一方をを選
択的にソース線スイッチ３００，３１０，Ｘデコーダ４
０，およびＹデコーダ５０に供給する。

【００９７】このように、１回のデータ消去によって、
メモリセルアレイ１００内の各ブロックにおいてすべて
のメモリセルの記憶データが消去される。すなわち、デ
ータ消去はデータ書込みおよびデータ読出しのようにバ
イト単位で行なわれず、全ビット同時または、メモリセ
ルアレイ１００を構成するブロック単位で行なわれる。

【００９８】このように、フラッシュＥＥＰＲＯＭは、
構造的には１つのメモリセルが１つのトランジスタによ
って構成されるので、ビットコストが安く高集積化に有
利である一方、動作的には、データ消去がメモリアレイ
を構成するブロック単位で行なわれるので、メモリセル
アレイの記憶データを選択的に消去することはできな
い。

【００９９】

【発明が解決しようとする課題】以上のように、従来の
不揮発性半導体記憶装置は、構造的にビットコストが安
く高集積化が可能なフラッシュＥＥＰＲＯＭ等と、構造
的にビットコストが高く高集積化が困難なＥＥＰＲＯＭ
等とに大別される。

【０１００】近年の半導体記憶装置の記憶容量の大容量
化、すなわち、１つの半導体記憶装置に含まれるメモリ
セルの数の増大に伴い、ビットコストが安く高集積化に
有利なメモリセル構造が要求されつつある。このような
要求に応えるには、前者の不揮発性半導体記憶装置が有
利である。しかしながら、従来のフラッシュＥＥＰＲＯ
Ｍにおいて、データ消去は全ビット同時にまたはメモリ
セルアレイを構成するブロック単位で一括して行なわれ
る。このため、メモリセルアレイ内の一部のメモリセル
の記憶データを選択的に消去したり、新たなデータに書
換えることは不可能である。このような点で、フラッシ
ュＥＥＰＲＯＭは、機能性が低いという欠点を有する一
方、後者の不揮発性半導体記憶装置（ＥＥＰＲＯＭ）
は、ビットコストが高く高集積化が困難であるという欠
点を有するものの、データ消去がバイト単位で行なわれ
るので、機能性が高いという利点も有する。このよう
に、従来の不揮発性半導体記憶装置には、記憶容量の大
容量化に適した構造を有し、かつ、任意のメモリセルの
記憶データを選択的に消去できる高い機能性を有するも
のがなかった。

【０１０１】１つのメモリセルアレイブロックの記憶デ
ータのみを書換える場合、このメモリセルアレイブロッ
クの記憶データのみを消去した後、このメモリセルアレ
イブロック内のすべてのメモリセルに順に新たなデータ
を書込む必要がある。このため、記憶データをブロック
単位で一括して消去することができるフラッシュＥＥＰ
ＲＯＭによれば、すべてのメモリセルブロックにデータ
が書込まれた後、任意の１つのブロックの記憶データの
みを書換えたり消去したりすることができる。

【０１０２】しかしながら、１つのメモリセルブロック
内のすべてのビットのデータを変更する必要が生じるこ
とは実際には少なく、いくつかのビットのデータは変更
する必要がないことが多い。しかし、データ書換時には
１つのメモリセルブロック内のすべてのメモリセルの記
憶データが消去されるので、データを変更される必要の
ないビットのメモリセルに対しても外部から再び書込デ
ータを入力しなければならない。このため、従来のフラ
ッシュＥＥＰＲＯＭによれば、データ書換の際このよう
な同じデータの再入力という面倒な作業が必要となり、
データを変更される必要のないビットのメモリセルに対
して再度データを書込むのに要する無駄な時間によっ
て、データ書換えに要する時間が長くなる、。

【０１０３】また、ごく一部のビットのメモリセルのデ
ータのみを書換える場合には、多くのビットのメモリセ
ルに対して同じデータをたとえば外部から再び入力する
必要がある。このようなビット長の長いデータの再入力
の際には、入力ミス等の人為的な原因によって書込デー
タに誤りが生じやすいため、データ書換後のメモリセル
ブロックの記憶データが誤ったものとなりやすい。

【０１０４】このように、従来のフラッシュＥＥＰＲＯ
Ｍによれば、複数ビットのデータが一括して消去される
ため、効率よく、かつ、精度よくデータを書換えること
が困難であった。

【０１０５】それゆえに、本発明の目的は、上記の問題
点を解決し、ビットコストが安く高集積化に有利であ
り、かつ、所望のビットのデータのみを選択的に消去で
き、さらに、効率よく精度の高いデータ書換えを行なう
ことができる不揮発性半導体記憶装置を提供することで
ある。

【０１０６】

【課題を解決するための手段】上記のような目的を達成
するために、本発明にかかる不揮発性半導体記憶装置
は、複数ビットのデータに対応して設けられた複数のメ
モリセル群と、これら複数のメモリセル群に対応して設
けられた複数の消去手段と、これら複数のメモリセル群
の各々のデータの消去の許可または禁止を指示する指示
手段と、指示手段の出力に応答して複数の消去手段の各
々を能動化または不能化する制御手段とを備える。

【０１０７】複数のメモリセル群の各々は、電気的に書
込および消去可能な複数の不揮発性メモリセルを含む。
複数の消去手段の各々は、制御手段によって能動化され
たときに、対応するメモリセル群内のすべてのメモリセ
ルに、その記憶データを消去することができる電界を一
括して生じさせる。

【０１０８】好ましい実施例によれば、各不揮発性メモ
リセルは、第１の導通端子と、第２の導通端子と、制御
端子と、これら３つの端子の印加電位に応じて電子の注
入および放出が生じるフローティングゲート領域とを含
み、各メモリセル群において、すべての不揮発性メモリ
セルの第１導通端子は共通に接続され、各消去手段は、
制御手段によって能動化されたときに、対応するメモリ
セル群において共通に接続された第１導通端子に所定の
高電位を印加する手段を含む。

【０１０９】

【作用】本発明にかかる不揮発性半導体記憶装置は、上
記のように構成されるので、記憶データの消去の許可を
指示されたメモリセル群に対応して設けられた消去手段
が能動化され、記憶データの消去の禁止を指示されたメ
モリセル群に対応して設けられた消去手段が消去モード
において不能化されれば、消去モードにおいて、複数ビ
ットのデータのうち、記憶データの消去の許可を指示さ
れたメモリセル群に対応するビットのデータのみが消去
され、他のビットのデータは消去されない。

【０１１０】

【実施例】図１は、本発明の一実施例のフラッシュＥＥ
ＰＲＯＭの全体構成を示す概略ブロック図である。

【０１１１】図１を参照して、このフラッシュＥＥＰＲ
ＯＭにおいて、メモリセルアレイ１００はｎ個のブロッ
ク１−０〜１−ｎに分割される。各ブロック１−０〜１
−ｎは、このフラッシュＥＥＰＲＯＭの入出力データＤ
０〜Ｄｍのそれぞれのビットのデータを担うメモリセル
を含む。従来と異なり、各ブロック１−０〜１−ｎに
は、入出力データＤ０〜Ｄｍのビット数８と同数のソー
ス線（図示せず）が設けられ、かつ、これらのソース線
の電位を制御するための複数のソース線スイッチを含む
ソース線スイッチ群３０が設けられる。

【０１１２】さらに、ブロック単位でのデータ消去が可
能な従来のフラッシュＥＥＰＲＯＭと異なり、ソース線
スイッチ群３０はソース線デコーダ３２によって直接制
御されるのではなく、ソース線デコーダ３２の出力とレ
ジスタ書込回路３４の出力とに応答して動作するデータ
ビット選択回路３３によって制御される。

【０１１３】データビット選択回路３３は、データ消去
モードにおいて、メモリセルアレイ１００を構成する各
ブロック１−０〜１−ｎにおいて所望のビットの入出力
データを担うメモリセルの記憶データのみが消去される
ようにソース線スイッチ群３０を制御するために設けら
れる。レジスタ書込回路３４は、各ブロック１−０〜１
−ｎにおいてどのビットの入出力データを担うメモリセ
ルの記憶データが消去されるべきかを指示する信号を、
入出力バッファ９０を介して外部から与えられるデータ
信号に応答して出力する。

【０１１４】本実施例では、フラッシュＥＥＰＲＯＭ
は、ソース線スイッチのデータ消去のための機能が能動
化される消去モードに設定される前に、メモリセルアレ
イ１００内の各ブロックにおいて、どのビットの入出力
データを担うメモリセルの記憶データが消去されるべき
かを指示するデータをデータビット選択回路３３に記憶
させるためのデータビット設定モードとされる。

【０１１５】一方、ソース線デコーダ３２は、従来と同
様に、アドレスレジスタ６０からのアドレス信号に応答
して、メモリセルアレイ１００内のいずれのブロックの
記憶データが消去されるべきかを消去されるべきかを示
す信号を出力する。

【０１１６】したがって、データビット選択回路３３
は、メモリセルアレイ１００内のどのブロックにおいて
どのビットの入出力データを担うメモリセルの記憶デー
タが消去されるべきかを指示する信号を出力することが
できる。この結果、データ消去時には、ソース線デコー
ダ３２によって指示されたブロックにおけるすべてのビ
ットのデータではなく、ソース線デコーダ３２よって指
示されたブロックに記憶されたデータのうち、レジスタ
書込回路３４によって指示されたビットのデータのみが
消去される。

【０１１７】次に、図２を参照しながらこのフラッシュ
ＥＥＰＲＯＭにおけるデータ消去時の回路動作について
詳細に説明する。

【０１１８】なお、Ｘデコーダ４０およびＹデコーダ５
０は、消去モードにおいて従来と同様に動作する。すな
わち、Ｘデコーダ４０は、すべてのワード線ＷＬ１〜Ｗ
Ｌ４にローレベルの電位を与え、Ｙデコーダ５０は、Ｙ
ゲート２０内のすべてのトランジスタ２６０，２６１を
ＯＦＦ状態にする。

【０１１９】図２は、メモリセルアレイ１００およびデ
ータ消去のための周辺回路の構成をより具体的に示す回
路図である。図２には、入出力データが２ビットであ
り、メモリセルアレイ１００が２つのブロック１−０，
１−１に分割され、かつ、各ブロックが、各ビットに対
応して２行×２列のマトリクス状に配列されたメモリセ
ルを含む場合が例示される。

【０１２０】ブロック１−０は、２本のソース線２８０
ａ，２８０ｂを含み、もう１つのブロック１−１は、こ
れらのソース線とは独立な２本のソース線２８１ａ，２
８１ｂを含む。各ソース線２８０ａ，２８０ｂ，２８１
ａ，２８１ｂは、異なるソース線スイッチ３００ａ，３
００ｂ，３１０ａ，３１０ｂにそれぞれ接続される。こ
れらのソース線スイッチ３００ａ，３００ｂ，３１０
ａ，３１０ｂは図１におけるソース線スイッチ群３０に
含まれる。

【０１２１】最下位ビットＤ０の入出力データに対応し
て設けられた入出力線２７０に電気的に接続され得るビ
ット線ＢＬ１，ＢＬ２と、第１位ビットＤ１の入出力デ
ータに対応して設けられた入出力線２７１に電気的に接
続され得るビット線ＢＬ３，ＢＬ４とは、両方のブロッ
ク１−０，１−１に共通に設けられる。ブロック１−０
に設けられる２本のワード線ＷＬ１，ＷＬ２と、ブロッ
ク１−１に設けられた２本のワード線ＷＬ３，ＷＬ４と
は互いに独立である。

【０１２２】ブロック１−０において、最下位ビットＤ
０の入出力データを担うメモリセルＭＣ１，ＭＣ２，Ｍ
Ｃ５，ＭＣ６のソースはソース線２８０ａに共通に接続
され、第１位ビットＤ１の入出力データを担うメモリセ
ルＭＣ９，ＭＣ１０，ＭＣ１２，ＭＣ１３のソースはも
う１本のソース線２８０ｂに共通に接続される。

【０１２３】同様に、ブロック１−１においても、最下
位ビットＤ０の入出力データを担うメモリセルＭＣ３，
ＭＣ４，ＭＣ７，ＭＣ８のソースは１本のソース線２８
１ａに共通に接続され、第１位ビットＤ１の入出力デー
タを担うメモリセルＭＣ１１，ＭＣ１２，ＭＣ１４，Ｍ
Ｃ１５のソースはもう１本のソース線２８１ｂに共通に
接続される。

【０１２４】各ソース線スイッチ３１０ａ，３００ｂ，
３１０ａ，３１０ｂは、データ消去時において、データ
ビット選択回路３３の出力信号に応じて、対応するソー
ス線２８０ａ，２８０ｂ，２８１ａ，２８１ｂに選択的
に１２Ｖ程度の高電位Ｖ_{p p}を付与する。

【０１２５】データビット選択回路３３は、ソース線デ
コーダ３２およびレジスタ書込回路３４の出力に応答し
て、各ソース線スイッチ３０ａ，３０ｂ，３１ａ，３１
ｂにに、高電位Ｖ_{p p}の出力の許可または禁止を指示す
る。

【０１２６】次に、図３を参照しながら、データビット
選択回路３３の構成について説明する。図３は、データ
ビット選択回路３３およびソース線スイッチ３００ａ，
３００ｂ，３１０ａ，３１０ｂの構成例を示す回路図で
ある。

【０１２７】データビット選択回路３３は、レジスタ書
込回路３４の出力信号を一時記憶するためのレジスタ３
３０と、４つのソース線スイッチ３００ａ，３００ｂ，
３１０ａ，３１０ｂに対応して設けられた４つの２入力
ＡＮＤゲート３３１〜３３４とを含む。

【０１２８】ソース線スイッチ３００ａおよび３００ｂ
にそれぞれ対応して設けられたＡＮＤゲート３３１およ
び３３２と、ソース線スイッチ３１ａおよび３１ｂにそ
れぞれ対応して設けられたＡＮＤゲート３３３および３
３４とは、互いに異なる信号線Ｌ１，Ｌ２を介してソー
ス線デコーダ３２に接続される。

【０１２９】レジスタ回路部３３０は、ＡＮＤゲート３
３１および３３３に共通に対応して設けられたレジスタ
３３０ａと、ＡＮＤゲート３３３および３３４に共通に
対応して設けられたレジスタ３３０ｂとを含む。レジス
タ書込回路３４は、入力バッファ３５からのデータ信号
をこれら２つのレジスタ３３０ａ，３３０ｂに書込む。

【０１３０】入出力バッファ９０とレジスタ書込回路３
４との間には、実際には、このような入力バッファ３５
が設けられる。入力バッファ３５は，メモリセルアレイ
１００の記憶データのうちどのビットのデータを消去す
るかを設定するための消去ビット設定モードにおいて動
作して、入出力バッファ９０からのデータ信号をバッフ
ァリングしてレジスタ書込回路３４に与える。

【０１３１】消去ビット設定モードにおいて最下位ビッ
トＤ０の入出力データを受ける外部端子に供給された外
部データおよび、第１位ビットＤ１の入出力データを受
ける外部端子に供給された外部データに対応する入力バ
ッファ３５の出力データ信号は、それぞれ、レジスタ書
込回路３４において、レジスタ３３０ａおよび３３０ｂ
に書込まれる。

【０１３２】各レジスタ３３０ａ，３３０ｂは、レジス
タ書込回路３４によって書込まれたデータに対応する論
理レベルの電位を、対応するＡＮＤゲート３３１〜３３
４に与える。したがって、論理値“１”および“０”を
それぞれハイレベルの電位およびローレベルの電位に対
応させれば、データビット選択回路３３において、各Ｎ
ＡＮＤゲート３３１〜３３４の出力信号は、対応するレ
ジスタ（３３０ａまたは３３０ｂ）に書込まれたデータ
が論理値“１”である場合にのみ、ソース線デコーダ３
２からのハイレベルの電位に応答してローレベルとな
り、対応するレジスタに書込まれたデータが論理値
“０”である場合には、ソース線デコーダ３２からの信
号にかかわらず、ハイレベルとなる。各ＡＮＤゲート３
３１〜３３４の出力信号は、対応するソース線スイッチ
３００ａ，３００ｂ，３１０ａ，３１０ｂに与えられ
る。

【０１３３】各ソース線スイッチ３００ａ，３００ｂ，
３１０ａ，３１０ｂは、データビット選択回路３３内の
対応するＡＮＤゲートの出力信号と、図１のコマンドレ
ジスタ１３からの消去タイミング信号とを受ける２入力
ＡＮＤゲート３０１を含む。このＮＡＮＤゲート３００
は、データビット選択回路３３内のＡＮＤゲート３３１
〜３３４と異なり、ハイレベルの電位として通常の電源
電位Ｖｃｃではなく高電位Ｖ_{p p}を出力するＡＮＤゲー
トであり、高電系ＡＮＤゲートと呼ばれる。各高電系Ａ
ＮＤゲート３０１の出力信号は、対応するソース線２８
０ａ，２８０ｂ，２８１ａ，２８１ｂに与えられる。

【０１３４】一方、消去タイミング信号は、消去モード
においてコマンドデコーダ１３が、各ソース線スイッチ
のデータ消去のための機能、すなわち、データビット選
択回路からの指示に応答して対応するソース線に高電位
Ｖ_{p p}を付与する機能を能動化するために発生する信号
であり、従来のフラッシュＥＥＰＲＯＭにおいてもこれ
と等価な信号がソース線スイッチに入力された。本実施
例では、コマンドデコーダ１３は、この消去タイミング
信号としてハイレベルのパルスを消去モードにおいて発
生するものとする。

【０１３５】したがって、消去モードにおいて、各高電
系ＡＮＤゲート３０１は、データビット選択回路３３内
の対応するＡＮＤゲート（３３１〜３３４のうちのいず
れか）の出力信号がハイレベルである場合にのみ、消去
タイミング信号に応答して対応するソース線（２８０
ａ，２８０ｂ，２８１ａ，２８１ｂのうちのいずれか）
に高電位Ｖ_{p p}を付与し、データビット選択回路３３内
の対応するＡＮＤゲートの出力信号がローレベルである
場合には、消去タイミング信号にかかわらず、対応する
ソース線の電位をローレベルにする。

【０１３６】消去モードにおいて、ソース線デコーダ３
２は、アドレスレジスタ６０からのアドレス信号をデコ
ードしてデータビット選択回路３３内のＡＮＤゲート３
３１〜３３４に接続された信号線Ｌ１，Ｌ２のうちのい
ずれか一方にのみローレベルの電位を与え、他をすべて
ハイレベルにする。

【０１３７】具体的には、このブロックアドレス信号が
指示するいずれか１つのブロック１−１または１−２に
対応して設けられた２つのソース線スイッチ３００ａ，
３００ｂまたは３１０ａ，３１０ｂに対応する２つのＡ
ＮＤゲート３３１，３３２または３３３，３３４に接続
された信号線Ｌ１またはＬ２にのみハイレベルの電位が
ソース線デコーダ３２によって付与される。

【０１３８】したがって、消去ビット設定モードにおい
てデータ“１”を書込まれたレジスタに対応して設けら
れたＡＮＤゲート３３１〜３３４のうち、ブロックアド
レス信号が示すブロックに対応して設けられたものだけ
がハイレベルの信号を出力し、他はすべてローレベルの
信号を出力する。

【０１３９】それゆえ、メモリセルアレイ１００を構成
するブロック１−０，１−２のうち、ブロックアドレス
信号が示すいずれか１つにおいて、レジスタ３３０ａお
よび３３０ｂに書込まれたデータに応じて、いずれかの
ビットの入出力データを担うメモリセルのソースにのみ
高電位Ｖ_{p p}が供給される。

【０１４０】たとえばレジスタ３３０ａおよび３３０ｂ
に書込まれたデータがそれぞれ論理値“１”および
“０”である場合を想定する。このような場合、消去モ
ードにおいて信号線Ｌ１にソース線デコーダ３２からハ
イレベルの電位が付与されると、データビット選択回路
３３において、ＡＮＤゲート３３１のみがソース線デコ
ーダ３２およびレジスタ回路部３３０からともにハイレ
ベルの電位を受けてハイレベルの信号を出力する。した
がって、１つのソース線スイッチ３００ａだけが消去タ
イミング信号に応答して高電位Ｖ_{p p}を出力する。した
がって、図２において、１本のソース線２８０ａにのみ
高電位Ｖ_{p p}が付与され、他のソース線２８０ｂ，２８
１ａ，２８１ｂにはこのような高電位Ｖ_{p p}は付与され
ない。この結果、ブロック１−０内のメモリセルＭＣ
１，ＭＣ２，ＭＣ５，ＭＣ６，ＭＣ９，ＭＣ１０，ＭＣ
１２，ＭＣ１３のうち、最下位ビットＤ０の入出力デー
タを担うメモリセルＭＣ１，ＭＣ２，ＭＣ５，ＭＣ６の
記憶データのみが一括して消去される。

【０１４１】ソース線デコーダ３２によって信号線Ｌ２
にハイレベルの電位が付与されると、データビット選択
回路３３においてＡＮＤゲート３３３の出力信号のみが
ハイレベルとなるので、ソース線スイッチ３１０ａの高
電系ＡＮＤゲート３０１からのみ高電位Ｖ_{p p}が出力さ
れ、他のソース線スイッチ３００ａ，３００ｂ，３１０
ｂ内の高電位系ＡＮＤゲート３００からはローレベルの
信号が出力される。この結果、図２において、ブロック
１−１内のメモリセルＭＣ３，ＭＣ４，ＭＣ７，ＭＣ
８，ＭＣ１１，ＭＣ１２，ＭＣ１４，ＭＣ１５のうち、
最下位ビットＤ０に対応して設けられた４つのメモリセ
ルＭＣ３，ＭＣ４，ＭＣ７，ＭＣ８の記憶データのみが
ソース線２８１ａに印加された高電位Ｖ_{p p}に応答して
記憶データを消去される。

【０１４２】このように、レジスタ３３０ａに書込まれ
たデータが“１”であれば，消去モードにおいて、ブロ
ックアドレス信号が示すいずれか１つのメモリセルアレ
イブロックにおいて、最下位ビットＤ０に対応して設け
られたメモリセルの記憶データのみが消去され、他のす
べてのメモリセルの記憶データは保持される。

【０１４３】逆に、レジスタ３３０ａおよび３３０ｂに
書込まれたデータがそれぞれ“０”および“１”である
場合を想定する。このような場合には、消去モードにお
いて、ソース線デコーダ３２から信号線Ｌ１にハイレベ
ルの電位が付与されると、ＡＮＤゲート３３２のみがハ
イレベルの信号を出力し、他のＡＮＤゲート３３１，３
３３，３３４はすべてハイレベルの信号を出力する。し
たがって、ソース線スイッチ３００ｂ内の高電系ＡＮＤ
ゲート３０１の出力だけが高電位Ｖ_{p p}となり、他の高
電系ＡＮＤゲート３０１の出力電位はローレベルとな
る。それゆえ、ブロック１−０において、１本のソース
線２８０ｂにのみ高電位Ｖｐｐが供給されるので、第１
位ビットＤ１に対応して設けられたメモリセルＭＣ９，
ＭＣ１０，ＭＣ１２，ＭＣ１３の記憶データのみが一括
して消去される。

【０１４４】ソース線デコーダ３２によって信号線Ｌ２
にハイレベルの電位が付与されると、ＮＡＮＤゲート３
３４だけがハイレベルの信号を出力し、他のＡＮＤゲー
ト３３１〜３３３はすべてローレベルの信号を出力す
る。このため、ソース線スイッチ３１０ｂ内の高電位系
ＡＮＤゲート３０１だけが対応するソース線２８１ｂに
高電位Ｖ_{p p}を供給し、他の高電位系ＡＮＤゲート３０
１は対応するソース線２８０ａ，２８０ｂ，２８１ａに
ローレベルの電位を与える。それゆえ、ブロック１−１
において、１本のソース線２８１ｂに接続されたメモリ
セル、すなわち、第１位ビットＤ１に対応て設けられた
メモリセルＭす１１，ＭＣ１２，ＭＣ１４，ＭＣ１５の
記憶データのみが一括して消去される。

【０１４５】このように、消去ビット設定モードにおい
てレジスタ３３０ｂにデータ“１”が書込まれると、消
去モードにおいてブロックアドレス信号が示すいずれか
１つのブロックにおいて、第１位ビットＤ１のデータが
選択的に消去される。

【０１４６】したがって、消去ビット設定モードにおい
て、消去したいビットに対応するレジスタ３３０ａおよ
び３３０ｂに書込まれるデータが“１”に設定されるよ
うに、最下位ビットＤ０の入出力データを受ける外部端
子と、第１位ビットＤ１の入出力データを受ける外部端
子とにデータを入力し、消去モードにおいて、データを
消去したいブロックを指示するアドレス信号がソース線
デコーダ３２に入力されるように外部アドレス信号を設
定すれば、所望のブロック内の所望のビットのデータの
みを選択的に消去することができる。

【０１４７】なお、データ読出時およびデータ書込時に
は、各ソース線スイッチ３００ａ，３００ｂ，３１０
ａ，３１０ｂは従来と同様に、対応するソース線２８０
ａ，２８０ｂ，２８１ａ，２８１ｂを接地電位またはフ
ローティング状態にする。したがって、本実施例のフラ
ッシュＥＥＰＲＯＭにおいて、データ書込およびデータ
読出は従来とまったく同様に行なわれる。

【０１４８】上記のように、本実施例のフラッシュＥＥ
ＰＲＯＭによれば、ソース線がビット単位で分割され、
かつ、分割されたソース線のうちのいずれに消去パルス
を印加するかを指示するためのデータが、これら分割さ
れたソース線にそれぞれ接続されたソース線スイッチを
制御するためのデータビット選択回路３３に予め記憶さ
せられる。このため、データ消去モードにおいて、外部
アドレス信号を、所望のブロックを指示するブロックア
ドレス信号がソース線デコーダ３２に供給されるように
設定するだけで、所望のブロックにおいて所望のビット
のデータのみが消去される。

【０１４９】上記説明においては、各ブロックが２ビッ
トの入出力データを担うメモリセルによって構成された
が、各ブロックがさらに多くのビットの入出力データを
担うメモリセルによって構成される場合でも、上記実施
例の場合と同様の回路構成によって上記実施例の場合と
同様の効果が得られる。

【０１５０】また、説明の簡略化のため、メモリセルア
レイが２つのブロックに分割された場合を例にとって本
実施例のフラッシュＥＥＰＲＯＭの回路動作が説明され
てきたが、メモリセルアレイがいかなる数のブロックに
分割されても、上記実施例から類推できる回路構成によ
って同様の効果が得られる。さらに、メモリセルアレイ
がブロック単位で消去不可能な構成である場合でも、す
なわち、ソース線デコーダ３２が不要である場合でも、
同様の効果が得られる。

【０１５１】すなわち、メモリセルアレイがブロックに
分割されておらず、ソース線スイッチおよびソース線が
ブロックごとに個別に設けられていない場合、メモリセ
ルアレイ内の同一のビット線に接続されたすべてのメモ
リセルのソースが共通のソース線を介して１つのソース
線スイッチに接続され、ソース線デコーダ３２が不要と
なる。したがって、データビット選択回路３３内のレジ
スタ回路部３３０に書込まれたデータに応じて、消去モ
ードにおいてメモリセルアレイの記憶データがビット単
位で消去される。

【０１５２】たとえば、図２において、ソース線２８０
ａおよび２８１ａが共通であり、かつ、ソース線２８０
ｂおよび２８１ｂが共通である場合、図３において、レ
ジスタ３３０ａおよび３３０ｂに書込まれたデータがそ
れぞれ論理値“１”および“０”ならば、消去モードに
おいて２つのブロック１−０，１−１内の最下位ビット
Ｄ０に対応するすべてのメモリセルＭＣ１〜ＭＣ８のソ
ースに高電位Ｖ_{p p}が印加されるので、最下位ビットＤ
０のデータのみが消去される。逆に、レジスタ３３０ａ
および３３０ｂに書込まれたデータがそれぞれ“０”お
よび“１”であれば、消去モードにおいて、２つのブロ
ック１−０，１−１内の第１位ビットＤ１に対応て設け
られたすべてのメモリセルＭＣ９〜ＭＣ１５のソースに
のみ高電位Ｖ_{p p}が印加されるので、第１位ビットＤ１
のデータのみが消去される。

【０１５３】図４ないし図７は、上記実施例のフラッシ
ュＥＥＰＲＯＭによって可能となるデータ消去の概念を
アドレス空間を用いて示す図である。これらの図におい
て、縦方向はフラッシュＥＥＰＲＯＭのアドレスを示
し、横方向は、各アドレスに記憶されるべきデータのビ
ット幅を示す。これらの図には、メモリセルアレイが、
アドレス空間におけるアドレス００００からアドレスＦ
ＦＦＦまでの各アドレスに対応して配置された複数のメ
モリセルを含み、かつ各アドレスに配置された複数のメ
モリセルは、８ビットまたは１６ビットのデータに対応
して設けられる場合が例示される。

【０１５４】メモリセルアレイ１００がブロック単位で
は消去不可能な構成である場合、データビット選択回路
３３において、前半のビットの入出力データを担うメモ
リセルの記憶データの消去を禁止または許可するための
レジスタと、後半のビットの入出力データを担うメモリ
セルの記憶データの消去を禁止または許可するためのレ
ジスタとにそれぞれ、消去ビット設定モードにおいて論
理値“１”および“０”が書込まれれば、１回のデータ
消去において、図４（ａ）や図５（ａ）で示されるよう
に、すべてのアドレスから前半のビットのデータのみが
消去される。

【０１５５】メモリセルアレイ１００がアドレス空間に
おける、アドレス００００からアドレス３ＦＦＦＦま
で，アドレス４０００からアドレス７ＦＦＦまで，アド
レス８０００からアドレスＢＦＦＦまで，および、アド
レスＣ０００からアドレスＦＦＦＦまでにそれぞれ対応
する４つのブロックに分割され、ブロック単位でのデー
タ消去が可能な構成である場合には、データビット選択
回路３３内の、前半のビットの入出力データを担うメモ
リセルのデータ消去を制御するために設けられたレジス
タと、後半のビットの入出力データを担うメモリセルの
データ消去を禁止または許可するためのレジスタとにそ
れぞれ消去ビット設定モードにおいて論理値“１”およ
び“０”が書込まれた後、消去モードにおいてこれら４
つのブロックを指示するブロックアドレス信号が順次ソ
ース線デコーダ３２に供給されるように外部アドレス信
号が切換えられれば、図４（ｂ）や図５（ｂ）に示され
るように、すべてのブロックにおいて、すべてのアドレ
スから前半のビットのデータが消去されている。

【０１５６】このように、各アドレスから一括して消去
したいデータが前半のビットまたは後半のビットという
ように、複数のビットであるならば、一括して消去され
るべき複数のビットの入出力データをそれぞれ担うメモ
リセルのデータ消去を許可または禁止するために、必ず
しも複数のレジスタがデータビット選択回路３３内に設
けられる必要はなく、これらのメモリセルに対応して共
通のレジスタが１つ設けられればよい。

【０１５７】たとえば、各アドレスから前半または後半
のビットのデータを一括して消去したければ、データビ
ット選択回路３３内のレジスタ回路部３３０が、前半の
ビットの入出力データを担うメモリセルのデータ消去の
許可または禁止を指示するためのレジスタと、後半のビ
ットの入出力データを担うメモリセルのデータ消去を許
可または禁止するためのレジスタという２つのレジスタ
によって構成されてもよい。

【０１５８】データビット選択回路３３がこのように構
成されると、データビット選択回路３３の構成素子数が
低減されるので、チップサイズの増大を抑制することが
できる。

【０１５９】もちろん、データ消去の許可および禁止
を、後半のビットと前半のビットというような大きい単
位で設定せず、図３に示された実施例のように、ビット
単位で設定する方が、任意のビットのデータのみを消去
することができるので、チップサイズの増大が抑制され
ないもののフラッシュＥＥＰＲＯＭとしての機能性は向
上される。

【０１６０】たとえば、メモリセルアレイ１００が先の
例のように４つのブロックに分割され、かつ、ブロック
単位でのデータ消去が可能な構成であれば、データビッ
ト選択回路３３における、第５位ビットの入出力データ
を担うメモリセルのデータ消去のためのレジスタおよび
第１０および第１１ビットの入出力データを担うメモリ
セルのデータ消去のためのレジスタと、他のレジスタと
にそれぞれ、消去ビット設定モードにおいて論理値
“１”および“０”が書込まれた後、消去モードにおい
てこれら４つのブロックを指示するブロックアドレス信
号が順次ソース線デコーダ３２に供給されるように外部
アドレス信号を切換えれば、消去モードの終わりには、
図６に示されるように、すべてのブロックにおいてすべ
てのアドレスから第５位，第１０位，および第１１位ビ
ットのデータのみが消去されている。

【０１６１】上記実施例では、各ビットに対応してその
ビットのデータの消去を許可するか禁止するかを示すデ
ータを格納するためのレジスタが設けられるので、デー
タ消去に先立ってこのレジスタに一旦データを書込め
ば、すべてのブロックにおいて消去されるべきビットが
同一である場合には、以後このレジスタのデータを書換
えなくても、外部アドレス信号を切換えるだけですべて
のブロックにおいて所望のビットのデータのみを消去す
ることができる。

【０１６２】ブロックごとに消去されるべきビットが異
なる場合には、各ブロックのデータ消去に先立って、デ
ータビット選択回路３３内のレジスタ回路部３３０のデ
ータを書換えればよい。たとえば、メモリセルアレイ１
００が上記例のように４つのブロックに分割され、か
つ、ブロック単位でのデータ消去が可能な構成である場
合、アドレス００００からアドレス３ＦＦＦまでに対応
するブロックを指示するアドレス信号がアドレスレジス
タ６０に供給されて行なわれるデータ消去に先立つ消去
ビット設定モードにおいて、データビット選択回路３３
の、前半のビットの入出力データを担うメモリセルに対
応して設けられたレジスタおよび後半のビットの入出力
データを担うメモリセルに対応して設けられたレジスタ
にそれぞれデータ“０”および“１”が書込まれ、アド
レス４０００からアドレス７ＦＦＦまでに対応するブロ
ックを指示するアドレス信号がアドレスレジスタ６０に
供給されて行なわれるデータ消去に先立つ消去ビット設
定モードにおいて、最下位ビットの入出力データを担う
メモリセルに対応して設けられたレジスタおよび他のビ
ットの入出力データを担うメモリセルに対応して設けら
れたレジスタにそれぞれデータ“１”および“０”が書
込まれ、アドレス８０００からアドレスＢＦＦＦまでに
対応するブロックを指示するアドレス信号がアドレスレ
ジスタ６０に供給されて行なわれるデータ消去に先立つ
消去ビット設定モードにおいて、前半のビットのメモリ
セルに対応して設けられたレジスタおよび後半のビット
のメモリセルに対応して設けられたレジスタにそれぞれ
データ“１”および“０”が書込まれ、アドレスＣ００
０からＦＦＦＦまでに対応するブロックを指示するアド
レス信号がアドレスレジスタ６０に供給されて行なわれ
るデータ消去に先立つ消去ビット設定モードにおいて、
第１０位ビットおよび第１１位ビットのメモリセルに対
して設けられたレジスタにおよび他のビットのメモリセ
ルに対応して設けられたレジスタにそれぞれデータ
“１”および“０”が書込まれれば、図７に示されるよ
うに、１つのブロックにおいてはすべてのアドレスから
後半のビットのデータのみが消去され、他の１つのブロ
ックにおいては、すべてのアドレスから前半のビットの
データのみが消去され、さらに他の１つのブロックにお
いては、すべてのアドレスから最下位ビットのデータの
みが消去され、残り１つのブロックにおいては、すべて
のアドレスから第１０位ビットおよび第１１位ビットの
データが消去される。

【０１６３】なお、上記実施例において、フラッシュＥ
ＥＰＲＯＭを消去ビット設定モードに設定するために
は、たとえば、チップイネーブル信号／ＣＥやアウトプ
ットイネーブル信号／ＯＥ等の外部制御信号を受ける外
部端子に、通常与えられるハイレベルの電位（５Ｖ）よ
りも高い電圧が入力される。すなわち、このような高電
圧が外部制御信号を受けるべき所定の外部端子に入力さ
れたことに応答して、レジスタ書込回路３４が能動化さ
れて消去ビット設定モードにおける上述のような回路動
作が実現されるように、ソース線デコーダ３２，データ
ビット選択回路３３，およびレジスタ書込回路３４等の
データ消去に関与する回路部が構成される。

【０１６４】しかしながら、フラッシュＥＥＰＲＯＭを
消去ビット設定モードに設定するための方法は、このよ
うな方法に限定されず他のいかなる方法であってもよ
く、たとえば、データ読出モード，データ書込モード
（プログラムモード），およびデータ消去モードに設定
するための３つのコマンドの他にデータビット消去モー
ドに設定するための新たなコマンドが設けられてもよ
い。

【０１６５】以上のように、上記実施例では、消去ビッ
ト設定モードにおいてデータ消去の禁止を指示するデー
タ“０”が書込まれたレジスタに対応するビットのメモ
リセルのソースには、データ消去のための高電位Ｖ_{p p}
を付与しないことによって、所望のビットのメモリセル
の記憶データのみの消去が実現される。しかしながら、
消去ビット設定モードにおいてデータ消去の禁止が指示
されたビットのメモリセルの記憶データが消去モードに
おいて消去されないようにするための方法は、このよう
な方法に限定されず、これらのメモリセルのフローティ
ングゲートと、ソースまたはドレインとの間に、フロー
ティングゲートから電子が放出されるのに要する高電界
が誘起されないように、これらのメモリセルのドレイ
ン，ソース，およびコントロールゲートの電位が制御さ
れればよい。

【０１６６】たとえば、ＦＡＭＯＳトランジスタのフロ
ーティングゲートおよびソース間の酸化膜に誘起された
電界の強さは、ドレイン電位にも影響される。そこで、
たとえば、消去ビット設定モードにおいてデータ消去の
禁止が指示されたビットのメモリセルのドレインが接続
されたビット線にのみ、消去モードにおいて適当な高電
位を付与するなどして、これらのメモリセルのフローテ
ィングゲートおよびソース間の酸化膜に誘起される電界
の強さが、フローティングゲートから電子が放出される
のに要する強さよりも小さくなるように制御されれば、
これらのメモリセルの記憶データは消去されず、他のビ
ット線に接続されたメモリセルの記憶データのみが消去
される。

【０１６７】このように、本発明によれば、消去モード
において、所望のビットの記憶データのみを消去するこ
とができるので、一部のビットのデータのみを変更する
データ書換え行なった場合、このデータ書換えに先立つ
データ消去によって、この一部のビット以外のビットの
データは消去されないので、データを変更する必要のな
いビットのメモリセルに再度同じデータを書込む必要が
ない。それゆえ、データ書換えに要する時間が短縮さ
れ、かつ、精度よくデータを書換えることができる。

【０１６８】

【発明の効果】以上のように、本発明によれば、全ブロ
ック一括消去またはブロック単位のデータ消去が可能な
不揮発性半導体記憶装置において、所望のビットのデー
タのみを消去し、他のビットのデータを消去しないよう
にすることができるので、この不揮発性半導体記憶装置
の記憶データの書換えを従来よりも効率よく、かつ、正
確に行なうことが可能となる。したがって、本発明がた
とえばフラッシュＥＥＰＲＯＭに適用されれば、ビット
コストが安く高集積化に有利であり、かつ、データ書換
時の効率および精度が向上された不揮発性半導体記憶装
置が提供される。

【図面の簡単な説明】

【図１】本発明の一実施例のフラッシュＥＥＰＲＯＭの
全体構成を示す概略ブロック図である。

【図２】実施例のフラッシュＥＥＰＲＯＭの主要部分の
構成を詳細に示す回路図である。

【図３】図２のデータビット選択回路およびソース線ス
イッチの構成例を示す回路図である。

【図４】本発明にかかるフラッシュＥＥＰＲＯＭによっ
て可能となるデータ消去の一例を示す図である。

【図５】本発明にかかるフラッシュＥＥＰＲＯＭによっ
て可能となるデータ消去の他の例を示す図である。

【図６】本発明にかかるフラッシュＥＥＰＲＯＭによっ
て可能となるデータ消去のさらに他の例を示す図であ
る。

【図７】本発明にかかるフラッシュＥＥＰＲＯＭによっ
て可能となるデータ消去のさらに他の例を示す図であ
る。

【図８】従来のフラッシュＥＥＰＲＯＭの全体構成を示
す概略ブロック図である。

【図９】従来のフラッシュＥＥＰＲＯＭの主要部分の構
成を詳細に示す回路図である。

【図１０】フラッシュＥＥＰＲＯＭのメモリセルの構造
を示す断面図である。

【図１１】ＥＥＰＲＯＭのメモリセルの構造を示す断面
図である。

【図１２】ブロック単位でのデータ消去が可能な従来の
フラッシュＥＥＰＲＯＭの主要部分の構成を示す回路図
である。

【符号の説明】

１００メモリセルアレイ１−０〜１−ｎメモリセルアレイブロック２０Ｙゲート３０ソース線スイッチ群４０Ｘデコーダ５０Ｙデコーダ６０アドレスレジスタ３２ソース線デコーダ３３データビット選択回路３４レジスタ書込回路３００，３１０，３００ａ，３００ｂ，３１０ａ，３１
０ｂソース線スイッチ２８０，２８１，２８０ａ，２８０ｂ，２８１ａ，２８
１ｂソース線なお、図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】複数ビットのデータに対応して設けられ
た複数のメモリセル群を備え、前記複数のメモリセル群の各々は、各々が電気的に書込
および消去可能な複数の不揮発性メモリセルを含み、前記複数のメモリセル群に対応して設けられ、各々が、
対応するメモリセル群内の前記複数のメモリセルにデー
タ消去のための高電界を一括して生じさせる複数の消去
手段と、前記複数のメモリセル群の各々の記憶データの消去の許
可または禁止を指示する指示手段と、前記指示手段の出力に応答して、前記複数の消去手段の
各々を能動化または不能化する制御手段とをさらに備え
た、不揮発性半導体記憶装置。
【請求項２】前記複数の不揮発性メモリセルの各々
は、第１の導通端子と、第２の導通端子と、制御端子
と、前記第１の導通端子，前記第２の導通端子，および
前記制御端子の電位に応じて電子の注入および電子の放
出が行なわれるフローティングゲート領域とを含み、前記複数のメモリセル群の各々において、前記複数の不
揮発性メモリセルの前記第１導通端子は共通に接続さ
れ、前記複数の消去手段の各々は、前記制御手段によって能
動化されて、対応するメモリセル群において前記共通に
接続された第１導通端子に所定の高電位を付与する手段
を含む、請求項１記載の不揮発性半導体記憶装置。