KR100261737B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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Abstract

본 발명은 NAND형 플래시 메모리에 관한 것으로, 무효(invalid)·블록이 발생한 경우라도, 상기 블록을 통째로 사용금지 하는 일없이 전체로서 메모리 셀의 유효 이용을 도모하는 것을 목적으로 한다.
소정의 크기의 정보 기억 영역의 단위마다 복수의 재기록가능한 불휘발성 메모리 셀(Q1M1∼Q1M16)이 직렬로 접속된 메모리 셀열을 가지며, 상기 메모리 셀열을 복수의 메모리 셀군으로 분할하고, 분할된 각 메모리 셀군을 우회하도록 각각 대응하는 메모리 셀군에 병렬로 스위칭 소자(Q1B1,Q1B2)를 접속하며, 상기 스위칭 소자를 제어 수단(SL12,SL22)에 의해 온/오프시키도록 구성한다.

Description

불휘발성 반도체 기억 장치
본 발명은, 전기적으로 기록 및 소거가 가능한 불휘발성 메모리 셀을 구비한 반도체 기억 장치(이하, 편의상 「플래시 메모리」라고 칭한다)에 관한 것으로, 특히, 소정의 크기의 정보 기억 영역의 단위마다 복수의 불휘발성 메모리 셀을 직렬로 접속한 구성이 특징적인 NAND형으로 불리는 플래시 메모리에 관한 것이다.
근래, 불휘발성 반도체 기억 장치의 주력 제품으로서, 정보를 전기적으로 기록하는 것이 가능하고 또한 전기적으로 일괄 또는 부분적으로 소거하는 것이 가능한 플래시 메모리가 다수 개발되어 있다. 그 중에서도 특히, NAND형 플래시 메모리는, ⓛ랜덤·액세스의 스피드는 늦지만 순차적·액세스의 스피드는 빠르다. ②페이지 단위 즉 워드선 단위(통상은 256바이트에 용장부 8바이트를 더한 264바이트, 또는 512바이트에 용장부 16바이트를 더한 528바이트)로 기록할 수 있다. ③일반적인 NOR형으로 불리는 플래시 메모리에 비하여, 보다 작은 블록 단위(통상은 16페이지)로 소거할 수 있다. ④데이터를 재기록하는 시간이 짧다. ⑤메모리 셀 면적이 작기 때문에 대용량화가 용이하다등의 점에서, 대용량 화일 시스템용으로 적합하다. 이러한 NAND형 플래시 메모리의 시장은 금후 커져 갈 것으로 예상되어 주목되고 있다.
도 5에는 종래 기술의 일예로서의 NAND형 플래시 메모리에 있어서의 메모리 셀 어레이의 회로 구성이 부분적으로 표시된다.
동일 도면에 있어서, (WL1∼WL16)은 1블록(=16페이지)의 단위마다 설치된 워드선, (BL1,BL2…)는 비트선을 나타낸다. 정보를 기억하는 불휘발성 메모리 셀(=메모리 셀 트랜지스터)은 1블록의 단위로 각 비트선(BL1,BL2)마다, 16개(QlM1∼Q1M16,Q2M1∼Q2M16)가 직렬로 접속된 하나의 메모리 셀열을 구성하고 있다. 메모리 셀열(Q1M1∼Q1M16및 Q2M1∼Q2M16)의 각각의 일단은, 선택 신호SL1의 전위에 각각 응답하는 선택 트랜지스터(Q1A1및 Q2A1)를 통해 각각 비트선(BL1및 BL2)에 접속되어 있고, 또한, 각각의 타단은, 선택 신호선(SL2)의 전위에 각각 응답하는 선택 트랜지스터(QlA2및 Q2A2)를 통해 각각 그라운드에 접지되어 있다.
메모리 셀에 정보를 기억시킬 경우, "1" 데이터 또는 "0" 데이터로서 기억된다. 즉, "1" 데이터의 기억은, 메모리 셀의 플로팅 게이트를 「플러스」에 대전시킨 상태로 하는(즉 메모리 셀 트랜지스터의 임계치를 「마이너스」로 한다) 것으로 행해지고, "0" 데이터의 기억은 메모리 셀의 플로팅 게이트를 「마이너스」에 대전시킨 상태로 하는(즉 메모리 셀 트랜지스터 임계치를 「플러스」로 한다) 것으로 행해진다.
메모리 셀에서 정보를 독출할 경우, 먼저, 선택 신호선(SL1및 SL2)의 전위를 각각 "H" 레벨로 하고, 선택 트랜지스터(QlA1,Q2A1,Q1A2및 Q2A2)를 모두 온상태로 한다. 이것에 의해서, 각 메모리 셀열(Q1M1∼Q1M16및 Q2M1∼Q2M16)은 각각 비트선(BL1및 BL2)과 그라운드에 접속된다. 이어서, 정보를 독출하고 싶은 메모리 셀의 콘트롤 게이트(즉 선택된 워드선)에 0V를 인가하고, 그것 이외의 메모리 셀의 콘트롤 게이트(즉 비선택 워드선)에는 고레벨 전압을 인가한다.
따라서, 선택된 메모리 셀(=메모리 셀 트랜지스터)이 기억하고 있는 정보가 "1" 데이터인 경우에는, 그 메모리 셀 트랜지스터의 임계치는 「마이너스」이기 때문에, 콘트롤 게이트의 전압이 0V라도 그 메모리 셀 트랜지스터는 온이 되고, 비트선에 셀 전류가 흐른다. 반대로, 선택된 메모리 셀이 기억하고 있는 정보가 "0" 데이터인 경우에는, 해당 메모리 셀 트랜지스터의 임계치는 「플러스」이기 때문에, 콘트롤 게이트의 전압이 0V이 때는 해당 메모리 셀 트랜지스터는 오프가 되며, 비트선에 셀전류가 흐르지 않는다. 한편, 비선택 메모리 셀의 콘트롤 게이트에는 모두 고레벨 전압이 인가되기 때문에, 기억하고 있는 정보에 관계없이, 비선택 메모리 셀 트랜지스터는 모두 온상태가 되고 비트선에 셀전류가 흐른다.
즉, 정보 독출시에, 선택된 메모리 셀이 비트선에 셀전류를 흐르게 하는지 아닌지를 센스 앰프로 검출함으로써, 그 선택된 메모리 셀이 기억하고 있는 정보가 "1" 데이터인지 "0" 데이터인지를 결정할 수 있다.
상술한 바와 같이, NAND형 플래시 메모리는, 페이지(=워드선) 단위로 기록/독출이 행해지고, 블록(=복수 페이지) 단위로 소거가 행해진다. 이 때, 블록 단위로 각 비트선마다 복수의 메모리 셀이 직렬로 접속되어 있기 때문에, 1블록 또는 1페이지 중에 1비트(=1개의 메모리 셀)라도 부적합함이 발생하고 있으면, 그 부적합함이 생기고 있는 메모리 셀 이외의 다른 메모리 셀의 동작에 영향을 준다.
예컨대, 도 5의 구성에 있어서, 비트선(BL1)에 관하여 직렬로 접속된 16개의 메모리 셀(=메모리 셀 트랜지스터)(QlM1∼QlM16) 중, 1개(비록 Q1M2로 한다)에 부적합함이 생기고, 파괴되어 버린다. 이 경우, 그 파괴된 메모리 셀(Q1M2)의 정보를 독출하면, 그 메모리 셀 트랜지스터는 오프하고 있기 때문에, 비트선(BL1)에 셀 전류는 흐르지 않고, 원래의 기억 정보에 관계없이 "0" 데이터로 판단된다.
또한, 그 파괴된 메모리 셀(Q1M2)와 같은 메모리 셀열에 접속된 다른 메모리 셀(Q1M1,Q1M3∼Q1M16)의 정보를 독출하려고 해도, 그 파괴된 메모리 셀(Q1M2)의 오프에 의해서 전류의 흐름이 차단되어 버리기 때문에, 이 경우도, 원래의 기억 정보에 관계없이 "0" 데이터로 판단되어 버린다.
부적합함이 발생하고 있는 메모리 셀을 포함하는 블록은, 제품의 출하시에 사용할 수 없는 블록이고, 예컨대 「무효·블록」으로 불리고 있다. 이러한 무효·블록에 관해서는, 부적합함이 발견된 후의 사용은 액세스조차도 금지된다. 이것은, 상술한 바와 같이 NAND형 플래시 메모리는 페이지 단위로 기록/독출을 행하고, 블록 단위로 소거를 행하기 때문에, 무효·블록으로의 액세스 동작은 부적합함이 생기고 있는 메모리 셀열을 수반하는 것이 되기 때문이다.
이와 같이, NAND형 플래시 메모리로서는, 복수의 메모리 셀이 직렬로 접속된 메모리 셀열을 갖고 있는 것에 기인하고, 그 메모리 셀열 중의 1비트(=1메모리 셀)라도 부적합함이 생기면, 가령 그 메모리 셀열 중의 다른 메모리 셀이 기능적으로 정상이어도, 그 부적합함이 생기고 있는 메모리 셀을 포함하는 블록은, 1블록분을 통째로 사용할 수 없게 되어 버린다는 문제가 있었다.
즉, 한정된 정보 기억 영역에 설치된 메모리 셀 중 극히 소수(1개인 경우도 있다)의 불량 메모리 셀 이외의 다른 대다수의 정상적인 메모리 셀을 낭비하게 되고, 메모리 셀의 유효 이용이라는 관점에서 개선의 여지가 남아 있다.
본 발명은, 상술한 종래 기술에 있어서의 과제에 감안하여 창작된 것으로, 무효·블록이 발생한 경우라도, 해당 블록을 통째로 사용금지 하는 일없이 전체로서 메모리 셀의 유효 이용을 도모할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 일실시 형태에 관한 NAND형 플래시 메모리의 전체 구성을 개략적으로 나타낸 블록도.
도 2는 도 1의 메모리 셀 어레이의 구성을 부분적으로 나타낸 회로도.
도 3은 도 1에 있어서의 선택 트랜지스터 전환 회로의 일구성예를 나타내는 회로도.
도 4는 본 발명의 다른 실시 형태에 있어서의 메모리 셀 어레이의 구성을 부분적으로 나타낸 회로도.
도 5는 종래 기술의 일예로서의 NAND형 플래시 메모리에 있어서의 메모리 셀 어레이의 구성을 부분적으로 나타낸 회로도.
＜도면의 주요 부분에 대한 부호의 설명＞
Pll,P12,P21,P22: 분할점
Q1A1∼QlA3,Q2A1∼Q2A3: 제1 선택 트랜지스터
Q1B1∼Q1B3,Q2B1∼Q2B3: 제2 선택 트랜지스터
Q1M1∼Q1M16,Q2M1∼Q2M16: 불휘발성 메모리 셀
SL11,SL12,SL21,SL22,SL31,SL32: 선택 신호선
상술한 종래 기술의 과제를 해결하기 위해서, 본 발명에 의하면, 소정의 크기의 정보 기억 영역의 단위마다 복수의 재기록가능한 불휘발성 메모리 셀이 직렬로 접속된 메모리 셀열을 갖는 불휘발성 반도체 기억 장치에 있어서, 상기 메모리 셀열을 복수의 메모리 셀군으로 분할하고, 상기 분할된 각 메모리 셀군을 우회하도록 각각 대응하는 메모리 셀군에 병렬로 스위칭 소자를 접속하고, 상기 스위칭 소자를 온/오프시키는 제어 수단을 설치한 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
본 발명에 관한 불휘발성 반도체 기억 장치의 구성에 의하면, 직렬로 접속된 메모리 셀열 중의 어느 하나의 메모리 셀에 부적합함이 발생하고 있는 경우에, 상기 메모리 셀을 포함하는 메모리 셀군에 대응하는 스위칭 소자만을 제어 수단에 의해 온상태로 함으로써, 해당 메모리 셀군을 우회시켜서, 상기 메모리 셀열의 사용을 그대로 계속할 수 있다.
즉, 메모리 셀열 중, 우회시킨만큼의 메모리 셀군은 사용 금지가 되지만, 나머지 메모리 셀군은 사용할 수 있기 때문에, 상기 메모리 셀열(즉, 이 메모리 셀열을 포함하는 블록)을 통째로 사용 금지 하는 종래 기술에 비하여, 전체로서의 메모리 셀의 유효 이용을 도모할 수 있다.
또, 본 발명의 다른 구성상의 특징 및 작용의 상세에 관해서는, 첨부 도면을 참조하면서 이하에 기술되는 실시 형태를 이용하여 설명한다.
도 1에는 본 발명의 일실시 형태에 관한 NAND형 플래시 메모리의 전체 구성이 개략적으로 표시된다.
도면 중, I/O1∼I/O8은, 동작 명령, 어드레스 신호 및 기록 데이터를 디바이스 내부로 입력하거나, 또한 디바이스 내부의 메모리 셀에서의 독출 데이터를 외부로 출력하기 위한 입출력 단자를 나타낸다. 또한, (WPX,WEX,CEX,ALE,CLE 및 REX)는, 디바이스의 동작을 제어하기 위한 제어 신호이고, 라이트 프로텍트 신호, 기록 인에이블 신호, 칩 인에이블 신호, 어드레스 래치 인에이블 신호, 명령 래치 인에이블 신호 및 리드 인에이블 신호를 나타낸다. 또한, Vcc는 고전위의 전원전압(통상은 5V, 또는 3.3V), Vss는 저전위의 전원전압(통상은 0V)을 나타내고, 디바이스 내부의 각 회로에 공급된다.
또한, (1)은 매트릭스형으로 배열된 복수의 워드선(WL) 및 복수의 비트선(BL)을 따라서 재기록가능한 불휘발성 메모리 셀(=메모리 셀 트랜지스터)이 설치된 메모리 셀 어레이를 나타낸다. 본 실시 형태에서는, 후술한 바와 같이, 1블록(=16페이지)의 단위로 각 비트선마다, 16개의 메모리 셀이 직렬로 접속되어 하나의 메모리 셀열을 구성하고 있다. 이 메모리 셀 어레이(1)에는, 또, 각 워드선과 병행하는 방향으로 복수의 선택 신호선(SL)이 설치되어 있다.
또한, (2)는 상술한 각 제어 신호(WPX,WEX,CEX,ALE,CLE 및 REX)에 응답하여 디바이스 내부의 각 회로의 동작을 제어하기 위한 동작 로직 제어 회로, (3)은 입출력 단자(I/O1∼I/O8)에 대한 각종 신호 또는 데이터의 입출력을 제어하기 위한 입출력 제어 회로, (4)는 입출력 제어 회로(3)를 통해서 입력된 동작 명령을 일시 격납해 두기 위한 명령 레지스터, (5)는 입출력 제어 회로(3)를 통해서 입력된 어드레스 신호를 일시 격납해 두기 위한 어드레스 레지스터, (6)은 입출력 제어 회로(3)를 통해서 입력된 외부로부터의 기록 데이터 또는 메모리 셀에서의 독출 데이터를 일시 격납해 두기 위한 데이터 레지스터를 나타낸다.
또한, (7)은 어드레스 레지스터(5)를 통해서 입력된 어드레스 신호의 로우어드레스의 버퍼링을 행하는 로우 어드레스 버퍼, (8)은 동일하게 어드레스 레지스터(5)를 통해서 입력된 어드레스 신호의 컬럼 어드레스의 버퍼링을 행하는 컬럼 어드레스 버퍼, (9)는 로우 어드레스 버퍼(7)로부터의 로우 어드레스를 디코드하여 복수의 워드선(WL)의 어느 하나를 선택하는 로우 디코더, (10)은 컬럼 어드레스 버퍼(8)로부터의 컬럼 어드레스를 디코드하여 복수의 컬럼선(CL)의 어느 하나를 선택하는 컬럼 디코더, (11)은 어느 하나의 컬럼선이 선택되었을 때에 해당 컬럼선에 대응하는 비트선을 대응하는 데이터선(도시하지 않음)에 접속하는 컬럼 게이트, (12)는 각 데이터선상에 독출된 데이터를 센스하여 증폭하기 위한 센스 앰프(S/A) 회로를 나타낸다.
또한, (13)은 디바이스 내부에서 이용되는 고전압(데이터 기록용의 고전압, 데이터 소거용의 고전압, 데이터 기록시/소거시에 메모리 셀에 대하여 충분히 기록/소거가 행해지고 있는지 아닌지를 체크하는데 이용되는 베리파이용 고전압등)을 발생하는 고전압 발생 회로를 나타낸다. 발생된 고전압은, 로우 디코더(9)를 통해 선택 워드선에 공급되는 동시에, 선택 비트선에 대응하는 S/A 회로(12)에 공급되고, 또한 메모리 셀 어레이(1)내의 각 메모리 셀에도 공급된다.
또, 입출력 제어회로(3), 데이터 레지스터(6), 로우 디코더(9), 컬럼 디코더(l0), S/A 회로(12) 및 고전압 발생 회로(13)는 각각 동작 로직 제어 회로(2)로부터의 제어에 기초하여 기능한다.
또한, 라이트 프로텍트 신호(WPX)는, 기록/소거 동작을 강제적으로 금지시킬 경우에 이용된다. 즉, 통상은 (WPX)를 "H" 레벨로 하여 사용하지만, 전원 투입 차단시등 입력 신호가 불확정한 때, (WPX)를 "L" 레벨로 하여 고전압 발생 회로(13)의 동작을 리셋하고, 그것에 의하여, 기대하지 않은 동작으로부터 보존 데이터를 보호하도록 한다. 또한, 라이트 인에이블 신호(WEX)는, 입출력 단자(I/Ol∼I/O8)로부터 각종 신호 또는 데이터를 디바이스 내부에 입력할 때에 이용된다. 또한, 칩 인에이블 신호(CEX)는, 디바이스를 선택할 때에 이용된다. 즉, 독출 상태일 때에 (CEX)를 "H" 레벨로 하면 디바이스는 저소비 전력의 스탠바이 모드가 되고, 또한, 기록/소거 동작의 실행중일 때는 "H"레벨 또는 "L"레벨 중 어느 한 상태도 허용된다. 또한, 어드레스 래치 인에이블 신호(ALE)은, 어드레스 신호의 어드레스 레지스터(5)로의 수신 및 기록 데이터의 데이터 레지스터(6)로의 수신을 제어하는데 이용된다. 즉, 라이트 인에이블 신호(WEX)의 상승/하강 시에, (ALE)를 "H" 레벨로 해 둠으로써 입출력 단자(I/O1∼I/O8)상의 데이터가 어드레스 신호로서 어드레스 레지스터(5)에 입력되며, 또한, 기록 동작시에는 (ALE)를 "L"레벨로 해 둠으로써 입출력 단자(I/O1∼I/O8)상의 데이터가 기록 데이터로서 데이터 레지스터(6)에 입력된다. 또한, 명령 래치 인에이블 신호(CLE)은, 동작 명령의 명령 레지스터(4)로의 수신을 제어하는데 이용된다. 즉, 라이트 인에이블 신호(WEX)의 상승/하강시에, (CLE)을 "H"레벨로 해 둠으로써 입출력 단자(I/Ol∼I/O8)상의 데이터가 동작 명령으로서 명령 레지스터(4)에 입력된다. 또한, 리드 인에이블 신호(REX)는, 메모리 셀로부터의 독출 데이터를 외부에 직렬출력시킬 때에 이용된다. 즉, (REX)를 "L"레벨로 함으로써 소정 시간 경과 후에 입출력 단자(I/O1∼I/O8)상에서 출력 데이터가 확정되고, 또한, (REX)를 "H"레벨로 함으로써 내부 컬럼 어드레스 카운터(도시하지 않음)를 +1 증분시킨다.
이상 설명한 구성 및 동작은, 통상의 NAND형 플래시 메모리의 경우와 실질상 동일하다.
본 실시 형태에서는 또, 상기의 구성에 덧붙여서, 각각 16개의 메모리 셀이 직렬로 접속되어 이루어진 각 메모리 셀열에 관해서 어느 하나의 메모리 셀에 부적합함이 발생하고 있는 경우에 상기 메모리 셀에 대응하는 어드레스를, 예컨대 퓨즈등을 이용하고 기억해 두기 위한 부적합함 어드레스 기억 회로(20)와, 로우 어드레스 버퍼(7)를 통해 입력된 로우 어드레스(즉 외부에서 지정된 로우 어드레스)를 부적합함 어드레스 기억 회로(20)에 기억되어 있는 어드레스와 비교하는 비교 회로(21)와, 외부에서 지정된 로우 어드레스를 디코드하고, 메모리 셀 어레이(1)에 있어서 구동되어야 되는 선택 트랜지스터(도시하지 않음)에 연결되는 선택 신호선을 선택하는 디코더(22)와, 비교 회로(21)의 비교 결과에 기초하여, 디코더(22)에 의해 선택된 선택 신호선의 전환 접속을 행하는 전환 회로(23)를 구비하고 있다.
그래서, 비교 회로(21)는 외부에서 지정된 어드레스를 부적합함 어드레스 기억 회로(20)에 기억되어 있는 어드레스(즉, 메모리 셀열의 어느 하나의 메모리 셀에 부적합함이 발생하고 있는 경우에 있어서의 상기 메모리 셀에 대응하는 어드레스)와 비교하여, 양자가 불일치인 경우에는 "L"레벨의 신호를 출력하고, 양자가 일치한 경우에는 "H"레벨의 신호를 출력하도록 구성되어 있다.
또, 부적합함 어드레스 기억 회로(20)에 관해서, 메모리 셀에 「부적합함」이 발생하고 있는지의 여부는, 예컨대, 데이터 소거시에 행해지는 베리파이·체크나 데이터 독출시에 행해지는 패리티·체크시에 검출된다.
도 2에 메모리 셀 어레이(1)의 본 발명에 관련한 부분의 회로 구성이 표시된다.
기본적인 구성은, 도 5에 나타낸 종래예의 구성과 동일하다. 즉, 1블록(=16페이지=16개의 워드선(WL1∼WL16))의 단위로 각 비트선(BL1,BL2)마다, 16개의 불휘발성 메모리 셀(Q1M1∼Q1M16,Q2M1∼Q2M16)이 직렬로 접속되어 하나의 메모리 셀열을 구성하고 있다. 메모리 셀열(QlM1∼Q1M16및 Q2M1∼Q2M16)의 각각의 일단은, 선택 신호선(SL11)의 전위에 각각 응답하는 선택 트랜지스터(Q1A1및 Q2A1)를 통해 각각 비트선(BL1및 BL2)에 접속되어 있고, 또한, 각각의 타단은 선택 신호선(SL21)의 전위에 각각 응답하는 선택 트랜지스터(Q1A2및 Q2A2)를 통해 각각 그라운드에 접지되어 있다.
본 실시 형태에서는 또, 상기의 구성에 덧붙여서, 각 메모리 셀열을 각각 2개의 메모리 셀군으로 분할하는 분할점(P11,P21)과 각 비트선(BL1,BL2)과의 사이에, 각각 선택 신호선(SL12)의 전위에 응답하는 선택 트랜지스터(Q1B1및 Q2B1)가 접속되어 있으며, 또한, 상기 분할점(P11,P21)과 그라운드와의 사이에, 각각 선택 신호는 (SL22)의 전위에 응답하는 선택 트랜지스터(QlB2및 Q2B2)가 접속되어 있다. 즉, 분할된 각 메모리 셀군을 우회하도록 각각 대응하는 메모리 셀군에 병렬로 선택 트랜지스터(QlB1,QlB2,Q2B1및 Q2B2)가 설치된다.
이 구성에 있어서, 분할된 각 메모리 셀군에 관해서, 상기 메모리 셀군에 직렬로 접속된 선택 트랜지스터 및 병렬로 접속된 선택 트랜지스터는, 어느 한쪽이 온일 때에 다른쪽은 오프가 되도록, 각각의 선택 신호에 의해서 구동된다. 예컨대, 비트선(BL1)에 연결되는 m개의 메모리 셀(Q1M1∼QlMm)을 포함하는 메모리 셀군을 예로 들면, 선택 트랜지스터(Q1A1)가 온(또는 오프)일 때에 선택 트랜지스터(QlB1)는 오프(또는 온)이 되도록, 각각 대응하는 선택 신호선(SL11및 SL12)의 레벨에 의해서 제어된다.
상술한 전환 회로(23)는 이들 선택 신호선의 레벨을 제어하기 위해서 설치된다. 도 3에 그 일구성예가 표시된다.
도시와 같이, 전환 회로(23)는 선택 트랜지스터 디코더의 출력단과 선택 신호선(SL11)의 사이에 접속되고 또한 비교 회로의 출력에 응답하여 온/오프하는 p채널 트랜지스터(QP)와, 선택 트랜지스터 디코더의 출력단과 선택 신호선(SL12)의 사이에 접속되며 또한 비교 회로의 출력에 응답하여 온/오프하는 n채널 트랜지스터(QN)을 가지고 있다.
이 구성에 있어서, 비교 회로의 출력이 "L"레벨의 경우(즉, 상술한 바와 같게 외부에서 지정된 어드레스와 부적합함 어드레스 기억 회로(20)에 기억되어 있는 어드레스가 불일치일 경우), n채널 트랜지스터(QN)은 오프가 되며, p채널 트랜지스터(QP)는 온이 되기 때문에, 선택 신호선(SL12)는 선택 트랜지스터 디코더로부터 절리되고, 선택 트랜지스터 디코더의 출력은 선택 신호선(SL11)에 전달된다. 이것에 의해서, 선택 신호선(SL11)에 연결되는 선택 트랜지스터(도 2에 있어서 QlA1,Q2A1)가 온이 되고, 선택 신호선(SL12)에 연결되는 선택 트랜지스터(도 2에 있어서 Q1B1,Q2B1)는 오프가 된다.
반대로, 비교 회로의 출력이 "H"레벨인 경우(즉, 외부에서 지정된 어드레스와 부적합함 어드레스 기억 회로(20)에 기억 되어 있는 어드레스가 일치한 경우), p채널 트랜지스터(QP)가 오프가 되고, n채널 트랜지스터(QN)이 온이 되기 때문에, 선택 신호선(SL11)은 선택 트랜지스터 디코더로부터 절리되고, 선택 트랜지스터 디코더의 출력은 선택 신호선(SL12)에 전달된다. 이것에 의해서, 선택 신호선(SL12)에 연결되는 선택 트랜지스터(도 2에 있어서 Q1B1,Q2B1)가 온이 되며, 선택 신호선(SL11)에 연결되는 선택 트랜지스터(도 2에 있어서 QlA1,Q2A1)는 오프가 된다.
또, 도 3의 예에서는, 도시의 간단화를 위해서, 선택 신호선(SL11및 SL12)에 관련한 부분의 구성만을 나타내었지만, 다른 선택 신호선(SL21및 SL22)에 관련한 부분에 관해서도 동일한 회로 구성에 의해서 실현할 수 있다.
다음에, 본 실시 형태에 관한 NAND형 플래시 메모리의 작용 효과에 관해서, 도 2를 참조하면서 설명한다.
설명의 간단화를 위해서, 비트선(BL1)에 관련한 부분의 회로 구성만을 예로 드는 것으로 한다. 이 구성에 있어서, 예컨대, 분할점(P11)에서 비트선(BL1)측의 메모리 셀군(m개의 메모리 셀(QlM1∼QlMm)) 중의 어느 하나의 메모리 셀에 부적합함이 발생하고 있는 것으로 한다.
종래 기술(도 5 참조)에서는, 직렬로 접속된 메모리 셀(메모리 셀열) 중의 1비트(1 메모리 셀)라도 부적합함이 있으면, 그 부적합함이 생기는 메모리 셀을 포함하는 블록은 1블록을 통째로 사용할 수 없다는 불리함이 있었다.
이것에 대하여 본실시 형태에 의하면, 선택 트랜지스터(Q1A1)을 오프 상태로 하고, 선택 트랜지스터(QlB1)을 온상태로 함으로써, 부적합함이 발생하고 있는 메모리 셀군(QlM1∼QlMm)을 비트선(BL1)에서 차단하는 동시에, 선택 트랜지스터(Q1B1)을 통하여 비트선(BL1)을 분할점(P11)에 전기적으로 접속할 수 있다. 단지 이 경우, 선택 트랜지스터(QlA2)에 관해서는 온상태, 선택 트랜지스터(QlB2)에 관해서는 오프 상태 그대로 한다.
이와 같이, 비트선(BL1)은 부적합함이 발생하고 있는 메모리 셀군(QlM1∼QlMm)을 우회하여 분할점(P11)에 접속되기 때문에, 기능적으로 정상적인 또 한쪽의 메모리 셀군(Q1Mm+1∼Q1M16)을 그대로 접속하여 사용할 수 있다. 즉, 메모리 셀열(QlM1∼Q1M16) 중 우회시킨 만큼의 메모리 셀군(Q1M1∼Q1Mm)은 사용금지 되지만, 나머지 메모리 셀군(Q1Mm+1∼Q1M16)은 사용할 수 있기 때문에, 전체로서의 메모리 셀의 유효 이용을 도모할 수 있다.
동일하게 하여, 분할점(P11)에서 그라운드측의 메모리 셀군(Q1Mm+1∼Q1M16) 중의 어느 하나의 메모리 셀에 부적합함이 발생하고 있는 경우도, 선택 트랜지스터(Q1A2)를 오프 상태로 하고, 선택 트랜지스터(Q1B2)를 온상태로 함으로써, 부적합함이 발생하는 메모리 셀군(QlMm+1∼Q1M16)을 우회하여, 기능적으로 정상적인 또 한쪽의 메모리 셀군(Q1M1∼Q1Mm)을 그대로 계속해서 사용할 수 있다. 단지 이 경우, 선택 트랜지스터(QlA1)에 관해서는 온상태, 선택 트랜지스터(Q1B1)에 관해서는 오프 상태 그대로 한다.
이와 같이, 본 실시 형태의 NAND형 플래시 메모리의 구성에 의하면, 부적합함이 검출되어 사용 금지가 된 무효·블록이 발생한 경우라도, 그 부적합함이 발생하는 메모리 셀을 포함하는 메모리 셀군을 우회하도록 메모리 셀의 접속 전환을 제어함으로써, 우회시킨 만큼의 페이지는 사용할 수 없지만, 나머지의 대부분의 페이지는 사용하는 것이 가능해진다. 즉, 해당 블록을 1블록분을 통째로 사용할 수 없었던 종래 기술에 비하여, 전체로서의 메모리셀의 유효 이용을 도모할 수 있다.
상술한 실시 형태에서는, 하나의 메모리 셀열을 2개의 메모리 셀군으로 분할한 경우의 구성예에 관해서 설명하였지만, 분할하는 메모리 셀군의 수는 2개로 한정되지 않는다. 예컨대, 하나의 메모리 셀열을 3개의 메모리 셀군으로 분할하여도 좋다. 이 경우의 일구성예가 도 4에 표시된다.
도 4에 표시되는 실시 형태는, 기본적인 구성(메모리 셀의 구성)에 있어서, 도 2에 나타낸 실시 형태의 경우와 동일하다. 본 실시 형태에서는, 하나의 메모리 셀열이 3개의 메모리 셀군으로 분할되어 있기 때문에, 도 2에 나타낸 실시 형태와 비하여 이하의 구성상의 장점이 있다.
먼저, 각 메모리 셀열(Q1M1∼QlM16)(Q2M1∼Q2M16)을 3개의 메모리 셀군으로 분할하는 2개의 분할점(P11및 P12)(P21및 P22)이 설치된다. 그리고, 비트선(BL1(BL2))과 한쪽의 분할점(P11(P21))과의 사이에 선택 신호선(SL12)의 전위에 응답하는 선택 트랜지스터(QlB1(Q2B1))가 접속되고, 또한, 한쪽의 분할점(P11(P21))과 다른쪽의 분할점(P12(P22))과의 사이에 선택 신호선(SL22)의 전위에 응답하는 선택 트랜지스터(QlB2(Q2B2))가 접속되고, 또, 다른쪽의 분할점(P12(P22))과 그라운드와의 사이에 선택 신호선(SL32)의 전위에 응답하는 선택 트랜지스터(QlB3(Q2B3))가 접속되어 있다. 즉, 분할된 각 메모리 셀군을 우회하도록 각각 대응하는 메모리 셀군에 병렬로 선택 트랜지스터(Q1B1,Q1B2,Q1B3,Q2B1,Q2B2및 Q2B3)가 설치된다.
또한, 분할된 각 메모리 셀군에 대하여 직렬로 선택 트랜지스터(QlA1,Q1A2,QlA3,Q2A1,Q2A2및 Q2A3)가 접속되어 있다. 그래서, 선택 트랜지스터 (Q1A1(Q2A1))는 선택 신호선(SL11)의 전위에 응답하고, 선택 트랜지스터(QlA2(Q2A2))는 선택 신호선(SL21)의 전위에 응답하며, 선택 트랜지스터(QlA3(Q2A3))는 선택 신호선(SL31)의 전위에 응답한다.
도 2에 나타낸 실시 형태의 경우와 동일하게, 분할된 각 메모리 셀군에 관해서, 상기 메모리 셀군에 직렬로 접속된 선택 트랜지스터와 병렬로 접속된 선택 트랜지스터는, 어느 한쪽이 온일 때에 다른쪽은 오프가 되도록, 각각의 선택 신호선에 의해서 구동된다. 예컨대, 비트선(BL1)에 연결되는 m개의 메모리 셀(Q1M1∼Q1Mm)을 포함하는 메모리 셀군을 예로 들면, 선택 트랜지스터(Q1A1)이 온(또는 오프)일 때에 선택 트랜지스터(QlB1)는 오프(또는 온)가 되도록, 각각 대응하는 선택 신호선(S11및 SL12)의 레벨에 의해서 제어된다. 이들 선택 신호선의 레벨을 제어하기 위해서, 예컨대 도 3에 나타낸 전환 회로가 이용된다.
본 실시 형태의 회로 구성에 기초하는 작용 효과에 관해서는, 도 2에 나타낸 실시 형태의 회로 구성에 기초하는 작용 효과의 설명으로부터 용이하게 유추되기 때문에 그 설명은 생략한다.
단지, 본 실시 형태에서는, 비트선(BL1(BL2))과 분할점(P11(P21))의 사이의 메모리 셀군 중에 부적합함이 생길 경우에는, 상기 메모리 셀군에 대응하는 선택 트랜지스터(Q1A1(Q2A1))를 오프 상태로 하고, 선택 트랜지스터(Q1B1(Q2B1))를 온상태로 한다. 이 경우, 다른 메모리 셀군에 대응하는 선택 트랜지스터(Q1A2및 Q1A3)(Q2A2및 Q2A3)에 관해서는 온 상태, 선택 트랜지스터(Q1B2및 Q1B3)(Q2B2및 Q2B3)에 관해서는 오프 상태 그대로 한다.
또한, 2개의 분할점(P11(P21))과 (P12(P22))의 사이의 메모리 셀군 중에 부적합함이 생길 경우에는, 상기 메모리 셀군에 대응하는 선택 트랜지스터(Q1A2(Q2A2))를 오프 상태로 하고, 선택 트랜지스터(QlB2(Q2B2))를 온상태로 한다. 이 경우, 다른 메모리 셀군에 대응하는 선택 트랜지스터(Q1A1및 Q1A3)(Q2A1및 Q2A3)에 관해서는 온 상태, 선택 트랜지스터(Q1B1및 Q1B3)(Q2B1및 Q2B3)에 관해서는 오프 상태 그대로로 한다.
또한, 분할점(P12(P22))과 그라운드의 사이의 메모리 셀군 중에 부적합함이 생길 경우에는, 상기 메모리 셀군에 대응하는 선택 트랜지스터(Q1A3(Q2A3))를 오프 상태로 하고, 선택 트랜지스터(Q1B3(Q2B3))를 온상태로 한다. 이 경우, 다른 메모리 셀군에 대응하는 선택 트랜지스터(Q1A1및 Q1A2)(Q2A1및 Q2A2)에 관해서는 온 상태, 선택 트랜지스터(Q1B1및 QlB2)(Q2B1및 Q2B2)에 관해서는 오프 상태 그대로로 한다.
이상 설명한 바와 같이 본 발명에 의하면, 무효·블록이 발생한 경우라도, 종래 기술에 보여진 바와 같이 상기 블록을 1블록분을 통째로 사용 금지하는 일 없이, 상기 블록내에 있어서 부적합함이 생기는 부분 이외의 메모리 셀을 이용가능하게 하고 있기 때문에, 전체로서 메모리 셀의 유효 이용을 도모할 수 있다.

Claims (5)

  1. 소정의 크기의 정보 기억 영역의 단위마다 복수의 재기록가능한 불휘발성 메모리 셀이 직렬로 접속된 메모리 셀열을 갖는 불휘발성 반도체 기억 장치에 있어서,
    상기 메모리 셀열을 복수의 메모리 셀군으로 분할하고, 상기 분할된 각 메모리 셀군을 우회하도록 각각 대응하는 메모리 셀군에 병렬로 스위칭 소자를 접속하여, 상기 스위칭 소자를 온/오프시키는 제어 수단을 설치한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 분할된 각 메모리 셀군에 대하여 각각 대응하는 메모리 셀군에 직렬로 스위칭 소자를 접속하고, 상기 스위칭 소자를 상기 제어 수단에 의해 온/오프시키는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서, 상기 각 메모리 셀군에 각각 직렬로 접속된 스위칭 소자는 제1 선택 트랜지스터로 구성되고, 상기 각 메모리 셀군에 각각 병렬로 접속된 스위칭 소자는 제2 선택 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서, 상기 제어 수단은, 상기 메모리 셀열의 어느 하나의 메모리 셀에 부적합함이 발생할 경우에 상기 메모리 셀을 포함하는 메모리 셀군에 대응하는 제1 선택 트랜지스터를 오프로 하고, 상기 메모리 셀군에 대응하는 제2 선택 트랜지스터를 온으로 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제4항에 있어서, 상기 제어 수단은, 상기 메모리 셀열의 어느 하나의 메모리 셀에 부적합함이 발생할 경우에 상기 메모리 셀에 대응하는 어드레스를 기억해 두기 위한 회로와, 상기 기억되어 있는 어드레스를 외부로부터 지정된 어드레스와 비교하는 회로와, 상기 비교 결과에 기초하여 상기 제1 및 제2 선택 트랜지스터의 온/오프 동작을 각각 제어하기 위한 선택 신호선의 전환을 행하는 회로를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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