JPH05182483A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH05182483A JPH05182483A JP34657191A JP34657191A JPH05182483A JP H05182483 A JPH05182483 A JP H05182483A JP 34657191 A JP34657191 A JP 34657191A JP 34657191 A JP34657191 A JP 34657191A JP H05182483 A JPH05182483 A JP H05182483A
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Abstract
(57)【要約】
【目的】 本発明は、一括消去型の不揮発性半導体記憶
装置のデータ消去用電源回路の構成に関し、セルのソー
ス耐圧が低下した場合でもアバランシェ・ブレークダウ
ン電流の発生を防止すると共にバンド間トンネル電流も
低減させ、ひいてはセルの特性劣化の防止に寄与するこ
とを目的とする。 【構成】 複数の不揮発性メモリセル（Ｍij）を有する
セルマトリクス１と、データ消去か否かを指令する制御
信号Ａ，Ｂに応答し、前記不揮発性メモリセルを構成す
るメモリトランジスタの各個のソースに共通に電源電圧
を供給する電源回路とを具備し、該電源回路は、データ
消去時に消去用の電源電圧ＶPPが最大でも前記メモリト
ランジスタにおけるアバランシェ・ブレークダウン電圧
もしくはそれ以下の特定の電圧になるようにロード特性
が選定された定電流素子Q3を有するように構成する。
装置のデータ消去用電源回路の構成に関し、セルのソー
ス耐圧が低下した場合でもアバランシェ・ブレークダウ
ン電流の発生を防止すると共にバンド間トンネル電流も
低減させ、ひいてはセルの特性劣化の防止に寄与するこ
とを目的とする。 【構成】 複数の不揮発性メモリセル（Ｍij）を有する
セルマトリクス１と、データ消去か否かを指令する制御
信号Ａ，Ｂに応答し、前記不揮発性メモリセルを構成す
るメモリトランジスタの各個のソースに共通に電源電圧
を供給する電源回路とを具備し、該電源回路は、データ
消去時に消去用の電源電圧ＶPPが最大でも前記メモリト
ランジスタにおけるアバランシェ・ブレークダウン電圧
もしくはそれ以下の特定の電圧になるようにロード特性
が選定された定電流素子Q3を有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に係り、特に、一括消去型の不揮発性半導体記憶装置
（以下、フラッシュ型メモリと称する）のデータ消去用
電源回路の構成に関する。
置に係り、特に、一括消去型の不揮発性半導体記憶装置
（以下、フラッシュ型メモリと称する）のデータ消去用
電源回路の構成に関する。
【０００２】
【従来の技術】図７にはフラッシュ型メモリで用いられ
るセルの構造が模式的に示される。図中、ＶG はゲート
端子、ＶD はドレイン端子、ＶS はソース端子、CGはゲ
ート端子ＶG に接続されたコントロールゲート、FGはコ
ントロールゲートCGの電位によって制御されるフローテ
ィングゲートを示す。
るセルの構造が模式的に示される。図中、ＶG はゲート
端子、ＶD はドレイン端子、ＶS はソース端子、CGはゲ
ート端子ＶG に接続されたコントロールゲート、FGはコ
ントロールゲートCGの電位によって制御されるフローテ
ィングゲートを示す。
【０００３】セルからデータを読み出す場合には、ソー
ス端子ＶS に０Ｖ、ゲート端子ＶG に５Ｖの読み出し用
電圧（通常の電源電圧ＶCC）、ドレイン端子ＶD に約１
Ｖの電圧をそれぞれ印加し、セルが電流を流すか否かに
応じて読み出しデータ“１”または“０”を判定する。
一方、セルにデータを書き込む場合には、ソース端子Ｖ
S に０Ｖ、ゲート端子ＶG に約12Ｖの書き込み／消去用
電圧ＶPP、ドレイン端子ＶD に書き込み用ドレイン電圧
ＶW （ＶPPより低電圧）をそれぞれ印加し、それによっ
てドレイン領域からフローティングゲートFGに電子を注
入する（書き込み動作）。また、データを消去する場合
には、ドレイン端子ＶD をオープン状態にし、ゲート端
子ＶG に０Ｖ、ソース端子ＶS に書き込み／消去用電圧
ＶPPをそれぞれ印加し、それによってフローティングゲ
ートFGからソース領域に電子を引き抜く（消去動作）。
ス端子ＶS に０Ｖ、ゲート端子ＶG に５Ｖの読み出し用
電圧（通常の電源電圧ＶCC）、ドレイン端子ＶD に約１
Ｖの電圧をそれぞれ印加し、セルが電流を流すか否かに
応じて読み出しデータ“１”または“０”を判定する。
一方、セルにデータを書き込む場合には、ソース端子Ｖ
S に０Ｖ、ゲート端子ＶG に約12Ｖの書き込み／消去用
電圧ＶPP、ドレイン端子ＶD に書き込み用ドレイン電圧
ＶW （ＶPPより低電圧）をそれぞれ印加し、それによっ
てドレイン領域からフローティングゲートFGに電子を注
入する（書き込み動作）。また、データを消去する場合
には、ドレイン端子ＶD をオープン状態にし、ゲート端
子ＶG に０Ｖ、ソース端子ＶS に書き込み／消去用電圧
ＶPPをそれぞれ印加し、それによってフローティングゲ
ートFGからソース領域に電子を引き抜く（消去動作）。
【０００４】ここで、データ消去時にソース端子に印加
される消去用電圧は、通常のフラッシュ型メモリに設け
られているソース用電源回路（例えば図１に示すソース
用電源回路９）から供給されるのが一般的である。以
下、データ消去について図８を参照しながら説明する。
消去時（つまり、ＶG ＝０Ｖ、ＶS ＝ＶPP）において
は、図８に示すように、ソース領域のフローティングゲ
ートFG近傍では該ゲートFG上の電荷により空乏層が変化
し、Ｐ1 の部分の近くでは電界が強まり、電子・ホール
対が発生する。これによって、いわゆるバンド間トンネ
ル電流が流れる。このホールはドレイン方向の電界によ
り加速され、酸化膜（Ｐ2 の部分）中に注入される。こ
のことで、セルトランジスタの特性劣化が生じることが
知られている。さらにソース電圧を上げていくと、アバ
ランシェ・ブレークダウン電流が流れるようになり、更
に特性の劣化は顕著となる。
される消去用電圧は、通常のフラッシュ型メモリに設け
られているソース用電源回路（例えば図１に示すソース
用電源回路９）から供給されるのが一般的である。以
下、データ消去について図８を参照しながら説明する。
消去時（つまり、ＶG ＝０Ｖ、ＶS ＝ＶPP）において
は、図８に示すように、ソース領域のフローティングゲ
ートFG近傍では該ゲートFG上の電荷により空乏層が変化
し、Ｐ1 の部分の近くでは電界が強まり、電子・ホール
対が発生する。これによって、いわゆるバンド間トンネ
ル電流が流れる。このホールはドレイン方向の電界によ
り加速され、酸化膜（Ｐ2 の部分）中に注入される。こ
のことで、セルトランジスタの特性劣化が生じることが
知られている。さらにソース電圧を上げていくと、アバ
ランシェ・ブレークダウン電流が流れるようになり、更
に特性の劣化は顕著となる。
【０００５】図９には従来形の一例としてのデータ消去
用電源回路の構成が示される。同図において、ＶPPは約
12Ｖの消去用電圧のラインＶPP、ＶSSは電源電圧０Ｖの
ラインを示す。電源ラインＶPPとＶSSの間にはｐチャネ
ルトランジスタQ1およびｎチャネルトランジスタQ2が直
列に接続され、該トランジスタQ1,Q2 はそれぞれ入力信
号ＡおよびＢに応答してオン・オフする。消去用電圧は
トランジスタQ1,Q2 の各ドレインから取り出される。
用電源回路の構成が示される。同図において、ＶPPは約
12Ｖの消去用電圧のラインＶPP、ＶSSは電源電圧０Ｖの
ラインを示す。電源ラインＶPPとＶSSの間にはｐチャネ
ルトランジスタQ1およびｎチャネルトランジスタQ2が直
列に接続され、該トランジスタQ1,Q2 はそれぞれ入力信
号ＡおよびＢに応答してオン・オフする。消去用電圧は
トランジスタQ1,Q2 の各ドレインから取り出される。
【０００６】この構成において、データ消去時には入力
信号ＡおよびＢは共に“Ｌ”レベルに設定される。これ
によってｎチャネルトランジスタQ2がカットオフし、一
方、ｐチャネルトランジスタQ1はターンオンするので、
消去用電圧ＶPPがトランジスタQ1を介して出力端すなわ
ち各ソース電極に供給される。
信号ＡおよびＢは共に“Ｌ”レベルに設定される。これ
によってｎチャネルトランジスタQ2がカットオフし、一
方、ｐチャネルトランジスタQ1はターンオンするので、
消去用電圧ＶPPがトランジスタQ1を介して出力端すなわ
ち各ソース電極に供給される。
【０００７】
【発明が解決しようとする課題】上述した従来のデータ
消去用電源回路では、単純なＣＭＯＳ構成のトランジス
タで構成されているために、プロセスのばらつきやフロ
ーティングゲートFG上の電荷量（つまり電圧）の変化に
起因して、セルのソース耐圧が低下した場合に容易にバ
ンド間トンネル電流が流れるという問題がある。また、
場合によってはアバランシェ・ブレークダウン電流が流
れてしまい、それによってセルトランジスタの特性劣化
が生じ、あるいはセルが破壊されるという欠点がある。
消去用電源回路では、単純なＣＭＯＳ構成のトランジス
タで構成されているために、プロセスのばらつきやフロ
ーティングゲートFG上の電荷量（つまり電圧）の変化に
起因して、セルのソース耐圧が低下した場合に容易にバ
ンド間トンネル電流が流れるという問題がある。また、
場合によってはアバランシェ・ブレークダウン電流が流
れてしまい、それによってセルトランジスタの特性劣化
が生じ、あるいはセルが破壊されるという欠点がある。
【０００８】本発明は、かかる従来技術における課題に
鑑み創作されたもので、セルのソース耐圧が低下した場
合でもアバランシェ・ブレークダウン電流の発生を防止
すると共にバンド間トンネル電流も低減させ、ひいては
セルの特性劣化の防止に寄与することができる不揮発性
半導体記憶装置を提供することを目的としている。
鑑み創作されたもので、セルのソース耐圧が低下した場
合でもアバランシェ・ブレークダウン電流の発生を防止
すると共にバンド間トンネル電流も低減させ、ひいては
セルの特性劣化の防止に寄与することができる不揮発性
半導体記憶装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明の原理について図
２を参照しながら説明する。図２はセルのソース電圧に
対する電流特性を示しており、ＩG はゲート電流、ＩS
はソース電流を表している。なお、ゲート電流ＩG と
は、ソース領域からフローティングゲート（前述の図
７、図８参照）に流れ込む電流をいう。このゲート電流
は、ドレイン方向の電界によって酸化膜中に注入される
ホールに因るものと考えられる。このホールの酸化膜へ
の注入を防止するには、図２の特性から、ソース電流を
所定の電流値ＩLM以下、またはソース電圧を所定の電圧
値ＶLM以下に（すなわち、ゲート電流がそれほど流れな
い程度に）選択すれば良いことが分かる。また、ゲート
電流についてはアバランシェ・ブレークダウン電流の寄
与が大きいため、上記所定の電流値ＩLMおよび電圧値Ｖ
LMは、アバランシェ・ブレークダウン電流が発生しない
程度の値と考えることもできる。
２を参照しながら説明する。図２はセルのソース電圧に
対する電流特性を示しており、ＩG はゲート電流、ＩS
はソース電流を表している。なお、ゲート電流ＩG と
は、ソース領域からフローティングゲート（前述の図
７、図８参照）に流れ込む電流をいう。このゲート電流
は、ドレイン方向の電界によって酸化膜中に注入される
ホールに因るものと考えられる。このホールの酸化膜へ
の注入を防止するには、図２の特性から、ソース電流を
所定の電流値ＩLM以下、またはソース電圧を所定の電圧
値ＶLM以下に（すなわち、ゲート電流がそれほど流れな
い程度に）選択すれば良いことが分かる。また、ゲート
電流についてはアバランシェ・ブレークダウン電流の寄
与が大きいため、上記所定の電流値ＩLMおよび電圧値Ｖ
LMは、アバランシェ・ブレークダウン電流が発生しない
程度の値と考えることもできる。
【００１０】従って本発明によれば、複数のワード線と
複数のビット線の交差部に書換え可能な不揮発性メモリ
セルが配設されて成るセルマトリクスと、データ消去か
否かを指令する制御信号に応答し、前記不揮発性メモリ
セルを構成するメモリトランジスタの各個のソースに共
通に電源電圧を供給する電源回路とを具備し、該電源回
路は、データ消去時に消去用の電源電圧が最大でも前記
メモリトランジスタにおけるアバランシェ・ブレークダ
ウン電圧もしくはそれ以下の特定の電圧になるようにロ
ード特性が選定された定電流素子を有することを特徴と
する不揮発性半導体記憶装置が提供される。
複数のビット線の交差部に書換え可能な不揮発性メモリ
セルが配設されて成るセルマトリクスと、データ消去か
否かを指令する制御信号に応答し、前記不揮発性メモリ
セルを構成するメモリトランジスタの各個のソースに共
通に電源電圧を供給する電源回路とを具備し、該電源回
路は、データ消去時に消去用の電源電圧が最大でも前記
メモリトランジスタにおけるアバランシェ・ブレークダ
ウン電圧もしくはそれ以下の特定の電圧になるようにロ
ード特性が選定された定電流素子を有することを特徴と
する不揮発性半導体記憶装置が提供される。
【００１１】
【作用】上述した構成によれば、データ消去時に消去用
電圧を最大でもアバランシェ・ブレークダウン電圧また
はそれ以下となるように回路構成を工夫しているので、
セルの酸化膜中へのホールの注入を抑制する（つまり少
なくする）ことが可能となり、それによってセルのソー
ス耐圧が低下した場合でもアバランシェ・ブレークダウ
ン電流の発生を防止することができると共に、バンド間
トンネル電流も低減させることができる。これは、デー
タ書き換え時のセル特性の劣化防止に寄与するものであ
る。
電圧を最大でもアバランシェ・ブレークダウン電圧また
はそれ以下となるように回路構成を工夫しているので、
セルの酸化膜中へのホールの注入を抑制する（つまり少
なくする）ことが可能となり、それによってセルのソー
ス耐圧が低下した場合でもアバランシェ・ブレークダウ
ン電流の発生を防止することができると共に、バンド間
トンネル電流も低減させることができる。これは、デー
タ書き換え時のセル特性の劣化防止に寄与するものであ
る。
【００１２】なお、本発明の他の構成上の特徴および作
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
【００１３】
【実施例】図１には本発明の一実施例としてのフラッシ
ュ型メモリの全体構成が一部ブロック図の形態で示され
る。同図において、１は複数のワード線WL1 〜WLm と複
数のビット線BL11〜BL1k,……BLn1〜BLnkの交差部に書
換え可能な不揮発性メモリセルＭijが配設されて成るセ
ルアレイを示し、本実施例ではセルアレイはｎブロック
に分割され、各ブロックにはｋ×ｍ個のメモリセルが配
設されている。２は外部からのアドレス信号のロウアド
レスRAD のバッファリングを行うロウアドレスバッフ
ァ、３は該ロウアドレスをデコードしてワード線WL1 〜
WLm のいずれか１本を選択するロウデコーダ、４はアド
レス信号のコラムアドレスCAD のバッファリングを行う
コラムアドレスバッファ、５は該コラムアドレスをデコ
ードして上記各ブロック毎のビット線BLi1〜BLikに対応
するコラム線CL1 〜CLk のいずれか１本を選択するコラ
ムデコーダを示す。６はコラムゲート回路を示し、各ブ
ロック毎のビット線BLi1〜BLikに対応してトランスファ
ゲート用トランジスタＱ1 〜Ｑk を有している。各トラ
ンジスタＱ1 〜Ｑk は、それぞれ対応するコラム線CL1
〜CLk が選択された時にオンし、選択ビット線BLijをデ
ータ線Ｄi に接続する。
ュ型メモリの全体構成が一部ブロック図の形態で示され
る。同図において、１は複数のワード線WL1 〜WLm と複
数のビット線BL11〜BL1k,……BLn1〜BLnkの交差部に書
換え可能な不揮発性メモリセルＭijが配設されて成るセ
ルアレイを示し、本実施例ではセルアレイはｎブロック
に分割され、各ブロックにはｋ×ｍ個のメモリセルが配
設されている。２は外部からのアドレス信号のロウアド
レスRAD のバッファリングを行うロウアドレスバッフ
ァ、３は該ロウアドレスをデコードしてワード線WL1 〜
WLm のいずれか１本を選択するロウデコーダ、４はアド
レス信号のコラムアドレスCAD のバッファリングを行う
コラムアドレスバッファ、５は該コラムアドレスをデコ
ードして上記各ブロック毎のビット線BLi1〜BLikに対応
するコラム線CL1 〜CLk のいずれか１本を選択するコラ
ムデコーダを示す。６はコラムゲート回路を示し、各ブ
ロック毎のビット線BLi1〜BLikに対応してトランスファ
ゲート用トランジスタＱ1 〜Ｑk を有している。各トラ
ンジスタＱ1 〜Ｑk は、それぞれ対応するコラム線CL1
〜CLk が選択された時にオンし、選択ビット線BLijをデ
ータ線Ｄi に接続する。
【００１４】７1 〜７n はそれぞれ書き込み回路および
Ｓ／Ａ回路を示し、それぞれ対応する内部のデータ線Ｄ
1 〜Ｄn と外部の入出力データ線I/O1〜I/Onとの間で書
き込みデータの増幅および読み出しデータのセンス増幅
を行う。また、８は外部からの制御信号Ｃに基づいてベ
リファイ用電圧を生成するベリファイ用電源回路を示
す。このベリファイ用電圧は、データ書き込み時および
消去時にセルに対して十分に書き込みおよび消去が行わ
れているかどうかをチェック（ライトベリファイまたは
イレーズベリファイ）するのに用いられる。この生成さ
れたベリファイ用電圧は、ロウデコーダ３を介して選択
ワード線WL1 〜WLm に供給されると共に、選択ビット線
に対応するＳ／Ａ回路にも供給される。
Ｓ／Ａ回路を示し、それぞれ対応する内部のデータ線Ｄ
1 〜Ｄn と外部の入出力データ線I/O1〜I/Onとの間で書
き込みデータの増幅および読み出しデータのセンス増幅
を行う。また、８は外部からの制御信号Ｃに基づいてベ
リファイ用電圧を生成するベリファイ用電源回路を示
す。このベリファイ用電圧は、データ書き込み時および
消去時にセルに対して十分に書き込みおよび消去が行わ
れているかどうかをチェック（ライトベリファイまたは
イレーズベリファイ）するのに用いられる。この生成さ
れたベリファイ用電圧は、ロウデコーダ３を介して選択
ワード線WL1 〜WLm に供給されると共に、選択ビット線
に対応するＳ／Ａ回路にも供給される。
【００１５】９は不揮発性メモリセルＭijの各ソースに
共通に電源電圧（データ消去用の電圧ＶPPとデータ読み
出しおよび書き込み用の電圧０Ｖ）を供給するためのソ
ース用電源回路を示す。図３にはソース用電源回路９の
本発明に係る部分（すなわちデータ消去用電源回路）の
回路構成が示され、図４にはそのロード特性がセル特性
と共に示されている。
共通に電源電圧（データ消去用の電圧ＶPPとデータ読み
出しおよび書き込み用の電圧０Ｖ）を供給するためのソ
ース用電源回路を示す。図３にはソース用電源回路９の
本発明に係る部分（すなわちデータ消去用電源回路）の
回路構成が示され、図４にはそのロード特性がセル特性
と共に示されている。
【００１６】図３の回路は、図９の回路構成（従来形）
にトランジスタQ3が付加されたものである。トランジス
タQ3は、ゲートがソースに接続されたデプレッション型
ｎチャネルトランジスタであり、ｐチャネルトランジス
タQ1とｎチャネルトランジスタQ2の間に直列に接続され
ている。このトランジスタQ3のドレイン飽和電流は、所
定の電流値ＩLMとなるように選定されている。なお、こ
の電流値ＩLMは、前述したように、アバランシェ・ブレ
ークダウン電流が発生しない程度の値に設定されてい
る。この回路構成では、出力電圧（消去用電圧）はトラ
ンジスタQ3,Q2 の接続点から取り出される。
にトランジスタQ3が付加されたものである。トランジス
タQ3は、ゲートがソースに接続されたデプレッション型
ｎチャネルトランジスタであり、ｐチャネルトランジス
タQ1とｎチャネルトランジスタQ2の間に直列に接続され
ている。このトランジスタQ3のドレイン飽和電流は、所
定の電流値ＩLMとなるように選定されている。なお、こ
の電流値ＩLMは、前述したように、アバランシェ・ブレ
ークダウン電流が発生しない程度の値に設定されてい
る。この回路構成では、出力電圧（消去用電圧）はトラ
ンジスタQ3,Q2 の接続点から取り出される。
【００１７】図４のグラフにおいて、は図３の回路の
ロード曲線を示し、はセル特性曲線を示す。図４に示
す特性曲線から分かるように、セル電流は常に上記所定
の電流値ＩLM以下に抑制されているので、アバランシェ
・ブレークダウン電流を流さずに済み、しかもバンド間
トンネル電流を低減することも可能となる。従って、従
来形に見られたようなデータ書き換え時のセル特性が劣
化するといった問題を解消することができる。
ロード曲線を示し、はセル特性曲線を示す。図４に示
す特性曲線から分かるように、セル電流は常に上記所定
の電流値ＩLM以下に抑制されているので、アバランシェ
・ブレークダウン電流を流さずに済み、しかもバンド間
トンネル電流を低減することも可能となる。従って、従
来形に見られたようなデータ書き換え時のセル特性が劣
化するといった問題を解消することができる。
【００１８】また、セルトランジスタのブレークダウン
電圧が変化したり、データ消去用の電源電圧ＶPPが変動
しても、回路の出力電流（つまりソース電極に供給され
る電流）の最大値は上記所定の電流値ＩLMとなるので、
安定した動作が得られる。図５には図３の回路の変形例
が示され、図６にはそのロード特性がセル特性と共に示
されている。
電圧が変化したり、データ消去用の電源電圧ＶPPが変動
しても、回路の出力電流（つまりソース電極に供給され
る電流）の最大値は上記所定の電流値ＩLMとなるので、
安定した動作が得られる。図５には図３の回路の変形例
が示され、図６にはそのロード特性がセル特性と共に示
されている。
【００１９】図５の回路は、構成素子の点では図９の回
路構成（従来形）と同等であるが、トランジスタQ1に代
えて、特定のロード特性（図６参照）を持ったｐチャネ
ルトランジスタQ1' を用いた点で両者は異なっている。
すなわち、ｐチャネルトランジスタQ1' の電流供給量の
最大値が上記所定の電流値ＩLMとなるようにトランジス
タの特性が選定されている。
路構成（従来形）と同等であるが、トランジスタQ1に代
えて、特定のロード特性（図６参照）を持ったｐチャネ
ルトランジスタQ1' を用いた点で両者は異なっている。
すなわち、ｐチャネルトランジスタQ1' の電流供給量の
最大値が上記所定の電流値ＩLMとなるようにトランジス
タの特性が選定されている。
【００２０】図６のグラフにおいて、はトランジスタ
Q1' のドレイン飽和電流がセルのドレイン・ソース間電
圧ＶDSに依存しない理想的な場合のロード曲線、は該
ドレイン飽和電流がＶDSに依存する場合のロード曲線、
はセル特性曲線を示す。ロード曲線の場合には、ト
ランジスタQ1' の大きさ（つまり電流供給能力）につい
ては、データ消去電圧が使用範囲最大の場合を想定して
選定する必要がある。また、ロード曲線の場合（トラ
ンジスタQ1' に代えて抵抗性素子を使用した場合も同
じ）には、セルのブレークダウン電圧が最小である場合
を想定してトランジスタQ1' の大きさ（抵抗性素子の場
合にはその抵抗値）を決める必要がある。このようなト
ランジスタの大きさの選定は、図３の構成におけるトラ
ンジスタQ3についても同様に適用される。
Q1' のドレイン飽和電流がセルのドレイン・ソース間電
圧ＶDSに依存しない理想的な場合のロード曲線、は該
ドレイン飽和電流がＶDSに依存する場合のロード曲線、
はセル特性曲線を示す。ロード曲線の場合には、ト
ランジスタQ1' の大きさ（つまり電流供給能力）につい
ては、データ消去電圧が使用範囲最大の場合を想定して
選定する必要がある。また、ロード曲線の場合（トラ
ンジスタQ1' に代えて抵抗性素子を使用した場合も同
じ）には、セルのブレークダウン電圧が最小である場合
を想定してトランジスタQ1' の大きさ（抵抗性素子の場
合にはその抵抗値）を決める必要がある。このようなト
ランジスタの大きさの選定は、図３の構成におけるトラ
ンジスタQ3についても同様に適用される。
【００２１】
【発明の効果】以上説明したように本発明によれば、デ
ータ消去時に消去用電圧を最大でもアバランシェ・ブレ
ークダウン電圧もしくはそれ以下となるように回路構成
を工夫することにより、セルの酸化膜中へのホールの注
入を抑制することができる。従って、セルのソース耐圧
が低下した場合でもアバランシェ・ブレークダウン電流
の発生を防止することができ、しかもバンド間トンネル
電流も低減させることが可能となり、データ書き換え時
のセル特性の劣化防止に大いに寄与する。
ータ消去時に消去用電圧を最大でもアバランシェ・ブレ
ークダウン電圧もしくはそれ以下となるように回路構成
を工夫することにより、セルの酸化膜中へのホールの注
入を抑制することができる。従って、セルのソース耐圧
が低下した場合でもアバランシェ・ブレークダウン電流
の発生を防止することができ、しかもバンド間トンネル
電流も低減させることが可能となり、データ書き換え時
のセル特性の劣化防止に大いに寄与する。
【図１】本発明の一実施例としてのフラッシュ型メモリ
の全体構成図である。
の全体構成図である。
【図２】本発明の原理を説明するためのソース電圧・電
流特性を示すグラフである。
流特性を示すグラフである。
【図３】図１におけるソース用電源回路の本発明に係る
部分の一構成例を示す回路図である。
部分の一構成例を示す回路図である。
【図４】図３の回路の特性を示すグラフである。
【図５】図３の回路の変形例を示す回路図である。
【図６】図５の回路の特性を示すグラフである。
【図７】フラッシュ型メモリの動作を説明するためのセ
ルの構造を模式的に示した図である。
ルの構造を模式的に示した図である。
【図８】図７のセルにおけるデータ消去時の様子を示す
図である。
図である。
【図９】従来形の一例としてのデータ消去用電源回路の
構成を示す回路図である。
構成を示す回路図である。
１…セルマトリクス（メモリセルアレイ） ７1 〜７n …書き込み回路およびＳ／Ａ回路 ９…ソース用電源回路 Ａ，Ｂ…データ消去か否かを指令する制御信号 BL11〜BL1k, ……BLn1〜BLnk…ビット線 WL1 〜WLm …ワード線 Ｍij…書換え可能な不揮発性メモリセル Q1…ｐチャネルトランジスタ Q2…ｎチャネルトランジスタ Q3…定電流素子（ｎチャネルトランジスタ） Q1' …抵抗性素子（ｐチャネルトランジスタ） ＶPP…データ消去用の電源電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (7)
- 【請求項１】 複数のワード線(WL1〜WLm)と複数のビッ
ト線(BL11 〜BL1k,……BLn1〜BLnk) の交差部に書換え
可能な不揮発性メモリセル（Ｍij) が配設されて成るセ
ルマトリクス（１）と、 データ消去か否かを指令する制御信号（Ａ，Ｂ）に応答
し、前記不揮発性メモリセルを構成するメモリトランジ
スタの各個のソースに共通に電源電圧を供給する電源回
路（９; Q1,Q2,Q3; Q1',Q2) とを具備し、 該電源回路は、データ消去時に消去用の電源電圧
（ＶPP）が最大でも前記メモリトランジスタにおけるア
バランシェ・ブレークダウン電圧もしくはそれ以下の特
定の電圧になるようにロード特性が選定された定電流素
子(Q3)を有することを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 前記定電流素子はゲートがソースに接続
されたｎチャネルトランジスタ(Q3)で構成され、該トラ
ンジスタは、前記制御信号がデータ消去を指示している
場合に該トランジスタのドレイン電流の飽和特性を利用
して前記消去用の電源電圧から前記特定の電圧を生成し
て前記電源回路の出力端に伝達することを特徴とする請
求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記定電流素子の電流供給量は、前記メ
モリトランジスタにおいてアバランシェ・ブレークダウ
ン電流の発生が不可である程度か、もしくはそれ以下の
電流量であるように選定されていることを特徴とする請
求項２に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記電源回路は、ソースが前記消去用の
電源電圧（ＶPP）のラインに接続され且つゲートが前記
制御信号（Ａ）に応答するｐチャネルトランジスタ(Q1)
と、ソースがデータ読み出し／書き込み用の電源電圧
（ＶSS）のラインに接続され且つゲートが前記制御信号
（Ｂ）に応答するｎチャネルトランジスタ(Q2)とをさら
に有し、該ｐチャネルトランジスタおよびｎチャネルト
ランジスタの間に前記定電流素子としてのトランジスタ
が接続されていることを特徴とする請求項３に記載の不
揮発性半導体記憶装置。 - 【請求項５】 前記電源回路におけるｎチャネルトラン
ジスタ(Q2)は、前記制御信号（Ａ，Ｂ）がデータ消去を
指示していない場合にターンオンして前記データ読み出
し／書き込み用の電源電圧を該電源回路の出力端に伝達
することを特徴とする請求項４に記載の不揮発性半導体
記憶装置。 - 【請求項６】 請求項１に記載の定電流素子(Q3)に代え
て、該定電流素子のロード特性と同等の特性を有する抵
抗性素子(Q1') を具備することを特徴とする不揮発性半
導体記憶装置。 - 【請求項７】 前記抵抗性素子はｐチャネルトランジス
タ(Q1') で構成されることを特徴とする請求項６に記載
の不揮発性半導体記憶装置。
Priority Applications (21)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34657191A JPH05182483A (ja) | 1991-12-27 | 1991-12-27 | 不揮発性半導体記憶装置 |
| DE69232807T DE69232807T2 (de) | 1991-12-09 | 1992-12-09 | Flash-Speicher mit besserer Löschbarkeit und dessen Schaltung |
| DE69231751T DE69231751T2 (de) | 1991-12-09 | 1992-12-09 | Flash-speicher mit verbesserten löscheigenschaften und schaltung dafür |
| EP99114223A EP0954102A1 (en) | 1991-12-09 | 1992-12-09 | Exclusive or/nor circuits |
| EP99110956A EP0944094B1 (en) | 1991-12-09 | 1992-12-09 | Power switching circuit |
| EP99115180A EP0961290B1 (en) | 1991-12-09 | 1992-12-09 | Flash memory with improved erasability and its circuitry |
| DE69900372T DE69900372T2 (de) | 1991-12-09 | 1992-12-09 | Versorgungsspannungsschalter |
| EP99115179A EP0961289B1 (en) | 1991-12-09 | 1992-12-09 | Flash memory with improved erasability and its circuitry |
| EP01117838A EP1168365A3 (en) | 1991-12-09 | 1992-12-09 | Negative-voltage bias circuit |
| EP92924898A EP0570597B1 (en) | 1991-12-09 | 1992-12-09 | Flash memory improved in erasing characteristic, and circuit therefor |
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| EP01121238A EP1168362A3 (en) | 1991-12-09 | 1992-12-09 | Flash memory with improved erasability and its circuitry |
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| KR1019930702211A KR970003809B1 (ko) | 1991-12-09 | 1992-12-09 | 소거특성을 개량한 플래쉬메모리 및 그것에 대한 회로 |
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| US08/436,721 US5608670A (en) | 1991-12-09 | 1995-05-08 | Flash memory with improved erasability and its circuitry |
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| US08/445,103 US5631597A (en) | 1991-12-09 | 1995-05-19 | Negative voltage circuit for a flash memory |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34657191A JPH05182483A (ja) | 1991-12-27 | 1991-12-27 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05182483A true JPH05182483A (ja) | 1993-07-23 |
Family
ID=18384328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34657191A Pending JPH05182483A (ja) | 1991-12-09 | 1991-12-27 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05182483A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808940A (en) * | 1996-03-28 | 1998-09-15 | Nec Corporation | Nonvolatile semiconductor memory |
| US5998831A (en) * | 1996-09-26 | 1999-12-07 | Nec Corporation | Non-volatile semiconductor memory device |
| JP2010079977A (ja) * | 2008-09-25 | 2010-04-08 | Toppan Printing Co Ltd | 定電流型電源回路を有する不揮発性半導体メモリ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108772A (ja) * | 1989-06-26 | 1991-05-08 | Oki Electric Ind Co Ltd | 半導体記憶装置のデータ消去方法 |
| JPH03252994A (ja) * | 1990-02-28 | 1991-11-12 | Nec Corp | 不揮発性半導体記憶装置 |
| JPH0512889A (ja) * | 1991-07-08 | 1993-01-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1991
- 1991-12-27 JP JP34657191A patent/JPH05182483A/ja active Pending
Patent Citations (3)
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Legal Events
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