JP3625703B2

JP3625703B2 - 不揮発性半導体メモリ

Info

Publication number: JP3625703B2
Application number: JP21526599A
Authority: JP
Inventors: 晃米山; 義宣金田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1998-08-27
Filing date: 1999-07-29
Publication date: 2005-03-02
Anticipated expiration: 2019-07-29
Also published as: JP2000137991A

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに関し、特に、ＬＳＩメモリの一種であるＥＰＲＯＭ（ＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂｌｅＲＯＭ），ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂｌｅＲＯＭあるいはフラッシュＥＥＰＲＯＭあるいはフラッシュメモリと称される。）等のフローテイングゲートに電荷を蓄積し、電荷の有無による閾値電圧の変化をコントロールゲートによって検出することで、データの記憶を行わせる不揮発性半導体メモリに関する。
【０００２】
【従来の技術】
ここで、メモリセルなどに欠陥があり、使用できない場合に、そのメモリセルに代り、あらかじめ半導体メモリ内に作ってある冗長メモリセルを使用する技術が知られている。不良のメモリセルのアドレスは、半導体メモリの製造時に判る。その不良のメモリセルのアドレスは、冗長アドレス発生回路に記憶させておく。そして、通常のアドレス発生回路から発生するアドレスが不良のアドレスであるか否かを常時観測し、不良アドレスであれば冗長メモリセルをアドレス指定するように切り換えている。即ち、不良のメモリセルのアドレスラインは、使用しないようにしている。
【０００３】
図３はそのような冗長機能を備えた半導体メモリのアドレス指定回路の一部を示す回路図である。
【０００４】
図３のアドレス発生回路（１）にはアドレス指定用のアドレスデータが加わる。冗長アドレス発生回路（２）には、半導体メモリの製造時の試験により判る不良のメモリセルのアドレスデータが記憶される。比較器（３）は、アドレス発生回路（１）の出力信号と前記冗長アドレス発生回路（２）の出力信号の比較を行い、アドレス発生回路（１）から不良のメモリセルのアドレスデータが発生すると「Ｈ」レベルの信号を発生し、それ以外は「Ｌ」レベルの信号を発生する。第１の切換手段（４）は、比較器（３）の出力信号に応じて前記アドレス発生回路（１）の出力信号を選択するか、非選択とするかを決める。デコーダは第１の切換手段（４）からのアドレスデータをデコードする。このデコードには正常なメモリセルを指定するためのデコードと不良のメモリセルを指定するためのもの、即ち、冗長用のアドレスをデコードするものとがある。このデコーダ（５Ａ），（５Ｂ），（５Ｃ）及び（５Ｄ）はワードラインＷＬ０乃至ＷＬ３に接続される。図面では省略しているが、実際には、デコーダとＷＬは更に多くの数のものが接続されている。
【０００５】
冗長アドレスではない、通常のアドレス発生時には、アドレス発生回路（１）の出力信号が第１の切換手段（４）を通過してデコーダ（５Ａ），（５Ｂ），（５Ｃ）及び（５Ｄ）に加わり、選択されたＷＬに対応するデコーダの出力が「Ｈ」レベルとなる。これによりメモリセルの指定が行われる。
【０００６】
次に、冗長アドレスがアドレス発生回路（１）から発生すると、比較器（３）から「Ｈ」レベルが発生し、第１の切換手段（４）を構成する各アンドゲートに「Ｌ」レベルが加わる。このため、アドレス発生回路（１）からのアドレスはデコーダ（５Ａ），（５Ｂ），（５Ｃ）及び（５Ｄ）に加わらなくなる。
【０００７】
一方、比較器（３）からの「Ｈ」レベルはアンドゲート（６）に加わり、アンドゲート（６）を導通状態にする。すると、冗長アドレス発生回路（２）からアドレス指定信号がアンドゲート（６）を介して冗長ワードラインＲＷＬに伝わり、冗長メモリセルがアドレス指定できることになる。
【０００８】
従って、図３の装置によれば冗長アドレスの指定を行うことができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記半導体メモリが、いわゆるフラッシュメモリと呼ばれる不揮発性半導体メモリである場合に、以下に説明する問題が発生することがあった。
【００１０】
先ず、このような不揮発性半導体メモリについて図４を参照しながら説明する。尚、不揮発性半導体メモリセルは、スプリットゲート型とスタックトゲート型に大きく分類されるが、以下では例えば、ＷＯ９２／１８９８０公報（Ｇ１１Ｃ１３／００）に開示されているスプリットゲート型の不揮発性半導体メモリについて説明する。
【００１１】
図４は上記不揮発性半導体メモリ（２０Ａ），（２０Ｂ），（２０Ｃ）及び（２０Ｄ）がマトリクス配置されたメモリセルアレイ２１を示す回路図、図５はその１１つのメモリセルの構造説明図である。
【００１２】
図４において、隣り合う不揮発性半導体メモリ（２０Ａ）及び（２０Ｂ）、（２０Ｃ）及び（２０Ｄ）同士は、そのソース領域同士がソースラインＳＬに共通接続され、そのドレイン領域はそれぞれビットライン（ＢＬ０，ＢＬ２）に接続されている。また、不揮発性半導体メモリ（２０Ａ）及び（２０Ｃ）、（２０Ｂ）及び（２０Ｄ）のコントロールゲートＣＧは、それぞれワードライン（ＷＬ０，ＷＬ１）に接続されている。
【００１３】
ここで、このような（スプリットゲート）構造の不揮発性半導体メモリの短絡不良について説明する。
【００１４】
本構造では図５に示すようにコントロールゲートＣＧがフローティングゲートＦＧの上部から側部にかけて形成されているため（スタック構造のものは、一般的にフローティングゲート上にコントロールゲートが積層されている）、特にビットラインＢＬとの間隔が狭くなり（場合、素子の微細化に伴い、更に厳しくなる方向にある）、例えばビットライン（ＢＬ０，ＢＬ２）形成用のコンタクト孔形成時のマスクずれ等により、コントロールゲートＣＧ（ワードラインＷＬ）とビットラインＢＬワードライン（コントロールゲートＣＧ）との間隔が極めて小さくなるため、短絡が生じ易い。このような短絡現象が生じると使用できないため、当該セルは不良セルとして、取り扱われる。
【００１５】
以下、このような構成の不揮発性半導体メモリへのデータ（電荷）の書き込み・読み出し・消去方法について説明する。尚、以下の説明では、不揮発性半導体メモリ（２０Ａ）へのデータ（電荷）の書き込み・読み出し・消去方法について説明する。
【００１６】
先ず、書き込み方法は、例えばビットラインＢＬ０、ソースラインＳＬ、そしてワードラインＷＬ０にそれぞれ０Ｖ、１１Ｖ、２Ｖを印加する。これにより、高電圧が印加されたソースラインＳＬにより、このソースラインＳＬを構成する拡散層（図示せず）と強く容量結合されたフローティングゲートＦＧの電位がおよそ９Ｖ程度に持ち上げられ、ドレイン領域とソース領域間に発生したホットエレクトロンがフローティングゲートＦＧに飛び込むことで、データの書き込みが行われる。
【００１７】
また、読み出し方法は、例えばビットラインＢＬ０、ソースラインＳＬ、そしてワードラインＷＬ０にそれぞれ２Ｖ、０Ｖ、４Ｖを印加する。このとき、ドレイン領域からソース領域に読み出し電流が流れるか否かにより、フローティングゲートＦＧにデータが書き込まれているか否かが判定される。即ち、読み出し電流が流れないときは、フローティングゲートＦＧにデータが書き込まれていることになる。
【００１８】
更に、消去方法は、例えばビットラインＢＬ０、ソースラインＳＬ、そしてワードラインＷＬ０にそれぞれ０Ｖ、０Ｖ、１４Ｖを印加する。これにより、前記フローティングゲートＦＧに書き込まれた電荷が、コントロールゲートＣＧ側に引き抜かれることで、データが消去される。
【００１９】
上記構成の不揮発性半導体メモリにおいて、そのデータ消去時に全てのワードラインＷＬを同時に選択する必要がある場合に、その中にリーク性の不良セルが存在すると、消去に必要な高電圧（上記説明では、１４Ｖ）を各コントロールゲートＣＧに供給できなくなってしまう。
【００２０】
図３において、消去時には、デコーダ（５Ａ），（５Ｂ），（５Ｃ）及び（５Ｄ）は全て選択される。そして、高電圧発生回路（８）からの高電圧は、デコーダ（５Ａ），（５Ｂ），（５Ｃ）及び（５Ｄ）を通じてワードラインＷＬ０，ＷＬ１，ＷＬ２及びＷＬ３に印加される。ここで、ワードラインＷＬ０，ＷＬ１，ＷＬ２及びＷＬ３が接続されたいずれかのメモリセル（冗長対象のセル）内にリーク不良があると、ワードラインＷＬ０，ＷＬ１，ＷＬ２及びＷＬ３の電圧が１４Ｖ程度まで上昇することができなくなる。すると、ＷＬ０，ＷＬ１，ＷＬ２及びＷＬ３が接続された全てのメモリセルが正常に消去できなくなる。
【００２１】
ここで、リーク不良とは、ワードラインＷＬにおける短絡のことで、ワードラインＷＬに過大電流が流れてしまう現象であり、その原因として、例えばワードラインＷＬとビットラインＢＬとが接触不良を起こした場合等が考えられる。
【００２２】
ここで、不揮発性半導体メモリには、記憶領域をセクターと呼ばれる複数の領域に分けるものがある。１つのセクターは一括消去が可能な最小単位である。このセクターを使えば、部分消去が容易になる。
【００２３】
その一方でチップ全体を消去するチップ消去を行いたい場合もある。その消去方法としては、セクター毎に順次消去していく方法も考えられるが、トータルの消去時間が長くなる。そのため、複数のセクターを一括で消去したい。
【００２４】
しかし、チップ全体の中には、上記したようにリーク不良を有するセルを持つセクターも含まれる可能性がある。（不良セクターは冗長セクターに置き換えられるが、チップ全体の一括消去動作時には消去対象に含まれている）。そのようなセクターが入っていると、上述したように各コントロールゲートＣＧに消去に必要な高電圧を供給できなくなってしまう。即ち、冗長対象となっている不良セクターが正常セクターに悪影響を与えてしまうことになる。
【００２５】
その結果、本来の意味での一括消去に困難な状況が発生していた。
【００２６】
そこで、本発明では冗長対象となっている不良セクターの存在の有無に係わらず、一括消去可能な不揮発性半導体メモリを提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明は、上述の課題を解決するために為されたもので、図１に示すように記憶したデータの一括消去を行うことができるセクター（９Ａ），（９Ｂ），（９Ｃ）を複数領域有する不揮発性半導体メモリ（２０Ａ），（２０Ｂ），（２０Ｃ），（２０Ｄ）（図４参照）であり、不揮発性半導体メモリのデータ消去用に使う高電圧を発生する高電圧発生回路８と、該高電圧発生回路８と前記複数領域のセクター（９Ａ），（９Ｂ），（９Ｃ）との間に各々接続される複数個のトランジスタ（１０Ａ），（１０Ｂ），（１０Ｃ）とを備え、データの一括消去時には前記複数個のトランジスタ（１０Ａ），（１０Ｂ），（１０Ｃ）を定電流動作させ、前記複数領域のセクター（９Ａ），（９Ｂ），（９Ｃ）に流れる電流を制限したことを特徴とする。
【００２８】
また、上記不揮発性半導体メモリ（２０Ａ），（２０Ｂ），（２０Ｃ），（２０Ｄ）において、図２に示すようにデータの非消去時に、前記複数個のトランジスタ（１０Ａ），（１０Ｂ），（１０Ｃ）による定電流動作を解除するスイッチ１９を各々備えたことを特徴とする。
【００２９】
【発明の実施の形態】
以下、本発明の不揮発性半導体メモリの第１の実施形態について図１を参照しながら説明する。
【００３０】
図１において、（８）は不揮発性半導体メモリのワードラインＷＬに供給する消去電圧（本実施形態では、１４Ｖ）を発生する高電圧（消去）発生回路である。尚、図示した説明は省略するが、データの書き込み時および及び読み出し時に、前記ワードラインＷＬにそれぞれ書き込み電圧及び読み出し電圧を発生する書き込み電圧発生回路および及び読み出し電圧発生回路とがあり、データの書き込み・読み出し・消去の各動作に応じて、スイッチ（図示せず）の切り替えにより、何れかの電圧発生回路が選択接続されて、この選択された所望の電圧発生回路から所望の電圧が前記ワードラインＷＬに供給される。
【００３１】
本発明の実施形態の不揮発性半導体メモリの特徴は、一括消去が可能な最小単位である第１，第２及び第３セクター（９Ａ），（９Ｂ）及び（９Ｃ）と、前記高電圧発生回路８との間に各々定電流トランジスタである第１，第２及び第３トランジスタ（１０Ａ），（１０Ｂ）及び（１０Ｃ）を接続し、第１乃至第３のセクターに定電流を供給するようにしたものである。
【００３２】
ここで、定電流発生回路、例えば、カレントミラー回路（１１），（１７）及び（１８）は前記トランジスタ（１０Ａ），（１０Ｂ）及び（１０Ｃ）に流れる電流が定電流となるように制御する回路であり、前記トランジスタ（１０Ａ），（１０Ｂ）及び（１０Ｃ）は、該カレントミラー回路の一部を構成している。
【００３３】
前記カレントミラー回路（１１），（１７）及び（１８）の構成は、従来周知な構成であるため、その説明は簡略化するが、そのソース電極に電源電圧Ｖｄｄが接続された第１のＰチャネル型ＭＯＳトランジスタ（Ｔｒ１）のゲート電極に基準電圧Ｖｒｅｆがゲート入力されることで、この基準電圧Ｖｒｅｆに基づいた一定電流がこの第１のＰチャネル型ＭＯＳトランジスタ（Ｔｒ１）に流れ、この定電流によりそのドレイン領域がグランドに接続された第２のＰチャネル型ＭＯＳトランジスタ（Ｔｒ２）に流れる電流が決まる。そして、この第２のＰチャネル型ＭＯＳトランジスタ（Ｔｒ２）とそのゲート電極同士が共通接続された第３のＰチャネル型ＭＯＳトランジスタ（Ｔｒ３）に流れる電流が決まることで、この第３のＰチャネル型ＭＯＳトランジスタ（Ｔｒ３）と直列接続された第４のＰチャネル型ＭＯＳトランジスタ（Ｔｒ４）に流れる電流が決まる。従って、この第４のＰチャネル型ＭＯＳトランジスタ（Ｔｒ４）とそのゲート電極同士が共通接続された前記トランジスタ（１０Ａ）に流れる電流が決定される。即ち、前記基準電圧Ｖｒｅｆに基づいた一定電流が、前記トランジスタ（１０Ａ）に流れることになる。
【００３４】
また、前記カレントミラー回路（１７），（１８）を構成する前記トランジスタ（１０Ｂ）及び（１０Ｃ）にも、同様に定電流が流れる。
【００３５】
尚、図１において、第１乃至第３セクター（９Ａ），（９Ｂ）及び（９Ｃ）は、実際には更に多くのセクターが接続されており、第１セクター（９Ａ）内のワードラインＷＬ０，ＷＬ１も実際には更に多くのワードラインＷＬが接続され、各ワードラインＷＬは図４に示したように各不揮発性半導体メモリ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ等に接続されているが、図面では便宜的に省略している。
【００３６】
また、第２及び第３セクター（９Ｂ）及び（９Ｃ）の各セクター内部は、第１セクター（９Ａ）内の構成と同様である。
【００３７】
さて、図１において、その一括消去時には、ワードラインＷＬ０及びＷＬ１に、高電圧発生回路（８）からの高電圧（１４Ｖ程度）を加える必要がある。この高電圧は全てのセクターに共通に使用される。即ち、第１トランジスタ（１０Ａ）を通じて第１セクター（９Ａ）に高電圧が加えられ、第２トランジスタ（１０Ｂ）を通じて第２セクター（９Ｂ）に高電圧が加えられ、第３トランジスタ（１０Ｃ）を通じて第３セクター（９Ｃ）に高電圧が加えられる。
【００３８】
そして、一括消去時にはロウデコーダ１４から「Ｌ」レベルの電圧が、直列接続され、そのゲート電極同士が共通接続されたＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタにゲート入力されるため、トランジスタ１５Ａ及び１６Ａがオンし、トランジスタ１５Ｂ及び１６Ｂがオフする。このため、第１トランジスタ（１０Ａ）から供給される高一定電圧がワードラインＷＬ０、ＷＬ１印加されることになる。
【００３９】
このとき、本発明では第１トランジスタ（１０Ａ）を飽和領域で動作させる。即ち、第１トランジスタ（１０Ａ）が飽和領域で動作すると、第１トランジスタ（１０Ａ）を流れる電流は、一定であるので第１セクター（９Ａ）内に不良のワードラインＷＬが含まれていても、第１トランジスタ（１０Ａ）を流れる電流は、一定値に制限されている。このため、高電圧発生回路８から供給された高電圧の電位が低下することはない。
【００４０】
この本発明の特徴を為す働きは、第１乃至第３セクター（９Ａ），（９Ｂ）及び（９Ｃ）において共通である。
【００４１】
第１トランジスタ（１０Ａ）を飽和領域で動作させるために、図１では第１トランジスタ（１０Ａ）をカレントミラー回路１１の一部として使用している。第１トランジスタ（１０Ａ）に流れる電流は、ゲートに基準電圧Ｖｒｅｆが印加されるトランジスタ（Ｔｒ１）から作られる。そのため、基準電圧Ｖｒｅｆのレベルにより第１トランジスタ（１０Ａ）に流れる電流を任意に制御できる。また、トランジスタ（１０Ｂ）及び（１０Ｃ）も飽和領域で動作するようにカレントミラー回路１７、１８により制御される。
【００４２】
従って、図１に示す本発明の不揮発性半導体メモリによれば、全てのセクター内のデータを一括消去する際に、例えば、あるセクター内に不良セクターが存在していたとしても、従来のようにリーク電流により消去に必要な高電圧の電位が降下してしまい、全てのセクターを一括して消去することができないという問題を回避できる。
【００４３】
ところで、トランジスタ（１０Ａ）乃至（１０Ｃ）の存在は、各セクター（９Ａ）乃至（９Ｃ）に対する通常のアクセス動作の点からは不利となる。即ち、メモリセルに対する制御信号のタイミングが遅くなってしまうという新たな問題が発生することになる。
【００４４】
そこで、本発明の第２の実施形態では、上記新たな問題を抑止する発明について図２を参照しながら説明する。尚、図２は第２の実施形態の特徴を為すカレントミラー回路１１Ａ部分のみ抜き出した状態を示しており、他の構成は図１の構成と同様である。
【００４５】
一括及び各セクター毎の消去時以外、即ち、書き込み時及び読み出し時にはトランジスタ（１０Ａ）乃至（１０Ｃ）を完全なオン状態に切り換え、三極管領域で動作させるようにして、トランジスタ（１０Ａ）乃至（１０Ｃ）の存在による悪影響（アクセス動作の遅れ）の度合いを低減化するものである。
【００４６】
そのため、本発明では図２のようにトランジスタ（１０Ａ）のゲート電極とグランドとの間にスイッチ１９を設け、内部ステータス信号（いわゆる不揮発性半導体メモリの各種動作状態の確認信号）に基づいて、消去時には前記スイッチ１９を前記第４のＰチャネル型ＭＯＳトランジスタ（Ｔｒ４）側に閉動作させて前述したようにトランジスタ（１０Ａ）を飽和領域で動作させ、それ以外の非消去時には前記スイッチ１９をグランド側に閉動作させる。これにより、消去時以外はトランジスタ（１０Ａ）を完全なオン状態に切り換えて、三極管領域で動作させる（カレントミラー回路１１による定電流供給動作を解除する。）。尚、図１に示したカレントミラー回路１７，１８も同様な構成とすることで、トランジスタ（１０Ｂ）及び（１０Ｃ）に流れる電流値を調整することができる。
【００４７】
また、本発明は冗長機能を備えた不揮発性半導体メモリにおいて、冗長対象となっている不良セクターの存在の有無に係わらず、一括消去を可能にするものであり、その適用は本実施形態で説明したスプリットゲート型の不揮発性半導体メモリに限定されるものではなく、スタックゲート型の不揮発性半導体メモリであったり、また、前述したフローティングゲートやコントロールゲートの他に、さらに専用の消去ゲートを有した構造のメモリセルにも適用可能である。また定電流回路（カレントミラー回路）の配設箇所についても、本実施形態では特にワードラインＷＬとビットラインＢＬとの間での設計マージンが厳しく、この間で短絡が生じ易いためにワードラインＷＬに設置したが、これに限定されることなく、セル構造に応じて短絡を生じ易い箇所に配設すれば良い。
【００４８】
【発明の効果】
本発明によれば、不揮発性半導体メモリにおける一括消去時に、あるセクター内に不良セクターが存在していたとしても、消去に必要な高電圧を維持できるので全てのセクターを一括して消去することができる。
【００４９】
また、本発明によれば、高電圧発生回路とセクターとの間に接続されるトランジスタを飽和領域で動作させるだけで、上記効果を達成することができるので、複雑な回路構成に伴い素子数が増大するといった弊害を招くことはない。
【００５０】
更に、本発明によれば、高電圧発生回路とセクターとの間に接続されるトランジスタを非消去時には完全にオン動作させているので、消去時以外には十分な電流を流すことができ、応答スピードの低下を抑止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の不揮発性半導体メモリを示す回路図である。
【図２】本発明の第２の実施形態の不揮発性半導体メモリを示す回路図である。
【図３】従来の不揮発性半導体メモリを示す回路図である。
【図４】従来の半導体メモリを示す回路図である。
【図５】スプリットゲート構造の不揮発性半導体メモリの断面説明図である。
【符号の説明】
８高電圧発生回路
９Ａ第１セクター
９Ｂ第２セクター
９Ｃ第３セクター
１０Ａ第１トランジスタ
１０Ｂ第２トランジスタ
１０Ｃ第３トランジスタ
１１カレントミラー回路
１１Ａカレントミラー回路
１７カレントミラー回路
１８カレントミラー回路

Claims

記憶したデ−タの一括消去を行うことができるセクタ−を複数領域有する不揮発性半導体メモリであり、不揮発性半導体メモリのデ−タ消去用に使う高電圧を発生する高電圧発生回路と、前記高電圧発生回路と前記複数領域のセクタ−との間に各々接続される複数個の定電流回路とを備え、デ−タの一括消去時には前記複数個の定電流回路を動作させ、前記複数領域のセクタ−に流れる電流を制限したことを特徴とする不揮発性半導体メモリ。
前記定電流回路はカレントミラ−回路であり、該カレントミラ−回路の入力電流に応じた出力電流を流す定電流トランジスタが前記複数領域のセクタ−に接続されていることを特徴とする請求項１に記載の不揮発性半導体メモリ。
デ−タの非消去時に前記複数個のトランジスタによる定電流動作を解除するスイッチを備えたことを特徴とする請求項１に記載の不揮発性半導体メモリ。
前記不揮発性メモリは、スプリットゲ−ト構造のＥＥＰＲＯＭであり、前記定電流回路は前記ＥＥＰＲＯＭのワ−ドラインに接続されていることを特徴とする請求項１に記載の不揮発性半導体メモリ。