WO2006067853A1 - 記憶装置のバイアス印加方法、および記憶装置 - Google Patents

記憶装置のバイアス印加方法、および記憶装置 Download PDF

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WO2006067853A1
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voltage
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memory block
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Kenta Kato
Takaaki Furuyama
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Spansion Llc
Spansion Japan Limited
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Definitions

  • the present invention relates to bias application to a plurality of sectors each including a plurality of memory cells, and particularly to a storage device when applying a bias to a plurality of sectors at once.
  • the present invention relates to a bias application method and a storage device.
  • the nonvolatile semiconductor memory disclosed in Patent Document 1 is used for erasing data in a nonvolatile semiconductor memory having a plurality of sectors that can collectively erase stored data.
  • a high voltage generating circuit for generating a high voltage to be used and a plurality of transistors connected between the high voltage generating circuit and a sector in a plurality of areas are provided. Operate with current and control the current that flows through the sectors in multiple areas. As a result, even if there is a defective sector in a certain sector, the current that flows is limited to a constant value, so that a high voltage required for erasing can be maintained and batch erasing can be performed.
  • a "selection" signal is always output to a block that is not switched to a redundant block by a switching unit among a plurality of blocks.
  • a “not selected” signal is output in response to an input signal for all block batch write Z—global erase in test mode. Batch writing to all blocks
  • the block selection circuit is configured to prohibit the application of the batch write Z-batch erase voltage to the defective block in the batch erase mode. As a result, a high voltage is not applied to the defective block, and the voltage value does not drop due to current leakage.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-137991
  • Patent Document 2 JP-A-8-106796
  • Patent Document 1 a transistor connects each sector 1 and a high voltage generation circuit, and performs a constant current operation during batch erasing.
  • the block selection circuit prohibits voltage application to the defective block in the batch write Z-batch erase mode.
  • the current that flows even when there is a bad sector is limited to a constant value, and in Patent Document 2, voltage application to the defective block is prohibited, and the bias voltage due to excessive current flowing is restricted. This is to prevent the descent.
  • Patent Documents 1 and 2 current limitation and voltage application control must be performed for each sector and block. Current limiting transistors and voltage application control are required. A block selection circuit must be provided for each sector and each block.
  • the current control transistor, the voltage selection control block selection circuit, and the voltage control unit must be arranged in the memory cell array area where the sectors and blocks are arranged in a matrix. Optimal placement with a configuration and design rules that differ from the device configuration for the control circuit that constitutes the voltage control unit may hinder efficient memory cell array layout in general memory cell array regions. This is a problem that could lead to an increase in chip size.
  • the present invention has been made in view of the problems of the background art described above, and includes a voltage control unit for each column along each of the first direction and the second direction, and a voltage applied to the bidirectional column.
  • a voltage bias is applied to the memory block according to the combination of the applied voltages, and bias application to the defective memory block is controlled by controlling the bias application to each column in the first and second directions.
  • An object of the present invention is to provide a bias application method for a storage device and a storage device capable of efficiently performing collective bias application to a plurality of memory blocks while avoiding the problem.
  • a storage device of the present invention made to achieve the above object is arranged by expanding a memory block, which is a basic unit of access, in at least one of first and second directions intersecting each other.
  • a first voltage control unit that is provided for each column along the first direction and controls the application of a voltage bias to the same column; and for each column along the second direction.
  • a second voltage control unit that controls the application of voltage bias to the same column, and access to the memory block is a column along the first direction that is controlled by the first voltage control unit. This is performed on the memory block arranged at the intersection position with the column along the second direction, the application of which is controlled by the second voltage control unit.
  • the first voltage control unit performs voltage bias for each column for columns along the first direction according to the arrangement direction in which the memory blocks constituting the memory block group are expanded.
  • the second voltage control unit controls the application of the voltage bias for each column in the columns along the second direction.
  • the first and second voltage control units can be arranged in the memory cell array region in a concentrated manner if they are arranged in the periphery of the memory cell array region.
  • the memory cell array region can be laid out efficiently by having a configuration and design rules different from the device configuration for the control circuit constituting the voltage control unit. Further, the number of voltage control units required even when the number of memory blocks increases can be suppressed. Therefore, an increase in chip area can be suppressed.
  • the storage device bias application method of the present invention made to achieve the above-described object provides a memory block as a basic unit of access in at least one of the first and second directions intersecting each other.
  • a bias application method for a storage device including a memory block group deployed and arranged in response to voltage bias application control for each column along the first direction and each column along the second direction.
  • the memory block group is placed in one of the first and second columns where the defective memory block exists. In other words, the voltage bias is controlled to be non-applied.
  • the column is arranged in each of the columns along the first and second directions according to the arrangement direction in which the memory blocks constituting the memory block group are expanded.
  • Voltage bias application control is performed every time, and when a voltage bias is applied to the memory block in combination, there is a defective memory block for the defective memory block. Control the voltage bias to no application
  • the voltage bias when the voltage bias is applied and controlled for each column along the first and second directions and the voltage bias is simultaneously applied to the plurality of memory blocks, the first one is applied to the defective memory block.
  • the voltage bias By controlling the voltage bias to be non-applied for the column in one direction of the second direction and the second direction, the voltage bias can be made non-applied.
  • a voltage bias can be simultaneously applied to the memory blocks constituting the memory block group except for the defective memory block or the memory block existing in the column including the defective memory block and subjected to the non-application control. Voltage stress can be applied once to each memory block other than the defective memory block in at least two steps, and the access operation can be completed with a small number of steps.
  • the voltage control unit is provided for each column along each of the first direction and the second direction, and a voltage bias is applied to the memory block in accordance with a combination of voltage application to the bidirectional columns.
  • a voltage bias is applied to the memory block in accordance with a combination of voltage application to the bidirectional columns.
  • FIG. 1 is a schematic diagram showing a first noise application method of the present invention.
  • FIG. 2 is a schematic diagram showing a second noise application method of the present invention.
  • FIG. 3 is a circuit block diagram showing the storage device of the embodiment.
  • FIG.4 Internal address output controller.
  • FIG.5 Depth column address decoder.
  • FIG. 7 Operation waveform (1) of the internal address output controller (when there is no bad sector in normal access).
  • FIG. 9 Operation waveform (3) of the internal address output controller (when there is no bad sector in global access).
  • FIG.10 Operation waveform of output control unit for internal address (4) (when there is one bad sector in batch access).
  • FIG. 11 is a circuit block diagram of a control circuit for applying a bias to sector S07 with respect to the circuit block diagram of FIG.
  • FIG. 12 is a specific example of a sub-decoder.
  • FIG. 13 is a specific example of a sub-decoder low power supply switch unit.
  • FIG. 14 is a specific example of a well potential control unit.
  • FIG. 15 is a specific example of a sub-decoder low power supply control unit.
  • FIG. 16 is a specific example of a sub-decoder high-level power supply control unit.
  • FIG. 18 is a specific example of a main decoder high-level power supply control unit.
  • FIG. 19 is a specific example of the main decoder.
  • FIG. 21 is a diagram (2) showing the voltage bias state of each signal for each access operation (in the case of HTRB leak test and first chip erase operation).
  • FIG. 22 is a circuit block including a power supply switching unit.
  • FIG. 1 and 2 schematically show the bias application method of the present invention.
  • a voltage bias is applied in units of columns to a plurality of sectors 1 to be accessed in a storage device provided with a plurality of sectors 1. It is an object of the present invention to provide a bias application method capable of efficiently applying voltage stress to all sectors except for a defective sector by the minimum necessary steps.
  • the erasing operation is an example of an access
  • sector 1 indicates a basic unit in which the erasing operation is performed.
  • the access includes a program operation and a stress test operation.
  • the access operation means applying a noise stress to the sector 1 to be accessed.
  • an access operation to a partially selected group of sectors can be considered in addition to a collective access operation including all sectors. For example, a batch erase operation can be considered as the former, and a first chip erase operation can be considered as the latter.
  • FIG. 1 is a schematic diagram showing an access operation to a group of sectors selected partially, for example. This is a case where one sector is arranged in a row in the vertical direction. It consists of three sectors with horizontal column addresses Z2 (0) to Z2 (2) for vertical column address Zl (i). Of these, the case where the sector (Zl (i), Z2 (0)) is the bad sector is shown.
  • the bias application method in this case is applied (ON) to the vertical column Zl (i), and Z2 ( 0) is non-application control (OFF), and Z2 (1) and Z2 (2) are application control (ON).
  • Zl (i), Z2 (l) By applying the voltage noise of both the vertical and horizontal rows together, (Zl (i), Z2 (l))
  • voltage stress is applied to the sector 1 (in FIG. 1, the hatched sector 1) arranged in (Zl (i), Z2 (2)), and an access operation is performed.
  • the vertical direction voltage bias is applied, but the horizontal direction Z2 (0) voltage bias is not applied.
  • FIG. 2 is a schematic diagram showing, for example, a collective access operation. This is the case where sectors 1 are arranged in three rows in each direction. A sector 1 is arranged at each of the vertical column addresses Z1 (0) to Z1 (2) and the horizontal column addresses Z2 (0) to Z2 (2). It is assumed that the bad sector 1 is at the position (Zl (l), Z2 (0)). In this case, the access operation can be completed in two steps for a plurality of sectors to be accessed except for one defective sector.
  • Step 1 application control (ON) is performed for all the vertical rows Z1 (0) to Z1 (2), and for the horizontal row, Z2 (0 ) Is non-applied control (OFF), and other horizontal rows Z2 (l) and Z2 (2) are applied control (ON).
  • the sectors in horizontal rows Z2 (l) and Z2 (2) that is, (Z1 (0), Z2 (l)), (Z1 (0), Z2 (2)), (Zl (l), Z2 (1)), (Z1 (1), Z2 (2)), 1 (2), 22 (1)),
  • For sector 1 located in 1 (2) and 22 (2)) (in FIG. 2, sector 1 shaded in (Step 1)), voltage stress is applied and the access operation is performed.
  • sector 1 of horizontal row Z2 (0) that is, (Z1 (0), Z2 (0)), 1 (1), 22 (0)), 1 (2), 22
  • sector 1 in (0) although the vertical voltage bias is applied, the horizontal voltage bias is not applied, so access operation to sector 1 is not performed (voltage strain). No power is applied.
  • Step 2 Zl (1) where there is one defective sector in the vertical row is set to non-application control (OFF), and the other vertical rows Z1 (0) and Z1 (2)
  • the application control is set to ON (ON), and the horizontal row is applied to Z2 (0) where there is a bad sector, and the other horizontal row Z2 (1).
  • Z2 (2) is non-application control (OFF).
  • Step 2 the sector that is hatched in (Step 2)), voltage stress is applied and the access operation is performed. .
  • each sector is (In this case, it was necessary to individually access the hatched sector area shown in Fig. 2 (Step 1 and Step 2) individually.) A single sector can be accessed in two steps (twice).
  • FIG. 3 is a circuit block diagram showing a memory cell array ARY provided with a plurality of sectors and a voltage control unit provided for each column of sectors in the storage device according to the embodiment of the present invention. is there. Note that the storage device to which the present invention is applied is not dependent on the storage characteristics of the memory cell and can be applied regardless of whether it is volatile or non-volatile. However, in the embodiment, a non-volatile memory device will be described as an example. Also
  • the memory cell array ARY has four columns in the horizontal direction (Z1 (0) to Zl (3)) and eight columns in the vertical direction (Z2
  • Sectors S00 to S37 are arranged in alignment with (0) to Z2 (7)).
  • a vertical column voltage control unit (C1 (0) to C1 (3)) is provided for each vertical column (Z1 (0) to Zl (3)).
  • the erase operation control signal ER, the program operation control signal PGM, and the step 2 signal M2 indicating the stress application timing of step 2 are input to each vertical column voltage control unit (C1 (0) to C1 (3)).
  • vertical column addresses Z1 (0) to Z1 (3), and vertical column defect signals RZ1 (0) to RZ1 (3) indicating whether or not there is a defective sector for each vertical column. ) Is entered.
  • the vertical row voltage control units (C1 (0) to C 1 (3)) have a vertical voltage relative to the vertical row (Z1 (0) to Z1 (3)) in which each voltage control unit is arranged.
  • the vertical column voltage control unit C1 (0) controls the application of a voltage bias to the sectors S00 to S07, and similarly, the vertical column voltage control units CI (1), C1 (2), C1 ( In 3), voltage bias is applied to the sectors S10 to S17, S20 to S27, and S30 to S37.
  • a horizontal column voltage control unit (C2 (0) to C2 (7)) is provided for each horizontal column (Z2 (0) to Z2 (7)).
  • the erase operation control signal ER, the program operation control signal PGM, and the step 1 signal Ml indicating the stress application timing of step 1 are input to the horizontal column voltage control units (C2 (0) to C2 (7)).
  • horizontal column addresses Z 2 (0) to Z2 (7), and horizontal column defect signal RZ2 (0) indicating whether or not there is a defective sector for each horizontal column ) To RZ2 (7) are input.
  • the horizontal row voltage control unit (C2 (0) to C2 (7)) is arranged in a horizontal direction with respect to the horizontal row (Z2 (0) to Z2 (7)) where each voltage control unit is arranged. Control the application of voltage bias in the direction. That is, the horizontal column voltage control unit C2 (0) controls the application of a voltage bias to the sectors S00 to S30, and the horizontal column voltage control units C2 (1), C2 (2), C2 (3), C2 (4), C2 (5), C2 (6), and C2 (7) are sectors S01 to S31, S02 to S32, S03 to S33, S04 to S34, S05 to S35, S06 to Voltage bias is applied to S36 and S07 to S37.
  • a local bit line extends in one sector, and a glow bit line extends by sharing the plurality of sectors.
  • a common well extends across multiple sectors in each vertical row.
  • a local word line P2WL in FIG. 11 to be described later
  • the global word line GWL in FIG. 11 to be described later
  • the vertical potential voltage control unit (CI (i)) controls the application of the vertical voltage bias, and the well potential VNW common to a plurality of sectors in each vertical column, the sector generating the local word line,
  • a control signal NEN for controlling a sub-decoder low-level power supply switch section for controlling a sub-decoder low-level power supply XDS for controlling the sub-decoder low-level power supply XDS of the sub-decoder.
  • a horizontal word line pair (GWL, GWLB) common to a plurality of sectors for each horizontal column is used as a basis for controlling the application of horizontal voltage bias in the horizontal column voltage control unit C2 (i).
  • the erase operation and program operation of the nonvolatile memory device include physical tunneling phenomenon of the memory cell due to a voltage difference between the local node line and the well, the local word line and the local bit line or the source line of the memory cell. There is a physical tunneling phenomenon between memory cells. In addition, program operations by hot carriers are also included.
  • the erase operation control signal ER and the program operation control signal PGM are not shown for controlling the operation state and operation timing set for each access operation in response to an access operation command by an external command or the like. This signal is output by the control circuit.
  • the erase operation control signal ER and the program operation are signals for instructing a voltage bias to the memory cell.
  • Step 1 signal M1Z Step 2 signal indicating the time of stress application in Step 1Z2 M2 is a signal output from a control circuit (not shown) during the batch access operation shown in FIG. It is a signal for managing a voltage stress sequence.
  • the bias application method in the batch access operation of FIG. 2 when selecting all the columns for the vertical column and applying the noise, in step 2, only the column where the bad sector 1 exists is not applied. It is necessary to control the application. Also, the horizontal column is not the same as the column in which the bad sector is present !, and the bias application control is different from the column, and in step 1, only the existing column in the bad sector is not applied. In Step 2, it is necessary to reverse the bias application control.
  • step 2 signal M2 is input to vertical column voltage control units C1 (0) to C1 (3), and horizontal column voltage control unit C2 (0 ) To C2 (7), Step 1 signal Ml is input.
  • the vertical Z horizontal column address (Z1 (0) to Z1 (3) / Z2 (0) to Z2 (7)) indicating the vertical column Z horizontal column
  • the vertical column Z horizontal column The vertical row Z row row bad signal (RZ1 (0) to RZ1 (3) / RZ2 (0) to RZ2 (7)) indicating the row where the bad sector 1 exists is shown in Fig. 4 to Fig. 10. It is output in accordance with an output control unit for an address signal described later.
  • FIG. 4 to 6 show a column address signal output control unit.
  • an in-phase Z-phase internal address signal inA D (i) / inADB (i) is generated. Become high level. At the same time, a redundant judgment is made.
  • the address buffer 15 is provided with a set in which the external address exAD (i) is inverted by the inverter gate 19 and input in addition to the set in which the external address exAD (i) is directly input.
  • the in-phase internal address signal inAD (i) goes high for the high-level external address exAD (i), and the reverse-phase internal address signal inADB (i) for the low-level external address exAD (i). ) Becomes high level. That is, the internal address signal i nAD (i) ZinADB (i) output from the address buffer 15 is a signal corresponding to the external address exAD (i).
  • Step 2 signal M2 is input to the other input terminal of NOR gate R1 for external addresses exAD (O) and exA D (l), and to external addresses exAD (2) to exA D (4).
  • Step 1 signal Ml is input.
  • the internal address signal inAD (i) ZinADB (i) output from the address buffer 15 is output from the 3-input NOR gate R3.
  • the input terminal of the NOR gate R3 is connected to the output terminals of the inverter gates 12, 16, and 18 through the nodes Nl, N2, and N3.
  • the system that reaches the node N1 is composed of inverter gates II and 12, and a NAND gate D1.
  • the defective sector one address RA (i) ZRAB (i) output from the CAM unit 11 is input to the inverter gate HI, and the output terminal of the inverter gate II is input to the NAND gate D1.
  • the NAND gate D1 further receives a step 1 signal Ml or a step 2 signal M2 and a redundancy match signal SRED. Input to NAND gate D1 output signal power inverter gate 12.
  • the defective sector one address RA (i) ZRAB (i) is input to the address buffer 15 corresponding to the external address exAD (i) Z and its inverted address, respectively.
  • the system leading to the node N2 is composed of inverter gates 14 to 16 and a NAND gate D2, and is V.
  • the external address exAD (i) or its inverted address is input to the inverter gate 14, and the step 1 signal Ml or the step 2 signal M2 is input to the inverter gate 15.
  • Output signals from the inverter gates 14 and 15 are input to the NAND gate D2 and input to the output signal force inverter gate 16 from the NAND gate D2.
  • the external address exAD (i) Z its inverted address and the step 1 signal Ml or the step 2 signal M2 are respectively input to the corresponding address buffer 15 as in the case of the node N 1 system. It is the same.
  • the system that reaches the node N3 includes inverter gates 17 and 18, NAND gates D3 and D4, and a NOR gate R2. Redundant coincidence signal SRED and step 1 signal Ml or step 2 signal M2 are input to NOR gate R2 and NAND gate D3. As for each output signal, the signal from the NOR gate R2 is input to the NAND gate D4 as it is through the inverter gate 17, and the signal from the NAND gate D3 is unchanged. The output signal from NAND gate D4 is input to inverter gate 18.
  • step 1 signal Ml or the step 2 signal M2 is input to the corresponding address buffer 15 as in the case of the system of the nodes N1 and N2.
  • FIG. 5 and FIG. 6 show the vertical and horizontal columns in which each sector 1 is arranged by further decoding the internal address signal inAD (i) ZinADB (i) decoded in FIG. This is a column decoder for selecting addresses (Z1 (0) to Z1 (3) and Z2 (0) to Z2 (7)).
  • the column decoding unit 17 uses the internal address signal inAD (0) or inADB (0), and inAD
  • Transfer gates T1 and T2 are exclusively controlled to output one of the input / output signals of inverter gate 110.
  • the transfer gate controller 19 includes an OR gate R3 and an inverter gate 111.
  • the step 1 signal M1 and the step 2 signal M2 are input to the OR gate R3.
  • the output signal of the OR gate R3 controls the PMOS transistor of the transfer gate T1 and the NMOS transistor of the transfer gate T2.
  • the output signal of the inverter gate 111 controls the NMOS transistor of the transfer gate T1 and the PMOS transistor of the transfer gate T2.
  • step 1 signal Ml and the step 2 signal M2 are low level and inactive, the output signal of the OR gate R3 becomes low level, and the transfer gate T1 becomes conductive. Conversely, when either step 1 signal Ml or step 2 signal M2 is activated to high level, the output signal of OR gate R3 becomes high level, and transfer gate T2 becomes conductive.
  • step 1 signal Ml and the step 2 signal M2 is at a high level is when the collective access operation shown in FIG. 2 is performed.
  • the output signal of the inverter gate 110 is a signal that is selected to be at a high level by a combination of internal address signals. However, a batch access operation is not performed and a transfer operation is performed in a normal access operation.
  • the gate T1 is turned on, and any one column address (any one of Z1 (0) to Z1 (3)) selected by the combination of the internal address signals is selected.
  • the transfer gate T2 becomes conductive, and the column address (Z1 (0) to Z1) which is not selected by the combination of the internal address signals. (Any of (3)) is selected.
  • a column decode unit 17 is provided for each combination of the internal address signal inAD (2) or inADB (2), or to inAD (4) or inADB (4), and each column address Z2 (0) to Z2 (7 ) Is output.
  • the horizontal column address decoder shown in FIG. 6 includes a transfer gate control unit 21 instead of the transfer gate control unit 19 in the vertical column address decoder (FIG. 5).
  • the transfer gate control unit 21 includes an inverter gate 112, and the inverter gate 112 includes Step 1 Signal Ml is input. Step 1 signal Ml controls the PMOS transistor of transfer gate T1 and the NMOS transistor of transfer gate T2. The output signal of the inverter gate 112 controls the NMOS transistor of the transfer gate T1 and the PMOS transistor of the transfer gate T2.
  • the transfer gate T1 When the signal Ml is low and inactive, the transfer gate T1 becomes conductive. Conversely, when the step 1 signal Ml is activated high, the transfer gate T2 becomes conductive.
  • the case where the step 1 signal Ml is at the high level indicates the period of step 1 in the collective access operation shown in FIG.
  • the transfer gate T1 In a normal access operation in which the collective access operation is not performed, and in the period of step 2 in the collective access operation, the transfer gate T1 is turned on, and the column address selected by the combination of the internal address signals (Z2 (0) to Z2 (7) force) is selected. On the other hand, during the period of step 1 in the collective access operation, the transfer gate T2 becomes conductive, and the column addresses (Z2 (0) to Z2 (7)) which are not selected by the combination of the internal address signals. Any) is selected.
  • FIG. 7 to FIG. 10 show operation waveforms for the internal address output control section shown in FIG. Address signal control including redundant match determination is performed.
  • the redundancy judgment circuit 13 causes the column address RZ1 of the vertical row Z where the bad sector 1 exists. (i) / RZ2 (i) is decoded and output.
  • the internal address signal inAD (i) / inADB (i) output from the address decoder 15 is decoded into the column address of the vertical column Z horizontal column in the column decoder (FIGS. 5 and 6).
  • FIGS. 7 and 8 are operation waveforms in a normal access operation in which a batch access operation is not performed.
  • Figure 7 shows the case where there is no defective sector that is redundantly repaired
  • Figure 8 shows the case where there is a defective sector that is redundantly repaired.
  • the address preAD (i) / preADB (i) for match comparison is output according to the external address exAD (i). When the external address exAD (i) is high, the address preAD (i) is high, and when it is low, the address preADB (i) is high.
  • the match comparison address preAD (i) ZpreADB (i) It is compared with the good sector one address RA (i) / RAB (i) and a coincidence determination is performed.
  • the redundant match signal SRED remains low, and in the case of match (Fig. 8), the redundant match signal SRED is inverted to high level.
  • FIG. 7 and FIG. 8 are not a batch access operation, the step 1 signal Ml and the step 2 signal M2 are maintained at a low level. As a result, the signal SN1 output to the node N1 maintains the low level. Further, the signal SN2 output to the node N2 is output according to the external address e xAD (i). That is, in the address buffer 15 to which the external address exAD (i) is input, a signal having a signal level opposite to that of the external address exAD (i) is input to the address buffer to which the inverted signal of the external address exAD (i) is input. At 15, a signal having a logic level in phase with the external address exAD (i) is output.
  • the signal SN3 output to the node N3 has different logic levels depending on the logic level of the redundant match signal SRED because the step 1 signal Ml and the step 2 signal M2 are maintained at a low level.
  • the redundant match signal SRED is at a low level (FIG. 7)
  • a low level is output
  • the redundant match signal SRED is at a high level (FIG. 8)
  • a high level is output.
  • an inverted signal of the signal SN2 is output from the logic levels of the signals SN1 to SN3 input to the NOR gate R3.
  • the signal power having the signal level in phase with the external address exAD (i) is input to the address buffer 15 to which the inverted signal of the external address exAD (i) is input.
  • a signal having a logic level opposite to that of the external address exAD (i) is output.
  • the internal address signal inAD (i) is high for the high-level external address exAD (i)
  • the internal address signal inADB (i) is high for the single-level external address exAD (i). Output at high level. This is decoded by the column decoder.
  • the transfer gate control unit 19 it is controlled by the transfer gate control unit 19, and the transfer gate T1 is turned on.
  • the column address is decoded by NAND gate D5 and inverter gate 110 and becomes high level, and the column address of the vertical column corresponding to the selected internal address signal inAD (i) / inADB (i) is selected.
  • a low level signal is output by the signal SN3.
  • AD (i) matches the bad sector one address RA (i)
  • ZinADB (i) output corresponding to the external address exAD (i) is all low address.
  • the access to the bad sector 1 is prohibited.
  • the redundant sector 1 to be accessed with redundancy relief is selected according to the column address RZ1 (i) decoded and output from the redundancy judgment circuit 13.
  • the transfer gate control unit 21 controls the transfer gate T1.
  • Column decoding is performed by NAND gate D5 and inverter gate 110.
  • Internal address signals inAD (i) ZinADB (i) are all fixed at the row address and access to the bad sector is prohibited.
  • the redundant sector 1 to be accessed with redundancy relief is selected according to the column address RZ2 (i) decoded and output from the redundancy judgment circuit 13.
  • FIG. 9 and FIG. 10 are operation waveforms in the collective access operation.
  • FIG. 9 shows the case where there is no defective sector to be redundantly repaired
  • FIG. 10 shows the case where there is one defective sector to be redundantly repaired. Since Step 1 signal Ml or Step 2 signal M2 is at high level, all the preAD (i) / preADB (i) addresses for matching comparison are at high level regardless of the input external address exAD (i). Become.
  • the addresses preAD (i) / preADB (i) for all high level match comparison are compared with the defective sector one address RA (i) ZRAB (i) in the redundancy judgment circuit 13 to make a match judgment. . If the address of the bad sector 1 is stored in the CAM unit 11, since a predetermined bad sector one address RA (i) / RAB (i) is at a high level, a coincidence determination is performed on this address. When no address is stored, all defective sector one addresses RA (i) ZRAB (i) indicate a low level, and a mismatch is determined. If there is a mismatch (Fig. 9), the redundant match signal SRED remains low, and if there is a match (Fig. 10), the redundant match signal SRED is inverted to a high level.
  • FIGS. 9 and 10 show the case of the collective access operation, and the step 1 signal Ml or the step 2 signal M2 is at a high level. As a result, the signal SN2 output to the node N2 becomes a low level.
  • the signal SN1 output to the node N1 is at a low level because the redundant match signal SRED is at a low level.
  • the redundant match signal Since the signal SRED is at high level, the address buffer 15 that is stored in the CAM unit 11 and receives the bad sector address RA (i) ZRAB (i) is set to low level, and other address buffers 15 are become high level. Furthermore, the signal SN3 output to the node N3 is high in the case of FIG.
  • the redundant match signal SRED is low, and in the case of FIG. 10, the redundant match signal SRED is high. Become low level.
  • the output internal address signal inAD (i) ZinADB (i) is at a low level for all addresses in the case of FIG. 9, and is stored in the CAM unit 11 in FIG.
  • the address corresponding to the address RA (i) / RAB (i) is high level, and other addresses are low level.
  • the vertical column decoder is controlled by the transfer gate control unit 19, and the transfer gate T2 is turned on during the batch access operation.
  • Output power from the NAND gate D5 without being inverted by the inverter gate H10 is output as the vertical column address Z1 (0) to Z1 (3).
  • the output from NAND gate D5 becomes negative and high level for all internal address signals inAD (i) ZinADB (i).
  • the address corresponding to the bad sector 1 is at low level and the other addresses are at high level.
  • the column address where the bad sector exists is not selected, and the other column addresses are selected.
  • step 1 and step 2 in the collective access operation the column addresses Z1 (0) to Z1 (3) of the vertical columns other than the column address where the defective sector 1 exists are all selected.
  • the horizontal column decoder is controlled by the transfer gate control unit 21, and during the period of step 1 in the batch access operation, the transfer gate T2 is turned on. During the period, the transfer gate T1 is turned on. The signal is output via the inverter gate 110 during the period of step 2 and output from the NAND gate D5 without being inverted by the inverter gate 110 during the period of step 1.
  • all internal address signals inAD (i) ZinADB (i) are at low level, and during the period of step 1, all horizontal column addresses Z2 (0) Through Z2 (7) are high level, and during the period of step 2, all horizontal column addresses Z2 (0) through Z2 (7) are low level.
  • FIG. 11 is a circuit block diagram showing a circuit configuration of a control circuit that applies a voltage bias to sector S07 with respect to the circuit block diagram of FIG. Controls the local decoder P23WL (07) in the sector 1 S07, the sub decoder low power switch 25 that outputs the lower power to the sub decoder 23, and the well potential in the sector S07.
  • the sub-decoder low-level power supply control unit 33 that switches the well potential control unit 31 and the sub-decoder low-level power supply switch unit 25, and the sub-decoder high-level power supply control unit 35 that outputs the high-level power source to the sub-decoder 23 at the time of programming and data reading.
  • the main decoder 45 for controlling / GWLB (7) is provided.
  • the vertical potential control unit C1 (0) is configured by the well potential control unit 31, the subdecoder low level power supply control unit 33, and the subdecoder high level power supply control unit 35, and the word line negative voltage supply unit 41, the main decoder high-level power supply control unit 43 and the main decoder 45 constitute a horizontal column voltage control unit C2 (7).
  • 12 to 19 show specific examples for individual circuit blocks. In the circuit blocks of FIGS. 12 to 19, the status indicating the arrangement position is omitted.
  • FIG. 12 is a specific example of the sub-decoder 23.
  • the sub-decoder 23 supplies the sub-decoder high-level power supply VWL or the sub-decoder low-level power supply XDS to the local word line P2WL via NMOS transistors to which the global word lines GWLZGWLB, which are complementary signals, are input.
  • FIG. 13 is a specific example of the sub-decoder low power supply switch unit 25.
  • the sub-decoder low-level power switch unit 25 constitutes an inverter gate that uses the ground voltage as the high-level power source and the negative power source RNEGP output from the word line negative voltage supply unit 41 as the low-level power source.
  • the sub decoder low power supply XDS is output.
  • FIG. 14 is a specific example of the well potential control unit 31.
  • the NAND gate D6 to which the vertical column defective signal RZ1 and the step 2 signal M2 are input the output signal of the NAND gate D6, the vertical column address Zl, and the NAND to which the erase operation control signal ER is input.
  • gategate D7 Controlled by NAND gate D7, through level shift and latch circuit, outputs well potential VNW.
  • VH high-level power supply
  • ground voltage is output.
  • FIG. 15 is a specific example of the sub-decoder low power supply control unit 33.
  • the NOR gate R4 to which the vertical column defect signal RZ1 and the step 2 signal M2 are input
  • the NAND gate D8 to which the output signal of the NOR gate R4 and the vertical column address Z1 are input
  • the NAND gate D8 And an NAND gate D9 to which an erasing operation control signal ER is input.
  • Control signal NEN is output via level shift and latch circuit L1, controlled by NAND gate D9.
  • the negative power supply NEGP (for example, -9V) is output, and when it is high level, it is erase access operation and when the erase operation control signal ER is high level, the ground voltage When the erase operation control signal ER is low, the power supply voltage is output.
  • FIG. 16 is a specific example of the sub-decoder high-level power supply control unit 35.
  • the NAND gate D10 to which the vertical column defect signal RZ1 and the step 2 signal M2 are input the output signal of the NAND gate D10, the program operation control signal PGM, and the vertical column address Z1 are input.
  • a NAND gate D11 Controlled by the output signal of the NAND gate D11, the sub-decoder high-level power supply VW L is output through the level shift and latch circuit L2.
  • the output signal of the NAND gate D11 is low level, the high-level power supply VH (eg 9V) is output, and when it is high level, the ground voltage is output.
  • VH eg 9V
  • FIG. 17 is a specific example of the word line negative voltage supply unit 41.
  • the word line negative voltage supply unit 41 includes a NAND gate D18 to which the horizontal column defect signal RZ2 and the step 1 signal Ml are input, and a NAND gate D18.
  • An output signal of the gate D18, an erase operation control signal ER, and a NAND gate D12 to which the horizontal column address Z2 is input are provided. It is controlled by the output signal of NAND gate D12 and outputs negative power supply RNEGP through level shift and latch circuit L1.
  • negative power supply NEGP for example, -9V
  • FIG. 18 is a specific example of the main decoder high-level power supply control unit 43.
  • the NAND gate D13 to which the horizontal column defect signal RZ2 and the step 1 signal Ml are input the output signal of the NAND gate D13, the horizontal column address Z2, and the program operation control are provided.
  • V H for example, 9V
  • FIG. 19 is a specific example of the main decoder 45.
  • a NAND gate D16 to which ADD and horizontal column address Z2 are input is provided.
  • the global word line GWL (for example, 9V) is output through the level shift and latch circuit L2 controlled by the output signal of the NAND gate D16.
  • the main decoder high-level power supply VPXH is output.
  • the negative power supply RNEGP for example, -9V
  • the erase operation control signal ER is logically inverted by the inverter gate 113 and input to the NAND gate D17. Furthermore, the output signal of NAND gate D16 is input to NAND gate D17. The output signal of NAND gate D17 is inverted by inverter gate 114 and the global word line GWLB is output.
  • the access operation refers to the erase operation (ER) stress operation, program (PGM) stress operation, and leak current inspection (HTRB leak) by stress test as the access operation by applying the two-step voltage bias.
  • ER erase operation
  • PGM program
  • HTRB leak leak current inspection
  • Step 1 the voltage bias is not applied to the horizontal row Z2 (7) including the defective sector S07.
  • the horizontal line address Z2 and the erase operation control signal ER become high level by the word line negative voltage supply unit 41, and the negative power supply RNEG P is set to -9V.
  • the vertical potential address control unit 31 sets the vertical column address Z1 and the erase operation control signal ER to high level, and the positive potential VNW to 9V.
  • the sub decoder low-level power supply control unit 33 sets the vertical column address Z1 and the erase operation control signal ER to high level, and the control signal NEN to the ground voltage.
  • the main power supply 45 causes the negative power supply RNEGP to be 9V, the global word line GWL to 9V, and the erase operation control signal ER to be high level, so that the global word line GWLB becomes the ground voltage.
  • the sub-decoder high-level power supply control unit 35 since the program operation is not performed, the sub-decoder high-level power supply VWL is at the ground potential.
  • a voltage bias is not applied to the defective sector S07.
  • the horizontal column address Z2 becomes the ground voltage
  • the negative power supply RNEGP becomes the ground voltage.
  • the well potential control unit 31 sets the vertical column address Z1 and the erase operation control signal ER to high level. It becomes bell and the uel potential VNW becomes 9V.
  • the sub decoder low-level power supply control unit 33 sets the vertical column address Z1 and the erase operation control signal ER to high level, and the control signal NEN becomes the ground voltage.
  • the sub-decoder low-level power supply switch unit 25 sets the negative power supply RNEG P and the control signal NEN to the ground voltage, so that the sub-decoder low-level power supply XDS becomes the ground voltage.
  • the sub decoder 23 causes the global word lines GWL and GW LB to be at the ground voltage, the sub decoder high-level power supply VWL is at the ground voltage, and the local word line P2WL is in a floating state. Further, since the main decoder high-level power supply control unit 43 is not a program operation, the main decoder high-level power supply VPXH is at the ground potential. Also, the main decoder 45 causes the negative power supply RNEGP, which is not a program operation, to be at ground voltage, the global word line GWL is at ground voltage, and the erase operation control signal ER is at high level, so that the global word line GWLB is at ground voltage. In the sub-decoder high-level power supply control unit 35, since the program operation is not performed, the sub-decoder high-level power supply VWL is at the ground potential.
  • the word line negative voltage supply unit 41 sets the horizontal column address Z2 to the ground voltage and the negative power supply RNEGP to the ground voltage.
  • the well potential control unit 31 sets the vertical column address Z1 and the erase operation control signal ER to high level, and the well potential VNW to 9V.
  • the sub decoder low-level power supply control unit 33 sets the vertical column address Z1 and the erase operation control signal ER to high level, and the control signal NEN becomes the ground voltage.
  • the sub-decoder low-level power supply switch unit 25 sets the negative power supply RNEG P and the control signal NEN to the ground voltage, so that the sub-decoder low-level power supply XDS becomes the ground voltage.
  • the sub decoder 23 causes the global word lines GWL and GW LB to be at the ground voltage, the sub decoder high-level power supply VWL is at the ground voltage, and the local word line P2WL is in a floating state. Further, since the main decoder high-level power supply control unit 43 is not a program operation, the main decoder high-level power supply VPXH is at the ground potential. Also, the main decoder 45 causes the negative power supply RNEGP, which is not a program operation, to be at ground voltage, the global word line GWL is at ground voltage, and the erase operation control signal ER is at high level, so that the global word line GWLB is at ground voltage. Further, since the sub decoder high level power supply control unit 35 is not a program operation, the sub decoder high level power supply VWL is Ground potential.
  • step 2 in the erase (ER) access operation for the horizontal row, a voltage bias is applied only to the horizontal row Z2 (7) including the defective sector S07, and for the vertical row, the vertical row Z1 Only (0) is not applied.
  • the word line negative voltage supply unit 41 makes the horizontal column address Z2 ground voltage, and the negative power supply RNEGP becomes the ground voltage.
  • the well potential control unit 31 sets the vertical column address Z1 to the ground voltage and the well potential VNW to the ground voltage.
  • the sub decoder low-level power supply control unit 33 sets the vertical column address Z1 to the ground voltage and the control signal NEN to -9V.
  • the subdecoder low-level power supply switch unit 25 causes the negative power supply RNEGP to become ground voltage and the control signal NEN to -9V, so that the subdecoder low-level power supply XDS becomes ground voltage.
  • the sub-decoder 23 sets the global word lines GWL and GWLB to the ground voltage, the sub-decoder high-level power supply VWL is also set to the ground voltage, and the local word line P2WL enters the floating state.
  • the main decoder high-level power supply control unit 43 since the program operation is not performed, the main decoder high-level power supply VPXH is at the ground potential.
  • the main decoder 45 causes the negative power supply RNEGP to be the ground voltage, the global word line GWL is also the ground voltage, and the erase operation control signal ER is at the high level, so that the global word line GWLB is the ground voltage. .
  • the sub decoder high level power supply control unit 35 since it is not a program operation, the sub decoder high level power supply VWL is at the ground potential.
  • the word line negative voltage supply unit 41 By the word line negative voltage supply unit 41, the horizontal column address Z2 and the erase operation control signal ER become high level, and the negative power supply RNEGP becomes -9V.
  • the vertical potential address unit 31 sets the vertical column address Z1 to the ground voltage and the well potential VNW to the ground voltage.
  • the sub decoder low-level power supply control unit 33 sets the vertical column address Z1 to the ground voltage and the control signal NEN to -9V.
  • the subdecoder low-level power supply switch unit 25 sets the negative power supply RNEGP to -9V and the control signal NEN to -9V, and the subdecoder low-level power supply XDS becomes the ground voltage.
  • the sub decoder 23 causes the global word line GWL to be 9 V, GWLB to be the ground voltage, the sub decoder high-level power supply VWL to be the ground voltage, and the local word line P2WL to be in a floating state. Also, in the main decoder high-level power supply control unit 43, since the program operation is not performed, the main decoder high-level power supply VPXH is at the ground potential. Also, the main decoder 45 sets the negative power supply RN EGP and the global word line GWL 9V. When the erase operation control signal ER is at a high level, the global word line GWLB becomes the ground voltage. In the sub-decoder high-level power supply control unit 35, since it is not a program operation, the sub-decoder high-level power supply VWL is at the ground potential.
  • a voltage bias is applied to the normal sector S17.
  • the word line negative voltage supply unit 41 sets the horizontal column address Z2 and the erase operation control signal ER to high level, and the negative power supply RNE GP to -9V.
  • the vertical potential address control unit 31 sets the vertical column address Z1 and the erase operation control signal ER to high level, and the positive potential VNW to 9V.
  • the sub decoder low-level power supply control unit 33 sets the vertical column address Z1 and the erase operation control signal ER to high level, and the control signal NEN to the ground voltage.
  • the subdecoder low-level power supply switch unit 25 sets the negative power supply RNEGP power 9V and the control signal NEN to the ground voltage, so that the subdecoder low-level power supply XDS becomes -9V. Further, the sub decoder 23 sets the global word line GWL card 9V and the global word line GWLB to the ground voltage, the sub decoder high-level power supply VWL to the ground voltage, and the local word line P2WL to -9V. In the main decoder high-level power supply control unit 43, since the program operation is not performed, the main decoder high-level power supply VPXH is at the ground potential.
  • the main decoder 45 sets the negative power supply RNEGP to 9V, the global word line GWL level to 9V, and the erase operation control signal ER is at a high level, so that the global word line GWLB becomes the ground voltage.
  • the sub-decoder high-level power supply control unit 35 since the program operation is not performed, the sub-decoder high-level power supply VWL is at the ground potential.
  • a batch access operation (for example, a batch erase operation) that erases all sectors at once, which is not shown in FIG. 20, is the same two steps as the erase (ER) stress operation.
  • ER stress (1st Z2nd)
  • external power supply (+ 9v) external to the storage device is applied to the well WELL
  • self-generated voltage (1 9v) inside the storage device is applied to the local word line P2WL.
  • the voltage applied to WELL and the voltage applied to P2WL are both self-generated power supplies (+ 9vZ—9v ).
  • Step 1 voltage bias is not applied to horizontal row Z2 (7) including defective sector S07.
  • the Z2 column in sectors S07 and S17 is OV.
  • the normal sector S06 to which the voltage noise is applied is not an erase (ER) operation by the word line negative voltage supply unit 41, so the negative power supply RNEGP is a ground voltage.
  • the well potential control unit 31 does not perform the erase (ER) operation
  • the full potential VNW is a ground voltage.
  • the sub-decoder low-level power supply control unit 33 does not perform an erasing (ER) operation
  • the control signal NEN is at a low level.
  • the subdecoder low-level power supply switch unit 25 causes the negative power supply RNEGP to become the ground voltage, and the control signal NEN is high level, so that the subdecoder low-level power supply XDS becomes the ground voltage.
  • the sub decoder 23 sets the global word line GWL to 9V, the global word line GWLB to the ground voltage, the sub decoder high-level power supply VWL to 9V, and the local word line P2WL to 9V.
  • the horizontal column address Z2 and the program operation control signal PGM become high level
  • the main decoder high-level power supply VPXH is 9V.
  • the main decoder 45 sets the horizontal column address Z2, the program operation control signal PGM, and the address signal ADD to high level
  • the global word line GWL is set to 9V
  • the global word line GWLB is set to the ground voltage.
  • the sub-decoder high-level power supply control unit 35 the vertical column address Zl, the program operation control signal PGM, and the address signal ADD become high level, and the sub-decoder high-level power supply VWL becomes 9V.
  • the sub decoder 23 causes the global word line GWL to be at the ground voltage and the global word line GWLB to be at the high level.
  • High-level power supply VWL is 9v
  • local word line P2WL is at ground voltage.
  • the horizontal column address Z2 becomes the ground voltage
  • the main decoder high-level power supply VPXH is at the ground potential.
  • the main decoder 45 sets the horizontal column address Z2 to the ground voltage, the global word line GWL to the ground voltage, and the global word line GWLB to the high level.
  • the vertical column address Z1, the program operation control signal PGM, and the address signal ADD become high level
  • the sub-decoder high-level power supply VWL becomes 9V.
  • the negative power supply RNEGP becomes the ground voltage.
  • the ur potential control unit 31 does not perform the erasing (ER) operation, so that the full potential VNW becomes the ground voltage.
  • the sub-decoder low-level power control unit 33 does not perform the erase (ER) operation, the control signal NEN becomes high level.
  • the subdecoder low-level power supply switch unit 25 causes the negative power supply RNEGP to be at the ground voltage, the control signal NEN to be high level, and the subdecoder low-level power supply XDS to be at the ground voltage.
  • the sub decoder 23 causes the global word line GWL to be at the ground voltage, the global word line GWLB to be at the high level, the sub decoder high-level power supply VWL to be 9 V, and the local word line P2WL to be at the ground voltage.
  • the horizontal column address Z2 becomes the ground voltage
  • the main decoder high-level power supply V PXH is at the ground potential.
  • the main decoder 45 sets the horizontal column address Z2 to the ground voltage, the global word line GWL to the ground voltage, and the global word line GWLB to the high level.
  • the vertical column address Zl, the program operation control signal PGM, and the address signal ADD become high level, and the sub-decoder high-level power supply VWL becomes 9V.
  • step 2 of the program (PGM) access operation for the horizontal row, a voltage bias is applied only to the horizontal row Z2 (7) including the defective sector S07, and for the vertical row, the vertical row Z1 Only (0) is not applied.
  • the sub decoder 23 sets the global word line GWL to the ground voltage, the global word line GWLB to the high level, the sub decoder high-level power supply VWL to the ground voltage, and the local word line P2WL to the ground voltage.
  • the horizontal column address Z2 becomes the ground voltage
  • the main decoder high-level power supply VPXH is at the ground potential.
  • the main decoder 45 sets the horizontal column address Z2 to the ground voltage and the negative power supply RNEGP to the ground voltage
  • the global word line GWL is set to the ground voltage
  • the global word line GWLB is set to the high level.
  • the vertical column address Z1 has the ground voltage, the program operation control signal PGM, and the address signal ADD at a high level, and the sub-decoder high-level power supply VW L is 9V.
  • the word line negative voltage supply unit 41 does not perform the erase (ER) operation, the negative power supply RNEGP becomes the ground voltage.
  • the ur potential control unit 31 does not perform the erasing (ER) operation, so the ur potential VNW becomes the ground voltage.
  • the sub-decoder low-level power supply control unit 33 does not perform the erase (ER) operation, the control signal NEN becomes high level.
  • the subdecoder low-level power supply switch 25 sets the negative power supply RNEGP to the ground voltage and the control signal NEN to the high level, and the subdecoder low-level power supply XDS to the ground voltage.
  • the sub decoder 23 causes the global word line GWL to be 9V, the global word line GWLB to be the ground voltage, the sub decoder high-level power supply VWL to be the ground voltage, and the local word line P2WL to be the ground voltage.
  • the horizontal column address Z2 and the program operation control signal PGM become high level, and the main decoder high-level power supply VPXH becomes 9V.
  • the main decoder 45 sets the horizontal column address Z2, the program operation control signal PGM, and the address signal ADD to high level, the global word line GWL becomes 9V, and the global word line GW LB becomes the ground voltage.
  • the vertical column address Z1 becomes the ground voltage
  • the sub-decoder high-level power supply VWL is the ground potential.
  • a voltage bias is applied to the normal sector S17. Since the word line negative voltage supply unit 41 does not perform the erase (ER) operation, the negative power supply RNEGP becomes the ground voltage. In addition, the ur potential control unit 31 does not perform the erasing (ER) operation, so the ur potential VNW becomes the ground voltage. Further, since the sub-decoder low-level power supply control unit 33 does not perform the erase (ER) operation, the control signal NEN becomes high level.
  • the subdecoder low-level power supply switch unit 25 causes the negative power supply RNEGP to become the ground voltage and the control signal NEN to be high level, so that the subdecoder low-level power supply XDS becomes the ground voltage.
  • the sub decoder 23 sets the global word line GWL to 9V, the global word line GWLB to the ground voltage, the sub decoder high-level power supply VWL to 9V, and the local word line P2WL to 9V.
  • the horizontal column address Z2 and the program operation control signal PGM become high level, and the main decoder high-level power supply VPXH becomes 9V.
  • the main decoder 45 sets the horizontal column address Z2, the program operation control signal PGM, and the address signal A DD to the high level, the global word line GWL becomes 9V, and the global word line GWLB becomes the ground voltage.
  • the sub-decoder high-level power supply control unit 35 the vertical column address Zl, the program operation control signal PGM, and the address signal ADD become high level, and the sub-decoder high-level power supply VWL is 9V.
  • the voltage bias relationship is the same as that in the program access operation.
  • power is supplied from an external terminal (for example, a node) described later in FIG. If the voltage applied to the external terminal is about 6V, the presence or absence of new leakage current after voltage stress can be detected.
  • the first chip ER will be described.
  • the vertical row Zl (O) since the vertical row Zl (O) is to be erased, the erase access operation is completed in one step. Apply a voltage bias to the vertical row Z1 (0) while applying no voltage bias to the horizontal row Z2 (7) including the defective sector S07.
  • horizontal column address Z2 and erase operation control signal ER are set high by word line negative voltage supply unit 41, and negative power supply RNE GP is 9V. Also, the vertical potential address Zl and erasure are performed by the well potential control unit 31. The operation control signal ER becomes high level and the well potential VNW becomes 9V. Also, the sub-decoder low-level power control unit 33 sets the vertical column address Zl and the erase operation control signal ER to high level, and the control signal NEN becomes the ground voltage.
  • the subdecoder low-level power supply switch 25 causes the negative power supply RNEGP to become -9V, and the control signal NEN becomes the ground voltage, so that the subdecoder low-level power supply XDS becomes -9V.
  • the sub-decoder 23 sets the global word line GWL to ⁇ 9V, the global word line GWLB to the ground voltage, the sub decoder high-level power supply VWL to the ground voltage, and the local word line P2WL to ⁇ 9V.
  • the main decoder high-level power supply control unit 43 since the program (PGM) operation is not performed, the main decoder high-level power supply VPXH is a ground voltage. Since the main decoder 45 is not a program (PGM) operation!
  • the erase operation control signal ER becomes high level, and both the global word lines GWL and GWLB become the ground voltage.
  • the sub-decoder high-level power supply VWL is a ground voltage.
  • the word line negative voltage supply unit 41 sets the horizontal column address Z2 to the ground voltage, and the negative power supply RNEGP to the ground voltage.
  • the well potential control unit 31 sets the vertical column address Zl and the erase operation control signal ER to high level, and the well potential VNW becomes 9V.
  • the sub decoder low-level power supply control unit 33 sets the vertical column address Zl and the erase operation control signal ER level to the ground voltage, and the control signal NEN becomes the ground voltage.
  • the subdecoder low-level power supply switch unit 25 causes the negative power supply RN EGP and the control signal NEN to become the ground voltage, and the subdecoder low-level power supply XDS becomes the ground voltage.
  • the sub decoder 23 sets the global word lines GWL and GWLB to the ground voltage, the sub decoder high-level power supply VWL to the ground voltage, and the local word line P2WL to the floating state.
  • the main decoder high-level power supply control unit 43 since the program (PGM) operation is not performed, the main decoder high-level power supply VPXH is at the ground potential.
  • the main decoder 45 sets the erase operation control signal ER, not the program (PGM) operation, to the high level, and both the global word lines GWL and GWLB become the ground voltage. Further, since the sub decoder high level power supply control unit 35 does not perform the program (PGM) operation, the sub decoder high level power supply VWL becomes the ground voltage.
  • horizontal line address Z2 is set to the ground voltage and negative power supply RNEGP is set to the ground voltage by word line negative voltage supply unit 41.
  • the well potential control unit 31 sets the vertical column address Z1 to the ground voltage, and the wall potential VNW to the ground voltage.
  • the sub decoder low-level power supply control unit 33 sets the vertical column address Z1 to the ground voltage and the control signal NEN to -9V.
  • the subdecoder low-level power supply switch unit 25 causes the negative power supply RNEGP to become the ground voltage and the control signal NEN level 9V, and the subdecoder low-level power supply XDS becomes the ground voltage.
  • the sub decoder 23 puts the global word lines GWL and GWLB and the sub decoder high-level power supply VWL at the ground voltage, and the local word line P2WL is in a floating state.
  • the main decoder high-level power supply control unit 43 since the program (PGM) operation is not performed, the main decoder high-level power supply VPXH is at the ground potential. Since the main decoder 45 does not perform a program (PGM) operation, the erase operation control signal ER becomes high level, and both the global word lines GWL and GWLB become the ground voltage. Further, since the sub-decoder high-level power supply control unit 35 does not perform the program (PGM) operation, the sub-decoder high-level power supply VWL becomes the ground voltage.
  • FIG. 22 shows an example of a circuit configuration when switching the high-level power supply between an internal-supplied high-level power supply VH (for example, 9 V) and an externally-supplied power supply via a node PAD53 that is an external terminal.
  • VH for example, 9 V
  • PAD53 that is an external terminal.
  • This is a configuration for performing the so-called HTRB leak test, in which the leak current due to the occurrence of a new crystal defect or the like is inspected by the stress test applying the high voltage described above. Normally, it is possible to detect the presence or absence of a leakage current after applying a voltage bias by supplying power via the PAD 53 instead of the high-level power supply supplied internally.
  • the high-level power supplied to the sub-decoder high-level power supply control unit 35 and the main decoder high-level power supply control unit 43 and the switching unit 51 are switched between the internally supplied high-level power supply VH and PAD 53.
  • the test signal MEAS controls the switching unit 51 and connects the path from the PAD 53 to the sub-decoder high-level power supply control unit 35 and the main decoder high-level power supply control unit 43 during the stress test.
  • the sub-decoder high-level power supply control unit 35 and the main decoder high-level power supply control unit 43 receive this high-level power supply and output the sub-decoder high-level power supply VWL and the main decoder high-level power supply VPXH.
  • a vertical row of sectors is arranged.
  • vertical column voltage control units C1 (0) to C1 (3)
  • Z horizontal column voltage control units C2 (0) to If C2 (7)
  • Vertical column voltage control unit C1 (0) to C1 (3)
  • Z horizontal column voltage control unit C2 (0) to C2 (7)
  • Memory cells can be concentrated in the memory cell array ARY.
  • the memory cell array ARY can be efficiently laid out by having a design rule different from the device configuration for the control circuit that constitutes the voltage control unit.
  • the number of voltage control units required even when the number of sectors increases can be suppressed. Therefore, an increase in chip area can be suppressed.
  • the voltage bias can be made non-applied by controlling the voltage noise to be non-applied for the column in any one direction.
  • a voltage bias can be applied simultaneously to sectors 1 constituting a group of sectors, except for a defective sector or a sector that exists in a column including a defective sector and in which non-application control is performed.
  • memory cell threshold abnormalities such as excessive stress marking due to two access operations, or overlay or overprogram, Alternatively, it is possible to prevent an increase in test time due to the two access operations.
  • the leakage by the defective memory block does not occur during the leak test. Measure leaks in multiple good memory blocks it can.
  • the defective sector is not included in the target of the access operation. Even if there is a problem, the process can be performed with a minimum number of steps, which can provide the customer with a reduced erase time.
  • FIGS. 2 and 3 it has been described that there is one defective sector when performing a collective access operation, but the present invention is not limited to this.
  • the batch access operation is performed by the two-step process described in FIG. It is possible.
  • the sector is divided into columns in one direction of either the vertical column or the horizontal column, and a voltage noise is sequentially applied by the method shown in FIG. ! / If you can, you can respond.
  • step 1 all the vertical columns are selected and applied, and for the horizontal column, the column in which the defective sector 1 exists is non-application controlled.
  • step 2 Although it has been described that the voltage bias is applied in the normal sector and the application control is performed on the remaining sector, the present invention is not limited to this. In Step 1 and Step 2, it is also possible to reverse the application controlled row between the vertical row and the horizontal row.
  • the voltage logic of internal signals and output signals such as the internal address output control unit, vertical column address decoder, horizontal column address decoder, and other circuits shown in the figure can be changed from positive logic to negative logic. The reverse is easy.
  • the well indicates a node directly under the channel of the nonvolatile memory cell and is not limited to various process structures.

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Abstract

　（ステップ１）において、全てのタテ列Ｚ１（０）乃至Ｚ１（２）に対して印加制御（ＯＮ）とされ、ヨコ列については、不良セクターの存在するヨコ列Ｚ２（０）に対して非印加制御（ＯＦＦ）、その他のヨコ列Ｚ２（１）、Ｚ２（２）に対して印加制御（ＯＮ）とされる。ヨコ列Ｚ２（１）、Ｚ２（２）のセクターについて電圧ストレスが印加されアクセス動作が行われる。（ステップ２）では、タテ列において、不良セクターの存在するＺ１（１）に対して非印加制御（ＯＦＦ）とされ、その他のタテ列Ｚ１（０）、Ｚ１（２）に対して印加制御（ＯＮ）とされる。ヨコ列については、不良セクターの存在するＺ２（０）に対して印加制御（ＯＮ）とされ、その他のヨコ列Ｚ２（１）、Ｚ２（２）に対して非印加制御（ＯＦＦ）とされる。２ステップで不良セクター以外のセクターに対してそれぞれ１回電圧ストレスを印加することができる。

Description

明 細 書
記憶装置のバイアス印加方法、および記憶装置
技術分野
[0001] 本発明は、それぞれ、複数のメモリセルを備えて構成される複数のセクタ一に対す るバイアス印加に関し、特に、複数セクタ一に対して一括してバイアス印加を行う際の 、記憶装置のバイアス印加方法、および記憶装置に関するものである。
背景技術
[0002] 特許文献 1に開示されている不揮発性半導体メモリでは、記憶したデータの一括消 去を行うことができるセクタ一を複数領域有する不揮発性半導体メモリにお 、て、デ ータ消去用に使う高電圧を発生する高電圧発生回路と、高電圧発生回路と複数領 域のセクタ一との間に各々接続される複数個のトランジスタとを備え、データの一括 消去時には複数個のトランジスタを定電流動作させ、複数領域のセクタ一に流れる 電流を制御する。これにより、あるセクタ一内に不良セクタ一が存在していたとしても 流れる電流が一定値に制限されるため、消去に必要な高電圧を維持でき、一括消去 を行うことが可能となる。
[0003] また、特許文献 2に開示されている半導体記憶装置では、複数のブロックのうち、切 替手段により冗長ブロックへ切り替えられていないブロックに対しては、常に「選択」の 信号を出力し、冗長ブロックへ切り替えられた不良ブロックに対しては、テストモード の全ブロック一括書き込み Z—括消去の入力信号に対して「非選択」の信号を出力 する。全ブロックへの一括書き込み Z—括消去モードにおいて不良ブロックへの一 括書き込み Z—括消去の電圧の印加を禁止する構成のブロック選択回路を備える。 これにより、不良ブロックに高電圧が印加されることはなぐ電流の漏洩によって電圧 値が降下することはない。
[0004] 特許文献 1：特開 2001— 137991号公報
特許文献 2：特開平 8— 106796号公報
発明の開示
発明が解決しょうとする課題 [0005] 特許文献 1では、トランジスタが、個々のセクタ一と高電圧発生回路とを接続し、一 括消去時に定電流動作を行う。また、特許文献 2では、ブロック選択回路が、一括書 き込み Z—括消去モードにおいて不良ブロックへの電圧印加を禁止する。特許文献 1では、不良セクタ一が存在する場合にも流れる電流が一定値に制限され、特許文 献 2では、不良ブロックへの電圧印加が禁止されて、過度な電流が流れることによる バイアス電圧の降下を防止するものではある。
[0006] し力しながら、特許文献 1、および 2では、電流制限、および電圧印加制御を、セク ター、およびブロックごとに行う必要があり、電流制限用のトランジスタ、および電圧印 加制御用のブロック選択回路を、セクタ一、およびブロックごとに備えなければならな い。
[0007] このため、電流制限用のトランジスタや電圧印加制御用のブロック選択回路といつ た電圧制御部は、セクタ一やブロックがマトリクス状に配置されるメモリセルアレイ領 域に配置せざるを得ない。電圧制御部を構成する制御回路用のデバイス構成とは異 なる構成やデザインルールを有して最適化配置されることが一般的なメモリセルァレ ィ領域において、効率的なメモリセルアレイのレイアウトを妨げることも考えられ、チッ プサイズの増大を招来するおそれがあり問題である。
[0008] また、今後の大容量ィ匕に伴 、、セクタ一数やブロック数が増大することが考えられ、 これに伴い、電流制限用のトランジスタや電圧印加制御用のブロック選択回路といつ た電圧制御部も増加することとなる。電圧制御部の占有面積が増大してチップサイズ の増大を招来するおそれがあり問題である。
課題を解決するための手段
[0009] 本発明は前記背景技術の課題に鑑みて為されたものであり、第 1方向および第 2方 向の各々に沿った列ごとに電圧制御部を備え、双方向の列への電圧印加の組み合 わせに応じてメモリブロックに電圧バイアスが印加される構成とし、第 1および第 2方 向の各々の列へのバイアス印加を制御することにより、不良メモリブロックへのバイァ ス印加を避けながら、複数のメモリブロックを対象とする一括バイアス印加を効率的に 行うことが可能な、記憶装置のバイアス印加方法、および記憶装置を提供することを 目的とする。 [0010] 前記目的を達成するためになされた本発明の記憶装置は、アクセスの基本単位で あるメモリブロックを、互いに交差する第 1および第 2方向の少なくとも何れか一方向 に展開して配置されるメモリブロック群を備える記憶装置であって、第 1方向に沿った 列ごとに備えられ、同列に対して電圧バイアスの印加制御を行う第 1電圧制御部と、 第 2方向に沿った列ごとに備えられ、同列に対して電圧バイアスの印加制御を行う第 2電圧制御部とを備え、メモリブロックへのアクセスは、第 1電圧制御部により印加制 御される第 1方向に沿った列と、第 2電圧制御部により印加制御される第 2方向に沿 つた列との交差位置に配置されているメモリブロックに対して行われることを特徴とす る。
[0011] 本発明の記憶装置では、メモリブロック群を構成するメモリブロックが展開されてい る配置方向に応じて、第 1方向に沿った列については第 1電圧制御部が列ごとの電 圧バイアスの印加制御を行 、、第 2方向に沿った列にっ 、ては第 2電圧制御部が列 ごとの電圧バイアスの印加制御を行う。第 1および第 2方向の列ごとの印加制御を糸且 み合わせることにより、交差位置に配置されているメモリブロックを電圧バイアスする。
[0012] これにより、メモリブロック群を構成するメモリブロックの配置列ごとに第 1または第 2 電圧制御部を備えればよぐ電圧制御部をメモリブロックごとに備える必要はない。第 1および第 2電圧制御部はメモリセルアレイ領域の周辺部に配置すればよぐメモリセ ルアレイ領域にはメモリセルを集中して配置することができる。電圧制御部を構成す る制御回路用のデバイス構成とは異なる構成やデザインルールを有して、メモリセル アレイ領域を効率的にレイアウトすることができる。また、メモリブロック数が増大する 場合にも必要となる電圧制御部の数量を抑制することができる。従って、チップ面積 の増大を抑制することができる。
[0013] また、前記目的を達成するためになされた本発明の記憶装置のバイアス印加方法 は、アクセスの基本単位であるメモリブロックを、互いに交差する第 1および第 2方向 の少なくとも何れか一方向に展開して配置されるメモリブロック群を備える記憶装置 のバイアス印加方法であって、第 1方向に沿った列および第 2方向に沿った列ごとに 電圧バイアスを印加制御することに応じて、メモリブロック群への電圧バイアスの印加 を行う際、不良メモリブロックの存在する第 1および第 2方向の何れか一方向の列に つ!ヽて、電圧バイアスを非印加に制御することを特徴とする。
[0014] 本発明の記憶装置のノ ィァス印加方法では、メモリブロック群を構成するメモリブ口 ックが展開されている配置方向に応じて、第 1および第 2方向に沿った列の各々に列 ごとに電圧バイアスの印加制御を行 、、その組み合わせでメモリブロックに電圧バイ ァスを印加するところ、不良メモリブロックに対しては、不良メモリブロックの存在する
Figure imgf000006_0001
、て電圧バイアスを非印加に制御する
[0015] これにより、第 1および第 2方向に沿った列ごとに電圧バイアスを印加制御して、複 数のメモリブロックに同時に電圧バイアスを印加するに当たり、不良メモリブロックにつ いては、第 1および第 2方向の何れか一方向の列について電圧バイアスを非印加に 制御することで、電圧バイアスを非印加とすることができる。不良メモリブロック、また は不良メモリブロックを含み非印加制御が行なわれる列に存在するメモリブロックを除 き、メモリブロック群を構成するメモリブロックに対して同時に電圧バイアスすることが できる。少なくとも 2ステップで不良メモリブロック以外のメモリブロックに対してそれぞ れ 1回電圧ストレスを印加することができ、少ないステップ数でアクセス動作を完了す ることがでさる。
発明の効果
[0016] 本発明によれば、第 1方向および第 2方向の各々に沿った列ごとに電圧制御部を 備え、双方向の列への電圧印加の組み合わせに応じてメモリブロックに電圧バイアス が印加される構成とし、第 1および第 2方向の各々の列へのバイアス印加を制御する ことにより、不良メモリブロックへのノ ィァス印加を避けながら、複数のメモリブロックを 対象とする一括バイアス印加を効率的に行うことが可能な、記憶装置のバイアス印加 方法、および記憶装置を提供することができる。
図面の簡単な説明
[0017] [図 1]本発明の第 1のノ ィァス印加方法を示す模式図である。
[図 2]本発明の第 2のノ ィァス印加方法を示す模式図である。
[図 3]実施形態の記憶装置を示す回路ブロック図である。
[図 4]内部アドレスの出力制御部である。 [図 5]タテ列アドレスのデコーダである。
[図 6]ョコ列アドレスのデコーダである。
[図 7]内部アドレスの出力制御部の動作波形（1) (通常アクセスにおいて不良セクタ 一がない場合)である。
[図 8]内部アドレスの出力制御部の動作波形（2) (通常アクセスにおいて不良セクタ 一がある場合)である。
[図 9]内部アドレスの出力制御部の動作波形（3) (—括アクセスにおいて不良セクタ 一がない場合)である。
[図 10]内部アドレスの出力制御部の動作波形 (4) (一括アクセスにおいて不良セクタ 一がある場合)である。
[図 11]図 3の回路ブロック図に関して、セクタ一 S07へのバイアス印加を行う制御回 路の回路ブロック図である。
[図 12]サブデコーダの具体例である。
[図 13]サブデコーダ低位電源スィッチ部の具体例である。
[図 14]ゥエル電位制御部の具体例である。
[図 15]サブデコーダ低位電源制御部の具体例である。
[図 16]サブデコーダ高位電源制御部の具体例である。
圆 17]ワード線負電圧供給部の具体例である。
[図 18]メインデコーダ高位電源制御部の具体例である。
[図 19]メインデコーダの具体例である。
圆 20]アクセス動作ごとの各信号の電圧バイアス状態を示す図（1) (消去動作および プログラム動作の場合)である。
[図 21]アクセス動作ごとの各信号の電圧バイアス状態を示す図（2) (HTRBリーク試 験およびファーストチップ消去動作の場合)である。
[図 22]電源切替部を備える回路ブロックである。
符号の説明
ARY メモリセルアレイ
C1 (0)乃至 C1 (3) タテ列電圧制御部 C2 (0)乃至 C2 (7) ョコ列電圧制御部
S00乃至 S37 セクタ一
11 CAM部
13 冗長判定回路
15 アドレスバッファ
17 列デコード部
19 トランスファゲート制御部
21 トランスファゲート制御部
23 サブデコーダ
25 サブデコーダ低位電源スィッチ部
31 ゥ ル電位制御部
33 サブデコーダ低位電源制御部
35 サブデコーダ高位電源制御部
41 ワード線負電圧供給部
43 メインデコーダ高位電源制御部
45 メインデコーダ
51 切替部
53 PAD
exAD (i) (i=0— 4) 外部アドレス
inAD (i) /inADB (i) (i=0— 4) 内部アドレス信号
ER 消去動作制御信号
Ml ステップ 1信号
M2 ステップ 2信号
PGM プログラム動作制御信号
SRED 冗長一致信号
RA(i) ZRAB (i) (i=0乃至 4) 不良セクタ一アドレス RZl (i) /RZ2 (i) (i = 0乃至 4) 不良セクタ一列アドレス RZ1 (0)乃至 RZ1 (3) タテ列不良信号 RZ2 (0)乃至 RZ2 (7) ョコ列不良信号
Zl (0)乃至 Zl (3) タテ列アドレス
Z2 (0)乃至 Z2 (7) ョコ列アドレス
発明を実施するための最良の形態
[0019] 以下、本発明の記憶装置のバイアス印加方法、および記憶装置について具体化し た実施形態を図 1乃至図 22に基づき図面を参照しつつ詳細に説明する。
[0020] 図 1および図 2には本発明のバイアス印加方法を模式的に示す。アクセスの基本単 位として複数のメモリセルごとに区画されたセクタ一を考える場合、このセクタ一が複 数備えられる記憶装置において、アクセス対象の複数セクタ一に対して、列単位で電 圧バイアスを印加して、不良セクタ一を除く全てのセクタ一に、必要最小限のステップ で効率良く電圧ストレスを印加することが可能なバイアス印加方法を提供するもので ある。
[0021] ここで例えば、記憶装置として不揮発性記憶装置を考える場合、消去動作がァクセ スの一例であり、セクタ一とは、消去動作が行われる基本単位を示す。また、アクセス には、消去動作のほか、プログラム動作やストレス試験動作が含まれる。アクセス動 作とは、アクセス対象のセクタ一に対してノィァスストレスを印加することを言う。また、 アクセス対象の複数セクタ一の範囲としては、全てのセクタ一を含む一括アクセス動 作の他、部分的に選択されたセクタ一群に対するアクセス動作が考えられる。例えば 、前者としては一括消去動作が考えられ、後者としてはファーストチップィレーズ (Fir st Chip Erase)動作が考えられる。
[0022] 図 1は、例えば、部分的に選択されたセクタ一群に対するアクセス動作を示した模 式図である。タテ方向に一列にセクタ一が配置されている場合である。タテ列アドレス Zl (i)に対して、ョコ列アドレス Z2 (0)乃至 Z2 (2)を有する 3つのセクタ一で構成され ている。このうち、（Zl (i)、 Z2 (0) )のセクタ一が不良セクタ一である場合を示す。
[0023] 電圧制御部は各列ごとに備えられるため、この場合のバイアス印加方法は、タテ列 Zl (i)に対しては印加制御（ON)されると共に、ョコ列については、 Z2 (0)に対して は非印加制御（OFF)とされ、 Z2 (1)、 Z2 (2)に対しては印加制御（ON)とされる。タ テ列とョコ列との双方の電圧ノ ィァスが共に印加されることにより、（Zl (i)、 Z2 (l) ) および (Zl(i)、 Z2(2))に配置されているセクタ一（図 1中、斜線が施されたセクタ一 )につ 、ては電圧ストレスが印加され、アクセス動作が行われる。（Zl (i)、 Z2 (0) )の セクタ一については、タテ方向の電圧バイアスは印加されるもののョコ方向 Z2(0)の 電圧バイアスは非印加であるため、セクタ一へのアクセス動作が行われない（電圧ス トレスは印加されない。 ) 1ステップのノィァス印加制御で、不良セクタ一を除くァクセ ス対象の複数セクタ一（図 1中、斜線が施されたセクタ一）にアクセス動作が行われる 従来は、部分的に選択されたセクタ一群内に欠陥セクタ一が含まれる場合には、 個々のセクタ一（この場合は、図 1中で示される斜線が施されたセクタ一領域)を個別 に 1回づっアクセスする必要があった力 本発明では欠陥セクタ一を除く良品セクタ 一を一括して 1回でアクセス動作できる。
[0024] 図 2は、例えば、一括アクセス動作について示した模式図である。タテ Zョコの各々 の方向に三列に渡ってセクタ一が配置されている場合である。タテ列アドレス Z1 (0) 乃至 Z1 (2)、およびョコ列アドレス Z2 (0)乃至 Z2 (2)の各々の位置にセクタ一が配 置されている。不良セクタ一は (Zl(l)、 Z2(0))の位置にあるものとする。この場合、 不良セクタ一を除くアクセス対象の複数セクタ一へは、 2ステップでアクセス動作を完 了させることができる。
[0025] (ステップ 1)において、全てのタテ列 Z1 (0)乃至 Z1 (2)に対して印加制御（ON)と されると共に、ョコ列については、不良セクタ一の存在する Z2(0)に対しては非印加 制御（OFF)とされ、その他のョコ列 Z2(l)、 Z2(2)に対しては印加制御（ON)とされ る。タテ列とョコ列との双方の電圧バイアスが共に印加されることにより、ョコ列 Z2(l) および Z2 (2)のセクタ一、すなわち、（Z1(0)、 Z2(l))、（Z1(0)、Z2(2))、 (Zl(l) 、Z2(1))、（Z1(1)、Z2(2))、 1(2)、22(1))、ぉょび 1(2)、22(2))に配置さ れているセクタ一（図 2中、（ステップ 1)において斜線が施されたセクタ一）について は、電圧ストレスが印加されアクセス動作が行われる。これに対して、ョコ列 Z2(0)の セクタ一、すなわち、（Z1(0)、Z2(0))、 1(1)、22(0))、ぉょび 1(2)、22(0) )のセクタ一については、タテ方向の電圧バイアスは印加されるものの、ョコ方向の電 圧バイアスは非印加であるため、セクタ一へのアクセス動作が行われない（電圧ストレ スは印加されない。 )
[0026] (ステップ 2)では、タテ列において、不良セクタ一の存在する Zl (1)に対しては非 印加制御（OFF)とされ、その他のタテ列 Z1 (0)、 Z1 (2)に対しては印加制御（ON) とされると共に、ョコ列については、不良セクタ一の存在する Z2 (0)に対して印加制 御（ON)とされ、その他のョコ列 Z2 (1)、 Z2 (2)に対して非印加制御（OFF)とされる 。タテ列とョコ列との双方の電圧バイアスが共に印加されることにより、不良セクタ一を 除くョコ列 Z2 (0)のセクタ一、すなわち、（Z1 (0)、 Z2 (0) )、および（Z1 (2)、 Z2 (0) ) に配置されているセクタ一（図 2中、（ステップ 2)において斜線が施されたセクタ一）に ついては、電圧ストレスが印加されアクセス動作が行われる。タテ列 Z1 (0)、 Z1 (2) のその他のセクタ一、すなわち、（Z1 (0)、 Z2 (l) )、（Z1 (0)、 Z2 (2) )、 (Z1 (2)、Z2 (1) )、および (Zl (2)、 Z2 (2) )のセクタ一につ 、ては、タテ方向の電圧バイアスは印 加されるものの、ョコ方向の電圧バイアスは非印加であるため、セクタ一への電圧スト レスは印加されない。
[0027] 3列 X 3列のセクタ一を備える領域を一括アクセスする場合、不良セクタ一を含んで いるとしても、 2ステップで不良セクタ一以外のセクタ一に対してアクセス動作を行う（ 電圧ストレスを印加する）ことができ、少な 、ステップ数でアクセス動作を完了すること ができる。また、電圧ストレスは、不良セクタ一以外の各セクタ一について 1度だけ印 カロされるのみであり、過度な電圧ストレスが印加されることはない。
従来は、一括アクセス (例えば、一括消去動作や良品セクタ一の各種ストレス試験 や良品セクタ一のリーク試験）として選択されたセクタ一群内に欠陥セクタ一が含まれ る場合には、個々のセクタ一（この場合は、図 2 (ステップ 1とステップ 2)中で示される 斜線が施されたセクタ一領域)を個別に 1回づっアクセスする必要があった力 本発 明では欠陥セクタ一を除く良品セクタ一を一括して 2ステップ（2回）でアクセス動作で きる。
[0028] 図 3は、本発明の実施形態の記憶装置について、複数セクタ一の備えられたメモリ セルアレイ ARYと、各セクタ一列の列ごとに備えられる電圧制御部とを示す回路プロ ック図である。尚、本発明が適用される記憶装置は、メモリセルの記憶特性に依存す るものではなぐ揮発性 Z不揮発性の別に関わりなく適用することができるものではあ るが、実施形態では、その一例として不揮発性記憶装置を例にとり説明をする。また
、実施形態では、図 2に示した 2ステップによる一括アクセス動作を行う場合を中心に 説明をする。
[0029] メモリセルアレイ ARYは、ョコ方向に 4列（Z1 (0)乃至 Zl (3) )、タテ方向に 8列（Z2
(0)乃至 Z2 (7) )に整列して、セクタ一 S00乃至 S37が配置されている。
[0030] タテ方向には、タテ列 (Z1 (0)乃至 Zl (3) )ごとに、タテ列電圧制御部（C1 (0)乃至 C1 (3) )が備えられている。消去動作制御信号 ER、プログラム動作制御信号 PGM、 およびステップ 2のストレス印加時期を示すステップ 2信号 M2が、各タテ列電圧制御 部（C1 (0)乃至 C1 (3) )に入力されている。また、各タテ列に応じて、タテ列アドレス Z1 (0)乃至 Z1 (3)、およびタテ列ごとに不良セクタ一が存在するか否かを示すタテ 列不良信号 RZ1 (0)乃至 RZ1 (3)が入力される。タテ列電圧制御部 (C1 (0)乃至 C 1 (3) )は、各電圧制御部が配置されているタテ列 (Z1 (0)乃至 Z1 (3) )に対して、タ テ方向の電圧バイアスの印加を制御する。すなわち、タテ列電圧制御部 C1 (0)は、 セクタ一 S00乃至 S07に対して電圧バイアスを印加制御し、以下同様に、タテ列電 圧制御部 CI (1)、 C1 (2)、 C1 (3)は、セクタ一 S10乃至 S17、 S20乃至 S27、 S30 乃至 S 37に対して電圧バイアスを印加制御する。
[0031] ョコ方向には、ョコ列 (Z2 (0)乃至 Z2 (7) )ごとに、ョコ列電圧制御部（C2 (0)乃至 C2 (7) )が備えられている。消去動作制御信号 ER、プログラム動作制御信号 PGM、 およびステップ 1のストレス印加時期を示すステップ 1信号 Mlが、各ョコ列電圧制御 部（C2 (0)乃至 C2 (7) )に入力されている。また、各ョコ列に応じて、ョコ列アドレス Z 2 (0)乃至 Z2 (7)、およびョコ列ごとに不良セクタ一が存在する力否かを示すョコ列 不良信号 RZ2 (0)乃至 RZ2 (7)が入力される。ョコ列電圧制御部（C2 (0)乃至 C2 (7 ) )は、各電圧制御部が配置されて 、るョコ列 (Z2 (0)乃至 Z2 (7) )に対して、ョコ方 向の電圧バイアスの印加を制御する。すなわち、ョコ列電圧制御部 C2 (0)は、セクタ 一 S00乃至 S30に対して電圧バイアスを印加制御し、以下同様に、ョコ列電圧制御 部 C2 (1)、 C2 (2)、 C2 (3)、 C2 (4)、 C2 (5)、 C2 (6)、 C2 (7)は、セクタ一 S01乃 至 S31、 S02乃至 S32、 S03乃至 S33、 S04乃至 S34、 S05乃至 S35、 S06乃至 S3 6、 S07乃至 S37に対して電圧バイアスを印加制御する。 [0032] 尚、タテ方向（タテ列）には、セクタ一内をローカルビット線が延在し、前記複数の セクタ一を共有してグローノ レビット線が延在する。更に、タテ列毎の複数セクタ一に 共通するゥエルが延在する。ョコ方向（ョコ列）には、セクタ一内をローカルワード線（ 後述する図 11の P2WL)が延在し、前記複数のセクタ一を共有してグローバルワード 線 (後述する図 11の GWL)が延在する。
また、タテ列電圧制御部（CI (i) )のタテ方向の電圧バイアスの印加を制御するも ととして、タテ列毎の複数セクタ一に共通するゥエル電位 VNW、前記ローカルワード 線を生成するセクタ一毎に配置されたサブデコーダを制御するサブデコーダ高位電 源 VWLや、前記サブデコーダのサブデコーダ低位電源 XDSを制御するサブデコー ダ低位電源スィッチ部を制御する制御信号 NENがある。
ョコ列電圧制御部 C2 (i)のョコ方向の電圧バイアスの印加を制御するもととして、 ョコ列毎の複数セクタ一に共通するグローバルワード線対（GWL、 GWLB)、前記サ ブデコーダのサブデコーダ低位電源 XDSを制御するサブデコーダ低位電源スイツ チ部を制御する負電源 RNEGPがある。
不揮発性記憶装置のィレーズ動作やプログラム動作としては、前記ローカルヮー ド線一前記ゥエル間の電圧差によるメモリセルの物理的なトンネル現象や、前記ロー カルワード線一前記ローカルビット線もしくはメモリセルのソース線間によるメモリセル の物理的なトンネル現象などがある。その他、ホットキャリアによるプログラム動作など もめる。
[0033] ここで、消去動作制御信号 ERおよびプログラム動作制御信号 PGMは、外部から のコマンド等によるアクセス動作指令に対して、アクセス動作ごとに設定される動作状 態や動作タイミングを制御する不図示の制御回路により出力される信号である。不揮 発性記憶装置では、消去動作およびプログラム動作において、メモリセルに電圧スト レスを印加する期間と、電圧ストレスの印加後にセルトランジスタの閾値電圧を確認 する、いわゆるべリファイ動作とが、交互に繰り返される。消去動作制御信号 ERおよ びプログラム動作制御信号 PGMは、メモリセルに対して電圧バイアスを指示する信 号である。
[0034] また、ステップ 1Z2のストレス印加時期を示すステップ 1信号 M1Zステップ 2信号 M2は、図 2に示す一括アクセス動作時に、不図示の制御回路から出力される信号で ある。電圧ストレスのシーケンスを管理する信号である。図 2の一括アクセス動作にお けるバイアス印加方法で示したように、タテ列については、全ての列を選択してノィァ ス印加をするところ、ステップ 2において不良セクタ一の存在する列についてのみ非 印加に制御する必要がある。また、ョコ列については、不良セクタ一の存在する列と 存在しな!、列にっ 、てバイアス印加制御が異なりステップ 1にお 、て不良セクタ一の 存在列についてのみ非印加とするところ、ステップ 2においてはバイアス印加制御を 逆転させる必要がある。これらの制御を実現するために、図 3に示すように、タテ列電 圧制御部 C1 (0)乃至 C1 (3)についてはステップ 2信号 M2が入力され、ョコ列電圧 制御部 C2 (0)乃至 C2 (7)についてはステップ 1信号 Mlが入力される。
[0035] 更に、タテ列 Zョコ列を指示するタテ Zョコ列アドレス (Z1 (0)乃至 Z1 (3) /Z2 (0) 乃至 Z2 (7) )、およびタテ列 Zョコ列ごとに不良セクタ一の存在する列を指示するタ テ列 Zョコ列不良信号 (RZ1 (0)乃至 RZ1 (3) /RZ2 (0)乃至 RZ2 (7) )は、図 4乃 至図 10において後述するアドレス信号の出力制御部に応じて出力される。
[0036] 図 4乃至図 6に、列アドレス信号の出力制御部を示す。図 4は、入力された外部アド レス exAD (i) (i=0— 4)ごとに、同相 Z逆相の内部アドレス信号 inAD (i) ZinADB (i) (i=0— 4)を出力する制御部である。セクタ一単位で行われる通常のアクセス動 作において、各外部アドレス exAD (i)に対して、同相 Z逆相の内部アドレス信号 inA D (i) /inADB (i)が生成され、何れか一方がハイレベルになる。合わせて、冗長判 定を行う。アドレスバッファ 15と、不揮発性記憶部等で構成され、予め、不良セクタ一 アドレス RA (i) (i=0— 4)が格納されている CAM部 11と、外部アドレス exAD (i)と 不良セクタ一アドレス RA (i)との一致判定を行う冗長判定回路 13とを備えている。
[0037] アドレスバッファ 15は、外部アドレス exAD (i)が直接入力されるセットにカ卩えて、外 部アドレス exAD (i)がインバータゲート 19により反転されて入力されるセットが備えら れており、外部アドレス exAD (i)との同相の内部アドレス信号 inAD (i) (i=0— 4)、 および逆相の内部アドレス信号 inADB (i) (1=0-4)が出力される。ハイレベルの外 部アドレス exAD (i)に対しては同相の内部アドレス信号 inAD (i)がハイレベルとなり 、ローレベルの外部アドレス exAD (i)に対しては逆相の内部アドレス信号 inADB (i) がハイレベルとなる。すなわち、アドレスバッファ 15から出力される内部アドレス信号 i nAD (i) ZinADB (i)は、外部アドレス exAD (i)に対応した信号となる。
[0038] 入力された外部アドレス exAD (i)、およびその反転アドレスは、ノアゲート R1に入 力される。ノアゲート R1の他方の入力端子には、外部アドレス exAD (O)および exA D (l)に対しては、ステップ 2信号 M2が入力され、外部アドレス exAD (2)乃至 exA D (4)に対しては、ステップ 1信号 Mlが入力される。ノアゲート R1からの出力信号は インバータゲート 13で反転され、冗長判定における一致比較用のアドレス preAD (i) (i=0— 4)および preADB (i) (1=0-4)が出力され、冗長判定回路 13に入力され る。
[0039] 冗長判定回路 13では、 CAM部 11に格納されている不良セクタ一アドレス RA(i) /RAB (i)と、アドレス preAD (i) /preADB (i)と力 同じアドレス番号 i、および同相
Z逆相ごとに、一致比較される。共にハイレベルである組み合わせが全てのアドレス 番号 (i=0乃至 4)において存在する場合、アドレス preAD (i) ZpreADB (i)力 予 め格納されている不良セクタ一のアドレスに一致すると判断され、冗長一致信号 SR ED、および一致したアドレスからデコードされる不良セクタ一のタテ列 Zョコ列の列 アドレス RZ1 (i) /RZ2 (i) (i=0乃至 4)が出力される。
[0040] アドレスバッファ 15から出力される内部アドレス信号 inAD (i) ZinADB (i)は、 3入 力のノアゲート R3から出力される。ノアゲート R3の入力端子は、ノード Nl、 N2、 N3 を介して、インバータゲート 12、 16、 18の出力端子に接続されている。
[0041] ノード N1に至る系は、インバータゲート II、 12と、ナンドゲート D1とで構成されてい る。 CAM部 11から出力される不良セクタ一アドレス RA(i) ZRAB (i)がインバータゲ 一 HIに入力され、インバータゲート IIの出力端子は、ナンドゲート D1に入力されて いる。ナンドゲート D1には更に、ステップ 1信号 Mlまたはステップ 2信号 M2と冗長 一致信号 SREDとが入力されている。ナンドゲート D1の出力信号力インバータゲー ト 12に入力されている。
[0042] ここで、不良セクタ一アドレス RA(i) ZRAB (i)は、各々、外部アドレス exAD (i) Z その反転アドレスの対応するアドレスバッファ 15に入力される。また、ステップ 1信号 Mlは、 i= 2乃至 4のアドレスバッファ 15に入力され、ステップ 2信号 M2は、 i=0乃 至 1のアドレスバッファ 15に入力される。
[0043] ノード N2に至る系は、インバータゲート 14乃至 16と、ナンドゲート D2とで構成されて V、る。外部アドレス exAD (i)またはその反転アドレスがインバータゲート 14に入力さ れ、ステップ 1信号 Mlまたはステップ 2信号 M2がインバータゲート 15に入力される。 インバータゲート 14、 15からの出力信号がナンドゲート D2に入力され、ナンドゲート D 2からの出力信号力インバータゲート 16に入力される。
[0044] ここで、外部アドレス exAD (i) Zその反転アドレス、およびステップ 1信号 Mlまたは ステップ 2信号 M2は、各々、対応するアドレスバッファ 15に入力されることはノード N 1の系の場合と同様である。
[0045] ノード N3に至る系は、インバータゲート 17、 18と、ナンドゲート D3、 D4と、ノアゲート R2とで構成されている。冗長一致信号 SRED、およびステップ 1信号 Mlあるいはス テツプ 2信号 M2が、ノアゲート R2とナンドゲート D3と入力される。各々の出力信号は 、ノアゲート R2からの信号はインバータゲート 17を介し、ナンドゲート D3からの信号 はそのまま、ナンドゲート D4に入力される。ナンドゲート D4からの出力信号は、イン バータゲート 18に入力される。
[0046] ここで、ステップ 1信号 Mlまたはステップ 2信号 M2は、各々、対応するアドレスバッ ファ 15に入力されることはノード N1および N2の系の場合と同様である。
[0047] 図 5、図 6は、図 4においてデコードされた内部アドレス信号 inAD (i) ZinADB (i) を、更にデコードして、各セクタ一が配置されているタテ列およびョコ列の列アドレス（ Z1 (0)乃至 Z1 (3)および Z2 (0)乃至 Z2 (7) )を選択する列デコーダである。
[0048] 図 5は、タテ列の列アドレスをデコードする列デコーダである。タテ列は、アドレス番 号 i=0および 1により識別される。内部アドレス信号 inAD (O)あるいは inADB (O)、 および inAD (1)ある 、は inADB (1)の各組み合わせごとに列デコード部 17を備え ており、各列アドレス Z1 (0)乃至 Z1 (3)が出力される。
[0049] 列デコード部 17は、内部アドレス信号 inAD (0)あるいは inADB (0)、および inAD
(1)あるいは inADB (1)が入力されるナンドゲート D5と、ナンドゲート D5の出力信号 が入力されるインバータゲート 110とを備えている。また、インバータゲート 110および ナンドゲート D5の出力信号は、トランスファゲート T1および T2を介して、内部アドレ ス信号として出力される。
[0050] トランスファゲート T1および T2は、排他的に導通制御され、インバータゲート 110の 入出力信号の何れか一方が出力される。トランスファゲート制御部 19は、オアゲート R3とインバータゲート 111とで構成されている。オアゲート R3には、ステップ 1信号 M 1およびステップ 2信号 M2が入力される。オアゲート R3の出力信号は、トランスファ ゲート T1の PMOSトランジスタおよびトランスファゲート T2の NMOSトランジスタを制 御する。また、インバータゲート 111の出力信号は、トランスファゲート T1の NMOSト ランジスタおよびトランスファゲート T2の PMOSトランジスタを制御する。
[0051] ステップ 1信号 Mlおよびステップ 2信号 M2が何れもローレベルで非活性の場合に は、オアゲート R3の出力信号がローレベルとなり、トランスファゲート T1が導通する。 逆に、ステップ 1信号 Mlまたはステップ 2信号 M2の何れか一方がハイレベルに活性 化されている場合には、オアゲート R3の出力信号がハイレベルとなり、トランスファゲ ート T2が導通する。ここで、ステップ 1信号 Mlまたはステップ 2信号 M2の何れか一 方がハイレベルの場合とは、図 2に示す一括アクセス動作が行われる場合である。
[0052] インバータゲート 110の出力信号は、内部アドレス信号の組み合わせにより選択さ れてハイレベルとなる信号であるところ、一括アクセス動作が行われな 、通常のァク セス動作の場合には、トランスファゲート T1が導通して、内部アドレス信号の組み合 わせにより選択された何れか一つの列アドレス (Z1 (0)乃至 Z1 (3)の何れか一つ）が 選択される。これに対して、通常のアクセス動作ではなく一括アクセス動作が行われ る場合には、トランスファゲート T2が導通して、内部アドレス信号の組み合わせにより 非選択とされた列アドレス (Z1 (0)乃至 Z1 (3)の何れか）が選択される。
[0053] 図 6は、ョコ列の列アドレスをデコードする列デコーダである。ョコ列は、アドレス番 号 i= 2乃至 4により識別される。内部アドレス信号 inAD (2)あるいは inADB (2)、乃 至 inAD (4)あるいは inADB (4)の各組み合わせごとに列デコード部 17を備えてお り、各列アドレス Z2 (0)乃至 Z2 (7)が出力される。
[0054] 図 6のョコ列アドレスのデコーダでは、タテ列アドレスのデコーダ（図 5)におけるトラ ンスファゲート制御部 19に代えて、トランスファゲート制御部 21を備えている。トランス ファゲート制御部 21は、インバータゲート 112を備えており、インバータゲート 112には ステップ 1信号 Mlが入力される。ステップ 1信号 Mlは、トランスファゲート T1の PM OSトランジスタおよびトランスファゲート T2の NMOSトランジスタを制御する。また、 インバータゲート 112の出力信号は、トランスファゲート T1の NMOSトランジスタおよ びトランスファゲート T2の PMOSトランジスタを制御する。
[0055] ステップ 1信号 Mlがローレベルで非活性の場合には、トランスファゲート T1が導通 する。逆に、ステップ 1信号 Mlがハイレベルに活性ィ匕されている場合には、トランス ファゲート T2が導通する。ここで、ステップ 1信号 Mlがハイレベルの場合とは、図 2 に示す一括アクセス動作において、ステップ 1の期間を示す。
[0056] 一括アクセス動作が行われない通常のアクセス動作の場合、および一括アクセス動 作におけるステップ 2の期間には、トランスファゲート T1が導通して、内部アドレス信 号の組み合わせにより選択された列アドレス (Z2 (0)乃至 Z2 (7)の何れ力）が選択さ れる。これに対して、一括アクセス動作におけるステップ 1の期間には、トランスファゲ ート T2が導通して、内部アドレス信号の組み合わせにより非選択とされた列アドレス（ Z2 (0)乃至 Z2 (7)の何れか）が選択される。
[0057] 図 7乃至図 10は、図 4に示す内部アドレスの出力制御部についての動作波形であ る。冗長一致判定を含むアドレス信号の制御が行われる。尚、図示はされていないが 、一括アクセス動作の対象セクタ一内に不良セクタ一がある場合には、冗長判定回 路 13により、不良セクタ一の存在するタテ列 Zョコ列の列アドレス RZ1 (i) /RZ2 (i) がデコードされて出力される。アドレスデコーダ 15により出力される内部アドレス信号 i nAD (i) /inADB (i)は、列デコーダ（図 5、図 6)において、タテ列 Zョコ列の列アド レスにデコードされる。
[0058] 図 7、図 8は、一括アクセス動作が行われない通常のアクセス動作における動作波 形である。図 7は冗長救済される不良セクタ一がない場合、図 8は冗長救済される不 良セクタ一がある場合である。外部アドレス exAD (i)に応じて、一致比較用のアドレ ス preAD (i) /preADB (i)が出力される。外部アドレス exAD (i)がハイレベルの場 合はアドレス preAD (i)がハイレベルとなり、ローレベルの場合はアドレス preADB (i )がハイレベルとなる。
[0059] 一致比較用のアドレス preAD (i) ZpreADB (i)は、冗長判定回路 13において、不 良セクタ一アドレス RA (i) /RAB (i)と比較され一致判定が行われる。不一致の場合 には（図 7)、冗長一致信号 SREDはローレベルを維持し、一致の場合には（図 8)、 冗長一致信号 SREDがハイレベルに反転する。
[0060] 図 7、図 8は一括アクセス動作ではないので、ステップ 1信号 Mlおよびステップ 2信 号 M2は、ローレベルに維持されている。これにより、ノード N1に出力される信号 SN 1はローレベルを維持する。また、ノード N2に出力される信号 SN2は、外部アドレス e xAD (i)に応じて出力される。すなわち、外部アドレス exAD (i)が入力されるアドレス バッファ 15においては、外部アドレス exAD (i)と逆相の信号レベルを有する信号が 、外部アドレス exAD (i)の反転信号が入力されるアドレスバッファ 15においては、外 部アドレス exAD (i)と同相の論理レベルを有する信号が出力される。
[0061] 一方、ノード N3に出力される信号 SN3は、ステップ 1信号 Mlおよびステップ 2信号 M2がローレベルに維持されているため、冗長一致信号 SREDの論理レベルに応じ て異なる論理レベルが出力される。冗長一致信号 SREDがローレベルの場合には（ 図 7)、ローレベルが出力され、冗長一致信号 SREDがハイレベルの場合には（図 8) 、ハイレベルが出力される。
[0062] ノアゲート R3に入力される信号 SN1乃至 SN3の論理レベルより、図 7の場合には、 信号 SN2の反転信号が出力される。外部アドレス exAD (i)が入力されるアドレスバッ ファ 15においては、外部アドレス exAD (i)と同相の信号レベルを有する信号力 外 部アドレス exAD (i)の反転信号が入力されるアドレスバッファ 15にお 、ては、外部ァ ドレス exAD (i)と逆相の論理レベルを有する信号が出力される。すなわち、ハイレべ ルの外部アドレス exAD (i)に対しては内部アドレス信号 inAD (i)がハイレベルに、口 一レベルの外部アドレス exAD (i)に対しては内部アドレス信号 inADB (i)がハイレべ ルに、出力される。これが列デコーダでデコードされる。
[0063] 列デコーダでは、図 5に示すように、トランスファゲート制御部 19により制御され、ト ランスファゲート T1が導通される。ナンドゲート D5およびインバータゲート 110により 列デコードされ、ハイレベルとなり選択された内部アドレス信号 inAD (i) /inADB (i) に対応するタテ列の列アドレスが選択される。
[0064] 図 8の場合には、信号 SN3によりローレベルの信号が出力される。外部アドレス ex AD (i)が不良セクタ一アドレス RA (i)に一致することとなるので、外部アドレス exAD (i)に対応して出力される内部アドレス信号 inAD (i) ZinADB (i)は、全てローアドレ スに固定され、不良セクタ一へのアクセスが禁止される。冗長救済されてアクセスされ る冗長セクタ一は、冗長判定回路 13からデコードされて出力される列アドレス RZ1 (i )に応じて選択される。
[0065] 列デコーダでは、図 6に示すように、トランスファゲート制御部 21により制御され、ト ランスファゲート T1が導通される。ナンドゲート D5およびインバータゲート 110により 列デコードされる。内部アドレス信号 inAD (i) ZinADB (i)は、全てローアドレスに固 定され、不良セクタ一へのアクセスが禁止される。冗長救済されてアクセスされる冗長 セクタ一は、冗長判定回路 13からデコードされて出力される列アドレス RZ2 (i)に応 じて選択される。
[0066] 図 9、図 10は、一括アクセス動作における動作波形である。図 9は冗長救済される 不良セクタ一がない場合、図 10は冗長救済される不良セクタ一がある場合である。ス テツプ 1信号 Mlまたはステップ 2信号 M2がハイレベルとなるため、入力された外部 アドレス exAD (i)に関わらず、一致比較用のアドレス preAD (i) /preADB (i)は全 てハイレベルになる。
[0067] 全てハイレベルの一致比較用のアドレス preAD (i) /preADB (i)は、冗長判定回 路 13において、不良セクタ一アドレス RA(i) ZRAB (i)と比較され一致判定が行わ れる。 CAM部 11に不良セクタ一のアドレスが格納されていれば、所定の不良セクタ 一アドレス RA (i) /RAB (i)がハイレベルであるため、このアドレスに対して一致判定 が行われる。アドレスが格納されていない場合には、全ての不良セクタ一アドレス RA (i) ZRAB (i)はローレベルを示し、不一致の判定が行われる。不一致の場合には（ 図 9)、冗長一致信号 SREDはローレベルを維持し、一致の場合には（図 10)、冗長 一致信号 SREDがハイレベルに反転する。
[0068] 図 9、図 10は一括アクセス動作の場合であり、ステップ 1信号 Mlまたはステップ 2 信号 M2はハイレベルとなる。これにより、ノード N2に出力される信号 SN2はローレ ベルとなる。また、ノード N1に出力される信号 SN1は、図 9の場合には、冗長一致信 号 SREDがローレベルであるためローレベルとなる。図 10の場合には、冗長一致信 号 SREDがハイレベルであるため、 CAM部 11に格納されて 、る不良セクターァドレ ス RA(i) ZRAB (i)が入力されるアドレスバッファ 15についてはローレベルに、その 他のアドレスバッファ 15についてはハイレベルとなる。更に、ノード N3に出力される 信号 SN3は、図 9の場合には、冗長一致信号 SREDがローレベルであるためハイレ ベルに、図 10の場合には、冗長一致信号 SREDがハイレベルであるためローレベル になる。これにより、出力される内部アドレス信号 inAD (i) ZinADB (i)は、図 9の場 合、全てのアドレスについてローレベルとなり、図 10の場合、 CAM部 11に格納され て 、る不良セクタ一アドレス RA (i) /RAB (i)に対応するアドレスにつ 、てはハイレ ベルに、その他のアドレスについてはローレベルとなる。
[0069] タテ列の列デコーダは、図 5に示すように、トランスファゲート制御部 19により制御さ れ、一括アクセス動作の期間中、トランスファゲート T2が導通とされる。インバータゲ 一 H10で反転されることなくナンドゲート D5からの出力力 タテ列の列アドレス Z1 (0 )乃至 Z1 (3)として出力される。ナンドゲート D5からの出力は、図 9のように不良セク ターが存在しない場合には、全ての内部アドレス信号 inAD (i) ZinADB (i)に対し てノ、ィレベルとなり、図 10のように不良セクタ一が存在する場合には、内部アドレス信 号 inAD (i) /inADB (i)のうち、不良セクタ一に対応するアドレスはローレベルにそ の他のアドレスはハイレベルとなる。不良セクタ一の存在する列アドレスは非選択され 、その他の列アドレスは選択される。一括アクセス動作におけるステップ 1とステップ 2 において、不良セクタ一の存在する列アドレス以外のタテ列の列アドレス Z1 (0)乃至 Z1 (3)は、全選択の状態となる。
[0070] ョコ列の列デコーダは、図 6に示すように、トランスファゲート制御部 21により制御さ れ、一括アクセス動作におけるステップ 1の期間にはトランスファゲート T2が導通とさ れ、ステップ 2の期間にはトランスファゲート T1が導通とされる。ステップ 2の期間には インバータゲート 110を介して出力され、ステップ 1の期間にはインバータゲート 110で 反転されることなくナンドゲート D5から出力される。図 9のように不良セクタ一が存在 しない場合には、全ての内部アドレス信号 inAD (i) ZinADB (i)がローレベルとなり 、ステップ 1の期間には、全てのョコ列アドレス Z2 (0)乃至 Z2 (7)がハイレベル、ステ ップ 2の期間には、全てのョコ列アドレス Z2 (0)乃至 Z2 (7)がローレベルとなる。また 、図 10のように不良セクタ一が存在する場合には、ステップ 1の期間には、不良セク ターの存在するョコ列の列アドレスのみがローレベル、他のョコ列アドレスはハイレべ ルに、ステップ 2の期間には、不良セクタ一の存在するョコ列の列アドレスのみがハイ レベル、他のョコ列アドレスはローレベルになる。
[0071] 図 11は、図 3の回路ブロック図に関して、セクタ一 S07への電圧バイアスの印加を 行う制御回路の回路構成を示す回路ブロック図である。セクタ一 S07内のローカルヮ ード線 P2WL (07)を制御するサブデコーダ 23と、サブデコーダ 23に低位側電源を 出力するサブデコーダ低位電源スィッチ部 25と、セクタ一 S07内のゥエル電位を制 御するゥエル電位制御部 31と、サブデコーダ低位電源スィッチ部 25を切替制御する サブデコーダ低位電源制御部 33と、プログラム時およびデータ読み出し時にサブデ コーダ 23に高位電源を出力するサブデコーダ高位電源制御部 35と、サブデコーダ 低位電源スィッチ部 25およびメインデコーダ 45に負電源を出力するワード線負電圧 供給部 41と、メインデコーダに高位電源を出力するメインデコーダ高位電源制御部 4 3と、グローバルワード線 GWL (7) /GWLB (7)を制御するメインデコーダ 45とを備 えて構成されている。
[0072] ここで、ゥエル電位制御部 31、サブデコーダ低位電源制御部 33、およびサブデコ ーダ高位電源制御部 35でタテ列電圧制御部 C1 (0)が構成され、ワード線負電圧供 給部 41、メインデコーダ高位電源制御部 43、およびメインデコーダ 45でョコ列電圧 制御部 C2 (7)が構成されている。図 12乃至図 19には、個々の回路ブロックに対す る具体例を示す。尚、図 12乃至図 19の回路ブロックでは、配置位置を示すサフイツ タスは省略して示す。
[0073] 図 12はサブデコーダ 23の具体例である。サブデコーダ 23では、互いに相補信号 であるグローバルワード線 GWLZGWLBが各々入力された NMOSトランジスタを介 して、ローカルワード線 P2WLに、サブデコーダ高位電源 VWLまたはサブデコーダ 低位電源 XDSを供給する。
[0074] 図 13はサブデコーダ低位電源スィッチ部 25の具体例である。サブデコーダ低位電 源スィッチ部 25は、接地電圧を高位側電源とし、ワード線負電圧供給部 41から出力 される負電源 RNEGPを低位側電源とするインバータゲートを構成しており、サブデ コーダ低位電源制御部 33から出力される制御信号 NENに応じて、サブデコーダ低 位電源 XDSを出力する。
[0075] 図 14はゥエル電位制御部 31の具体例である。ゥエル電位制御部 31では、タテ列 不良信号 RZ1とステップ 2信号 M2とが入力されるナンドゲート D6と、ナンドゲート D6 の出力信号と、タテ列アドレス Zl、および消去動作制御信号 ERとが入力されるナン ドゲート D7とを備える。ナンドゲート D7により制御されレベルシフトおよびラッチ回路 を経て、ゥエル電位 VNWを出力する。ナンドゲート D7の出力信号がローレベルの場 合、高位電源 VH (例えば、 9V)を出力し、ハイレベルの場合、接地電圧を出力する
[0076] 図 15はサブデコーダ低位電源制御部 33の具体例である。サブデコーダ低位電源 制御部 33では、タテ列不良信号 RZ1とステップ 2信号 M2とが入力されるノアゲート R 4と、ノアゲート R4の出力信号とタテ列アドレス Z1とが入力されるナンドゲート D8と、 ナンドゲート D8の出力信号と消去動作制御信号 ERとが入力されるナンドゲート D9 とを備える。ナンドゲート D9により制御されレベルシフトおよびラッチ回路 L1を経て、 制御信号 NENを出力する。ナンドゲート D9の出力信号がローレベルの場合、負電 源 NEGP (例えば、— 9V)を出力し、ハイレベルの場合、消去アクセス動作であり消 去動作制御信号 ERがハイレベルの場合には、接地電圧を出力し、消去以外のァク セス動作であり消去動作制御信号 ERがローレベルの場合には、電源電圧を出力す る。
[0077] 図 16はサブデコーダ高位電源制御部 35の具体例である。サブデコーダ高位電源 制御部 35では、タテ列不良信号 RZ1とステップ 2信号 M2とが入力されるナンドゲー ト D10と、ナンドゲート D10の出力信号と、プログラム動作制御信号 PGMと、タテ列 アドレス Z1とが入力されるナンドゲート D11とを備える。ナンドゲート D11の出力信号 により制御されレベルシフトおよびラッチ回路 L2を経て、サブデコーダ高位電源 VW Lを出力する。ナンドゲート D11の出力信号がローレベルの場合、高位電源 VH (例 えば、 9V)を出力し、ハイレベルの場合、接地電圧を出力する。
[0078] 図 17はワード線負電圧供給部 41の具体例である。ワード線負電圧供給部 41では 、ョコ列不良信号 RZ2とステップ 1信号 Mlとが入力されるナンドゲート D18と、ナンド ゲート D18の出力信号と、消去動作制御信号 ERと、ョコ列アドレス Z2とが入力される ナンドゲート D12とを備える。ナンドゲート D12の出力信号により制御されレベルシフ トおよびラッチ回路 L1を経て、負電源 RNEGPを出力する。ナンドゲート D12の出力 信号がローレベルの場合、負電源 NEGP (例えば、— 9V)を出力し、ハイレベルの場 合、接地電圧を出力する。
[0079] 図 18はメインデコーダ高位電源制御部 43の具体例である。メインデコーダ高位電 源制御部 43では、ョコ列不良信号 RZ2とステップ 1信号 Mlとが入力されるナンドゲ ート D13と、ナンドゲート D13の出力信号と、ョコ列アドレス Z2と、プログラム動作制 御信号 PGMとが入力されるナンドゲート D14とを備える。ナンドゲート D14の出力信 号により制御されレベルシフトおよびラッチ回路 L2を経て、メインデコーダ高位電源 VPXHを出力する。ナンドゲート D14の出力信号がローレベルの場合、高位電源 V H (例えば、 9V)を出力し、ハイレベルの場合、接地電圧を出力する。
[0080] 図 19はメインデコーダ 45の具体例である。メインデコーダ 45では、ョコ列不良信号 RZ2とステップ 1信号 Mlとが入力されるナンドゲート D15と、ナンドゲート D15の出 力信号と、プログラム動作制御信号 PGMと、 Z1または Z2割り当てアドレス以外のァ ドレス信号 ADDと、ョコ列アドレス Z2とが入力されるナンドゲート D16とを備える。ナ ンドゲート D16の出力信号により制御されレベルシフトおよびラッチ回路 L2を経て、 グローバルワード線 GWL (例えば、 9V)を出力する。ナンドゲート D16の出力信号が ローレベルの場合、メインデコーダ高位電源 VPXHを出力し、ハイレベルの場合、負 電源 RNEGP (例えば、— 9V)を出力する。
[0081] また、インバータゲート 113により消去動作制御信号 ERが論理反転されて、ナンド ゲート D17に入力される。更にナンドゲート D17にはナンドゲート D16の出力信号が 入力される。ナンドゲート D17の出力信号はインバータゲート 114で反転されてグロ 一バルワード線 GWLBが出力される。
[0082] 図 20、図 21には、アクセス動作ごとの各信号の電圧バイアス状態を示す。ここでは 、図 2で示した一括アクセス動作において 2ステップで不良セクタ一以外のセクタ一に 電圧バイアスを行う場合を例にとり電圧バイアス状態を説明する。セクタ一 S07が不 良セクタ一である場合に、不良セクタ一 S07と、その周辺セクタ一であるセクタ一 S06 、 S17との電圧バイアス状態について示すものである。ここで、アクセス動作とは、 2ス テツプの電圧バイアス印加によるアクセス動作として、消去 (ER)ストレス動作、プログ ラム（PGM)ストレス動作、およびストレス試験によるリーク電流の検査 (HTRBリーク） を示し、 1ステップの電圧バイアス印加によるアクセス動作として、ファーストチップ消 去 (First Chip ER)動作を示す。図 3、および図 11乃至図 19を参照しつつ説明 する。
[0083] 先ず図 20において、消去 (ER)アクセス動作について説明する。ステップ 1では、 不良セクタ一 S07を含むョコ列 Z2 (7)について電圧バイアスを非印加とする。セクタ 一 S07および S17における Z2の欄力 SOVとされる。
[0084] 電圧ノ ィァスが印加されるノーマルセクタ一 S06は、ワード線負電圧供給部 41によ り、ョコ列アドレス Z2および消去動作制御信号 ERがハイレベルとなり負電源 RNEG Pは— 9Vとなる。また、ゥエル電位制御部 31により、タテ列アドレス Z1および消去動 作制御信号 ERがハイレベルとなりゥエル電位 VNWは 9Vとなる。また、サブデコーダ 低位電源制御部 33により、タテ列アドレス Z1および消去動作制御信号 ERがハイレ ベルとなり制御信号 NENは接地電圧となる。また、サブデコーダ低位電源スィッチ部 25により、負電源 RNEGP=—9Vおよび制御信号 NENは接地電圧であることにより 、サブデコーダ低位電源 XDSは—9Vとなる。また、サブデコーダ 23により、グローバ ルワード線 GWL=—9V、グローバルワード線 GWLBおよびサブデコーダ高位電源 VWLが接地電圧で、ローカルワード線 P2WLは— 9Vとなる。また、メインデコーダ高 位電源制御部 43では、プログラム動作ではないので、メインデコーダ高位電源 VPX Hは接地電位である。また、メインデコーダ 45により、負電源 RNEGPカ 9Vであり、 グローバルワード線 GWLカ 9Vとなり、消去動作制御信号 ERがハイレベルにより、 グローバルワード線 GWLBは接地電圧となる。また、サブデコーダ高位電源制御部 3 5では、プログラム動作ではないので、サブデコーダ高位電源 VWLは接地電位であ る。
[0085] 不良セクタ一 S07には電圧バイアスは印加されない。ワード線負電圧供給部 41に より、ョコ列アドレス Z2が接地電圧となり負電源 RNEGPは接地電圧となる。また、ゥ エル電位制御部 31により、タテ列アドレス Z1および消去動作制御信号 ERがハイレ ベルとなりゥエル電位 VNWは 9Vとなる。また、サブデコーダ低位電源制御部 33によ り、タテ列アドレス Z1および消去動作制御信号 ERがハイレベルとなり制御信号 NEN は接地電圧となる。また、サブデコーダ低位電源スィッチ部 25により、負電源 RNEG Pおよび制御信号 NENが接地電圧であることにより、サブデコーダ低位電源 XDSは 接地電圧となる。また、サブデコーダ 23により、グローバルワード線 GWLおよび GW LBが接地電圧であり、サブデコーダ高位電源 VWLが接地電圧で、ローカルワード 線 P2WLはフローティング状態となる。また、メインデコーダ高位電源制御部 43では 、プログラム動作ではないので、メインデコーダ高位電源 VPXHは接地電位である。 また、メインデコーダ 45により、プログラム動作ではなぐ負電源 RNEGPが接地電圧 であり、グローバルワード線 GWLが接地電圧であり、消去動作制御信号 ERがハイレ ベルにより、グローバルワード線 GWLBは接地電圧となる。また、サブデコーダ高位 電源制御部 35では、プログラム動作ではないので、サブデコーダ高位電源 VWLは 接地電位である。
電圧ノ ィァスが非印加のノーマルセクタ一 S17は、ワード線負電圧供給部 41により 、ョコ列アドレス Z2が接地電圧となり、負電源 RNEGPは接地電圧となる。また、ゥェ ル電位制御部 31により、タテ列アドレス Z1および消去動作制御信号 ERがハイレべ ルとなりゥエル電位 VNWは 9Vとなる。また、サブデコーダ低位電源制御部 33により 、タテ列アドレス Z1および消去動作制御信号 ERがハイレベルとなり制御信号 NEN は接地電圧となる。また、サブデコーダ低位電源スィッチ部 25により、負電源 RNEG Pおよび制御信号 NENが接地電圧であることにより、サブデコーダ低位電源 XDSは 接地電圧となる。また、サブデコーダ 23により、グローバルワード線 GWLおよび GW LBが接地電圧であり、サブデコーダ高位電源 VWLが接地電圧で、ローカルワード 線 P2WLはフローティング状態となる。また、メインデコーダ高位電源制御部 43では 、プログラム動作ではないので、メインデコーダ高位電源 VPXHは接地電位である。 また、メインデコーダ 45により、プログラム動作ではなぐ負電源 RNEGPが接地電圧 であり、グローバルワード線 GWLが接地電圧であり、消去動作制御信号 ERがハイレ ベルにより、グローバルワード線 GWLBは接地電圧となる。また、サブデコーダ高位 電源制御部 35では、プログラム動作ではないので、サブデコーダ高位電源 VWLは 接地電位である。
[0087] 消去（ER)アクセス動作におけるステップ 2では、ョコ列については、不良セクタ一 S 07を含むョコ列 Z2 (7)についてのみ電圧バイアスを印加し、タテ列については、タテ 列 Z1 (0)についてのみ非印加とする。
[0088] ノーマルセクタ一 S06は電圧バイアスが印加されない。ワード線負電圧供給部 41 により、ョコ列アドレス Z2接地電圧となり負電源 RNEGPは接地電圧となる。また、ゥ エル電位制御部 31により、タテ列アドレス Z1が接地電圧となりゥエル電位 VNWは接 地電圧となる。また、サブデコーダ低位電源制御部 33により、タテ列アドレス Z1が接 地電圧となり制御信号 NENは— 9Vとなる。また、サブデコーダ低位電源スィッチ部 2 5により、負電源 RNEGPは接地電圧に、制御信号 NENは—9Vになることにより、サ ブデコーダ低位電源 XDSは接地電圧となる。また、サブデコーダ 23により、グローバ ルワード線 GWLおよび GWLBは接地電圧となり、サブデコーダ高位電源 VWLも接 地電圧で、ローカルワード線 P2WLはフローティング状態となる。また、メインデコー ダ高位電源制御部 43では、プログラム動作ではないので、メインデコーダ高位電源 VPXHは接地電位である。また、メインデコーダ 45により、プログラム動作ではなぐ 負電源 RNEGPが接地電圧であり、グローバルワード線 GWLも接地電圧となり、消 去動作制御信号 ERがハイレベルにより、グローバルワード線 GWLBは接地電圧とな る。また、サブデコーダ高位電源制御部 35では、プログラム動作ではないので、サブ デコーダ高位電源 VWLは接地電位である。
[0089] 不良セクタ一 S07は電圧ノ ィァスは印加されない。ワード線負電圧供給部 41により 、ョコ列アドレス Z2および消去動作制御信号 ERがハイレベルとなり負電源 RNEGP は— 9Vとなる。また、ゥエル電位制御部 31により、タテ列アドレス Z1が接地電圧となり ゥエル電位 VNWは接地電圧となる。また、サブデコーダ低位電源制御部 33により、 タテ列アドレス Z1が接地電圧となり制御信号 NENは— 9Vとなる。また、サブデコーダ 低位電源スィッチ部 25により、負電源 RNEGPが— 9V、および制御信号 NENも— 9 Vとなり、サブデコーダ低位電源 XDSは接地電圧となる。また、サブデコーダ 23によ り、グローバルワード線 GWLは 9V、 GWLBが接地電圧であり、サブデコーダ高位 電源 VWLが接地電圧で、ローカルワード線 P2WLはフローティング状態となる。また 、メインデコーダ高位電源制御部 43では、プログラム動作ではないので、メインデコ ーダ高位電源 VPXHは接地電位である。また、メインデコーダ 45により、負電源 RN EGP、およびグローバルワード線 GWLカ 9Vとなり、消去動作制御信号 ERがハイ レベルにより、グローバルワード線 GWLBは接地電圧となる。また、サブデコーダ高 位電源制御部 35では、プログラム動作ではないので、サブデコーダ高位電源 VWL は接地電位である。
ノーマルセクタ一 S17は電圧バイアスが印加される。ワード線負電圧供給部 41によ り、ョコ列アドレス Z2および消去動作制御信号 ERがハイレベルとなり、負電源 RNE GPは— 9Vとなる。また、ゥエル電位制御部 31により、タテ列アドレス Z1および消去動 作制御信号 ERがハイレベルとなりゥエル電位 VNWは 9Vとなる。また、サブデコーダ 低位電源制御部 33により、タテ列アドレス Z1および消去動作制御信号 ERがハイレ ベルとなり制御信号 NENは接地電圧となる。また、サブデコーダ低位電源スィッチ部 25により、負電源 RNEGPカ 9V、制御信号 NENが接地電圧であることにより、サ ブデコーダ低位電源 XDSは— 9 Vとなる。また、サブデコーダ 23により、グローバルヮ ード線 GWLカ 9V、およびグローバルワード線 GWLBが接地電圧となり、サブデコ ーダ高位電源 VWLが接地電圧で、ローカルワード線 P2WLは— 9Vとなる。また、メイ ンデコーダ高位電源制御部 43では、プログラム動作ではないので、メインデコーダ高 位電源 VPXHは接地電位である。また、メインデコーダ 45により、負電源 RNEGPが 9Vとなり、グローバルワード線 GWLカ 9Vとなり、消去動作制御信号 ERがハイレ ベルにより、グローバルワード線 GWLBは接地電圧となる。また、サブデコーダ高位 電源制御部 35では、プログラム動作ではないので、サブデコーダ高位電源 VWLは 接地電位である。
尚、図 20に図示されていない、全てのセクタ一を一括消去する一括アクセス動作 (例えば、一括消去動作）については、消去 (ER)ストレス動作と同じ 2ステップである 。但し、 ERストレス（1回目 Z2回目）は、記憶装置外部の外部電源（ + 9v)をゥエル WELLに印加し、且つ記憶装置内部での自己生成電圧 (一 9v)をローカルワード線 P 2WLに印加して WELL— P2WL間にストレスを与える力 一括消去動作（1回目 )の 時は、 WELLに与える電圧も P2WLに与える電圧も前記自己生成電源 (+ 9vZ— 9v )を使用する。
[0091] 次に、プログラム（PGM)アクセス動作について説明する。ステップ 1では、不良セク ター S07を含むョコ列 Z2 (7)について電圧バイアスを非印加とする。セクタ一 S07お よび S17における Z2の欄が OVとされる。
[0092] 電圧ノ ィァスが印加されるノーマルセクタ一 S06は、ワード線負電圧供給部 41によ り、消去 (ER)動作ではないので、負電源 RNEGPは接地電圧である。また、ゥエル 電位制御部 31により、消去（ER)動作ではないので、ゥ ル電位 VNWは接地電圧 である。また、サブデコーダ低位電源制御部 33により、消去 (ER)動作ではないので 、制御信号 NENはノ、ィレベルである。また、サブデコーダ低位電源スィッチ部 25に より、負電源 RNEGPは接地電圧となり、制御信号 NENはハイレベルであることによ り、サブデコーダ低位電源 XDSは接地電圧となる。また、サブデコーダ 23により、グ ローバルワード線 GWLは 9V、グローバルワード線 GWLBは接地電圧、およびサブ デコーダ高位電源 VWLが 9Vで、ローカルワード線 P2WLは 9Vとなる。また、メイン デコーダ高位電源制御部 43では、ョコ列アドレス Z2およびプログラム動作制御信号 PGMがハイレベルとなり、メインデコーダ高位電源 VPXHは 9Vである。また、メイン デコーダ 45により、ョコ列アドレス Z2、プログラム動作制御信号 PGM、およびァドレ ス信号 ADDがハイレベルとなり、グローバルワード線 GWLは 9V、グローバルワード 線 GWLBは接地電圧となる。また、サブデコーダ高位電源制御部 35では、タテ列ァ ドレス Zl、プログラム動作制御信号 PGM、およびアドレス信号 ADDがハイレベルと なり、サブデコーダ高位電源 VWLは 9Vとなる。
[0093] 不良セクタ一 S07は電圧ノ ィァスは印加されない。ワード線負電圧供給部 41により 、消去 (ER)動作ではないので、負電源 RNEGPは接地電圧となる。また、ゥエル電 位制御部 31により、消去（ER)動作ではないので、ゥ ル電位 VNWは接地電圧とな る。また、サブデコーダ低位電源制御部 33により、消去 (ER)動作ではないので、制 御信号 NENはハイレベルとなる。また、サブデコーダ低位電源スィッチ部 25により、 負電源 RNEGPが接地電圧、および制御信号 NENがハイレベルとなり、サブデコー ダ低位電源 XDSは接地電圧となる。また、サブデコーダ 23により、グローバルワード 線 GWLは接地電圧、グローバルワード線 GWLBはハイレベルとなり、サブデコーダ 高位電源 VWLが 9vで、ローカルワード線 P2WLは接地電圧となる。また、メインデコ ーダ高位電源制御部 43では、ョコ列アドレス Z2が接地電圧となり、メインデコーダ高 位電源 VPXHは接地電位である。また、メインデコーダ 45により、ョコ列アドレス Z2が 接地電圧となり、グローバルワード線 GWLが接地電圧、グローバルワード線 GWLB がハイレベルとなる。また、サブデコーダ高位電源制御部 35では、タテ列アドレス Z1 、プログラム動作制御信号 PGM、およびアドレス信号 ADDがハイレベルとなり、サブ デコーダ高位電源 VWLは 9Vとなる。
[0094] 電圧ノ ィァスが非印加のノーマルセクタ一 S17は、ワード線負電圧供給部 41により 、消去 (ER)動作ではないので、負電源 RNEGPは接地電圧となる。また、ゥエル電 位制御部 31により、消去（ER)動作ではないので、ゥ ル電位 VNWは接地電圧とな る。また、サブデコーダ低位電源制御部 33により、消去 (ER)動作ではないので、制 御信号 NENはハイレベルとなる。また、サブデコーダ低位電源スィッチ部 25により、 負電源 RNEGPが接地電圧、制御信号 NENがハイレベルとなり、サブデコーダ低位 電源 XDSは接地電圧となる。また、サブデコーダ 23により、グローバルワード線 GW Lが接地電圧、グローバルワード線 GWLBがハイレベルであり、サブデコーダ高位電 源 VWLが 9Vで、ローカルワード線 P2WLは接地電圧となる。また、メインデコーダ高 位電源制御部 43では、ョコ列アドレス Z2が接地電圧となりメインデコーダ高位電源 V PXHは接地電位である。また、メインデコーダ 45により、ョコ列アドレス Z2が接地電 圧となりグローバルワード線 GWLが接地電圧、グローバルワード線 GWLBがハイレ ベルとなる。また、サブデコーダ高位電源制御部 35では、タテ列アドレス Zl、プログ ラム動作制御信号 PGM、およびアドレス信号 ADDがハイレベルとなり、サブデコー ダ高位電源 VWLは 9Vとなる。
[0095] プログラム（PGM)アクセス動作におけるステップ 2では、ョコ列については、不良セ クタ一 S07を含むョコ列 Z2 (7)についてのみ電圧バイアスを印加し、タテ列について は、タテ列 Z1 (0)についてのみ非印加とする。
[0096] ノーマルセクタ一 S06は電圧バイアスが印加されない。ワード線負電圧供給部 41 により、消去 (ER)動作ではないので、負電源 RNEGPは接地電圧となる。また、ゥェ ル電位制御部 31により、消去（ER)動作ではないので、ゥヱル電位 VNWは接地電 圧となる。また、サブデコーダ低位電源制御部 33により、消去 (ER)動作ではないの で、制御信号 NENはハイレベルとなる。また、サブデコーダ低位電源スィッチ部 25 により、負電源 RNEGPは接地電圧に、制御信号 NENはハイレベルになり、サブデ コーダ低位電源 XDSは接地電圧となる。また、サブデコーダ 23により、グローバルヮ ード線 GWLは接地電圧、グローバルワード線 GWLBはハイレベルとなり、サブデコ ーダ高位電源 VWLは接地電圧で、ローカルワード線 P2WLは接地電圧となる。また 、メインデコーダ高位電源制御部 43では、ョコ列アドレス Z2が接地電圧となりメイン デコーダ高位電源 VPXHは接地電位である。また、メインデコーダ 45により、ョコ列 アドレス Z2が接地電圧となり負電源 RNEGPが接地電圧となり、グローバルワード線 GWLは接地電圧、グローバルワード線 GWLBはハイレベルとなる。また、サブデコ ーダ高位電源制御部 35では、タテ列アドレス Z1は接地電圧、プログラム動作制御信 号 PGM、およびアドレス信号 ADDがハイレベルとなり、サブデコーダ高位電源 VW Lは 9Vである。
不良セクタ一 S07は電圧ノ ィァスは印加されない。ワード線負電圧供給部 41により 、消去 (ER)動作ではないので、負電源 RNEGPは接地電圧となる。また、ゥエル電 位制御部 31により、消去（ER)動作ではないので、ゥ ル電位 VNWは接地電圧とな る。また、サブデコーダ低位電源制御部 33により、消去 (ER)動作ではないので、制 御信号 NENはハイレベルとなる。また、サブデコーダ低位電源スィッチ部 25により、 負電源 RNEGPが接地電圧、および制御信号 NENがハイレベルとなり、サブデコー ダ低位電源 XDSは接地電圧となる。また、サブデコーダ 23により、グローバルワード 線 GWLが 9V、グローバルワード線 GWLBが接地電圧となり、サブデコーダ高位電 源 VWLが接地電圧で、ローカルワード線 P2WLは接地電圧となる。また、メインデコ ーダ高位電源制御部 43では、ョコ列アドレス Z2およびプログラム動作制御信号 PG Mがハイレベルとなりメインデコーダ高位電源 VPXHは 9Vとなる。また、メインデコー ダ 45により、ョコ列アドレス Z2、プログラム動作制御信号 PGM、およびアドレス信号 ADDがハイレベルとなり、グローバルワード線 GWLは 9V、グローバルワード線 GW LBは接地電圧となる。また、サブデコーダ高位電源制御部 35では、タテ列アドレス Z 1が接地電圧となり、サブデコーダ高位電源 VWLは接地電位である。 [0098] ノーマルセクタ一 S17は電圧バイアスが印加される。ワード線負電圧供給部 41によ り、消去 (ER)動作ではないので、負電源 RNEGPは接地電圧となる。また、ゥエル電 位制御部 31により、消去（ER)動作ではないので、ゥ ル電位 VNWは接地電圧とな る。また、サブデコーダ低位電源制御部 33により、消去 (ER)動作ではないので、制 御信号 NENはハイレベルとなる。また、サブデコーダ低位電源スィッチ部 25により、 負電源 RNEGPが接地電圧、制御信号 NENがハイレベルとなることにより、サブデコ ーダ低位電源 XDSは接地電圧となる。また、サブデコーダ 23により、グローバルヮー ド線 GWLが 9V、およびグローバルワード線 GWLBが接地電圧となり、サブデコーダ 高位電源 VWLが 9Vで、ローカルワード線 P2WLは 9Vとなる。また、メインデコーダ 高位電源制御部 43では、ョコ列アドレス Z2、およびプログラム動作制御信号 PGMが ハイレベルとなり、メインデコーダ高位電源 VPXHは 9 Vとなる。また、メインデコーダ 45により、ョコ列アドレス Z2、プログラム動作制御信号 PGM、およびアドレス信号 A DDがハイレベルとなり、グローバルワード線 GWLは 9V、グローバルワード線 GWLB は接地電圧となる。また、サブデコーダ高位電源制御部 35では、タテ列アドレス Zl、 プログラム動作制御信号 PGM、およびアドレス信号 ADDがハイレベルとなり、サブ デコーダ高位電源 VWLは 9Vである。
[0099] また図 21において、ストレス試験によるリーク電流の検査（HTRBリーク）では、電圧 バイアス関係は、プログラムアクセス動作の場合と同様である。この場合には、高位電 源である 9V電源に代えて、図 22において後述する外部ターミナル (例えば、ノッド） より電源を供給する。外部ターミナルに印加される電圧としては、 6V程度の電圧値で あれば、電圧ストレス後の新たなリーク電流の有無を検出することができる。
[0100] 更にファーストチップ消去（First Chip ER)について示す。この場合には、タテ 列 Zl (O)が消去対象となるため、 1回のステップで消去アクセス動作が完了する。不 良セクタ一 S07を含むョコ列 Z2 (7)について電圧バイアスを非印加としながら、タテ 列 Z1 (0)に電圧バイアスを印加する。
[0101] 電圧ノ ィァスが印加されるノーマルセクタ一 S06は、ワード線負電圧供給部 41によ り、ョコ列アドレス Z2、および消去動作制御信号 ERがハイレベルとなり、負電源 RNE GPは— 9Vとなる。また、ゥエル電位制御部 31により、タテ列アドレス Zl、および消去 動作制御信号 ERがハイレベルとなり、ゥエル電位 VNWは 9Vとなる。また、サブデコ ーダ低位電源制御部 33により、タテ列アドレス Zl、および消去動作制御信号 ERが ハイレベルとなり、制御信号 NENは接地電圧となる。また、サブデコーダ低位電源ス イッチ部 25により、負電源 RNEGPは— 9Vとなり、制御信号 NENは接地電圧となるこ とにより、サブデコーダ低位電源 XDSは— 9 Vとなる。また、サブデコーダ 23により、グ ローバルワード線 GWLは—9V、グローバルワード線 GWLBは接地電圧、およびサ ブデコーダ高位電源 VWLは接地電圧で、ローカルワード線 P2WLは— 9Vとなる。ま た、メインデコーダ高位電源制御部 43では、プログラム（PGM)動作ではないので、 メインデコーダ高位電源 VPXHは接地電圧である。また、メインデコーダ 45により、プ ログラム（PGM)動作ではな!/、ので消去動作制御信号 ERがハイレベルとなり、グロ 一バルワード線 GWL、 GWLBは共に接地電圧となる。また、サブデコーダ高位電源 制御部 35では、プログラム（PGM)動作ではないので、サブデコーダ高位電源 VWL は接地電圧である。
不良セクタ一 S07は電圧ノ ィァスは印加されない。ワード線負電圧供給部 41により 、ョコ列アドレス Z2が接地電圧となり、負電源 RNEGPは接地電圧となる。また、ゥェ ル電位制御部 31により、タテ列アドレス Zl、および消去動作制御信号 ERがハイレべ ルとなり、ゥエル電位 VNWは 9Vとなる。また、サブデコーダ低位電源制御部 33によ り、タテ列アドレス Zl、および消去動作制御信号 ERカ 、ィレベルとなり、制御信号 N ENは接地電圧となる。また、サブデコーダ低位電源スィッチ部 25により、負電源 RN EGPおよび制御信号 NENが接地電圧となり、サブデコーダ低位電源 XDSは接地 電圧となる。また、サブデコーダ 23により、グローバルワード線 GWL、 GWLBは接地 電圧となり、サブデコーダ高位電源 VWLが接地電圧で、ローカルワード線 P2WLは フローティング状態となる。また、メインデコーダ高位電源制御部 43では、プログラム (PGM)動作ではないので、メインデコーダ高位電源 VPXHは接地電位である。また 、メインデコーダ 45により、プログラム (PGM)動作ではなく消去動作制御信号 ERが ハイレベルとなり、グローバルワード線 GWL、 GWLBが共に接地電圧となる。また、 サブデコーダ高位電源制御部 35では、プログラム（PGM)動作ではないので、サブ デコーダ高位電源 VWLは接地電圧となる。 [0103] 電圧ノ ィァスが非印加のノーマルセクタ一 S17は、ワード線負電圧供給部 41により 、ョコ列アドレス Z2が接地電圧となり、負電源 RNEGPは接地電圧となる。また、ゥェ ル電位制御部 31により、タテ列アドレス Z1が接地電圧となり、ゥヱル電位 VNWは接 地電圧となる。また、サブデコーダ低位電源制御部 33により、タテ列アドレス Z1が接 地電圧となり、制御信号 NENは— 9Vとなる。また、サブデコーダ低位電源スィッチ部 25により、負電源 RNEGPが接地電圧、制御信号 NENカ 9Vとなり、サブデコーダ 低位電源 XDSは接地電圧となる。また、サブデコーダ 23により、グローバルワード線 GWL、 GWLB、およびサブデコーダ高位電源 VWLが接地電圧で、ローカルワード 線 P2WLはフローティング状態となる。また、メインデコーダ高位電源制御部 43では 、プログラム（PGM)動作ではないので、メインデコーダ高位電源 VPXHは接地電位 である。また、メインデコーダ 45により、プログラム（PGM)動作ではないので消去動 作制御信号 ERがハイレベルとなり、グローバルワード線 GWL、 GWLBは共に接地 電圧となる。また、サブデコーダ高位電源制御部 35では、プログラム (PGM)動作で はな 、ので、サブデコーダ高位電源 VWLは接地電圧となる。
[0104] 高位電源を、内部供給の高位電源 VH (例えば、 9V)と外部ターミナルであるノ^ド PAD53を介する外部供給の電源とで、切り替える際の回路構成例を図 22に示す。 前述の高電圧を印加するストレス試験によって、新たな結晶欠陥等の発生に伴うリー ク電流を検査する、いわゆる HTRBリーク試験を行う際の構成である。通常は、内部 供給される高位電源に代えて、 PAD53を介して電源供給することにより、電圧バイァ ス印加後のリーク電流の有無を検出することができる。
[0105] 図 22では、サブデコーダ高位電源制御部 35、およびメインデコーダ高位電源制御 部 43に供給する高位電源、切替部 51により、内部供給の高位電源 VHと PAD53と の間で切り替える。試験信号 MEASが切替部 51を制御し、ストレス試験時に PAD5 3からの径路を、サブデコーダ高位電源制御部 35、およびメインデコーダ高位電源 制御部 43に接続する。サブデコーダ高位電源制御部 35、およびメインデコーダ高位 電源制御部 43では、この高位電源を受けて、サブデコーダ高位電源 VWL、および メインデコーダ高位電源 VPXHを出力する。これらは、各々、サブデコーダ 23、およ びメインデコーダ 45における高位電源となり、ローカルワード線 P2WL、およびグロ 一バルワード線 GWLに高位電源を供給する。リーク電流の検出により、主に、ロー力 ルワード線 P2WL、およびグローバルワード線 GWLにおけるリーク電流の有無を検 出することができる。
[0106] 以上の説明から明らかなように本実施形態によれば、メモリブロックの一例であるセ クタ一 SOO乃至 S37を複数備えて構成されるメモリセルアレイ ARYにお 、て、セクタ 一のタテ列 Zョコ列の配置列ごとに、第 1Z第 2電圧制御部の一例であるタテ列電圧 制御部（C1 (0)乃至 C1 (3) ) Zョコ列電圧制御部（C2 (0)乃至 C2 (7) )を備えれば よぐ電圧制御部をセクタ一ごとに備える必要はない。タテ列電圧制御部（C1 (0)乃 至 C1 (3) ) Zョコ列電圧制御部（C2 (0)乃至 C2 (7) )は、メモリセルアレイ ARYの周 辺部に配置すればよぐメモリセルアレイ ARYにはメモリセルを集中して配置すること ができる。電圧制御部を構成する制御回路用のデバイス構成とは異なる構成ゃデザ インルールを有して、メモリセルアレイ ARYを効率的にレイアウトすることができる。ま た、セクタ一数が増大する場合にも必要となる電圧制御部の数量を抑制することがで きる。従って、チップ面積の増大を抑制することができる。
[0107] また、タテ列/ョコ列の列ごとに電圧バイアスを印加制御して、複数のセクタ一に同 時に電圧バイアスを印加するに当たり、不良セクタ一については、タテ列 Zョコ列の 何れか一方向の列について電圧ノィァスを非印加に制御することで、電圧バイアス を非印加とすることができる。不良セクタ一、または不良セクタ一を含み非印加制御 が行なわれる列に存在するセクタ一を除き、セクタ一群を構成するセクタ一に対して 同時に電圧バイアスすることができる。
[0108] また、不良メモリブロックのリークによるストレス電圧の低下を防止することができる。
更に、それぞれの良品メモリブロックに対してそれぞれ 1回のみのアクセス動作を することにより、 2回アクセス動作をすることによる過度なストレス印カロ、またはオーバ ーィレーズゃオーバープログラムなどのメモリセルの閾値異常、もしくは 2回アクセス 動作をすることによる試験時間の増大を防止することができる。
更に、不良メモリブロックへのバイアス印加を避けながら、第 1および第 2方向の各 々の列へのバイアス印加を制御することにより、リーク試験時に不良メモリブロックに よるリークが発生しないので、真に複数の良品メモリブロックのリークを測定することが できる。
更に、全てのセクタ一を含む一括アクセス動作 (例えば、一括消去動作)や部分 的に選択されたセクタ一群に対するアクセス動作 (例えば、ファーストチップィレーズ) において、そのアクセス動作の対象内に欠陥セクタ一があっても、最小限のステップ 数で処理をすることができるので、顧客に短縮されたィレーズ時間を提供することが できる。
[0109] 尚、本発明は前記実施形態に限定されるものではなぐ本発明の趣旨を逸脱しな い範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、図 2、図 3において、一括アクセス動作を行う際、 1セクタ一の不良セクタ一 が存在するとして説明したが、本発明はこれに限定されるものではない。複数のセク ターが不良セクタ一である場合において、各不良セクタ一が、同一のタテ列またはョ コ列に存在する場合には、図 2において説明した 2段階のステップによる一括ァクセ ス動作を行うことが可能である。また、複数のセクタ一が同一列に存在しない場合に おいても、タテ列またはョコ列の何れか一方向の列ごとに分割し、順次、図 1に示す 方法で電圧ノ ィァスを印加して！/、けば、対応することができる。
[0110] また、本実施形態では、ステップ 1において、タテ列を全選択して印加制御すると共 に、ョコ列については不良セクタ一の存在する列を非印加制御し、ステップ 2におい て、正常セクタ一のうち電圧バイアスの印加が行われて ヽな 、残余のセクタ一につ!/ヽ て印加制御を行うとして説明したが、本発明はこれに限定されるものではない。ステツ プ 1およびステップ 2にお 、て、印加制御される列をタテ列とョコ列とで逆転させること も可能である。
また、内部アドレスの出力制御部、タテ列アドレスのデコーダ、ョコ列アドレスのデ コーダ、その他示した回路などの内部信号と出力信号らの電圧論理は、正論理から 負論理に置き換えることやその逆は容易である。
更に、ゥエルは、不揮発性記憶セルのチャネル直下のノードを示し、さまざまなプ ロセス構造に限定されない。
6請 OOZdf/ェ:) d 8 CS8.90/900Z OAV

Claims

請求の範囲
[1] アクセスの基本単位であるメモリブロックを、互いに交差する第 1および第 2方向の 少なくとも何れか一方向に展開して配置されるメモリブロック群を備える記憶装置であ つて、
前記第 1方向に沿った列ごとに備えられ、同列に対して電圧バイアスの印加制御を 行う第 1電圧制御部と、
前記第 2方向に沿った列ごとに備えられ、同列に対して電圧バイアスの印加制御を 行う第 2電圧制御部とを備え、
前記メモリブロックへのアクセスは、前記第 1電圧制御部により印加制御される前記 第 1方向に沿った列と、前記第 2電圧制御部により印加制御される前記第 2方向に沿 つた列との交差位置に配置されている前記複数のメモリブロックの中で不良メモリブ ロックを除く少なくとも 2つの前記メモリブロックに対して同時に行われることを特徴と する記憶装置。
[2] 前記メモリブロック群における不良メモリブロックの配置位置を示す、前記第 1およ び第 2方向の少なくとも何れか一方向の列位置情報を報知する不良メモリブロック位 置情報報知部を備え、
前記列位置情報に一致する列に備えられている、前記第 1電圧制御部または前記 第 2電圧制御部の何れか一方は、電圧バイアスを非印加に制御することを特徴とす る請求項 1に記載の記憶装置。
[3] 前記第 1電圧制御部は、前記第 1方向の列位置情報信号が入力され、
前記第 2電圧制御部は、前記第 2方向の列位置情報信号が入力されることを特徴 とする請求項 2に記載の記憶装置。
[4] 前記第 1および第 2方向の各々に前記メモリブロックが展開されて前記メモリブロッ ク群が構成される場合、
第 1ステップ信号に応じて、全ての前記第 1電圧制御部により、前記第 1方向に沿つ た全ての列が印加状態にされると共に、前記第 2電圧制御部により、前記第 2方向に 沿った列のうち、前記列位置情報が指示する列が非印加状態 ·他の列が印加状態に され、 第 2ステップ信号に応じて、前記第 1電圧制御部により、前記第 1方向に沿った列の うち、前記列位置情報が指示する列が非印加状態 ·他の列が印加状態にされると共 に、前記第 2電圧制御部により、前記第 2方向に沿った列のうち、前記列位置情報が 指示する列が印加状態 ·他の列が非印加状態にされることを特徴とする請求項 2に 記載の記憶装置。
[5] 前記第 1または第 2方向に沿った列を識別するアドレス信号をデコードする列デコ ーダを備え、
前記列デコーダは、
前記アドレス信号に対して、何れか 1列を選択する択一デコード部と、
前記第 1ステップ信号、または Zおよび前記第 2ステップ信号に応じて、前記択一 デコード部により選択される列を非選択とし、他の全ての列を選択する選択反転部と を備えることを特徴とする請求項 4に記載の記憶装置。
[6] 前記第 1および第 2電圧制御部は、
前記第 1または第 2ステップ信号と、前記列デコーダより出力される列選択信号と、 前記第 1または第 2方向の前記列位置情報とが入力され、
前記第 1または第 2ステップ信号に応じて、前記列位置情報に一致しな!、前記列選 択信号に対応する列を選択することを特徴とする請求項 5に記載の記憶装置。
[7] 前記メモリブロックは、不揮発性メモリセルで構成されており、
前記アクセスが消去動作である場合、
前記第 1および第 2電圧制御部は、ワード線およびゥエルに対して、前記電圧バイ ァスを印加することを特徴とする請求項 6に記載の記憶装置。
[8] 前記メモリブロックは、不揮発性メモリセルで構成されており、
前記アクセスがプログラム動作である場合、
前記第 1および第 2電圧制御部は、ワード線に対して、前記電圧バイアスを印加す ることを特徴とする請求項 6に記載の記憶装置。
[9] 前記ワード線は、前記メモリブロック内に配置されている前記メモリセルに接続され て 、るローカルワード線と、前記メモリブロックを越えて配線されて 、るグローバルヮ ード線とを含み、 前記グローバルワード線と高位電源線との組み合わせに応じて、前記ローカルヮー ド線に高位電源を印加制御するサブデコーダを備え、
前記第 1電圧制御部は、前記グローバルワード線に対して、前記電圧バイアスを印 加し、
前記第 2電圧制御部は、前記高位電源線に対して、前記電圧バイアスを印加する ことを特徴とする請求項 8に記載の記憶装置。
[10] 前記メモリブロックへのアクセスは、前記メモリブロックに対するストレス印加試験、ま たはリーク試験であり、
前記ストレス印加試験時、または前記リーク試験時、前記電圧バイアスの印加径路 を外部端子に切り替える切替部を備えることを特徴とする請求項 1に記載の記憶装 置。
[11] 前記メモリブロックは、不揮発性メモリセルで構成されていることを特徴とする請求 項 1に記載の記憶装置。
[12] 前記アクセスは、消去動作、プログラム動作、ストレス印加試験動作、リーク試験動 作のうち少なくとも何れか一つであることを特徴とする請求項 11に記載の記憶装置。
[13] アクセスの基本単位であるメモリブロックを、互いに交差する第 1および第 2方向の 少なくとも何れか一方向に展開して配置されるメモリブロック群を備える記憶装置の バイアス印加方法であって、
前記第 1方向に沿った列および前記第 2方向に沿った列ごとに電圧バイアスを印加 制御することに応じて、前記メモリブロック群への電圧バイアスの印加を行う際、 前記メモリブロック群内に不良メモリブロックが存在する場合、該不良メモリブロック の存在位置に一致する前記第 1および第 2方向の何れか一方向の列について、電 圧バイアスを非印加に制御することを特徴とする記憶装置のバイアス印加方法。
[14] 前記第 1および第 2方向の各々に前記メモリブロックが展開されて前記メモリブロッ ク群が構成される場合、
前記第 1方向に沿った全ての列を印加状態に制御すると共に、前記第 2方向に沿 つた列のうち、前記不良メモリブロックの存在する列を非印加状態 ·他の列を印加状 態に制御するステップと、 前記第 1方向に沿った列のうち、前記不良メモリブロックの存在する列を非印加状 態 ·他の列を印加状態に制御すると共に、前記第 2方向に沿った列のうち、前記不良 メモリブロックの存在する列を印加状態 ·他の列を非印加状態に制御するステップと を有することを特徴とする請求項 13に記載の記憶装置のバイアス印加方法。
[15] 前記第 1または第 2方向に沿った列を識別するアドレス信号のビットごとに、ビット信 号の論理レベルに応じて、何れか一方が活性論理レベルとされる一対の相補アドレ ス信号を備え、
前記不良メモリブロックの存在位置に一致しない全ての前記アドレス信号に対する 前記相補信号は、共に非活性論理レベルとされ、
前記不良メモリブロックの存在位置に一致する全ての前記アドレス信号に対する前 記相補信号は、何れか一方が活性論理レベルとされることを特徴とする請求項 13〖こ 記載の記憶装置のバイアス印加方法。
[16] 前記メモリブロックへのアクセスが前記メモリブロックに対するストレス印加試験、ま たは前記リーク試験である場合、
前記電圧バイアスは外部より印加されることを特徴とする請求項 13に記載の記憶 装置のバイアス印加方法。
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