JP2002319296A - 半導体装置及びシステム及び方法 - Google Patents

半導体装置及びシステム及び方法

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JP2002319296A JP2001120853A JP2001120853A JP2002319296A JP 2002319296 A JP2002319296 A JP 2002319296A JP 2001120853 A JP2001120853 A JP 2001120853A JP 2001120853 A JP2001120853 A JP 2001120853A JP 2002319296 A JP2002319296 A JP 2002319296A
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Shinichi Shionoya
信一 塩野谷
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Abstract

(57)【要約】 【課題】ランダムアクセスメモリ等を搭載する論理集積
回路装置等の製品出荷後の欠陥救済を可能にし、コンピ
ュータシステムの信頼性を高め、メモリブロックの設計
変更なしにメモリ冗長化を実現する装置の提供。 【解決手段】メモリブロック１００〜１０４を冗長に搭
載し、論理回路１２によるブロック単位のメモリテスト
の結果を基に、アクセスするメモリブロックを変更可能
な冗長アドレスデコーダ１１を備え、メモリテストの結
果からデコード規則を定義し、欠陥素子を含むメモリブ
ロックへのアクセスを回避してアクセスすることで、製
品出荷後の欠陥救済を可能としており、メモリブロック
レベルで冗長化を行っており、メモリブロック自体の冗
長回路の有無に依らずに、メモリの冗長化を実現してい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びシ
ステムに関し、特に、冗長メモリを具備する論理集積回
路装置の欠陥救済回路及び方法に関する。
【０００２】
【従来の技術】ランダムアクセスメモリ等の半導体メモ
リを搭載するＡＳＩＣ（ApplicationSpecific Integra
ted Circuits）等の論理集積回路装置は、近年、搭載
するメモリ容量が増大し、一つの論理集積回路装置内で
半導体メモリの占める割合が、面積、トランジスタ数と
も増大している。
【０００３】半導体メモリ装置は、該装置を構成する多
数のメモリセルのうち１つでも欠陥があれば、メモリ装
置として適正に機能しない。このため、半導体メモリを
搭載するＡＳＩＣでも、メモリセルに１つでも欠陥があ
れば、不良品として処理される。したがって、半導体メ
モリの欠陥は、半導体メモリを搭載するＡＳＩＣの歩留
まりを低下させることになる。
【０００４】このような問題を解決するために、大容量
のメモリを搭載するＡＳＩＣでは、メモリ部分に冗長回
路が備えられている。
【０００５】一般に、冗長回路は、欠陥の生じたメモリ
セルを置換するための冗長メモリセルと、冗長メモリセ
ルを駆動するための駆動ラインと、欠陥の生じたセルの
アドレスが入力された時に冗長セル駆動ラインを選択す
るための冗長デコーダと、を具備する。さらに、欠陥の
生じたメモリセルのアドレスがアドレス入力端子を介し
て入力された時に冗長メモリセル駆動ラインをイネーブ
ル状態にするポリシリコンや金属よりなるヒューズから
なる別途のヒューズボックスを備える。
【０００６】この冗長回路では、ウェハテスト後のヒュ
ーズ切断工程において、不良のメモリセルを冗長セルに
置換する。欠陥セルを冗長メモリセルに置換することに
より、大容量メモリを搭載するＡＳＩＣの歩留まりを大
幅に向上させることができる。
【０００７】しかしながら、この方法は、ヒューズが一
度切断されると、その状態が固定されてしまうため、正
常セルが不良セルに変化するような進行性の不良に対処
することはできない。
【０００８】さらに、ウェハ状態でのみ欠陥の救済が可
能であるため、パッケージされた後に生じ得る不良に対
しては、対応できない、という問題がある。
【０００９】このような問題に対処するために、例えば
特開平１０−２４２２８８号公報に開示されているよう
に、搭載するメモリを診断する組み込みセルフテスト回
路と冗長アドレス切り替え回路により、使用する段階で
冗長セルへのアクセスを可能にするシステムが提案され
ている。
【００１０】上記公報に開示された技術は、例えば図６
に示すように、Ｘアドレス方向またはＹアドレス方向に
冗長素子を設けた半導体メモリよりなるランダムアクセ
スメモリ（ＲＡＭ）６００を搭載する論理集積回路装置
ＬＳＩに、ビルトインセルフテスト回路（Built-In Se
lf Test；「ＢＩＳＴ」とも略記される）６０２と、ビ
ルトインセルフテスト回路（ＢＩＳＴ）６０２によるパ
ワーオンリセット時の機能試験結果に応じて、障害とな
った欠陥素子を自動的に冗長素子と置き換える欠陥救済
回路、つまり冗長アドレス切り換え回路（ＲＡＸＣ）６
０３とを備えており、パッケージの後に冗長素子へのア
クセスを可能にしている。なお、図６において、論理回
路（ＬＣ）６０１は、ＣＰＵ等よりなる。
【００１１】しかしながら、図６に示した従来の技術で
は、ＡＳＩＣに搭載する半導体メモリブロックに予め設
けられているＸアドレスまたはＹアドレス方向の冗長素
子を利用しており、メモリのブロックレベルの不良に対
しては、救済の効果がない（すなわち、欠陥救済を有効
に行うことができない）。
【００１２】さらに、図６に示した従来の技術では、半
導体メモリブロックに予め冗長素子が組み込まれていな
い場合や、冗長素子数が不十分である場合には、冗長素
子を加える方向で、メモリブロックを再設計しなくては
ならない。また、製造技術の向上により、半導体メモリ
ブロックに予め組み込まれていた冗長素子の規模が過剰
になった場合には、冗長素子を減らす方向で、メモリブ
ロックを再設計することにもなる。すなわち、冗長素子
数の変更は、メモリブロックへの回路変更を伴うため、
設計変更のリスクが大きく、設計期間の増大やコストが
上昇する、という問題もある。
【００１３】なお、後に説明される、デコード規則を可
変としたデコーダに関連する刊行物として、例えば特開
昭５９−６９８５４号公報には、異なったデコード規則
をもつデコーダを備え、デコーダ選択信号により、デコ
ーダを選択し、同じアドレスで異なったメモリセルにア
クセス可能とした記憶回路が提案されている。しかしな
がら、後の説明でも明らかとされるように、本発明は、
デコーダを選択することで、デコード規則を可変させる
ものではない。
【００１４】
【発明が解決しようとする課題】したがって、この発明
が解決しようとする課題は、メモリ回路を搭載する論理
集積回路装置等の製品出荷後の欠陥救済を、セル不良、
ワード方向不良、ビット方向不良、さらに、ブロックレ
ベル不良にまで、適用可能とし、論理集積回路装置、ひ
いては、これを含むコンピュータ等の信頼性を高める、
装置及びシステム及び方法を提供することにある。後の
説明からも明らかとされるように、本発明によれば、メ
モリブロックそのものを設計変更することなく、メモリ
冗長化を実現する。
【００１５】
【課題を解決するための手段】上記課題を解決するため
の手段の一つとして、複数のブロックよりなりこのうち
少なくとも一つのブロックが冗長ブロックとされるメモ
リ回路のブロック単位の試験結果に応じたデコード規則
情報に従い、デコード規則が可変とされており、前記メ
モリ回路をアクセスするアドレス信号に基づき、少なく
とも前記メモリ回路の不良ブロックへのアクセスを、良
品ブロックへのアクセスに置き換える回路手段を、半導
体装置又はコンピュータシステム等に具備することで、
本発明は、上記課題を解決することができる。
【００１６】上記課題を解決するための手段の他のアス
ペクト（aspect）として、メモリ回路を構成する複数の
メモリブロックのうち、少なくとも一つのメモリブロッ
クを冗長メモリブロックとし、前記メモリ回路の複数の
メモリブロックのブロック単位での試験結果に応じて決
定されるデコード規則信号に従い、前記メモリ回路への
アクセスアドレス信号に応じて、不良メモリブロックへ
のアクセスを不許可とするとともに、前記不良メモリブ
ロックへのアクセスを、不良メモリブロック以外の良品
メモリブロックへのアクセスにブロック単位で置き換え
るための制御信号を生成して前記複数のメモリブロック
にそれぞれ供給することで、前記不良メモリブロックへ
のアクセスを回避する、という方法によっても、上記課
題を解決することができる。さらに、以下の説明でも明
らかとされるように、本願特許請求の範囲の各請求項に
それぞれ記載される発明によっても、上記課題を解決す
ることができる。
【００１７】
【発明の実施の形態】［発明の概要］本発明は、複数の
ブロック（メモリブロック）よりなり、このうち少なく
とも一つのブロックが冗長とされるメモリ回路（図１の
ＲＡＭＢ０、ＲＡＭＢ１、ＲＡＭＢ２、ＲＡＭＢ３、Ｒ
ＡＭＢ４）と、例えばＣＰＵ等の論理回路（図１の１
２）と、複数のブロックからなるメモリ回路のブロック
単位の試験結果に応じて、前記メモリ回路に含まれる欠
陥を有するブロックを選択的に回避する欠陥救済回路
と、を具備する。この欠陥救済回路は、ＣＰＵ等の論理
回路（図１の１２）によるブロック単位のメモリテスト
の結果を基に、例えば論理回路から出力されるデコード
規則信号（図１の１７）に基づき、そのデコード規則が
プログラマブル（可変自在）とされており、アクセスす
るメモリブロックを変更する冗長アドレスデコーダ（図
１の１１）を備えている。
【００１８】冗長アドレスデコーダ（図１の１１）は、
入力されたアドレス信号をデコードするデコーダ（図２
の１１１）の出力信号と、デコーダ規則信号を入力し、
前記メモリ回路を構成する複数のメモリブロックのそれ
ぞれに対する選択許可信号を出力するマルチプレクサ群
（例えば図２の１１２０〜１１２４）を備える。
【００１９】この冗長アドレスデコーダ（図１の１１）
は、入力されるデコード規則信号（図１の１７）に基づ
きデコード規則が変更自在とされており、このため、ブ
ロック単位のメモリテストの結果を基に、デコード規則
を定義し直し、欠陥素子を含むメモリブロックへのアク
セスを回避し、正常なメモリブロックに切り替えて、ア
クセスすることができる。
【００２０】あるいは、メモリブロック（図４のＲＡＭ
Ｂ０、ＲＡＭＢ１、ＲＡＭＢ２、ＲＡＭＢ３、ＲＡＭＢ
４）は、それぞれビルトインセルフテスト回路（図４の
２０ ０〜２０４）を備え、ビルトインセルフテスト回路
から出力されるメモリ試験結果信号（図４の２１）を入
力とし、デコード規則信号（図４の１５）を生成するデ
コード規則信号生成回路（図４の１９）を備え、冗長ア
ドレスデコーダ（図４の１１）は、アドレス信号をデコ
ードするデコーダ（図２の１１１）の出力信号と、デコ
ード規則信号生成回路（図４の１９）からのデコード規
則信号（図４の１７）に基づき、複数のメモリブロック
のそれぞれに対する選択許可信号をマルチプレクサ（図
２の１１２０〜１１２４）から出力する構成としてもよ
い。
【００２１】ブロックレベルで冗長化された半導体メモ
リと、冗長アドレスデコーダにより、論理集積回路装置
等が劣化性・進行性の欠陥を有し、製品出荷後に障害と
なった場合でも、欠陥救済回路によりこれを救済するこ
とができるため、論理集積回路装置や、論理集積回路装
置を含むコンピュータシステム等の信頼性を高めること
ができる。また、メモリブロックレベルで冗長化してい
るため、メモリブロックを再設計することなく、ブロッ
ク不良まで救済可能な欠陥救済機能を実現することがで
きる。
【００２２】
【実施例】上記課題、あるいはその他の課題、本発明の
特徴および利点を明確にすべく、添付図面を参照しなが
ら、本発明の実施例について詳細に説明する。図１は、
本発明の一実施例の構成を示す図である。この実施例に
おいて、論理集積回路装置の用途は、特に制限されない
が、他の複数の機能ブロック（図示されない）ととも
に、所定のコンピュータシステムを構成するものとす
る。
【００２３】図１を参照すると、この論理集積回路装置
は、複数の内部回路たる半導体メモリとして、複数ブロ
ックのランダムアクセスメモリ（メモリブロックＲＡＭ
Ｂ０〜ＲＡＭＢ４）１０１〜１０４と、例えば多数のゲ
ートアレイセル又はスタンダードセルが組み合わされて
構成される論理回路（ＬＣ）１２と、を備える。論理回
路（ＬＣ）１２は、コンピュータの中央処理装置であっ
てもよい。
【００２４】この論理集積回路装置は、ランダムアクセ
スメモリ（ＲＡＭＢ０〜ＲＡＭＢ４）１０１〜１０４、
および論理回路（ＬＣ）１２の間に設けられた冗長アド
レスデコーダ（ＲＤＥＣ）１１を備える。
【００２５】ランダムアクセスメモリ（ＲＡＭＢ０〜Ｒ
ＡＭＢ４）１０１〜１０４は、冗長素子およびヒューズ
に代表される冗長回路を具備していても、具備していな
くてもよい。すなわち、本発明においては、メモリブロ
ックが不良セル救済用の冗長回路を具備することは、必
要とされていない。
【００２６】論理回路（ＬＣ）１２は、アドレス信号
（ＡＤＤＲ）１３、および制御信号（ＣＴＬ）１５を有
し、複数のランダムアクセスメモリ（ＲＡＭＢ０〜ＲＡ
ＭＢ４）１０１〜１０４に結合（電気的に接続）され
る。論理回路（ＬＣ）１２は、データ信号（ＤＡＴＡ）
１４を有し、データバス（ＤＢＵＳ）１６を介して、複
数のランダムアクセスメモリ（ＲＡＭＢ０〜ＲＡＭＢ
４）１０１〜１０４に結合される。
【００２７】論理回路（ＬＣ）１２は、アドレス信号
（ＡＤＤＲ）１３のうちの例えば上位２ビット（例えば
最上位ビット（ＭＳＢ）と一つ下位のビット）、および
デコード規則信号（ＲＵＬ）１７を、冗長アドレスデコ
ーダ（ＲＤＥＣ）１１に、供給する。
【００２８】冗長アドレスデコーダ（ＲＤＥＣ）１１か
ら出力される許可信号（ＥＮＲ０〜ＥＮＲ４）１８０〜
１８４は、ランダムアクセスメモリ（ＲＡＭＢ０〜ＲＡ
ＭＢ４）１０１〜１０４にそれぞれ供給される。ランダ
ムアクセスメモリ（ＲＡＭＢ０〜ＲＡＭＢ４）１０１〜
１０４の５つのブロックのうち１つが冗長ブロックとさ
れており、冗長アドレスデコーダ（ＲＤＥＣ）１１に入
力される２ビットのアドレス信号は４つのブロックの一
つを選択するためのものであり、冗長アドレスデコーダ
（ＲＤＥＣ）１１は、入力される２ビットのアドレス信
号、およびデコード規則信号（ＲＵＬ）１７に応じて、
５つのメモリブロック（ＲＡＭＢ０〜ＲＡＭＢ４）１０
１〜１０４の各々について、選択許可／不許可の許可信
号を出力する。
【００２９】図２は、図１の冗長アドレスデコーダ（Ｒ
ＤＥＣ）１１の構成の一例を示す図である。図２を参照
すると、この冗長アドレスデコーダ（ＲＤＥＣ）１１
は、アドレス信号（ＡＤＤＲ）１３のうちの２ビットの
アドレス信号ＡＤＤＲ０およびＡＤＤＲ１を入力とし、
５ビットの許可信号ＥＮＲ０〜ＥＮＲ４を出力する。
【００３０】冗長アドレスデコーダ（ＲＤＥＣ）１１
は、２入力４出力の非冗長デコーダ（ＮＲＤＥＣ）１１
１と、３入力マルチプレクサ（ＭＵＸ０〜ＭＵＸ４）１
１２０〜１１２４を具備する。２入力４出力のデコーダ
１１１は、冗長な信号を出力しないため「非冗長デコー
ダ」という。
【００３１】非冗長デコーダ（ＮＲＤＥＣ）１１１は、
入力される２ビットのアドレス信号ＡＤＤＲ０およびＡ
ＤＤＲ１に応じて、許可信号ＥＮ０〜ＥＮ３のいずれか
一つを論理Ｈｉｇｈ（”Ｈ”）に活性化する。
【００３２】３入力マルチプレクサ（ＭＵＸ０〜ＭＵＸ
４）１１２０〜１１２４は、選択信号ｓ１と選択信号ｓ
０の組合せのうち、選択信号ｓ１＝０、かつ選択信号ｓ
０＝０で第１の入力端子ｉａを選択し、選択信号ｓ１＝
１、かつ選択信号ｓ０＝０で第２の入力端子ｉｂを選択
し、選択信号ｓ１＝１、かつ選択信号ｓ０＝１で第３の
入力端子ｉｃを選択し、選択された各端子に入力される
信号を出力端子ｏａに伝達して出力する。
【００３３】３入力マルチプレクサ（ＭＵＸ０〜ＭＵＸ
４）１１２０〜１１２４において、選択信号ｓ１、ｓ０
の値の組合せの一つ、ｓ１＝０、かつｓ０＝１で選択さ
れる入力信号は問わない。すなわち、選択信号ｓ１＝
０、かつ選択信号ｓ０＝１は、想定外のパターンであ
り、第１乃至第３の入力端子のいずれを選択してもよ
い。
【００３４】非冗長デコーダ（ＮＲＤＥＣ）１１１から
出力される許可信号ＥＮ０は、３入力マルチプレクサ
（ＭＵＸ０）１１２０の第１の入力端子ｉａおよび３入
力マルチプレクサ（ＭＵＸ１）１１２１の第３の入力端
子ｉｃに入力される。
【００３５】非冗長デコーダ（ＮＲＤＥＣ）１１１の許
可信号ＥＮ１は、３入力マルチプレクサ（ＭＵＸ１）１
１２１の第１の入力端子ｉａおよび３入力マルチプレク
サ（ＭＵＸ２）１１２２の第３の入力端子ｉｃに入力さ
れる。
【００３６】非冗長デコーダ（ＮＲＤＥＣ）１１１の許
可信号ＥＮ２は、３入力マルチプレクサ（ＭＵＸ２）１
１２２の第１の入力端子ｉａおよび３入力マルチプレク
サ（ＭＵＸ３）１１２３の第３の入力端子ｉｃに入力さ
れる。
【００３７】非冗長デコーダ（ＮＲＤＥＣ）１１１の許
可信号ＥＮ３は、３入力マルチプレクサ（ＭＵＸ３）１
１２３の第１の入力端子ｉａおよび３入力マルチプレク
サ（ＭＵＸ４）１１２４の第３の入力端子ｉｃに入力さ
れる。
【００３８】３入力マルチプレクサ（ＭＵＸ０）１１２
０の第２、および第３の入力端子ｉｂ、ｉｃ、３入力マ
ルチプレクサ（ＭＵＸ１）１１２１の第２の入力端子ｉ
ｂ、３入力マルチプレクサ（ＭＵＸ２）１１２２の第２
の入力端子ｉｂ、３入力マルチプレクサ（ＭＵＸ３）１
１２３の第２の入力端子ｉｂ、３入力マルチプレクサ
（ＭＵＸ４）１１２４の第１、および第２の入力端子ｉ
ａ、ｉｂは、いずれも、固定電位のＬｏｗレベル（グラ
ンド電位）が常時供給される。
【００３９】デコード規則信号（ＲＵＬ０）１７０は、
３入力マルチプレクサ（ＭＵＸ０）１１２０に選択信号
ｓ１として入力され、３入力マルチプレクサ（ＭＵＸ
１）１１２１に選択信号ｓ０として入力される。
【００４０】デコード規則信号（ＲＵＬ１）１７１は、
３入力マルチプレクサ（ＭＵＸ１）１１２１に選択信号
ｓ１として入力され、３入力マルチプレクサ（ＭＵＸ
２）１１２２に選択信号ｓ０として入力される。
【００４１】デコード規則信号（ＲＵＬ２）１７２は、
３入力マルチプレクサ（ＭＵＸ２）１１２２に選択信号
ｓ１として入力され、３入力マルチプレクサ（ＭＵＸ
３）１１２３に選択信号ｓ０として入力される。
【００４２】デコード規則信号（ＲＵＬ３）１７３は、
３入力マルチプレクサ（ＭＵＸ３）１１２３に選択信号
ｓ１として入力され、３入力マルチプレクサ（ＭＵＸ
４）１１２４に選択信号ｓ０として入力される。
【００４３】デコード規則信号（ＲＵＬ４）１７４は、
３入力マルチプレクサ（ＭＵＸ４）１１２４に選択信号
ｓ１として入力される。
【００４４】３入力マルチプレクサ（ＭＵＸ０）１１２
０の選択信号ｓ０は、常に論理Ｌｏｗが供給される。
【００４５】３入力マルチプレクサ（ＭＵＸ０）１１２
０、３入力マルチプレクサ（ＭＵＸ１）１１２１、３入
力マルチプレクサ（ＭＵＸ２）１１２２、３入力マルチ
プレクサ（ＭＵＸ３）１１２３、および３入力マルチプ
レクサ（ＭＵＸ４）１１２４のそれぞれの出力信号ｏａ
は、許可信号（ＥＮＲ０）１８０、許可信号（ＥＮＲ
１）１８１、許可信号（ＥＮＲ２）１８２、許可信号
（ＥＮＲ３）１８３、および許可信号（ＥＮＲ４）１８
４である。
【００４６】図１のランダムアクセスメモリ（ＲＡＭＢ
０〜ＲＡＭＢ４）１００〜１０４は、許可信号（ＥＮＲ
０〜ＥＮＲ４）１８０〜１８４が活性化されているとき
に（入力される許可信号が論理Ｈｉｇｈのとき）、制御
信号（ＣＴＬ）１５の値に応じた読み出し動作もしくは
書き込み動作を、アドレス信号ＡＤＤＲで指定された記
憶素子（メモリブロックのメモリセルアレイ内のロウア
ドレスとカラムアドレスで指定されたメモリセル）に対
して行う。
【００４７】読み出されたデータもしくは書き込みデー
タは、データバス（ＤＢＵＳ）１６を介して論理回路１
２に伝達される。
【００４８】ランダムアクセスメモリ（ＲＡＭＢ０〜Ｒ
ＡＭＢ４）１００〜１０４は、公知の半導体メモリで構
成される。この実施例では、４ブロックのランダムアク
セスメモリに対して、１ブロックのランダムアクセスメ
モリが冗長に搭載されている場合について説明するが、
これは、あくまで説明を簡単化するためのものである。
一般に、ｎブロックのランダムアクセスメモリに対し、
ｍブロックのランダムアクセスメモリを冗長に搭載する
場合、許可信号は(ｎ＋ｍ)ビット必要になり、この許可
信号を生成するのに必要な冗長アドレスデコーダが要す
るアドレスのビット数は、「底が２のｎの対数」（ｌｏ
ｇ２（ｎ））以上の最小の整数値となる。
【００４９】次に、本発明の一実施例の動作について説
明する。図５は、上記した論理集積回路装置による半導
体メモリの欠陥救済方法を示すフローチャートである。
以下、図５と、図１および図２も参照して、本実施例の
動作について説明する。
【００５０】まず、パワーオン時やリセット後、または
論理集積回路装置の動作開始後の所望のある時点におい
て、搭載する全メモリに対して、集積回路内でセルフテ
スト動作を実施する（図５のステップＳ１）。
【００５１】例えば図１では、論理回路（ＬＣ）１２が
ランダムアクセスメモリ（ＲＡＭＢ０〜ＲＡＭＢ４）１
００〜１０４をテストする。
【００５２】次に、セルフテストした各メモリセルに不
良が存在するかどうかを判断する。すなわち、メモリブ
ロック毎の良／不良情報を収集する（図５のステップＳ
２）。この実施例では、メモリブロック単位で、良／不
良を判別する。すなわち、メモリブロックの中に一つで
もメモリセル不良が存在した場合には、当該メモリブロ
ックを不良ブロックとして扱い、不良メモリブロック情
報を、論理回路（ＬＣ）１２に保持する。
【００５３】メモリブロック単位の良／不良情報を基
に、冗長アドレスデコーダ（ＲＤＥＣ）１１のデコード
規則を生成する（図５のステップＳ３）。すなわち、メ
モリ不良が存在しているブロックの情報から、図１に示
すデコード規則信号（ＲＵＬ）１７を決定し、冗長アド
レスデコーダ（ＲＤＥＣ）１１の動作を決定する。
【００５４】４つのメモリブロックに対して１つの冗長
メモリブロックを設けた場合の冗長アドレスデコーダ
（ＲＤＥＣ）１１（図２参照）を例に、デコード規則信
号ＲＵＬ０〜ＲＵＬ４の決定方法について説明する。
【００５５】搭載する全メモリブロックに全く欠陥がな
い場合、アドレス信号ＡＤＤＲ０＝０、かつアドレス信
号ＡＤＤＲ１＝０では、許可信号ＥＮＲ０が活性化さ
れ、論理Ｈｉｇｈとなる。アドレス信号ＡＤＤＲ０＝
１、かつアドレス信号ＡＤＤＲ１＝０では、許可信号Ｅ
ＮＲ１が活性化され、論理Ｈｉｇｈとなる。アドレス信
号ＡＤＤＲ０＝０、かつアドレス信号ＡＤＤＲ１＝１で
は、許可信号ＥＮＲ２が活性化され、論理Ｈｉｇｈとな
る。アドレス信号ＡＤＤＲ０＝１、かつアドレス信号Ａ
ＤＤＲ１＝１では、許可信号ＥＮＲ３が活性化され、論
理Ｈｉｇｈとなる。
【００５６】搭載する全メモリブロックに全く欠陥がな
い場合には、冗長メモリブロック（ＲＡＭＢ４）１０４
の許可信号ＥＮＲ４は、活性化されることなく、論理Ｌ
ｏｗである。従って、デコード規則信号（ＲＵＬ０〜Ｒ
ＵＬ４）１７０〜１７４は、すべて論理Ｌｏｗとすれば
よい。マルチプレクサ（ＭＵＸ０〜ＭＵＸ４）１１２ ０
〜１１２４はいずれも第１の入力端子ｉａの信号を選択
出力する。
【００５７】次に、許可信号ＥＮＲ１により活性化され
るメモリブロック（ＲＡＭＢ１）１０１に欠陥が存在し
ている場合について説明する。この場合、許可信号ＥＮ
Ｒ１は活性化させずに、アドレス信号ＡＤＤＲ０＝０、
かつアドレス信号ＡＤＤＲ１＝０では、許可信号ＥＮＲ
０が活性化し、論理Ｈｉｇｈに、アドレス信号ＡＤＤＲ
０＝１、かつアドレス信号ＡＤＤＲ１＝０では、許可信
号ＥＮＲ２が活性化し論理Ｈｉｇｈに、アドレス信号Ａ
ＤＤＲ０＝０、かつアドレス信号ＡＤＤＲ１＝１では、
許可信号ＥＮＲ３が活性化し、論理Ｈｉｇｈに、アドレ
ス信号ＡＤＤＲ０＝１、かつアドレス信号ＡＤＤＲ１＝
１では、冗長メモリブロック１０４の許可信号であるＥ
ＮＲ４が活性化し、論理Ｈｉｇｈに、なるように、デコ
ード規則信号（ＲＵＬ０〜ＲＵＬ４）１７０〜１７４を
決定することで、欠陥メモリブロック（ＲＡＭＢ１）１
０１を回避してアクセスすることができる。
【００５８】すなわち、図２に示す構成において、許可
信号ＥＮ０は、許可信号ＥＮＲ０に、許可信号ＥＮＲ１
は、常に論理Ｌｏｗに、許可信号ＥＮ１は、許可信号Ｅ
ＮＲ２に、許可信号ＥＮ２は、許可信号ＥＮＲ３に、許
可信号ＥＮ３は、許可信号ＥＮＲ４に、ぞれぞれの値に
設定される。
【００５９】この場合、デコード規則信号（ＲＵＬ０）
１７０は、論理Ｌｏｗに、デコード規則信号（ＲＵＬ１
〜ＲＵＬ４）１７１〜１７４は、論理Ｈｉｇｈにすれば
よい。マルチプレクサ（ＭＵＸ０）１１２０は第１の入
力端子ｉａを選択し、マルチプレクサ（ＭＵＸ１）１１
２１は第２の入力端子ｉｂの信号を選択し、マルチプレ
クサ（ＭＵＸ２〜ＭＵＸ４）１１２２〜１１２４は第３
の入力端子ｉｃの信号を選択出力する。
【００６０】以上のように、冗長アドレスデコーダ（Ｒ
ＤＥＣ）１１のデコード生成規則を決定したのち、通常
モードで動作させることで、欠陥メモリブロックを回避
してメモリアクセスするシステムが実現できる（図５の
ステップＳ４）。
【００６１】上記の通り、デコード規則信号（ＲＵＬ０
〜ＲＵＬ４）１７０〜１７４は、次のように決定され
る。
【００６２】いずれのメモリブロック１００〜１０４に
も欠陥がない場合、デコード規則信号（ＲＵＬ０〜ＲＵ
Ｌ４）１７０〜１７４をすべて論理Ｌｏｗ（０）にす
る。
【００６３】許可信号ＥＮＲｎ（ｎは０、１、２、３、
４のいずれか）により活性化される１つのメモリブロッ
クに欠陥が存在する場合、デコード規則信号（ＲＵＬｎ
〜ＲＵＬ４）１７ｎ〜１７４を論理Ｈｉｇｈに、その他
のデコード規則信号は論理Ｌｏｗにする。
【００６４】なお、図２では、２ビットのアドレス信号
に対し、５ビットの許可信号を扱う冗長アドレスデコー
ダの構成について説明したが、これは説明を簡単化する
ためのものであり、本発明はかかる構成に限定されるも
のでない。ｎビットのアドレス信号に対し、２ｎ＋１の
許可信号を扱う場合にも、そのまま適用できる。
【００６５】より一般的なｎビットのアドレス信号に対
し、２ｎ＋ｍの許可信号を扱う場合でも、冗長アドレス
デコーダの構成を基に、拡張することで対応できる。
【００６６】図３は、上記した実施例の変形例を示す図
である。図３には、図２の構成を拡張して、２ビットの
アドレス信号に対して、６ビットの許可信号を扱うよう
にした冗長アドレスデコーダ、すなわち、４つのメモリ
ブロックに対して、さらに２つの冗長メモリブロックを
設けた場合の冗長アドレスデコーダ（ＲＤＥＣ）１１Ａ
の構成が示されている。
【００６７】２つの冗長メモリブロックを有するため、
デコード規則信号として、デコード規則信号ＲＵＬ１０
〜ＲＵＬ１４と、デコード規則信号ＲＵＬ２０〜ＲＵＬ
２５の２組が用いられる。デコード規則信号（ＲＵＬ１
０〜ＲＵＬ１４）１７１０〜１７１４およびデコード規
則信号（ＲＵＬ２０〜ＲＵＬ２５）１７２０〜１７２ ５
の決定について以下に説明する。図３の非冗長デコーダ
（ＮＲＤＥＣ）１１１は、２入力４出力であり、図２の
非冗長デコーダ（ＮＲＤＥＣ）１１１と同じ構成であ
る。
【００６８】３入力マルチプレクサ（ＭＵＸ１０〜ＭＵ
Ｘ１４）１１２１０〜１１２１４および３入力マルチプ
レクサ（ＭＵＸ２０〜ＭＵＸ２５）１１２２０〜１１２
２５は、選択信号ｓ１と選択信号ｓ０の組合せのうち、
選択信号ｓ１＝０、かつ選択信号ｓ０＝０で第１の入力
端子ｉａを選択し、選択信号ｓ１＝１、かつ選択信号ｓ
０＝０で第２の入力端子ｉｂを選択し、選択信号ｓ１＝
１、かつ選択信号ｓ０＝１で第３の入力端子ｉｃを選択
して、出力端子ｏａに伝達する。なお、選択信号ｓ１＝
０、かつ選択信号ｓ０＝１の組合せで選択する入力端子
は問わない。
【００６９】搭載する全メモリブロックに全く欠陥がな
い場合、アドレス信号ＡＤＤＲ０＝０、かつアドレス信
号ＡＤＤＲ１＝０では、ＥＮＲ２０が活性化され、論理
Ｈｉｇｈに、アドレス信号ＡＤＤＲ０＝１、かつアドレ
ス信号ＡＤＤＲ１＝０では、ＥＮＲ２１が活性化され、
論理Ｈｉｇｈに、アドレス信号ＡＤＤＲ０＝０、かつア
ドレス信号ＡＤＤＲ１＝１では、ＥＮＲ２２が活性化さ
れ、論理Ｈｉｇｈに、アドレス信号ＡＤＤＲ０＝１、か
つアドレス信号ＡＤＤＲ１＝１では、ＥＮＲ２３が活性
化され、論理Ｈｉｇｈになるものとする。
【００７０】搭載する全メモリブロックに全く欠陥がな
い場合には、冗長メモリブロックの許可信号ＥＮＲ２４
およびＥＮＲ２５は活性化されず、論理Ｌｏｗである。
従って、図３のデコード規則信号（ＲＵＬ１０〜ＲＵＬ
１４）１７１０〜１７１４およびデコード規則信号（Ｒ
ＵＬ２０〜ＲＵＬ２５）１７２０〜１７２５はすべて論
理Ｌｏｗにすればよい。
【００７１】許可信号ＥＮＲ２１により活性化されるメ
モリブロック（ＲＡＭＢ１）１０１に欠陥が存在してい
るとする。この場合、メモリブロック（ＲＡＭＢ１）１
０１の許可信号ＥＮＲ２１、および二つの冗長メモリブ
ロックの一方のブロックの許可信号ＥＮＲ２５は活性化
させずに、アドレス信号ＡＤＤＲ０＝０、かつアドレス
信号ＡＤＤＲ１＝０では、許可信号ＥＮＲ２０が活性化
され、論理Ｈｉｇｈに、アドレス信号ＡＤＤＲ０＝１、
かつアドレス信号ＡＤＤＲ１＝０では、許可信号ＥＮＲ
２２が活性化され、論理Ｈｉｇｈに、アドレス信号ＡＤ
ＤＲ０＝０、かつアドレス信号ＡＤＤＲ１＝１では、許
可信号ＥＮＲ２３が活性化され、論理Ｈｉｇｈに、アド
レス信号ＡＤＤＲ０＝１、かつアドレス信号ＡＤＤＲ１
＝１では、冗長メモリブロックの許可信号ＥＮＲ２４が
活性化され、論理Ｈｉｇｈになるように、デコード規則
信号（ＲＵＬ１０〜ＲＵＬ１４）１７１０〜１７１４、
およびデコード規則信号（ＲＵＬ２０〜ＲＵＬ２５）１
７２０〜１７２５を決定することで、欠陥メモリブロッ
クを回避してアクセスすることができる。
【００７２】すなわち、図３に示す構成をとる場合、許
可信号ＥＮ０は、許可信号ＥＮ１０を経て許可信号ＥＮ
Ｒ２０に、許可信号ＥＮＲ２１は常に論理Ｌｏｗに、許
可信号ＥＮ１は許可信号ＥＮ１２を経て許可信号ＥＮＲ
２２に、許可信号ＥＮ２は許可信号ＥＮ１３を経て許可
信号ＥＮＲ２３に、許可信号ＥＮ３は許可信号ＥＮ１４
を経て許可信号ＥＮＲ２４に、許可信号ＥＮＲ２５は常
に論理Ｌｏｗに、各々の信号がなるようにする。
【００７３】この場合、デコード規則信号（ＲＵＬ１
０）１７１０は論理Ｌｏｗに、デコード規則信号（ＲＵ
Ｌ１１〜ＲＵＬ１４）１７１１〜１７１４はすべて論理
Ｈｉｇｈに、かつ、デコード規則信号（ＲＵＬ２０〜Ｒ
ＵＬ２５）１７２０〜１７２５はすべて論理Ｌｏｗにす
ればよい。
【００７４】次に、許可信号ＥＮＲ２１により活性化さ
れるメモリブロックと、許可信号ＥＮＲ２３により活性
化されるメモリブロックの２つに欠陥が存在していると
する。この場合、二つの冗長メモリブロックが選択され
る。
【００７５】すなわち、許可信号ＥＮＲ２１およびＥＮ
Ｒ２３は活性化させずに、アドレス信号ＡＤＤＲ０＝
０、かつアドレス信号ＡＤＤＲ１＝０では、ＥＮＲ２０
が活性化され、論理Ｈｉｇｈに、アドレス信号ＡＤＤＲ
０＝１、かつアドレス信号ＡＤＤＲ１＝０ではＥＮＲ２
２が活性化され、論理Ｈｉｇｈに、アドレス信号ＡＤＤ
Ｒ０＝０、かつアドレス信号ＡＤＤＲ１＝１ではＥＮＲ
２４が活性化され、論理Ｈｉｇｈに、アドレス信号ＡＤ
ＤＲ０＝１、かつアドレス信号ＡＤＤＲ１＝１ではＥＮ
Ｒ２５が活性化され、論理Ｈｉｇｈになるように、デコ
ード規則信号（ＲＵＬ１０〜ＲＵＬ１４）１７１０〜１
７１４、およびデコード規則信号（ＲＵＬ２０〜ＲＵＬ
２５）１７２０〜１７２５を決定することで、欠陥メモ
リブロックを回避してアクセスすることができる。
【００７６】すなわち、図３に示す構成の場合、許可信
号ＥＮ０は許可信号ＥＮＲ１０を経て許可信号ＥＮＲ２
０に、許可信号ＥＮＲ２１は常に論理Ｌｏｗに、許可信
号ＥＮ１は許可信号ＥＮＲ１２を経て許可信号ＥＮＲ２
２に、許可信号ＥＮＲ２３は常に論理Ｌｏｗに、許可信
号ＥＮ２は許可信号ＥＮＲ１３を経て許可信号ＥＮＲ２
４に、許可信号ＥＮ３は許可信号ＥＮＲ１４を経て許可
信号ＥＮＲ２５に、各々の信号がなるようにする。
【００７７】この場合、デコード規則信号（ＲＵＬ１
０）１７０は論理Ｌｏｗに、デコード規則信号（ＲＵＬ
１１〜ＲＵＬ１４）１７１１〜１７１４はすべて論理Ｈ
ｉｇｈに、かつ、デコード規則信号（ＲＵＬ２０〜ＲＵ
Ｌ２２）１７２０〜１７２２はすべて論理Ｌｏｗに、デ
コード規則信号（ＲＵＬ２３〜ＲＵＬ２５）１７２０〜
１７２５はすべて論理Ｈｉｇｈにすればよい。
【００７８】図３に示す冗長アドレスデコーダ（ＲＤＥ
Ｃ）１１Ａの、メモリブロック欠陥とデコード規則信号
（ＲＵＬ１０〜ＲＵＬ１４）１７１０〜１７１４および
デコード規則信号（ＲＵＬ２０〜ＲＵＬ２５）１７２０
〜１７２５の関係について説明する。デコード規則信号
（ＲＵＬ１０〜ＲＵＬ１４）１７１０〜１７１４および
デコード規則信号（ＲＵＬ２０〜ＲＵＬ２５）１７２０
〜１７２５は次のように決定される。
【００７９】いずれのメモリブロックにも欠陥がない場
合、デコード規則信号（ＲＵＬ１０〜ＲＵＬ１４）１７
１０〜１７１４およびデコード規則信号（ＲＵＬ２０〜
ＲＵＬ２５）１７２０〜１７２５をすべて論理Ｌｏｗに
する。
【００８０】許可信号ＥＮＲｎ（ただし、ｎは、０、
１、２、３、４のいずれか）により活性化される１つの
メモリブロックに欠陥が存在する場合、デコード規則信
号（ＲＵＬ１ｎ〜ＲＵＬ１４）１７１ｎ〜１７１４を論
理Ｈｉｇｈに、その他のデコード規則信号は論理Ｌｏｗ
にする。
【００８１】許可信号ＥＮＲｎ（ただし、ｎは０、１、
２、３、４のいずれか）および許可信号ＥＮＲｍ（ただ
し、ｍは０、１、２、３、４、５のいずれかであり、ｎ
＜ｍ）により活性化される２つのメモリブロックに欠陥
が存在する場合、デコード規則信号（ＲＵＬ１ｎ〜ＲＵ
Ｌ１４）１７１ｎ〜１７１４を論理Ｈｉｇｈに、デコー
ド規則信号（ＲＵＬ２ｍ〜ＲＵＬ２５）１７２ｍ〜１７
２５を論理Ｈｉｇｈに、その他のデコード規則信号は論
理Ｌｏｗにする。
【００８２】本実施例では、かかる構成の冗長アドレス
デコーダを用いることで、デコード規則信号の生成規則
を単純とすることができる。デコーダ冗長化にともなう
許可信号の伝播遅延も、冗長メモリブロック１つにつ
き、高々２入力１出力マルチプレクサ１段分で抑えられ
る。
【００８３】本発明の他の実施例について説明する。前
記実施例では、図５のステップＳ１、Ｓ２に示すメモリ
テストとその結果情報の収集を、論理回路（ＬＣ）１２
で行っていたが、メモリテスト専用回路により行うこと
もできる。
【００８４】図４は、本発明の第２の実施例の構成を示
す図である。図４を参照すると、この実施例は、メモリ
ブロックのメモリテストを行うビルトインセルフテスト
回路（ＢＩＳＴ０〜ＢＩＳＴ４）２００〜２０４を備え
ており、複数ブロックのランダムアクセスメモリ（ＲＡ
ＭＢ０〜ＲＡＭＢ４）１０Ａ０〜１０Ａ４と、例えば多
数のゲートアレイセル又はスタンダードセルが組み合わ
されてなる論理回路（ＬＣ）１２と、を備える。論理回
路（ＬＣ）１２は、前記実施例と同様、コンピュータの
中央処理装置であってもよい。この実施例の論理集積回
路装置は、ランダムアクセスメモリ（ＲＡＭＢ０〜ＲＡ
ＭＢ４）１０Ａ０〜１０Ａ４と論理回路（ＬＣ）１２の
間に設けられた冗長アドレスデコーダ（ＲＤＥＣ）１１
を備えており、さらに、ランダムアクセスメモリ（ＲＡ
ＭＢ０〜ＲＡＭＢ４）１０Ａ０〜１０Ａ４と冗長アドレ
スデコーダ（ＲＤＥＣ）１１の間に設けられたデコード
規則生成回路）ＲＵＬＧ）１９を備えている。ランダム
アクセスメモリ（ＲＡＭＢ０〜ＲＡＭＢ４）１０Ａ０〜
１０Ａ４は、冗長素子およびヒューズに代表される冗長
回路の有無を問わない。
【００８５】論理回路（ＬＣ）１２は、アドレス信号
（ＡＤＤＲ）１３および制御信号（ＣＴＬ）１５を有
し、複数のランダムアクセスメモリ（ＲＡＭＢ０〜ＲＡ
ＭＢ４）１０Ａ０〜１０Ａ４に結合される。論理回路
（ＬＣ）１２は、データ信号（ＤＡＴＡ）１４を有し、
データバス（ＤＢＵＳ）１６を介して、複数のランダム
アクセスメモリ（ＲＡＭＢ０〜ＲＡＭＢ４）１０Ａ０〜
１０Ａ４に結合される。
【００８６】論理回路（ＬＣ）１２は、アドレス信号
（ＡＤＤＲ）１３の上位２ビットを介して冗長アドレス
デコーダ（ＲＤＥＣ）１１に結合される。複数のランダ
ムアクセスメモリ（ＲＡＭＢ０〜ＲＡＭＢ４）１０Ａ０
〜１０Ａ４は、それぞれビルトインセルフテスト回路
（ＢＩＳＴ０〜ＢＩＳＴ４）２００〜２０４が生成する
メモリテスト結果信号（ＭＴＲＳＬＴ）２１を介して、
デコード規則生成回路（ＲＵＬＧ）１９に結合される。
【００８７】デコード規則生成回路（ＲＵＬＧ）１９
は、デコード規則信号（ＲＵＬ）１７を介して、冗長ア
ドレスデコーダ（ＲＤＥＣ）１１に結合される。
【００８８】冗長アドレスデコーダ（ＲＤＥＣ）１１か
らの許可信号（ＥＮＲ０〜ＥＮＲ４）１８０〜１８
４は、ランダムアクセスメモリ（ＲＡＭＢ０〜ＲＡＭＢ
４）１０Ａ０〜１０Ａ４にそれぞれ伝達される。
【００８９】冗長アドレスデコーダ（ＲＤＥＣ）１１
は、前記実施例と同様、図２に示すような基本構成をも
つ。図５のステップＳ１、Ｓ２におけるメモリテストと
その結果情報の収集は、ビルトインセルフテスト回路
（ＢＩＳＴ０〜ＢＩＳＴ４）２０ ０〜２０４がそれぞれ
実行し、欠陥を有するメモリブロックを検出する。
【００９０】ビルトインセルフテスト回路（ＢＩＳＴ０
〜ＢＩＳＴ４）２００〜２０４が生成したメモリテスト
の結果をメモリテスト結果信号（ＭＴＲＳＬＴ）２１と
する。
【００９１】図５のステップＳ３に示す、冗長アドレス
デコーダ（ＲＤＥＣ）１１の、デコード規則の生成に必
要なデコード規則信号（ＲＵＬ）１７の生成は、デコー
ド規則生成回路（ＲＵＬＧ）１９で行う。メモリブロッ
クの不良の有無とデコード規則信号（ＲＵＬ）１７の決
定の仕方の関係は、前述した通りである。
【００９２】デコード規則生成回路（ＲＵＬＧ）１９
は、メモリテスト結果信号（ＭＴＲＳＬＴ）２１を、冗
長アドレスデコーダ（ＲＤＥＣ）１１が扱えるデコード
規則信号（ＲＵＬ）１７に変換する。
【００９３】この実施例でも、冗長アドレスデコーダ
（ＲＤＥＣ）１１は、図３に示す構成とされており、メ
モリブロック欠陥とデコード規則信号ＲＵＬの関係は、
前記実施例と同様である。
【００９４】この実施例では、さらに、図５のステップ
Ｓ１に示すメモリテストを、例えばビルトインセルフテ
スト回路（ＢＩＳＴ）のような専用の回路で行うこと
で、本発明を利用したコンピュータシステムを、汎用的
な構成とすることができる。
【００９５】なお、本発明は、上記各実施例の構成に限
定されるものではなく、特許請求の範囲の発明の範囲内
において、当業者であればなし得るであろう各種変形、
修正を含むことは勿論である。
【００９６】
【発明の効果】以上に説明したように、本発明によれ
ば、ランダムアクセスメモリ等の半導体メモリを搭載す
る論理集積回路装置あるいはシステムにおいて、デコー
ド規則がプログラマブル（可変）なアドレスデコーダに
よるメモリアクセスにより、例えばＣＰＵやＢＩＳＴ回
路による機能試験で判明した欠陥のあるメモリブロック
へのアクセスを回避し、正常に機能するメモリブロック
にアクセスすることで、メモリブロックそのものの冗長
セルの有無によらずに、欠陥を救済することができる、
という効果を奏する。
【００９７】また本発明によれば、論理集積回路装置等
が劣化性もしくは進行性の欠陥を有し、製品出荷後にメ
モリ不良等の障害時でも、これを救済することができ、
コンピュータシステムの信頼性を向上する、という効果
を奏する。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例における冗長アドレスデコー
ダＲＤＥＣの構成を示す図である。
【図３】本発明の一実施例における冗長アドレスデコー
ダＲＤＥＣの他の構成例を示す図である。
【図４】本発明の他の実施例の構成を示す図である。
【図５】本発明の一実施例の処理手順を示すフローチャ
ートである。
【図６】従来技術の構成を示す図である。
【符号の説明】
１００〜１０４ ランダムアクセスメモリ（ＲＡＭＢ０
〜ＲＡＭＢ４） １１ 冗長アドレスデコーダ（ＲＤＥＣ） １２ 論理回路（ＬＣ） １３ アドレス信号（ＡＤＤＲ） １４ データ信号（ＤＡＴＡ） １５ 制御信号（ＣＴＬ） １６ データバス（ＤＢＵＳ） １７ デコード規則信号（ＲＵＬ） １７０〜１７４ デコード規則信号（ＲＵＬ０〜ＲＵＬ
４） １７１０〜１７１４ デコード規則信号（ＲＵＬ１０〜
ＲＵＬ１４） １７２０〜１７２５ デコード規則信号（ＲＵＬ２０〜
ＲＵＬ２５） １８０〜１８４ 許可信号（ＥＮＲ０〜ＥＮＲ４） １９ デコード規則生成回路（ＲＵＬＧ） ２００〜２０４ ビルトインセルフテスト回路（ＢＩＳ
Ｔ０〜ＢＩＳＴ４） ２１ メモリテスト結果信号（ＭＴＲＳＬＴ） １１１ 非冗長デコーダ（ＮＲＤＥＣ） １１２０〜１１２４ マルチプレクサ（ＭＵＸ０〜ＭＵ
Ｘ４） １１２１０〜１１２１４ マルチプレクサ（ＭＵＸ１０
〜ＭＵＸ１４） １１２２０〜１１２２５ マルチプレクサ（ＭＵＸ２０
〜ＭＵＸ２５） ＡＤＤＲ０、ＡＤＤＲ１ アドレス信号（２ビットアド
レス信号） ＥＮ０〜ＥＮ３ 許可信号 ＥＮ１０〜ＥＮ１４ 許可信号 ＥＮＲ２０〜ＥＮＲ２５ 許可信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｇ０１Ｒ 31/28 Ｇ０１Ｒ 31/28 Ｂ Ｖ Ｆターム(参考） 2G132 AA08 AA13 AH07 AK07 AK29 AL00 5B018 GA03 HA21 HA35 JA21 KA15 NA08 QA13 5L106 CC01 CC11 CC14 CC16 DD25 FF08

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】複数のブロックよりなり、このうち少なく
    とも一つのブロックが冗長とされるメモリ回路と、 論理回路と、 前記論理回路による、前記メモリ回路の試験の結果に応
    じて、前記メモリ回路の前記複数のブロックのうち欠陥
    を有するブロックを選択的に回避する欠陥救済回路と、 を具備する、ことを特徴とする半導体装置。
  2. 【請求項２】複数のブロックよりなり、このうち少なく
    とも一つのブロックが冗長とされるメモリ回路と、 前記メモリ回路のそれぞれの前記ブロックの試験を自律
    的に実行するテスト回路と、 前記テスト回路による、前記メモリ回路の試験の結果に
    応じて、前記メモリ回路の前記複数のブロックのうち欠
    陥を有するブロックを選択的に回避する欠陥救済回路
    と、 を具備する、ことを特徴とする半導体装置。
  3. 【請求項３】前記メモリ回路の試験、及び、前記欠陥を
    有するブロックの選択的な回避が通常動作の前に行われ
    るものである、ことを特徴とする請求項１又は２に記載
    の半導体装置。
  4. 【請求項４】前記欠陥救済回路が、 前記論理回路から出力されるアドレス信号を入力とする
    デコーダと、 前記デコーダの出力信号と、前記論理回路から出力され
    る前記メモリ回路の試験結果信号とを入力とし、前記メ
    モリ回路を構成する前記複数のブロックのそれぞれに対
    する選択許可信号を出力する、一段又は複数段のマルチ
    プレクサと、 を備えている、ことを特徴とする請求項１に記載の半導
    体装置。
  5. 【請求項５】前記欠陥救済回路が、 論理回路から出力されるアドレス信号を入力とするデコ
    ーダと、 前記デコーダの出力信号と、前記テスト回路から出力さ
    れる前記メモリ回路の試験結果信号とを入力とし、前記
    メモリ回路を構成する前記複数のブロックのそれぞれに
    対する選択許可信号を出力する、一段又は複数段のマル
    チプレクサと、 を備えている、ことを特徴とする請求項２に記載の半導
    体装置。
  6. 【請求項６】複数のブロックよりなり、このうち少なく
    とも一つのブロックが冗長とされるメモリ回路と、 前記メモリ回路の前記複数のブロックの試験結果に応じ
    たデコード規則情報に従いデコード規則が可変とされて
    おり、前記メモリ回路をアクセスするアドレス信号に基
    づき、少なくとも前記メモリ回路の不良ブロックへのア
    クセスを、良品ブロックへのアクセスに置き換えるデコ
    ード回路と、 を備えている、ことを特徴とする半導体装置。
  7. 【請求項７】複数のブロックよりなり、このうち少なく
    とも一つのブロックが冗長とされるメモリ回路と、 論理回路と、 前記論理回路による、前記メモリ回路の試験の結果に応
    じて、前記メモリ回路の複数のブロックのうち欠陥を有
    するブロックを選択的に回避する欠陥救済回路と、 を具備する、ことを特徴とするシステム。
  8. 【請求項８】複数のブロックよりなり、このうち少なく
    とも一つのブロックが冗長とされるメモリ回路と、 前記メモリ回路の各ブロックの試験を自律的に実行する
    テスト回路と、 前記テスト回路による、前記メモリ回路の試験の結果に
    応じて、前記メモリ回路の前記複数のブロックのうち欠
    陥を有するブロックを選択的に回避する欠陥救済回路
    と、 を具備する、ことを特徴とするシステム。
  9. 【請求項９】前記メモリ回路の試験、及び、前記メモリ
    回路における欠陥を有するブロックの選択的な回避が、
    通常動作の前に行われるものである、ことを特徴とする
    請求項７又は８に記載のシステム。
  10. 【請求項１０】前記欠陥救済回路が、 前記論理回路から出力されるアドレス信号を入力とする
    デコーダと、 前記デコーダの出力信号と、前記論理回路から出力され
    る前記メモリ回路の試験結果信号とを入力とし、前記メ
    モリ回路を構成する前記複数のブロックのそれぞれに対
    する選択許可信号を出力する、一段又は複数段のマルチ
    プレクサと、 を備えている、ことを特徴とする請求項７記載のシステ
    ム。
  11. 【請求項１１】前記欠陥救済回路が、 論理回路から出力されるアドレス信号を入力とするデコ
    ーダと、 前記デコーダの出力信号と、前記テスト回路から出力さ
    れる前記メモリ回路の試験結果信号とを入力とし、前記
    メモリ回路を構成する前記複数のブロックのそれぞれに
    対する選択許可信号を出力する、一段又は複数段のマル
    チプレクサと、 を備えている、ことを特徴とする請求項８に記載の半導
    体装置。
  12. 【請求項１２】複数のメモリブロックよりなり、少なく
    とも一つの冗長メモリブロックを含むメモリ回路と、 アドレス信号、データ信号、および制御信号を介して前
    記メモリ回路に接続される論理回路と、 前記論理回路からそれぞれ出力される、アドレス信号の
    所定のビット、および、デコード規則信号を入力とし、
    前記デコード規則信号に基づき、デコード規則が可変と
    されており、前記複数のメモリブロックのそれぞれに対
    するアクセスの許可信号を生成する冗長アドレスデコー
    ダと、 を備え、 前記メモリブロックのブロック単位の試験結果情報に基
    づき前記論理回路から出力される前記デコード規則信号
    に従い、前記冗長アドレスデコーダは、入力された前記
    アドレス信号の所定のビットに対して、不良のメモリブ
    ロック以外のメモリブロックにアクセスするような前記
    許可信号を生成する、ことを特徴とする半導体装置。
  13. 【請求項１３】複数のメモリブロックよりなり、少なく
    とも一つの冗長メモリブロックを含むメモリ回路と、 アドレス信号、データ信号、および制御信号を介して前
    記メモリ回路に接続される論理回路と、を備え、 前記複数のメモリブロックはそれぞれテスト回路を備え
    ており、 前記複数のメモリブロックのそれぞれの前記テスト回路
    が生成するメモリテスト結果情報を受け取り、デコード
    規則信号を生成するデコード規則生成回路を備え、 前記論理回路から出力されるアドレス信号の所定ビッ
    ト、および、前記デコード規則生成回路から出力される
    前記デコード規則信号を入力とし、前記デコード規則信
    号に基づき、デコード規則が可変とされており、前記複
    数のメモリブロックのそれぞれに対するアクセスの許可
    信号を生成する冗長アドレスデコーダと、 を備え、 前記テスト回路による前記メモリブロックのブロック単
    位の試験結果に基づき前記デコード規則生成回路で生成
    出力される前記デコード規則信号に従い、前記冗長アド
    レスデコーダは、入力された前記アドレス信号の所定の
    ビットに対して、不良メモリブロック以外のメモリブロ
    ックにアクセスするような前記許可信号を生成する、こ
    とを特徴とする半導体装置。
  14. 【請求項１４】前記冗長アドレスデコーダが、前記アド
    レス信号の所定ビットを入力してデコードし、デコード
    結果に応じた値をそれぞれ有する複数本の出力信号を出
    力するデコーダと、 前記冗長メモリブロックを含む前記複数のメモリブロッ
    クのそれぞれに対応して設けられており、それぞれが、
    複数の入力端子と一つの出力端子と選択信号入力端子と
    を少なくとも有する複数のマルチプレクサであって、前
    記デコーダの前記複数本の出力信号のうちの一つの出力
    信号と固定値とを前記複数の入力端子から入力するか、
    あるいは、前記デコーダの前記複数本の出力信号のうち
    の一つの出力信号と前記一つの出力信号に隣接する他の
    出力信号と固定値とを前記複数の入力端子から入力し、
    前記選択信号入力端子に入力される前記デコード規則信
    号の値に基づき、前記複数の入力端子の一つを選択し
    て、前記出力端子から、対応する前記メモリブロックに
    対して、アクセス可又は不可を示す値の許可信号をそれ
    ぞれ出力する複数のマルチプレクサと、 を備えている、ことを特徴とする請求項１２又は１３記
    載の半導体装置。
  15. 【請求項１５】前記冗長アドレスデコーダが、前記アド
    レス信号の所定ビットを入力してデコードし、デコード
    結果に応じた値をそれぞれ有する複数本の出力信号を出
    力するデコーダと、 それぞれが、複数の入力端子と一つの出力端子と選択信
    号入力端子とを少なくとも有する複数のマルチプレクサ
    であって、前記デコーダの出力信号の本数よりも少なく
    とも一つ冗長に設けられており、前記デコーダの前記複
    数本の出力信号のうちの一つの出力信号と固定値とを前
    記複数の入力端子から入力するか、あるいは、前記デコ
    ーダの前記複数本の出力信号のうちの一つの出力信号と
    前記一つの出力信号に隣接する他の出力信号と固定値と
    を前記複数の入力端子から入力し、前記選択信号入力端
    子に入力される第１群のデコード規則信号に基づき、前
    記複数の入力端子の信号の一つを選択して前記出力端子
    から出力する第１群のマルチプレクサと、 前記複数の冗長メモリブロックを含む複数のメモリブロ
    ックのそれぞれに対応して設けられており、それぞれ
    が、複数の入力端子と一つの出力端子と選択信号入力端
    子とを少なくとも有する複数のマルチプレクサであっ
    て、前記第１群のマルチプレクサのうちの一つのマルチ
    プレクサの出力信号と固定値とを前記複数の入力端子か
    ら入力するか、あるいは、前記第１群のマルチプレクサ
    回路のうちの一つのマルチプレクサの出力信号と該一つ
    のマルチプレクサに隣接する他のマルチプレクサの出力
    信号と固定値とを前記複数の入力端子から入力し、前記
    選択信号入力端子に入力される第２群のデコード規則信
    号に基づき、前記複数の入力端子の信号の一つを選択し
    て前記出力端子から、対応するメモリブロックに対し
    て、アクセス可又は不可を示す値の許可信号を出力する
    第２群のマルチプレクサ回路と、 を備えたことを特徴とする請求項１２又は１３記載の半
    導体装置。
  16. 【請求項１６】少なくとも一つの冗長メモリブロックを
    含む複数のメモリブロックを有するメモリ回路と、 アドレス信号とデコード規則信号とを少なくとも出力す
    る論理回路と、 前記論理回路から出力されるアドレス信号の所定ビッ
    ト、および前記デコード規則信号を入力とし、前記デコ
    ード規則信号に基づき、デコード規則が可変とされてお
    り、前記複数のメモリブロックに対するアクセスの許可
    信号を生成する冗長アドレスデコーダと、 を備え、 前記メモリブロックのブロック単位の試験結果に基づき
    前記論理回路で生成出力される前記デコード規則信号に
    応じて、前記冗長アドレスデコーダは、入力された前記
    アドレス信号の所定のビットに対して、不良セルを含む
    メモリブロック以外のメモリブロックにアクセスするよ
    うな組合せの許可信号を生成する、ことを特徴とするコ
    ンピュータシステム。
  17. 【請求項１７】少なくとも一つの冗長メモリブロックを
    含む複数のメモリブロックを有するメモリ回路と、 アドレス信号を少なくとも出力する論理回路と、 を備え、 前記複数のメモリブロックはそれぞれテスト回路を備え
    ており、 前記複数のメモリブロックのそれぞれのビルトインセル
    フテスト回路が生成するメモリテスト結果信号を受け取
    り、デコード規則信号を生成するデコード規則生成回路
    と、 前記論理回路から出力されるアドレス信号の所定ビッ
    ト、および、前記デコード規則生成回路から出力される
    前記デコード規則信号を入力とし、前記デコード規則信
    号に基づき、デコード規則が可変とされており、前記複
    数のメモリブロックに対するアクセスの許可信号を生成
    する冗長アドレスデコーダと、 を備え、 前記ビルトインセルフテスト回路による前記メモリブロ
    ックのブロック単位の試験結果に基づき前記デコード規
    則生成回路で生成出力される前記デコード規則信号に応
    じて、前記冗長アドレスデコーダは、入力された前記ア
    ドレス信号の所定のビットに対して、不良セルを含むメ
    モリブロック以外のメモリブロックにアクセスするよう
    な組合せの許可信号を生成する、ことを特徴とするコン
    ピュータシステム。
  18. 【請求項１８】前記冗長アドレスデコーダが、前記アド
    レス信号の所定ビットを入力してデコードし、デコード
    結果に応じた値をそれぞれ有する複数本の出力信号を出
    力するデコーダと、 前記冗長メモリブロックを含む前記複数のメモリブロッ
    クのそれぞれに対応して設けられており、それぞれが、
    複数の入力端子と一つの出力端子と選択信号入力端子と
    を少なくとも有する複数のマルチプレクサであって、前
    記デコーダの前記複数本の出力信号のうちの一つの出力
    信号と固定値とを前記複数の入力端子から入力するか、
    あるいは、前記デコーダの前記複数本の出力信号のうち
    の一つの出力信号と前記一つの出力信号に隣接する他の
    出力信号と固定値とを前記複数の入力端子から入力し、
    前記選択信号入力端子に入力される前記デコード規則信
    号の値に基づき、前記複数の入力端子の一つを選択し
    て、前記出力端子から、対応する前記メモリブロックに
    対して、アクセス可又は不可を示す値の許可信号をそれ
    ぞれ出力する複数のマルチプレクサと、 を備えている、ことを特徴とする請求項１６又は１７記
    載のコンピュータシステム。
  19. 【請求項１９】前記冗長アドレスデコーダが、前記アド
    レス信号の所定ビットを入力してデコードし、デコード
    結果に応じた値をそれぞれ有する複数本の出力信号を出
    力するデコーダと、 それぞれが、複数の入力端子と一つの出力端子と選択信
    号入力端子とを少なくとも有する複数のマルチプレクサ
    であって、前記デコーダの出力信号の本数よりも少なく
    とも一つ冗長に設けられており、前記デコーダの前記複
    数本の出力信号のうちの一つ出力信号と固定値とを前記
    複数の入力端子から入力するか、あるいは、前記デコー
    ダの前記複数本の出力信号のうちの一つの出力信号と前
    記一つの出力信号に隣接する他の出力信号と固定値とを
    前記複数の入力端子から入力し、前記選択信号入力端子
    に入力される第１群のデコード規則信号に基づき、前記
    複数の入力端子の信号の一つを選択して前記出力端子か
    ら出力する第１群のマルチプレクサと、 前記複数の冗長メモリブロックを含む複数のメモリブロ
    ックのそれぞれに対応して設けられており、それぞれ
    が、複数の入力端子と一つの出力端子と選択信号入力端
    子とを少なくとも有する複数のマルチプレクサであっ
    て、前記第１群のマルチプレクサのうちの一つのマルチ
    プレクサの出力信号と固定値とを前記複数の入力端子か
    ら入力するか、あるいは、前記第１群のマルチプレクサ
    回路のうちの一つのマルチプレクサの出力信号と該一つ
    のマルチプレクサに隣接する他のマルチプレクサの出力
    信号と固定値とを前記複数の入力端子から入力し、前記
    選択信号入力端子に入力される第２群のデコード規則信
    号に基づき、前記複数の入力端子の信号の一つを選択し
    て前記出力端子から、対応するメモリブロックに対し
    て、アクセス可又は不可を示す値の許可信号を出力する
    第２群のマルチプレクサ回路と、 を備えている、ことを特徴とする請求項１６又は１７記
    載のコンピュータシステム。
  20. 【請求項２０】メモリ回路を構成する複数のメモリブロ
    ックのうち、少なくとも一つのメモリブロックを、冗長
    メモリブロックとし、 前記メモリ回路の前記複数のメモリブロックのブロック
    単位での試験結果に応じて決定されるデコード規則信号
    に従い、前記メモリ回路へのアクセスアドレス信号に応
    じて、不良メモリブロックへのアクセスを不許可とする
    とともに、前記不良メモリブロックへのアクセスを前記
    不良メモリブロック以外の良品メモリブロックへのアク
    セスにブロック単位で置き換えるための制御信号を生成
    して前記複数のメモリブロックにそれぞれ供給すること
    で、前記不良メモリブロックへのアクセスを回避する、
    ことを特徴とするメモリアクセス制御方法。
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