JP2001006389A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数の選択線の一部に欠陥が生じた場合に冗
長選択線を用いてシフト冗長を行う機能を備えた半導体
記憶装置に関し、半導体チップに発生した３本以上の欠
陥選択線を救済してチップ製造の歩留り向上を図ること
を目的とする。 【解決手段】 複数の選択線の一端に位置する２本以上
の第１の冗長選択線と、他端に位置する２本以上の第２
の冗長選択線と、デコード信号線を選択線や冗長選択線
に切替可能に接続する２段の第１および第２のスイッチ
部 2-1, 2-2 とを備え、欠陥選択線が生じた場合、第１
のスイッチ部にてデコード信号線の１本以上を第１の冗
長選択線の方向にシフトさせる第１の切替動作を行う
か、第２の冗長選択線の方向にシフトさせる第２の切替
動作を行うか、第２のスイッチ部にてデコード信号線の
１本以上を第１の冗長選択線の方向にシフトさせる第３
の切替動作を行うか、第２の冗長選択線の方向にシフト
させる第４の切替動作を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のメモリセル
から特定のメモリセルを選択してデータの書き込みまた
は読み出しを行うための複数の選択線の一部に欠陥が発
生した場合に、冗長選択線を使用して欠陥を救済するた
めのシフト冗長機能を備えた半導体記憶装置に関する。

【０００２】近年のダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）や、スタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）や、フラッシュメモリや、
強誘電体ランダム・アクセス・メモリ（ＦＲＡＭ、すな
わち、Ｆｅｒｒｏｍａｇｎａｔｉｃ ＲＡＭ）等のよう
な大容量の半導体記憶装置を量産する場合、選択線等に
欠陥が全くない半導体チップ（半導体集積回路）を製造
することは事実上困難である。特に、量産初期の段階で
は欠陥が発生する確率が高いために、この半導体チップ
を最悪廃棄しなければならなくなり、チップ製造上の歩
留りが低下するおそれがある。このチップ製造上の歩留
りの低下をできる限り抑えるために、半導体チップ内に
予め設けられた冗長選択線等の冗長回路要素を利用する
ことにより欠陥を救済する対策を講じることが不可欠に
なる。

【０００３】

【従来の技術】半導体チップ内の冗長回路要素を利用し
た冗長方式として、現在さまざまな方式が採用されてい
るが、この中のシフト冗長方式は、アクセス速度が速
い、消費電流（消費電力）が小さい等の特徴を有してお
り、近年の大容量の半導体記憶装置に対し有効な手段と
考えられる。これまでは、選択線同士のショート等が存
在して１本または２本の欠陥選択線が生じた場合に、１
ビットまたは２ビットのシフト冗長を行って欠陥選択線
を救済するようなシフト冗長方式の半導体記憶装置が公
知になっている。

【０００４】図２１は、上記のような従来の２ビット
（または１ビット）のシフト冗長機能を有する半導体記
憶装置の構成例を示すブロック図であり、図２２は、図
２１に係る２ビットのシフト冗長動作を説明するための
模式図である。ただし、ここでは、複数の選択線（例え
ば、ｎ本（ｎは２以上の任意の正の整数））に対して２
ビット（または１ビット）のシフト冗長機能を有する半
導体記憶装置の構成を概略的に示すこととする。さら
に、ここでは、２本の選択線ｓｌ２およびｓｌ（ｎ−
３）に欠陥が発生した場合を例示することとする。

【０００５】図２１および図２２に示すような従来の２
ビットのシフト冗長機能を有する半導体記憶装置の構成
例は、例えば、平成10年11月９日付け出願済みの先行特
許出願である特願平10-318164 号の明細書に開示されて
いる。図２１に示す半導体記憶装置には、外部から供給
されるアドレス信号Ａｄｄをデコードするデコーダ回路
５００が設けられている。さらに、この半導体記憶装置
では、このデコーダ回路５００から出力されるデコード
信号Ｓｄｅｃのアドレスに基づき、複数のメモリセルか
ら特定のメモリセルを選択してデータの書き込みまたは
読み出しを行うための複数の選択線ｓｌ０〜ｓｌ（ｎ−
３）（ｎは２以上の任意の正の整数）を配置すると共
に、上記複数の選択線に欠陥がない場合は、上記デコー
ド信号Ｓｄｅｃが転送される複数のデコード信号線のい
ずれにも接続されない２本の冗長選択線ｓｌｊ０、ｓｌ
ｊ１を、上記複数の選択線の中で一方の端の位置、およ
び他方の端の位置にそれぞれ配置している。

【０００６】さらに、図２１においては、上記複数のデ
コード信号線と、上記複数の選択線および冗長選択線と
の接続関係を制御するシフト冗長回路１００を設けてい
る。このシフト冗長回路１００は、複数のスイッチ素子
を含むスイッチ部２００と、上記複数の選択線および冗
長選択線に対応して設けられる複数のヒューズを有する
シフト冗長ヒューズ回路部４００とを備えている。スイ
ッチ部２００は、複数のスイッチ素子のオン／オフ動作
により、複数のデコード信号線を、複数の選択線および
冗長選択線に切替可能に接続するためのものである。シ
フト冗長ヒューズ回路部４００は、上記複数の選択線に
１本または２本の欠陥が発生した場合に、これらの欠陥
が発生した欠陥選択線に対応するヒューズ、および、上
記冗長選択線に対応する冗長選択用ヒューズを切断する
ものである。ここで、シフト冗長ヒューズ回路部４００
から出力された信号は、シフト冗長制御回路部３００に
入力される。さらに、このシフト冗長制御回路部３００
から出力された信号は、スイッチ部２００を制御するた
めのシフト制御信号として使用される。

【０００７】さらに、図２１のシフト冗長回路１００
は、上記シフト冗長ヒューズ回路部４００からの出力結
果に応じて、上記欠陥選択線を上記デコード信号線のい
ずれにも接続させない非選択状態にし、上記複数の選択
線の中で一方の端（例えば、左端）に位置する第１の冗
長選択線ｓｌｊ０の方向に、１本の選択線の分（すなわ
ち、１ビット分）だけ上記複数のデコード信号線をシフ
トさせたり、上記複数の選択線の中で他方の端（例え
ば、右端）に位置する第２の冗長選択線ｓｌｊ１の方向
に、１本の選択線の分だけ上記複数のデコード信号線を
シフトさせたりするように、上記複数のスイッチ素子の
切替動作を制御するシフト冗長制御回路部３００を備え
ている。換言すれば、図２１の半導体記憶装置は、第１
の冗長選択線の方向、もしくは、第２の冗長選択線の方
向、またはその両方の方向にシフトさせることにより、
１ビットまたは２ビットのシフト冗長を行うように構成
される。ここで、「デコード信号線をシフトさせる」と
は、選択線とデコード信号線との接続の状態をシフトさ
せることを意味する。

【０００８】さらに、図２１に示す半導体記憶装置で
は、スイッチ部２００内の複数のスイッチ素子の各々
が、上記第１の冗長選択線ｓｌｊ０の方向へのシフト動
作（すなわち、後述の左方向シフト）を行うモード、上
記第２の冗長選択線の方向へのシフト動作（すなわち、
後述の右方向シフト）を行うモード、またはシフト動作
を行わないモード（すなわち、後述のシフトなし）を選
択することが可能な３方向性のスイッチ素子により構成
される。

【０００９】つぎに、図２２の模式図により、２ビット
のシフト冗長動作の概略を説明する。図２２において、
ｃｌｊ０およびｃｌｊ１は、シフト冗長動作時に使用さ
れる冗長選択線（例えば、冗長選択用カラム選択線）を
示し、ｃｌ０〜ｃｌ６３は、通常動作時に使用される通
常選択用の選択線（例えば、カラム選択線）を示す。こ
れらの選択線は、スイッチ部２００内の複数のスイッチ
素子を介して半導体チップの外部より与えられるアドレ
ス信号をデコードしたデコード信号線ｄ０〜ｄ６３と接
続している。シフト冗長処理前または選択線等に欠陥が
存在しない場合、ｃｌ０とｄ０、ｃｌ１とｄ１、…ｃｌ
６２とｄ６２、ｃｌ６３とｄ６３が接続されるように、
スイッチ素子によって制御される。選択線ｃｌ＃とデコ
ード信号線ｄ＃（＃：０〜６３）が接続されるような場
合をＮＳ（Non-Shift ：シフトなし）とよぶ。

【００１０】図２２の模式図は、２本の選択線ｃｌ２、
ｃｌ５７に欠陥が存在し、かつ、これらの欠陥に対しシ
フト冗長を行う場合を説明するためのものである。デコ
ード信号線ｄ０、ｄ１およびｄ２は、冗長選択線ｃｌｊ
０、選択線ｃｌ０、および選択線ｃｌ１にそれぞれ接続
される（ＳＬ（Shift Left）：左方向シフト）。選択線
ｃｌ２，ｃｌ５７は、どのデコード信号線にも接続され
ず、常に非選択状態となる。選択線ｃｌ３〜ｃｌ５６
は、ＮＳの状態になっており、選択線、ｃｌ５８〜ｃｌ
６３、および冗長選択線ｃｌｊ１は、デコード信号線ｄ
５７〜ｄ６３にそれぞれ接続される（ＳＲ（Shift Righ
t)：右方向シフト）。

【００１１】

【発明が解決しようとする課題】上記のとおり、図２１
に示したような従来の２ビットのシフト冗長機能を有す
る半導体記憶装置においては、複数の選択線の中の２本
に欠陥が発生した場合に、一方の冗長選択線の方向、お
よび他方の冗長選択線の方向にデコード信号線をシフト
させることにより、２ビットのシフト冗長を行って２本
の欠陥選択線（２個の欠陥）を救済することが可能にな
る。また一方で、複数の選択線の中の１本に欠陥が発生
した場合には、２本の冗長選択線のいずれか一方の方向
にデコード信号線をシフトさせることにより、１ビット
のシフト冗長を行って１本の欠陥選択線（１個の欠陥）
を救済することも可能である。

【００１２】しかしながら、ＤＲＡＭやＳＲＡＭやフラ
ッシュメモリ等の量産を目的として半導体チップを製造
する場合、実際には、製造プロセスの異常等により選択
線のピッチよりも大きなゴミが発生して半導体チップ上
に付着することがある。このようなときには、半導体チ
ップ上のある一部に集中して３本以上の欠陥選択線（３
個以上の欠陥）が発生するような群不良が少なからず存
在する。特に、量産初期の段階では、この群不良が発生
する可能性が比較的高い傾向にある。

【００１３】それゆえに、上記のような群不良等によっ
て半導体チップ上に３個以上の欠陥が発生した場合に
は、従来の２ビットのシフト冗長方式を用いても上記の
欠陥を救済することが不可能になっていた。この結果、
特に量産初期の段階でチップ製造上の歩留りの向上が抑
えられるという問題が生じてきた。本発明は上記問題点
に鑑みてなされたものであり、半導体チップ上に３本以
上の欠陥選択線が生じた場合に、このような欠陥選択線
を救済してチップ製造上の歩留りの飛躍的な向上を可能
にするシフト冗長方式の半導体記憶装置を提供すること
を目的とするものである。

【００１４】

【課題を解決するための手段】図１は、本発明の原理構
成を示すブロック図である。ここでは、複数の選択線Ｒ
０〜Ｒ（ｎ−１）（この場合も、ｎは２以上の任意の正
の整数とする）を有する本発明の半導体記憶装置の構成
を概略的に示すこととする。さらに、ここでは、４本の
選択線Ｒｌ、Ｒ３、Ｒ（ｎ−４）、およびＲ（ｎ−２）
に欠陥が発生した場合のスイッチ部の切替動作の様子を
図示することとする。

【００１５】上記問題点を解決するために、本発明の半
導体記憶装置は、図１に示すように、外部から供給され
るアドレス信号Ａｄｄに基づき、複数のメモリセルから
特定のメモリセルを選択してデータの書き込みまたは読
み出しを行うための複数の選択線Ｒ０〜Ｒ（ｎ−１）
（すなわち、リアル選択線）を配置しており、上記複数
の選択線の中で、一方の端に位置する少なくとも２本の
第１の冗長選択線（例えば、左端の２本の冗長選択線Ｊ
Ｌ０、ＪＬ１）、および他方の端に位置する少なくとも
２本の第２の冗長選択線（例えば、左端の２本の冗長選
択線ＪＲ０、ＪＲ１）と、上記アドレス信号をデコード
した複数のデコード信号線を、上記複数の選択線および
上記冗長選択線に切替可能に接続するために、少なくと
も２段に配置された第１のスイッチ部２−１および第２
のスイッチ部２−２とを備えている。これらの第１およ
び第２のスイッチ部２−１、２−２は、後述の４ビット
のシフト冗長機能を有するシフト冗長回路１の主要部を
構成する。

【００１６】上記のような第１および第２のスイッチ部
２−１、２−２を備えた構成において、上記複数の選択
線内に欠陥が発生した場合に（図１では、４本の選択線
に欠陥が発生している）、上記第１のスイッチ部２−１
により、上記デコード信号線の少なくとも１本を上記第
１の冗長選択線の方向にシフトさせる第１の切替動作を
行うか、または、上記デコード信号線の少なくとも１本
を上記第２の冗長選択線の方向にシフトさせる第２の切
替動作を行うか、または、上記第１の切替動作と上記第
２の切替動作の双方の切替動作を行うようにし、上記第
２のスイッチ部２−２により、上記第１の切替動作を行
った上記デコード信号線の少なくとも１本を、さらに上
記第１の冗長選択線の方向にシフトさせる第３の切替動
作を行うか、または、上記第２の切替動作を行った上記
デコード信号線の少なくとも１本を、さらに上記第２の
冗長選択線の方向にシフトさせる第４の切替動作を行う
か、または、上記第３の切替動作と上記第４の切替動作
の双方の切替動作を行うか、または、上記第３の切替動
作と上記第４の切替動作のいずれの切替動作も行わない
ようにしている。ここで、「デコード信号線をシフトさ
せる」とは、「従来の技術」の項にても述べたように、
選択線とデコード信号線との接続の状態をシフトさせる
ことを意味する。

【００１７】好ましくは、上記複数の選択線内の４本の
選択線に欠陥が発生した場合に、上記第１のスイッチ部
による上記第１の切替動作と上記第２の切替動作の双方
の切替動作を行うと共に、上記第２のスイッチ部による
上記第３の切替動作と上記第４の切替動作の双方の切替
動作を行うように構成される。さらに、好ましくは、上
記複数の選択線内の３本の選択線に欠陥が発生した場合
に、上記第１のスイッチ部による上記第１の切替動作と
上記第２の切替動作の双方の切替動作を行うと共に、上
記第２のスイッチ部による上記第３の切替動作と上記第
４の切替動作のいずれか一方の切替動作を行うように構
成される。

【００１８】さらに、好ましくは、上記複数の選択線内
の２本の選択線に欠陥が発生した場合に、上記第１のス
イッチ部による上記第１の切替動作と上記第２の切替動
作のいずれか一方の切替動作を行うと共に、上記第２の
スイッチ部による上記第３の切替動作と上記第４の切替
動作のいずれか一方の切替動作を行うように構成され
る。

【００１９】さらに、好ましくは、上記複数の選択線内
の２本の選択線に欠陥が発生した場合に、上記第１のス
イッチ部による上記第１の切替動作と上記第２の切替動
作の双方の切替動作を行い、上記第２のスイッチ部によ
る上記第３の切替動作と上記第４の切替動作のいずれの
切替動作も行わないように構成される。さらに、好まし
くは、上記複数の選択線内の１本の選択線に欠陥が発生
した場合に、上記第１のスイッチ部による上記第１の切
替動作と上記第２の切替動作のいずれか一方の切替動作
を行い、上記第２のスイッチ部による上記第３の切替動
作と上記第４の切替動作のいずれの切替動作も行わない
ように構成される。

【００２０】さらに、好ましくは、上記切替動作によ
り、上記第１の冗長選択線および上記第２の冗長選択線
の少なくとも１本を上記デコード信号線に接続する場合
に、上記複数の選択線に近い側に位置する冗長選択線
（例えば、内側の冗長選択線ＪＬ０、ＪＲ０）を優先し
て使用するようにしている。さらに詳しく説明すると、
図１に示す半導体記憶装置は、外部から供給されるアド
レス信号Ａｄｄをデコードするデコーダ回路５を備えて
いる。このデコーダ回路５は、図２１のデコーダ回路５
００とほぼ同じ機能を有するものである。さらに、図１
に示す半導体記憶装置では、このデコーダ回路５から出
力されるデコード信号Ｓｄｅｃのアドレスに基づき、複
数のメモリセルから特定のメモリセルを選択してデータ
の書き込みまたは読み出しを行うための複数の選択線Ｒ
０〜Ｒ（ｎ−１）（ｎは２以上の任意の正の整数）を配
置している。さらに、図１に示す半導体記憶装置におい
ては、上記デコード信号Ｓｄｅｃが転送される複数のデ
コード信号線のいずれにも接続されない２本の第１の冗
長選択線ＪＬ０、ＪＬ１を、上記複数の選択線の中で一
方の端の位置（例えば、左端の位置）に配置し、かつ、
上記複数のデコード信号線のいずれにも接続されない２
本の第２の冗長選択線ＪＲ０、ＪＲ１を、上記複数の選
択線の中で他方の端の位置（例えば、右端の位置）に配
置している。

【００２１】さらに、図１においては、上記複数のデコ
ード信号線と上記複数の選択線Ｒ０〜Ｒ（ｎ−１）との
接続関係や、上記複数のデコード信号線と第１および第
２の冗長選択線ＪＬ０、ＪＬ１、ＪＲ０およびＪＲ１と
の接続関係を制御するシフト冗長回路１を設けている。
このシフト冗長回路１は、複数のデコード信号線を、上
記複数の選択線と第１および第２の冗長選択線に切替可
能に接続するための複数のスイッチ素子を含む第１のス
イッチ部２−１および第２のスイッチ部２−２を有す
る。これらの第１のスイッチ部２−１および第２のスイ
ッチ部２−２の各々は、好ましくは２ビットのシフト冗
長機能を備えており、これらの第１のスイッチ部２−１
および第２のスイッチ部２−２の複数のスイッチ素子を
２段かつ直列に接続することによって、最高４ビットの
シフト冗長が可能になる。

【００２２】より具体的には、複数のデコード信号線に
直接接続される一端部を有するスイッチ部を第１のスイ
ッチ部２−１とし、この第１のスイッチ部の他端部と複
数の選択線（欠陥選択線が生じた場合は、複数の選択線
と第１および第２の冗長選択線）との間に接続されるス
イッチ部を第２のスイッチ部２−２として、２段構えの
スイッチ回路が形成される。ここで、第１および第２の
冗長選択線の全てまたはその一部を、対応するデコード
信号線に接続する場合、上記複数の選択線に近い側に位
置する冗長選択線（内側の冗長選択線ＪＬ０、ＪＲ０）
を最初に使用し、上記複数の選択線から離れた側に位置
する冗長選択線（外側の冗長選択線ＪＬ１、ＪＲ１）を
次に使用するようにしている。

【００２３】さらに、上記シフト冗長回路１は、上記複
数の選択線と第１および第２の冗長選択線に対応して設
けられる複数のヒューズを有するシフト冗長ヒューズ回
路部４を有する。このシフト冗長ヒューズ回路部４は、
上記複数の選択線に欠陥が発生した場合に、これらの欠
陥が発生した欠陥選択線に対応するヒューズ、および、
上記第１および第２の冗長選択線の全てまたはその一部
に対応する冗長選択用ヒューズを切断する。このシフト
冗長ヒューズ回路部４は、図２１のシフト冗長ヒューズ
回路部４００とほぼ同じ機能を有するものである。

【００２４】ここで、シフト冗長ヒューズ回路部４から
出力された信号は、後述の第１のシフト冗長制御回路部
３−１および第２のシフト冗長制御回路部３−２に入力
される。さらに、第１のシフト冗長制御回路部３−１か
ら出力された信号は、第１のスイッチ部２−１を制御す
るための第１のシフト制御信号として使用される。また
一方で、第２のシフト冗長制御回路部３−２から出力さ
れた信号は、第２のスイッチ部２−２を制御するための
第２のシフト制御信号として使用される。

【００２５】図１に示す半導体装置では、説明を簡単に
するために、２ビットのシフト冗長機能を有するスイッ
チ回路を２段に配置して最高４ビットのシフト冗長を実
行する構成（すなわち、第１および第２のスイッチ部２
−１、２−２の各々における複数のスイッチ素子を互い
に直列に接続した構成）を開示しているが、このような
スイッチ回路をＮ段（Ｎは３以上の任意の正の整数）構
えに配置すれば、最高２Ｎビットのシフト冗長（０、１
ビット、２ビット、……、２（Ｎ−１）ビット、または
２Ｎビットのシフト冗長）が可能になることに注目すべ
きである。

【００２６】さらに、図１のシフト冗長回路１は、シフ
ト冗長ヒューズ回路部４からの出力結果に応じて、第１
のスイッチ部２−１および第２のスイッチ部２−２内の
複数のスイッチ素子の切替動作をそれぞれ制御する第１
のシフト冗長制御回路部３−１および第２のシフト冗長
制御回路部３−２を備えている。より具体的にいえば、
第１のシフト冗長制御回路部３−１は、少なくとも１個
の欠陥が発生した場合に、この欠陥に対応する欠陥選択
線を複数のデコード信号線のいずれにも接続させない非
選択状態にするために、左端の第１の冗長選択線の中で
内側に位置する第１の冗長選択線ＪＬ０の方向に、１本
の選択線の分（すなわち、１ビット分）だけ上記複数の
デコード信号線をシフトさせたり、右端の第２の冗長選
択線の中で内側に位置する第２の冗長選択線ＪＲ０の方
向に、１本の選択線の分だけ上記複数のデコード信号線
をシフトさせたりするように、２ビットのシフト冗長機
能を有する第１のスイッチ部２−１内の複数のスイッチ
素子の切替動作を制御する。好ましくは、第１のシフト
冗長制御回路部３−１は、第１のスイッチ部２−１内の
複数のスイッチ素子にそれぞれ対応して設けられる複数
の第１のシフト制御回路を備えている。

【００２７】また一方で、第２のシフト冗長制御回路部
３−２は、２個〜４個の欠陥が発生した場合に、この欠
陥に対応する欠陥選択線を複数のデコード信号線のいず
れにも接続させない非選択状態にするために、左端の第
１の冗長選択線の中で外側に位置する第１の冗長選択線
ＪＬ１の方向に、１本の選択線の分（すなわち、１ビッ
ト分）だけ上記複数のデコード信号線をさらにシフトさ
せたり、右端の第２の冗長選択線の中で外側に位置する
第２の冗長選択線ＪＲ１の方向に、１本の選択線の分だ
け上記複数のデコード信号線をさらにシフトさせたりす
るように、２ビットのシフト冗長機能を有する第２のス
イッチ部２−２内の複数のスイッチ素子の切替動作を制
御する。好ましくは、第２のシフト冗長制御回路部３−
２は、第２のスイッチ部２−２内の複数のスイッチ素子
にそれぞれ対応して設けられる複数の第２のシフト制御
回路を備えている。

【００２８】換言すれば、第１のシフト冗長制御回路部
３−１は、複数の第１のシフト制御回路によって、複数
の選択線に近い側に位置する２本の冗長選択線ＪＬ０、
ＪＲ０を選択するために使用される第１のスイッチ部２
−１の第１の切替動作と第２の切替動作を制御する。ま
た一方で、第２のシフト冗長制御回路部３−２は、複数
の第２のシフト制御回路によって、複数の選択線から離
れた側に位置する２本の冗長選択線ＪＬ１、ＪＲ１を選
択するために使用される第２のスイッチ部２−２の第３
の切替動作と第４の切替動作を制御する。これらの第１
および第２のスイッチ部２−１、２−２の第１〜第４の
切替動作を適切に制御することによって、１ビット〜４
ビットのシフト冗長機能が実現される。

【００２９】なお、このような１ビット〜４ビットのシ
フト冗長の対象となる複数の選択線として、半導体記憶
装置内のワード選択線や、カラム選択線や、またはデー
タバス用の選択線等が考えられる。要約すれば、本発明
では、少なくとも２ビットのシフト冗長機能を有するス
イッチ部を２段かつ直列に配置し、各々のスイッチ部に
対して、一方の冗長選択線の方向もしくは他方の冗長選
択線の方向または双方の冗長選択線の方向にデコード信
号線をシフトさせる切替動作を行わせることにより、半
導体チップ上に３本以上の欠陥選択線が発生した場合
に、３ビット以上のシフト冗長動作を行って上記の欠陥
選択線を救済することが可能になる。また一方で、２段
に配置されたスイッチ部の少なくとも一方のスイッチ部
に対して、一方の冗長選択線の方向もしくは他方の冗長
選択線の方向または双方の冗長選択線の方向に切替動作
を行わせることにより、半導体チップ上に１本または２
本の欠陥選択線が発生した場合でも、これらの欠陥選択
線を救済することも可能になる。

【００３０】

【発明の実施の形態】以下、添付図面（図２〜図２０）
を参照しながら、本発明の好ましい実施例を説明する。
ここでは、まず、複数の選択線に１本〜４本の欠陥が発
生した場合の本発明の第１および第２のスイッチ部２−
１、２−２の具体的な切替動作について説明することと
する。

【００３１】図２は、４本の選択線に欠陥が生じた場合
のスイッチ部の動作を示す模式図であり、図３は、３本
の選択線に欠陥が生じた場合のスイッチ部の動作の第１
例を示す模式図であり、図４は、３本の選択線に欠陥が
生じた場合のスイッチ部の動作の第２例を示す模式図で
ある。さらに、図５は、２本の選択線に欠陥が生じた場
合のスイッチ部の動作の第１例を示す模式図であり、図
６は、２本の選択線に欠陥が生じた場合のスイッチ部の
動作の第２例を示す模式図であり、図７は、２本の選択
線に欠陥が生じた場合のスイッチ部の動作の第３例を示
す模式図である。

【００３２】さらに、図８は、１本の選択線に欠陥が生
じた場合のスイッチ部の動作の第１例を示す模式図であ
り、図９は、１本の選択線に欠陥が生じた場合のスイッ
チ部の動作の第２例を示す模式図であり、図１０は、選
択線に欠陥がない場合のスイッチ部の動作を示す模式図
である。ただし、図２〜図１０においては、スイッチ部
の切替動作の説明を簡単にするために、スイッチ部およ
び複数の選択線の構成を簡略化して示す。なお、これ以
降、前述した構成要素と同一のものについては、同一の
参照番号を付して表すこととする。

【００３３】図２〜図１０においては、通常動作時に使
用される通常選択用の８本の選択線Ｒ０〜Ｒ７と、２本
の第１の冗長選択線ＪＬ０、ＪＬ１と、２本の第２の冗
長選択線ＪＲ０、ＪＲ１が設けられている。通常選択用
の選択線Ｒ０〜Ｒ７は、図１０に示すように、第２のス
イッチ部２−２の複数のスイッチ素子に接続される。さ
らに、この第２のスイッチ部２−２の複数のスイッチ素
子は、第１のスイッチ部２−１の複数のスイッチ素子に
接続される。さらに、この第１のスイッチ部２−１の複
数のスイッチ素子は、半導体チップの外部より与えられ
るアドレス信号をデコードした８本のデコード信号線
（図示していない）に接続される。シフト冗長処理前ま
たは選択線等に欠陥が存在しない場合、選択線Ｒ０〜Ｒ
７と対応するデコード信号線とが接続されるように、第
１および第２のスイッチ部の複数のスイッチ素子が動作
する（シフトなし）。すなわち、図１０の場合、第１お
よび第２のスイッチ部２−１、２−２は、冗長選択線の
方向にデコード信号線をシフトさせる切替動作を行わな
いので、４本の冗長選択線がデコード信号線に接続され
ていない状態になっている。

【００３４】図２は、４本の選択線Ｒ１、Ｒ３、Ｒ５お
よびＲ７に欠陥が存在し、かつ、これらの欠陥に対し４
ビットのシフト冗長を行う場合を説明するためのもので
ある。図２において、第１のスイッチ部２−１は、左側
の４本のデコード信号線が、通常選択用の選択線Ｒ０に
近い側に位置する第１の冗長選択線ＪＬ０の方向にシフ
ト（１ビットシフト）するように、対応する４本のスイ
ッチ素子の切替動作を行う（左方向シフト）。さらに、
第１のスイッチ部２−１は、右側の３本のデコード信号
線が、通常選択用の選択線Ｒ７に近い側に位置する第２
の冗長選択線ＪＲ０の方向にシフト（１ビットシフト）
するように、対応する３本のスイッチ素子の切替動作を
行う（右方向シフト）。さらに、第１のスイッチ部２−
１および第２のスイッチ部２−２は、左方向シフトおよ
び右方向シフトのいずれも行うことなく、デコード信号
線と選択線Ｒ４とが接続されるように、スイッチ素子を
動作させる（シフトなし）。

【００３５】さらに、図２において、第２のスイッチ部
２−２は、左側の３本のデコード信号線が、通常選択用
の選択線Ｒ０から離れた側に位置する第１の冗長選択線
ＪＬ１の方向にさらにシフト（１ビットシフト）するよ
うに、対応する３本のスイッチ素子の切替動作を行う
（左方向シフト）。さらに、第２のスイッチ部２−２
は、右側の２本のデコード信号線が、通常選択用の選択
線Ｒ７から離れた側に位置する第２の冗長選択線ＪＲ１
の方向にさらにシフト（１ビットシフト）するように、
対応する２本のスイッチ素子の切替動作を行う（右方向
シフト）。さらに、第２のスイッチ部２−２は、左方向
シフトおよび右方向シフトのいずれも行うことなく、第
１のスイッチ部２−１のスイッチ素子と選択線Ｒ２とが
接続されるように、スイッチ素子を動作させる（シフト
なし）。さらに、第２のスイッチ部２−２は、左方向シ
フトおよび右方向シフトのいずれも行うことなく、第１
のスイッチ部のスイッチ素子と選択線Ｒ６とが接続され
るように、スイッチ素子を動作させる（シフトなし）。
この場合、４個の欠陥に対応する欠陥選択線Ｒ１、Ｒ
３、Ｒ５およびＲ７は、どのデコード信号線にも接続さ
れず、常に非選択状態となる。

【００３６】換言すれば、図２においては、通常選択用
の選択線に近い側に位置する冗長選択線ＪＬ０、ＪＲ０
を使用して２ビットのシフト冗長を行うと共に、通常選
択用の選択線から離れた側に位置する冗長選択線ＪＬ
１、ＪＲ１を使用して２ビットのシフト冗長を行うこと
により、最終的に４ビットのシフト冗長を行うことが可
能になる。

【００３７】図３は、３本の選択線Ｒ１、Ｒ３およびＲ
６に欠陥が存在し、かつ、これらの欠陥に対し３ビット
のシフト冗長を行う場合の第１例を説明するためのもの
である。図３において、第１のスイッチ部２−１は、左
側の４本のデコード信号線が、通常選択用の選択線Ｒ０
に近い側に位置する第１の冗長選択線ＪＬ０の方向にシ
フトするように、対応する４本のスイッチ素子の切替動
作を行う（左方向シフト）。さらに、第１のスイッチ部
２−１は、右側の２本のデコード信号線が、通常選択用
の選択線Ｒ７に近い側に位置する第２の冗長選択線ＪＲ
０の方向にシフトするように、対応する２本のスイッチ
素子の切替動作を行う（右方向シフト）。さらに、第１
のスイッチ部２−１および第２のスイッチ部２−２は、
左方向シフトおよび右方向シフトのいずれも行うことな
く、デコード信号線と選択線Ｒ４、Ｒ５とが接続される
ように、スイッチ素子を動作させる（シフトなし）。

【００３８】さらに、図３において、第２のスイッチ部
２−２は、左側の３本のデコード信号線が、通常選択用
の選択線Ｒ０から離れた側に位置する第１の冗長選択線
ＪＬ１の方向にさらにシフトするように、対応する３本
のスイッチ素子の切替動作を行う（左方向シフト）。さ
らに、第２のスイッチ部２−２は、左方向シフトおよび
右方向シフトのいずれも行うことなく、第１のスイッチ
部のスイッチ素子と、選択線Ｒ２、Ｒ７および第２の冗
長選択線ＪＲ０とが接続されるように、スイッチ素子を
動作させる（シフトなし）。この場合、３個の欠陥に対
応する欠陥選択線Ｒ１、Ｒ３およびＲ６は、どのデコー
ド信号線にも接続されず、常に非選択状態となる。さら
に、通常選択用の選択線Ｒ７から離れた側に位置する第
２の冗長選択線ＪＲ１も、デコード信号線に接続されて
いない状態になっている。

【００３９】図４は、３本の選択線Ｒ１、Ｒ３およびＲ
６に欠陥が存在し、かつ、これらの欠陥に対し３ビット
のシフト冗長を行う場合の第２例を説明するためのもの
である。図４において、第１のスイッチ部４−１は、左
側の２本のデコード信号線が、通常選択用の選択線Ｒ０
に近い側に位置する第１の冗長選択線ＪＬ０の方向にシ
フトするように、対応する２本のスイッチ素子の切替動
作を行う（左方向シフト）。さらに、第１のスイッチ部
２−１は、右側の５本のデコード信号線が、通常選択用
の選択線Ｒ７に近い側に位置する第２の冗長選択線ＪＲ
０の方向にシフトするように、対応する５本のスイッチ
素子の切替動作を行う（右方向シフト）。さらに、第１
のスイッチ部２−１および第２のスイッチ部２−２は、
左方向シフトおよび右方向シフトのいずれも行うことな
く、デコード信号線と選択線Ｒ２とが接続されるよう
に、スイッチ素子を動作させる（シフトなし）。

【００４０】さらに、図４において、第２のスイッチ部
２−２は、右側の３本のデコード信号線が、通常選択用
の選択線Ｒ７から離れた側に位置する第２の冗長選択線
ＪＲ１の方向にさらにシフトするように、対応する３本
のスイッチ素子の切替動作を行う（右方向シフト）。さ
らに、第２のスイッチ部２−２は、左方向シフトおよび
右方向シフトのいずれも行うことなく、第１のスイッチ
部２−１のスイッチ素子と、選択線Ｒ０、Ｒ４、Ｒ５お
よび第１の冗長選択線ＪＬ０とが接続されるように、ス
イッチ素子を動作させる（シフトなし）。この場合、３
個の欠陥に対応する欠陥選択線Ｒ１、Ｒ３およびＲ６
は、どのデコード信号線にも接続されず、常に非選択状
態となる。さらに、通常選択用の選択線Ｒ０から離れた
側に位置する第２の冗長選択線ＪＬ１も、デコード信号
線に接続されていない状態になっている。

【００４１】換言すれば、図３および図４においては、
通常選択用の選択線に近い側に位置する冗長選択線ＪＬ
０、ＪＲ０を使用して２ビットのシフト冗長を行うと共
に、通常選択用の選択線から離れた側に位置する冗長選
択線ＪＬ１、ＪＲ１のいずれか一方を使用して１ビット
のシフト冗長を行うことにより、最終的に３ビットのシ
フト冗長を行うことが可能になる。

【００４２】図５は、２本の選択線Ｒ２、Ｒ５に欠陥が
存在し、かつ、これらの欠陥に対し２ビットのシフト冗
長を行う場合の第１例を説明するためのものである。図
５において、第１のスイッチ部２−１は、左側の６本の
デコード信号線が、通常選択用の選択線Ｒ０に近い側に
位置する第１の冗長選択線ＪＬ０の方向にシフトするよ
うに、対応する６本のスイッチ素子の切替動作を行う
（左方向シフト）。さらに、第１のスイッチ部２−１お
よび第２のスイッチ部２−２は、左方向シフトおよび右
方向シフトのいずれも行うことなく、デコード信号線と
選択線Ｒ６、Ｒ７とが接続されるように、スイッチ素子
を動作させる（シフトなし）。

【００４３】さらに、図５において、第２のスイッチ部
２−２は、左側の４本のデコード信号線が、通常選択用
の選択線Ｒ０から離れた側に位置する第１の冗長選択線
ＪＬ１の方向にさらにシフトするように、対応する４本
のスイッチ素子の切替動作を行う（左方向シフト）。さ
らに、第２のスイッチ部２−２は、左方向シフトおよび
右方向シフトのいずれも行うことなく、第１のスイッチ
部２−１のスイッチ素子と選択線Ｒ３、Ｒ４とが接続さ
れるように、スイッチ素子を動作させる（シフトな
し）。この場合、２個の欠陥に対応する欠陥選択線Ｒ
２、Ｒ５は、どのデコード信号線にも接続されず、常に
非選択状態となる。さらに、通常選択用の選択線Ｒ７の
側に位置する冗長選択線ＪＲ０、ＪＲ１のいずれも、デ
コード信号線に接続されていない状態になっている。

【００４４】図６は、２本の選択線Ｒ２、Ｒ５に欠陥が
存在し、かつ、これらの欠陥に対し２ビットのシフト冗
長を行う場合の第２例を説明するためのものである。図
５において、第１のスイッチ部２−１は、左側の３本の
デコード信号線が、通常選択用の選択線Ｒ０に近い側に
位置する第１の冗長選択線ＪＬ０の方向にシフトするよ
うに、対応する３本のスイッチ素子の切替動作を行う
（左方向シフト）。さらに、第１のスイッチ部２−１
は、右側の３本のデコード信号線が、通常選択用の選択
線Ｒ７に近い側に位置する第２の冗長選択線ＪＲ０の方
向にシフトするように、対応する３本のスイッチ素子の
切替動作を行う（右方向シフト）。さらに、第１のスイ
ッチ部２−１および第２のスイッチ部２−２は、左方向
シフトおよび右方向シフトのいずれも行うことなく、デ
コード信号線と選択線Ｒ３、Ｒ４とが接続されるよう
に、スイッチ素子を動作させる（シフトなし）。

【００４５】さらに、図６において、第２のスイッチ部
２−２は、左方向シフトおよび右方向シフトのいずれも
行うことなく、第１のスイッチ部２−１のスイッチ素子
と、選択線Ｒ０、Ｒ１、Ｒ６、Ｒ７、内側の第１の冗長
選択線ＪＬ０、および内側の第２の冗長選択線ＪＲ０が
接続されるように、スイッチ素子を動作させる（シフト
なし）。この場合、２個の欠陥に対応する欠陥選択線Ｒ
２、Ｒ５は、どのデコード信号線にも接続されず、常に
非選択状態となる。さらに、外側の第１の冗長選択線Ｊ
Ｌ１、および外側の第２の冗長選択線ＪＲ１は、デコー
ド信号線に接続されていない状態になっている。

【００４６】図７は、２本の選択線Ｒ２、Ｒ５に欠陥が
存在し、かつ、これらの欠陥に対し２ビットのシフト冗
長を行う場合の第３例を説明するためのものである。図
７において、第１のスイッチ部２−１は、右側の６本の
デコード信号線が、通常選択用の選択線Ｒ７に近い側に
位置する第２の冗長選択線ＪＲ０の方向にシフトするよ
うに、対応する６本のスイッチ素子の切替動作を行う
（右方向シフト）。さらに、第１のスイッチ部２−１お
よび第２のスイッチ部２−２は、左方向シフトおよび右
方向シフトのいずれも行うことなく、デコード信号線と
選択線Ｒ０、Ｒ１とが接続されるように、スイッチ素子
を動作させる（シフトなし）。

【００４７】さらに、図７において、第２のスイッチ部
２−２は、右側の４本のデコード信号線が、通常選択用
の選択線Ｒ７から離れた側に位置する第２の冗長選択線
ＪＲ１の方向にさらにシフトするように、対応する４本
のスイッチ素子の切替動作を行う（右方向シフト）。さ
らに、第２のスイッチ部２−２は、左方向シフトおよび
右方向シフトのいずれも行うことなく、第１のスイッチ
部２−１のスイッチ素子と選択線Ｒ３、Ｒ４とが接続さ
れるように、スイッチ素子を動作させる（シフトな
し）。この場合、２個の欠陥に対応する欠陥選択線Ｒ
１、Ｒ３およびＲ６は、どのデコード信号線にも接続さ
れず、常に非選択状態となる。さらに、通常選択用の選
択線Ｒ０の側に位置する冗長選択線ＪＬ０、ＪＬ１のい
ずれも、デコード信号線に接続されていない状態になっ
ている。

【００４８】換言すれば、図６においては、内側の第１
の冗長選択線ＪＬ０および第２の冗長選択線ＪＲ０を使
用して２ビットのシフト冗長を行うことが可能になる。
この場合、第１のスイッチ部のスイッチ素子のみが、デ
コード信号線を冗長選択線の方向にシフトさせるための
切替動作を行うようになっている。また一方で、図５お
よび図７においては、左端の２本の冗長選択線、または
右端の２本の冗長選択線を使用して２ビットのシフト冗
長を行うことが可能になる。この場合、第１のスイッチ
部のスイッチ素子が、左端または右端の内側に位置する
冗長選択線の方向にデコード信号線をシフトさせるため
の切替動作を行うと共に、第２のスイッチ部のスイッチ
素子が、同じ端の外側に位置する冗長選択線の方向にデ
コード信号線をシフトさせるための切替動作を行うよう
になっている。

【００４９】図８は、１本の選択線Ｒ２に欠陥が存在
し、かつ、これらの欠陥に対し１ビットのシフト冗長を
行う場合の第１例を説明するためのものである。図５に
おいて、第１のスイッチ部２−１は、左側の３本のデコ
ード信号線が、通常選択用の選択線Ｒ０に近い側に位置
する第１の冗長選択線ＪＬ０の方向にシフトするよう
に、対応する３本のスイッチ素子の切替動作を行う（左
方向シフト）。さらに、第１のスイッチ部２−１および
第２のスイッチ部２−２は、左方向シフトおよび右方向
シフトのいずれも行うことなく、デコード信号線と選択
線Ｒ３〜Ｒ７とが接続されるように、スイッチ素子を動
作させる（シフトなし）。

【００５０】さらに、図８において、第２のスイッチ部
２−２は、左方向シフトおよび右方向シフトのいずれも
行うことなく、第１のスイッチ部２−１のスイッチ素子
と、選択線Ｒ０、Ｒ１および第１の冗長選択線ＪＬ０と
が接続されるように、スイッチ素子を動作させる（シフ
トなし）。この場合、１個の欠陥に対応する欠陥選択線
Ｒ２は、どのデコード信号線にも接続されず、常に非選
択状態となる。さらに、通常選択用の選択線Ｒ０の側に
位置する第１の冗長選択線ＪＬ１、および通常選択用の
選択線Ｒ７の側に位置する第２の冗長選択線ＪＲ０、Ｊ
Ｒ１のいずれも、デコード信号線に接続されていない状
態になっている。

【００５１】図９は、１本の選択線Ｒ２に欠陥が存在
し、かつ、これらの欠陥に対し１ビットのシフト冗長を
行う場合の第２例を説明するためのものである。図９に
おいて、第１のスイッチ部２−１は、右側の６本のデコ
ード信号線が、通常選択用の選択線Ｒ７に近い側に位置
する第２の冗長選択線ＪＲ０の方向にシフトするよう
に、対応する６本のスイッチ素子の切替動作を行う（右
方向シフト）。さらに、第１のスイッチ部２−１および
第２のスイッチ部２−２は、左方向シフトおよび右方向
シフトのいずれも行うことなく、デコード信号線と選択
線Ｒ０、Ｒ１とが接続されるように、スイッチ素子を動
作させる（シフトなし）。

【００５２】さらに、図９において、第２のスイッチ部
２−２は、左方向シフトおよび右方向シフトのいずれも
行うことなく、第１のスイッチ部２−１のスイッチ素子
と、選択線Ｒ３〜Ｒ７および第２の冗長選択線ＪＲ０と
が接続されるように、スイッチ素子を動作させる（シフ
トなし）。この場合、１個の欠陥に対応する欠陥選択線
Ｒ２は、どのデコード信号線にも接続されず、常に非選
択状態となる。さらに、通常選択用の選択線Ｒ０の側に
位置する第１の冗長選択線ＪＬ０、ＪＬ１、および通常
選択用の選択線Ｒ７の側に位置する第２の冗長選択線Ｊ
Ｒ１のいずれも、デコード信号線に接続されていない状
態になっている。

【００５３】換言すれば、図８および図９においては、
通常選択用の選択線に近い側に位置する冗長選択線ＪＬ
０、ＪＲ０のいずれか一方を使用して１ビットのシフト
冗長を行うことが可能になる。この場合、第１のスイッ
チ部のスイッチ素子のみが、デコード信号線をいずれか
１本の冗長選択線の方向にシフトさせるための切替動作
を行うようになっている。

【００５４】図１１は、４本の選択線に欠陥が生じた場
合にスイッチ部の動作による各部の信号レベルを示す図
であり、図１２は、３本の選択線に欠陥が生じた場合に
スイッチ部の動作による各部の信号レベルを示す図であ
る。ここでは、２本の第１の冗長選択線ＪＬ０、ＪＬ
１、２本の第１の冗長選択線ＪＲ０、ＪＲ１、および８
本の通常選択用の選択線Ｒ０〜Ｒ７が設けられている半
導体記憶装置において、４本または３本の選択線に欠陥
が生じた場合に、第１および第２のスイッチ部が切替動
作を行ったときの各部の信号レベルを示すこととする。
図１１は、前述の図２のようなスイッチ部の切替動作を
行ったときの各部の信号レベルを示し、図１２は、前述
の図３のようなスイッチ部の切替動作を行ったときの各
部の信号レベルを示している。

【００５５】図１に示したシフト冗長ヒューズ回路部４
は、通常動作時に使用される通常選択用のヒューズ回
路、冗長選択時に使用される冗長選択用ヒューズ回路、
および、冗長選択線に不良がないか否かを確認するため
の強制冗長時に使用される強制冗長用ヒューズ回路を有
する。これらの通常選択用のヒューズ回路は、対応する
ヒューズを切断した場合に低電圧レベル（“Ｌ”レベ
ル）を出力し、切断しない場合には高電圧レベル
（“Ｈ”レベル）を出力する。また一方で、冗長選択用
ヒューズ回路（および強制冗長用ヒューズ回路）は、そ
れとは逆に、ヒューズ（冗長選択用ヒューズ）を切断し
た場合に“Ｈ”レベルを出力し、切断しない場合には
“Ｌ”レベルを出力する。この場合、１ビットのシフト
冗長に対し、欠陥選択線に対応するヒューズ回路のヒュ
ーズと、第１および第２の冗長選択線中のいずれか１本
の冗長選択線に対応する冗長選択用ヒューズ回路のヒュ
ーズの２本が切断される。したがって、図１１のように
４ビットのシフト冗長を行う場合は、４本の欠陥選択線
に対応する４本のヒューズと、４本の第１および第２の
冗長選択線の全てに対応する冗長選択用ヒューズ回路の
ヒューズ（冗長選択用ヒューズ）の計８本が切断され
る。また一方で、図１２のように３ビットのシフト冗長
を行う場合は、３本の欠陥選択線に対応する３本のヒュ
ーズと、第１および第２の冗長選択線の中で内側に位置
する２本のヒューズと、外側に位置する１本のヒューズ
の計６本が切断される。

【００５６】さらに、第１のシフト冗長制御回路部３−
１内の複数のシフト制御回路は、図１６にて後述するよ
うに、一方の第１の入力信号ｕｉｎ０と一方の第１の出
力信号ｕｏｕｔ０を接続すると共に、他方の第１の入力
信号ｌｉｎ０と他方の第１の出力信号ｌｏｕｔ０を接続
することによって、後述の図１９に示すように、直列接
続された回路を２段構えにした構成になっている。また
一方で、第２のシフト冗長制御回路部３−２内の複数の
シフト制御回路もまた、図１６にて後述するように、一
方の第２の入力信号ｕｉｎ１と一方の第２の出力信号ｕ
ｏｕｔ１、および、他方の第２の入力信号ｌｉｎ１と他
方の第２の出力信号ｌｏｕｔ１を接続することによっ
て、後述の図１９に示すように、直列接続された回路を
２段構えにした構成になっている。

【００５７】第１のスイッチ部２−１内の各々のスイッ
チ素子の切替動作は、第１のシフト冗長制御回路部３−
１から出力される第１の出力信号ｕｏｕｔ０と第１の出
力信号ｌｏｕｔ０の“Ｈ”レベルおよび“Ｌ”レベルの
組み合わせにより制御される。ヒューズを切断しない場
合、第１の出力信号ｕｏｕｔ０および第１の出力信号ｌ
ｏｕｔ０の出力レベルは全て“Ｌ”レベルになる。さら
に、このとき、シフト冗長ヒューズ回路部４において、
冗長選択線以外の選択線に対応するヒューズ回路の出力
は“Ｈ”レベルになり、冗長選択線に対応する冗長選択
用ヒューズ回路の出力は“Ｌ”レベルになる。この場合
は、シフト冗長動作はないと判断する。

【００５８】また一方で、第２のスイッチ部２−２内の
各々のスイッチ素子の切替動作は、第２のシフト冗長制
御回路部３−２から出力される第２の出力信号ｕｏｕｔ
１と第２の出力信号ｌｏｕｔ１の“Ｈ”レベルおよび
“Ｌ”レベルの組み合わせにより制御される。ヒューズ
を切断しない場合、第２の出力信号ｕｏｕｔ１および第
２の出力信号ｌｏｕｔ１の出力レベルは全て“Ｌ”レベ
ルになる。

【００５９】ここで、図１１に示すように、４本の欠陥
選択線Ｒ１、Ｒ３、Ｒ５およびＲ７にそれぞれ対応する
ヒューズを切断すると共に、４本の第１および第２の冗
長選択線ＪＬ０、ＪＬ１、ＪＲ０およびＪＲ１にそれぞ
れ対応する冗長選択用ヒューズ回路の４本のヒューズ
（冗長選択用ヒューズ）を切断した場合について考察す
る。このときに、切断した４本の欠陥選択線Ｒ１、Ｒ
３、Ｒ５およびＲ７にそれぞれ対応するヒューズ回路の
出力は“Ｌ”レベルになり、切断した４本の冗長選択線
ＪＬ０、ＪＬ１、ＪＲ０およびＪＲ１にそれぞれ対応す
る冗長選択用ヒューズ回路の出力は“Ｈ”レベルにな
る。

【００６０】この場合、第１のシフト冗長制御回路部３
−１は、左側の４本のデコード信号線が、通常選択用の
選択線Ｒ０に近い側に位置する第１の冗長選択線ＪＬ０
の方向にシフトするように、第１のスイッチ部２−１の
切替動作を制御する（左方向シフト←）。さらに、第１
のシフト冗長制御回路部３−１は、右側の３本のデコー
ド信号線が、通常選択用の選択線Ｒ７に近い側に位置す
る第２の冗長選択線ＪＲ０の方向にシフトするように、
第１のスイッチ部２−１の切替動作を制御する（右方向
シフト→）。さらに、第１のシフト冗長制御回路部３−
１および第２のシフト冗長制御回路部３−２は、左方向
シフトおよび右方向シフトのいずれも行うことなく、デ
コード信号線と選択線Ｒ４とが接続されるように、第１
のスイッチ部２−１および第２のスイッチ部２−２の動
作を制御する（シフトなし↑）。さらに、第１のシフト
冗長制御回路部３−１および第２のシフト冗長制御回路
部３−２は、欠陥選択線Ｒ３、Ｒ５がデコード信号線に
接続されない非選択状態になるように（図１１の第１お
よび第２のシフト冗長制御回路部３−１、３−２の欄の
“Ｘ”（ただし、欠陥選択線Ｒ３、Ｒ５に関係する部
分）に対応する）、第１のスイッチ部２−１および第２
のスイッチ部２−２の動作を制御する。

【００６１】さらに、図１１に示すように、第２のシフ
ト冗長制御回路部３−２は、左側の３本のデコード信号
線が、通常選択用の選択線Ｒ０から離れた側に位置する
第１の冗長選択線ＪＬ１の方向にさらにシフトするよう
に、第２のスイッチ部２−２の切替動作を制御する（左
方向シフト←）。さらに、第２のシフト冗長制御回路部
３−２は、右側の２本のデコード信号線が、通常選択用
の選択線Ｒ７から離れた側に位置する第２の冗長選択線
ＪＲ１の方向にさらにシフトするように、第２のスイッ
チ部２−２の切替動作を制御する（右方向シフト→）。
さらに、第２のシフト冗長制御回路部３−２は、左方向
シフトおよび右方向シフトのいずれも行うことなく、デ
コード信号線と選択線Ｒ２、Ｒ６とが接続されるよう
に、第２のスイッチ部２−２の切替動作を制御する（シ
フトなし↑）。さらに、第２のシフト冗長制御回路部３
−２は、２本の欠陥選択線Ｒ１、Ｒ７がデコード信号線
に接続されない非選択状態になるように（図１１の第２
のシフト冗長制御回路部３−２の欄の“Ｘ”（ただし、
欠陥選択線Ｒ１、Ｒ７に関係する部分）に対応する）、
第２のスイッチ部２−２の動作を制御する。このように
して、４本の欠陥選択線Ｒ１、Ｒ３、Ｒ５およびＲ７
を、どのデコード信号線にも接続されない非選択状態に
することにより、これらの欠陥選択線を救済することが
可能になる。

【００６２】このとき、第１のシフト冗長制御回路部３
−１において、左方向シフトが行われる通常選択用のヒ
ューズおよび冗長選択用ヒューズからの信号が入力され
る位置の第１の出力信号ｕｏｕｔ０のみ“Ｈ”レベルに
なっており、それ以外の位置の第１の出力信号ｕｏｕｔ
０は全て“Ｌ”レベルになるため、一方の第１の出力信
号ｕｏｕｔ０＝“Ｈ”で他方の第１の出力信号ｌｏｕｔ
０＝“Ｌ”の状態を左方向シフトと判定すればよい。ま
た一方で、第２のシフト冗長制御回路部３−２におい
て、左方向シフトが行われる通常選択用のヒューズおよ
び冗長選択用ヒューズからの信号が入力される位置の第
２の出力信号ｕｏｕｔ１のみ“Ｈ”レベルになってお
り、それ以外の位置の第２の出力信号は全て“Ｌ”レベ
ルになるため、一方の第２の出力信号ｕｏｕｔ１＝
“Ｈ”で他方の第２の出力信号ｌｏｕｔ１＝“Ｌ”の状
態を左方向シフトと判定すればよい。

【００６３】さらに、第１のシフト冗長制御回路部３−
１において、右方向シフトが行われる通常選択用のヒュ
ーズおよび冗長選択用ヒューズからの信号が入力される
位置の第１の出力信号ｌｏｕｔ０のみ“Ｈ”レベルにな
っており、それ以外の位置の第１の出力信号ｌｏｕｔ０
は全て“Ｌ”レベルになるため、一方の第１の出力信号
ｕｏｕｔ０＝“Ｌ”で他方の第１の出力信号ｌｏｕｔ０
＝“Ｈ”の状態を右方向シフトと判定すればよい。また
一方で、第２のシフト冗長制御回路部３−２において、
右方向シフトが行われる通常選択用のヒューズおよび冗
長選択用ヒューズからの信号が入力される位置の第２の
出力信号ｌｏｕｔ１のみ“Ｈ”レベルになっており、そ
れ以外の位置の第２の出力信号ｌｏｕｔ１は全て“Ｌ”
レベルになるため、一方の第２の出力信号ｕｏｕｔ１＝
“Ｌ”で他方の第２の出力信号ｌｏｕｔ１＝“Ｈ”の状
態を右方向シフトと判定すればよい。

【００６４】また一方で、図１２に示すように、３本の
欠陥選択線Ｒ１、Ｒ３およびＲ６にそれぞれ対応するヒ
ューズを切断すると共に、２本の第１の冗長選択線ＪＬ
０、ＪＬ１、および１本の第２の冗長選択線ＪＲ０（す
なわち、３本の冗長選択線）にそれぞれ対応する冗長選
択用ヒューズ回路の３本のヒューズ（冗長選択用ヒュー
ズ）を切断した場合について考察する。このときに、切
断した３本の欠陥選択線Ｒ１、Ｒ３およびＲ６にそれぞ
れ対応するヒューズ回路の出力は“Ｌ”レベルになり、
切断した３本の冗長選択線ＪＬ０、ＪＬ１およびＪＲ０
にそれぞれ対応する冗長選択用ヒューズ回路の出力は
“Ｈ”レベルになる。

【００６５】この場合、第１のシフト冗長制御回路部３
−１は、左側の４本のデコード信号線が、通常選択用の
選択線Ｒ０に近い側に位置する第１の冗長選択線ＪＬ０
の方向にシフトするように、第１のスイッチ部２−１の
切替動作を制御する（左方向シフト←）。さらに、第１
のシフト冗長制御回路部３−１は、右側の２本のデコー
ド信号線が、通常選択用の選択線Ｒ７に近い側に位置す
る第２の冗長選択線ＪＲ０の方向にシフトするように、
第１のスイッチ部２−１の切替動作を制御する（右方向
シフト→）。さらに、第１のシフト冗長制御回路部３−
１および第２のシフト冗長制御回路部３−２は、左方向
シフトおよび右方向シフトのいずれも行うことなく、デ
コード信号線と選択線Ｒ４、Ｒ５とが接続されるよう
に、第１のスイッチ部２−１および第２のスイッチ部２
−２の動作を制御する（シフトなし↑）。さらに、第１
のシフト冗長制御回路部３−１および第２のシフト冗長
制御回路部３−２は、欠陥選択線Ｒ３、Ｒ６がデコード
信号線に接続されない非選択状態になるように（図１２
の第１および第２のシフト冗長制御回路部３−１、３−
２の欄の“Ｘ”（ただし、欠陥選択線Ｒ３、Ｒ６に関係
する部分）に対応する）、第１のスイッチ部２−１およ
び第２のスイッチ部２−２の動作を制御する。

【００６６】さらに、図１２に示すように、第２のシフ
ト冗長制御回路部３−２は、左側の３本のデコード信号
線が、通常選択用の選択線Ｒ０から離れた側に位置する
第１の冗長選択線ＪＬ１の方向にさらにシフトするよう
に、第２のスイッチ部２−２の切替動作を制御する（左
方向シフト←）。さらに、第２のシフト冗長制御回路部
３−２は、左方向シフトおよび右方向シフトのいずれも
行うことなく、デコード信号線と、選択線Ｒ２、Ｒ７お
よび第２の冗長選択線ＪＲ０とが接続されるように、ス
イッチ素子を動作させる（シフトなし）。さらに、第２
のシフト冗長制御回路部３−２は、１本の欠陥選択線Ｒ
１がデコード信号線に接続されない非選択状態になるよ
うに（図１２の第２のシフト冗長制御回路部３−２の欄
の“Ｘ”（ただし、欠陥選択線Ｒ１に関係する部分）に
対応する）、第２のスイッチ部２−２の動作を制御す
る。このようにして、３本の欠陥選択線Ｒ１、Ｒ３およ
びＲ６を、どのデコード信号線にも接続されない非選択
状態にすることにより、これらの欠陥選択線を救済する
ことが可能になる。

【００６７】このとき、第１のシフト冗長制御回路部３
−１においては、図１１の場合と同じように、左方向シ
フトが行われる通常選択用のヒューズおよび冗長選択用
ヒューズからの信号が入力される位置の第１の出力信号
ｕｏｕｔ０のみ“Ｈ”レベルになっており、それ以外の
位置の第１の出力信号ｕｏｕｔ０は全て“Ｌ”レベルに
なるため、一方の第１の出力信号ｕｏｕｔ０＝“Ｈ”で
他方の第１の出力信号ｌｏｕｔ０＝“Ｌ”の状態を左方
向シフトと判定すればよい。また一方で、第２のシフト
冗長制御回路部３−２においても、図１１の場合と同じ
ように、左方向シフトが行われる通常選択用のヒューズ
および冗長選択用ヒューズからの信号が入力される位置
の第２の出力信号ｕｏｕｔ１のみ“Ｈ”レベルになって
おり、それ以外の位置の第２の出力信号は全て“Ｌ”レ
ベルになるため、一方の第２の出力信号ｕｏｕｔ１＝
“Ｈ”で他方の第２の出力信号ｌｏｕｔ１＝“Ｌ”の状
態を左方向シフトと判定すればよい。

【００６８】ついで、本発明の１ビット〜４ビットのシ
フト冗長機能を有する半導体記憶装置の一実施例の主要
部の構成を順次説明する。図１３は、本発明の一実施例
における通常選択用のヒューズ回路の構成を示す回路図
である。図１３の通常選択用のヒューズ回路（ただし、
強制冗長時に冗長される選択線用のヒューズ回路は除
く）６０は、図１に示したような選択線Ｒ０〜Ｒ３、Ｒ
６〜Ｒ（ｎ−７）、およびＲ（ｎ−４）〜Ｒ（ｎ−１）
と一対一に対応して設けられるシフト冗長ヒューズ回路
部４内の複数のヒューズ回路の一つを示すものである。

【００６９】図１３において、ｓｔｔｘは、例えば、電
源投入時、電源が立ち上がるまでは“Ｈ”レベルであ
り、電源が立ち上がった後は“Ｌ”レベルになる制御信
号で、ｃｆｓはヒューズ回路６０の出力信号である。図
１３に示すヒューズ回路６０は、制御信号ｓｔｔｘが入
力されるＰチャネル型トランジスタ４１およびＮチャネ
ル型トランジスタ４２と、Ｎチャネル型トランジスタ４
４と、２つのインバータ４３、４５とを備えている。ヒ
ューズ４０が切断されていない場合、電源が立ち上がっ
た後は、ヒューズ回路の出力信号ｃｆｓは“Ｈ”レベル
になる。ヒューズ４０が切断されている場合、ヒューズ
回路の出力信号ｃｆｓは“Ｌ”レベルになる。

【００７０】図１４は、本発明の一実施例における冗長
選択用ヒューズ回路の構成を示す回路図である。図１４
の冗長選択用ヒューズ回路６０ｊは、図１のシフト冗長
ヒューズ回路部４内の第１および第２の冗長選択線ＪＬ
０、ＪＬ１、ＪＲ０およびＪＲ１に使用される冗長選択
用ヒューズ回路の各々に対応するものである。図１４に
おいて、ｆｔｐｚは、冗長選択線に不良がないか否かを
確認するための強制冗長を行う際に“Ｈ”レベルになる
制御信号である。図１４に示す冗長選択用ヒューズ回路
６０ｊは、制御信号ｓｔｔｘが入力されるＰチャネル型
トランジスタ４１ｒおよびＮチャネル型トランジスタ４
３ｒと、制御信号ｆｔｐｚが入力されるＰチャネル型ト
ランジスタ４２ｒおよびＮチャネル型トランジスタ４４
ｒと、Ｎチャネル型トランジスタ４５ｒと、インバータ
４６ｒとを備えている。ヒューズ（冗長選択用ヒュー
ズ）４０ｒが切断されておらず、かつ、強制冗長を行わ
ない場合（制御信号ｆｔｐｚ＝“Ｌ”）場合、冗長選択
用ヒューズ回路の出力信号ｃｆｓｊは“Ｌ”レベルにな
る。また一方で、ヒューズ４０ｒを実際に切断した場
合、冗長選択用ヒューズ回路の出力信号ｃｆｓｊは
“Ｈ”レベルになる。

【００７１】さらに、図１４において、ヒューズ４０ｒ
が切断されておらず、かつ、強制冗長を行った場合（制
御信号ｆｔｐｚ＝“Ｈ”）、Ｐチャネル型トランジスタ
４２ｒがオフ状態になり、Ｎチャネル型トランジスタ４
４ｒがオン状態になってノードｎ０３が“Ｌ”レベルに
なる。この結果、冗長選択用ヒューズ回路の出力信号ｃ
ｆｓｊは“Ｈ”レベルになる。この場合は、ヒューズ４
０ｒが見かけ上切断された状態になり、後述の図１５の
強制冗長選択用ヒューズ回路と共に強制冗長を行うこと
によって、冗長選択線に不良がないか否かを確認するこ
とができる。

【００７２】図１３の通常選択用のヒューズ回路、およ
び図１４の冗長選択用ヒューズ回路のいずれにおいて
も、冗長の対象とする選択線に対応するヒューズ回路の
ヒューズと、冗長選択線に対応する冗長選択用ヒューズ
回路のヒューズとを切断している。図１５は、本発明の
一実施例における強制冗長選択用ヒューズ回路の構成を
示す回路図である。図１４に示す強制冗長選択用ヒュー
ズ回路６０ｐｊは、図１のシフト冗長ヒューズ回路部４
内の４本の強制冗長選択線（例えば、選択線Ｒ４、Ｒ
５、Ｒ（ｎ−６）およびＲ（ｎ−５）のように、冗長選
択線と隣接しておらず、かつ、冗長選択線に近い位置に
ある選択線）に使用される強制冗長用ヒューズ回路の各
々に対応するものである。

【００７３】図１５において、ｆｔｐｚは、前述したよ
うに、強制冗長を行う際に“Ｈ”レベルになる制御信号
である。図１５に示す強制冗長用ヒューズ回路６０ｐｊ
は、制御信号ｓｔｔｘが入力されるＰチャネル型トラン
ジスタ４１ｆおよびＮチャネル型トランジスタ４３ｆ
と、制御信号ｆｔｐｚが入力されるＰチャネル型トラン
ジスタ４２ｆおよびＮチャネル型トランジスタ４４ｆ
と、Ｎチャネル型トランジスタ４５ｆと、２つのインバ
ータ４６ｆ、４７ｆとを備えている。強制冗長時のヒュ
ーズ４０ｆを切断したように見せかけた場合、強制冗長
ヒューズ回路の出力信号ｃｆｓは“Ｌ”レベルになる。
この状態で、シフト冗長の対象とする選択線に対応する
ヒューズを切断する前に、冗長選択線に不良がないか否
かを確認することが可能である。

【００７４】さらに詳しく説明すると、強制冗長を行う
場合には、Ｐチャネル型トランジスタ４２ｆおよびＮチ
ャネル型トランジスタ４４ｆの各々のゲートに対し、
“Ｈ”レベルの制御信号ｆｔｐｚを入力する。このよう
にすれば、Ｐチャネル型トランジスタ４２ｆがオフ状態
になり、Ｎチャネル型トランジスタ４４ｆがオン状態に
なってインバータ４６ｆの入力レベルが“Ｌ”レベルに
なる。この結果、インバータ４７ｆの出力レベルが
“Ｌ”レベルになり、“Ｌ”レベルの出力信号ｃｆｓが
生成されることになる。

【００７５】また一方で、強制冗長を行わない場合には
（制御信号ｆｔｐｚ＝“Ｌ”）、Ｐチャネル型トランジ
スタ４２ｆがオン状態になり、Ｎチャネル型トランジス
タ４４ｆがオフ状態になってインバータ４６ｆの入力レ
ベルが“Ｈ”レベルになる。この結果、インバータ４７
ｆの出力レベルが“Ｈ”レベルになり、“Ｈ”レベルの
出力信号ｃｆｓが生成されることになる。さらに、ヒュ
ーズ４０ｆを実際に切断した場合、Ｎチャネル型トラン
ジスタ４５ｆがオフ状態になってインバータ４６ｆの入
力レベルが“Ｌ”レベルになる。この結果、インバータ
４７ｆの出力レベルが“Ｌ”レベルになり、“Ｌ”レベ
ルの出力信号ｃｆｓが生成されることになる。

【００７６】図１６は、本発明の一実施例における第１
および第２のシフト制御回路の構成を示す回路図であ
る。ここでは、第１のスイッチ部２−１（図１参照）の
切替動作を制御する第１のシフト冗長制御回路部３−１
（図１参照）を構成する複数の第１のシフト制御回路の
各々を示すと共に、第２のスイッチ部２−２（図１参
照）の切替動作を制御する第２のシフト冗長制御回路部
３−２（図１参照）を構成する複数の第２のシフト制御
回路の各々を示す。

【００７７】図１６において、ｕｏｕｔ０は第１のシフ
ト冗長制御回路部３−１の各々の第１のシフト制御回路
における一方の出力信号を示し、ｌｏｕｔ０は上記第１
のシフト制御回路における他方の出力信号を示す。さら
に、ｕｏｕｔ１は第２のシフト冗長制御回路部３−２の
各々の第２のシフト制御回路における一方の出力信号を
示し、ｌｏｕｔ１は上記第２のシフト制御回路における
他方の出力信号を示す。ｃｆｓは前述の図１３および図
１４のヒューズ回路６０（および冗長選択用ヒューズ回
路６０ｊ）の出力信号を示す。

【００７８】さらに、図１６において、各々の第１のシ
フト制御回路３０−１は、上記のヒューズ回路の出力信
号ｃｆｓを受けて第１のスイッチ部２−１の各々のスイ
ッチ素子を制御する回路であり、左シフト用の第１のシ
フト制御回路３０−１−ｌと右シフト用の第１のシフト
制御回路３０−１−ｒを含む。左シフト用の第１のシフ
ト制御回路３０−１−ｌは、２つのＮＡＮＤゲート３１
−１、３２−１が図１６のように接続された回路により
構成されている。さらに、右シフト用の第１のシフト制
御回路３０−１−ｒもまた、２つのＮＡＮＤゲート３３
−１、３４−１が図１６のように接続された回路により
構成されている。

【００７９】ここでは、第１のシフト冗長制御回路部３
−１内の複数のシフト制御回路は、左シフト用の第１の
シフト制御回路３０−１−ｌにおける一方の第１の入力
信号ｕｉｎ０と一方の第１の出力信号ｕｏｕｔ０を接続
すると共に、右シフト用の第１のシフト制御回路３０−
１−ｒにおける他方の第１の入力信号ｌｉｎ０と他方の
第１の出力信号ｌｏｕｔ０を接続することによって、直
列接続された回路を２段構えにした構成になっている。
上記の第１のシフト冗長制御回路部３−１の中で、一方
の端に位置する左シフト用の第１のシフト制御回路の入
力信号ｕｉｎ０、および、他方の端に位置する右シフト
用の第１のシフト制御回路の入力信号ｌｉｎ０は、それ
ぞれ高電圧側の電源（電源電圧Ｖｉｉ）に接続されてお
り、“Ｈ”レベルの電圧が入力される。

【００８０】さらに、図１６において、各々の第２のシ
フト制御回路３０−２は、前述の通常選択用のヒューズ
回路６０（および冗長選択用ヒューズ回路６０ｊ）の出
力信号ｃｆｓを受けて第２のスイッチ部２−２の各々の
スイッチ素子を制御する回路であり、左シフト用の第２
のシフト制御回路３０−２−ｌと右シフト用の第２のシ
フト制御回路３０−２−ｒを含む。左シフト用の第２の
シフト制御回路３０−２−ｌは、ＮＡＮＤゲート３１−
２およびインバータ３２−２が図１６のように接続され
た回路により構成されている。さらに、右シフト用の第
２のシフト制御回路３０−２−ｒもまた、ＮＡＮＤゲー
ト３３−２およびインバータ３４−２が図１６のように
接続された回路により構成されている。

【００８１】ここでは、第２のシフト冗長制御回路部３
−２内の複数のシフト制御回路は、左シフト用の第２の
シフト制御回路３０−２−ｌにおける一方の第２の入力
信号ｕｉｎ１と一方の第２の出力信号ｕｏｕｔ１を接続
すると共に、右シフト用の第２のシフト制御回路３０−
２−ｒにおける他方の第２の入力信号ｌｉｎ１と他方の
第２の出力信号ｌｏｕｔ１を接続することによって、直
列接続された回路を２段構えにした構成になっている。
上記の第２のシフト冗長制御回路部３−２の中で、一方
の端に位置する左シフト用の第２のシフト制御回路の入
力信号ｕｉｎ１、および、他方の端に位置する右シフト
用の第２のシフト制御回路の入力信号ｌｉｎ１は、それ
ぞれ高電圧側の電源（電源電圧Ｖｉｉ）に接続されてお
り、“Ｈ”レベルの電圧が入力される。

【００８２】第１のスイッチ部２−１内の各々のスイッ
チ素子の切替動作は、第１のシフト冗長制御回路部３−
１から出力される第１の出力信号ｕｏｕｔ０と第１の出
力信号ｌｏｕｔ０の“Ｈ”レベルおよび“Ｌ”レベルの
組み合わせにより制御される。さらに、第２のスイッチ
部２−２内の各々のスイッチ素子の切替動作は、第２の
シフト冗長制御回路部３−２から出力される第２の出力
信号ｕｏｕｔ１と第２の出力信号ｌｏｕｔ１の“Ｈ”レ
ベルおよび“Ｌ”レベルの組み合わせにより制御され
る。

【００８３】さらに、図１６において、左シフト用の第
２のシフト制御回路３０−２−ｌのＮＡＮＤゲート３１
−２の出力端子が、左シフト用の第１のシフト制御回路
３０−１−ｌのＮＡＮＤゲート３２−１の一方の入力端
子に接続されている。同様にして、右シフト用の第２の
シフト制御回路３０−２−ｒのＮＡＮＤゲート３３−２
の出力端子が、右シフト用の第１のシフト制御回路３０
−１−ｒのＮＡＮＤゲート３４−１の一方の入力端子に
接続されている。このような回路構成においては、第２
のシフト制御回路による第２のスイッチ部２−２のスイ
ッチ素子の右方向シフト動作または右方向シフト動作を
行う場合は、第１のシフト制御回路による第１のスイッ
チ部２−１のスイッチ素子の同方向のシフト動作を必ず
行うようになっているので、第１および第２のスイッチ
部２−１、２−２によるシフト冗長用の切替動作を誤り
なく実行することが可能になる。

【００８４】図１７は、本発明の一実施例における第１
のスイッチ部の構成を示す回路図であり、図１８は、本
発明の一実施例における第２のスイッチ部の構成を示す
回路図である。ここでは、第１のスイッチ部２−１およ
び第２のスイッチ部２−２における複数のスイッチ素子
の各々の回路構成を示す。この場合、第１および第２の
スイッチ部２−１、２−２の複数のスイッチ素子は、既
述したように、２段かつ直列に接続されている。上記の
第１および第２のスイッチ部２−１、２−２は、各々の
スイッチ素子に対応する回路要素を含むものであり、選
択線の負荷が大きくなった場合に当該選択線を駆動して
所定の出力電圧を供給する機能も有する。

【００８５】図１７に示すように、１段目の第１のスイ
ッチ部２−１における各々のスイッチ素子には、第１の
シフト冗長制御回路部３−１の各々の第１のシフト制御
回路における第１の出力信号ｕｏｕｔ０が入力され、か
つ、上記第１のシフト制御回路における第１の出力信号
ｌｏｕｔ０が入力される。ｃｆｓは、前述のヒューズ回
路６０（図１３参照）の出力信号を表し、ｐｃｌｌ０、
ｐｃｌｍ０およびｐｃｌｒ０は、それぞれ、複数のデコ
ード信号線の中で隣接する３つのデコード信号線ｄ（♯
−１）、ｄ♯、およびｄ（♯＋１）からのデコード信号
に相当する。ここで、♯は、所定のデコード信号線の番
号を表す。ｐｃｌ１は第１のスイッチ部２−１の任意の
スイッチ素子の出力信号であり、２段目の第２のスイッ
チ部２−２のいずれか一つのスイッチ素子に供給され
る。

【００８６】好ましくは、図１７に示す第１のスイッチ
部２−１の各々のスイッチ素子は、第１のシフト冗長制
御回路部３−１の各々の第１のシフト制御回路における
第１の出力信号ｕｏｕｔ０、ｌｏｕｔ０の組み合わせに
応じて、第１の冗長選択線ＪＬ０の方向へのシフト動作
（すなわち、左方向シフト）を行うモード、上記第２の
冗長選択線ＪＲ０の方向へのシフト動作（すなわち、右
方向シフト）を行うモード、またはシフト動作を行わな
いモード（すなわち、シフトなし）を選択することが可
能である。

【００８７】さらに、図１７に示す第１のスイッチ部２
−１の各々のスイッチ素子は、ヒューズ回路の出力信号
ｃｆｓをインバータ２０−１により反転した信号、第１
のシフト制御回路の一方の出力信号ｕｏｕｔ１、および
第１のシフト制御回路の他方の出力信号ｌｏｕｔ１を３
つの入力信号とするＮＯＲゲート（否定論理和ゲート）
２１−１と、３つのインバータ２２−１、２４−１およ
び２６−１と、３つのトランスファゲート２３−１、２
５−１および２７−１からなる３方向性のスイッチ素子
とを備えている。

【００８８】さらに詳しく説明すると、第１のシフト制
御回路の出力信号ｕｏｕｔ０およびｌｏｕｔ０が共に
“Ｌ”レベルで、ヒューズ回路の出力信号ｃｆｓが
“Ｈ”レベルである場合、シフト冗長動作を行わないモ
ードが選択されて第２番目のトランスファゲート２５−
１がオン状態になる。第１のシフト制御回路の出力信号
ｕｏｕｔ０およびｌｏｕｔ０がそれぞれ“Ｈ”レベルお
よび“Ｌ”レベルで、ヒューズ回路の出力信号ｃｆｓが
“Ｈ”レベルである場合、一方の方向へのシフト冗長動
作を行うモードが選択されて第１番目のトランスファゲ
ート２３−１がオン状態になる。第１のシフト制御回路
の出力信号ｕｏｕｔ０およびｌｏｕｔ０がそれぞれ
“Ｌ”レベルおよび“Ｈ”レベルで、ヒューズ回路の出
力信号ｃｆｓが“Ｈ”レベルである場合、他方の方向へ
のシフト冗長動作を行うモードが選択されて第３番目の
トランスファゲート２７−１がオン状態になる。

【００８９】また一方で、図１８に示すように、２段目
の第２のスイッチ部２−２における各々のスイッチ素子
には、第２のシフト冗長制御回路部３−２の各々の第２
のシフト制御回路における第２の出力信号ｕｏｕｔ１が
入力され、かつ、上記第２のシフト制御回路における第
２の出力信号ｌｏｕｔ１が入力される。ｃｆｓは、前述
のヒューズ回路６０（図１３参照）の出力信号を表し、
ｐｃｌｌ１、ｐｃｌｍ１およびｐｃｌｒ１は、それぞ
れ、第１のスイッチ部２−１の複数のスイッチ素子の中
で隣接する３つのスイッチ素子からの出力信号（図１７
のｐｃｌ１）に相当する。ｃｓｌは第２のスイッチ部２
−２の任意のスイッチ素子の出力信号であり、任意の１
本の選択線に供給される。

【００９０】好ましくは、図１８に示す第２のスイッチ
部２−２の各々のスイッチ素子は、第２のシフト冗長制
御回路部３−２の各々の第２のシフト制御回路における
第２の出力信号ｕｏｕｔ１、ｌｏｕｔ１の組み合わせに
応じて、第２の冗長選択線ＪＬ１の方向へのシフト動作
（すなわち、左方向シフト）を行うモード、上記第２の
冗長選択線ＪＬ０の方向へのシフト動作（すなわち、右
方向シフト）を行うモード、またはシフト動作を行わな
いモード（すなわち、シフトなし）を選択することが可
能である。

【００９１】さらに、図１８に示す第２のスイッチ部２
−２の各々のスイッチ素子は、ヒューズ回路の出力信号
ｃｆｓをインバータ２０−２により反転した信号、第２
のシフト制御回路の一方の出力信号ｕｏｕｔ１、および
第２のシフト制御回路の他方の出力信号ｌｏｕｔ１を３
つの入力信号とするＮＯＲゲート（否定論理和ゲート）
２１−２と、３つのインバータ２２−２、２４−２およ
び２６−２と、３つのトランスファゲート２３−２、２
５−２および２７−２からなる３方向性のスイッチ素子
とを備えている。

【００９２】さらに詳しく説明すると、第２のシフト制
御回路の出力信号ｕｏｕｔ１およびｌｏｕｔ１が共に
“Ｌ”レベルで、ヒューズ回路の出力信号ｃｆｓが
“Ｈ”レベルである場合、シフト冗長動作を行わないモ
ードが選択されて第２番目のトランスファゲート２５−
２がオン状態になる。第２のシフト制御回路の出力信号
ｕｏｕｔ１およびｌｏｕｔ１がそれぞれ“Ｈ”レベルお
よび“Ｌ”レベルで、ヒューズ回路の出力信号ｃｆｓが
“Ｈ”レベルである場合、一方の方向へのシフト冗長動
作を行うモードが選択されて第１番目のトランスファゲ
ート２３−２がオン状態になる。第２のシフト制御回路
の出力信号ｕｏｕｔ１およびｌｏｕｔ１がそれぞれ
“Ｌ”レベルおよび“Ｈ”レベルで、ヒューズ回路の出
力信号ｃｆｓが“Ｈ”レベルである場合、他方の方向へ
のシフト冗長動作を行うモードが選択されて第３番目の
トランスファゲート２７−２がオン状態になる。

【００９３】さらに、第２のシフト制御回路の出力信号
ｕｏｕｔ１およびｌｏｕｔ１が共に“Ｌ”レベルで、ヒ
ューズ回路の出力信号ｃｆｓが“Ｌ”レベルである場
合、３個のトランスファゲート２３−１、２５−１およ
び２７−１のいずれもオフ状態になる。このときに、Ｐ
チャネル型トランジスタ２８−２がオン状態になって
“Ｈ”レベルの電圧がインバータ２９−２に入力され
る。このインバータ２９−２は出力ドライバとして機能
し、同出力ドライバの出力電圧は“Ｌ”レベルになる。
すなわち、この出力ドライバ２９−２に接続された選択
線が欠陥選択線である場合、この欠陥選択線を常に非選
択状態にすることができる。

【００９４】図１９および図２０は、それぞれ、本発明
の一実施例に係る全体的な回路構成を示すブロック図の
その１およびその２を示すものである。ここでは、前述
の図１３の通常選択用のヒューズ回路や、図１４の冗長
選択用ヒューズ回路や、図１６の第１および第２のシフ
ト制御回路や、図１７および図１８の第１および第２の
スイッチ部等からなる複数の子回路を互いに結線するこ
とによって、６４本の選択線Ｒ０〜Ｒ６３、および４本
の第１および第２の冗長選択線ＪＬ０、ＪＬ０、ＪＲ０
およびＪＲ１を配置してなる半導体記憶装置（親回路）
を形成した場合を例示している。

【００９５】図１９は、このような親回路の左端部を示
し、図２０は上記親回路の右端部を示している。図１９
および図２０においては、複数の通常選択用のヒューズ
回路（例えば、１番目のヒューズ回路６０−０〜６４番
目のヒューズ回路６０−６３）が、複数の第１のシフト
制御回路にそれぞれ接続されている。これらの第１のシ
フト制御回路は、１番目の左シフト用の第１のシフト制
御回路３０−１−ｌ０〜６４番目の左シフト用の第１の
シフト制御回路３０−１−ｌ６３と、１番目の右シフト
用の第２のシフト制御回路３０−１−ｒ０〜６４番目の
右シフト用の第１のシフト制御回路３０−１−ｒ６３と
を有する。

【００９６】さらに、これらの第１のシフト制御回路か
らの出力信号（ｕｏｕｔ０およびｌｏｕｔ０）は、第１
のスイッチ部２−１の複数のスイッチ素子の切替動作を
制御するために使用される。さらに、図１に示したデコ
ーダ回路のデコード信号線は、第１のスイッチ部２−１
の複数のスイッチ素子に接続されており、上記デコーダ
回路から出力されるデコード信号Ｓｄｅｃは、第１のス
イッチ部２−１の複数のスイッチ素子に供給される。な
お、前述したように、第１のスイッチ部２−１の複数の
スイッチ素子の各々は、これらのスイッチ素子に対応す
る回路要素を含むものである。

【００９７】さらに、図１９および図２０においては、
複数の通常選択用のヒューズ回路が、複数の第２のシフ
ト制御回路にもそれぞれ接続されている。これらの第２
のシフト制御回路は、１番目の左シフト用の第２のシフ
ト制御回路３０−２−ｌ０〜６４番目の左シフト用の第
２のシフト制御回路３０−２−ｌ６３と、１番目の右シ
フト用の第２のシフト制御回路３０−２−ｒ０〜６４番
目の右シフト用の第１のシフト制御回路３０−２−ｒ６
３とを有する。

【００９８】さらに、これらの第２のシフト制御回路か
らの出力信号（ｕｏｕｔ１およびｌｏｕｔ１）は、第２
のスイッチ部２−２の複数のスイッチ素子の切替動作を
制御するために使用される。さらに、図１に示した第１
のスイッチ部２−１の複数のスイッチ素子は、第２のス
イッチ部２−２の複数のスイッチ素子に接続されてお
り、上記デコーダ回路から出力されるデコード信号Ｓｄ
ｅｃは、第１のスイッチ部２−１の複数のスイッチ素子
を介して、第２のスイッチ部２−２の複数のスイッチ素
子に供給される。なお、ここでも、第２のスイッチ部２
−２の複数のスイッチ素子の各々は、これらのスイッチ
素子に対応する回路要素を含むものである。

【００９９】さらに、図１９および図２０においては、
左端の選択線Ｒ０に近い側に位置する冗長選択用ヒュー
ズ回路６０ｊ−ｌ０が、左シフト用の第１の冗長選択用
のシフト制御回路３０−１−ｊｌｌ０に接続されてい
る。また一方で、右端の選択線Ｒ６３に近い側に位置す
る冗長選択用ヒューズ回路６０ｊ−ｒ０が、右シフト用
の第１の冗長選択用のシフト制御回路３０−１−ｊｒｒ
０に接続されている。

【０１００】さらに、図１９および図２０においては、
左端の選択線Ｒ０に近い側に位置する冗長選択用ヒュー
ズ回路６０ｊ−ｌ０が、左シフト用の第２の冗長選択用
のシフト制御回路３０−２−ｊｌｌ０と、右シフト用の
第２の冗長選択用のシフト制御回路３０−２−ｊｌｒ０
に接続されている。さらに、左端の選択線Ｒ０から離れ
た側に位置する冗長選択用ヒューズ回路６０ｊ−ｌ１
が、左シフト用の第２の冗長選択用のシフト制御回路３
０−２−ｊｌｌ１に接続されている。また一方で、右端
の選択線Ｒ６３に近い側に位置する冗長選択用ヒューズ
回路６０ｊ−ｒ０が、左シフト用の第２の冗長選択用の
シフト制御回路３０−２−ｊｒｌ０と、右シフト用の第
２の冗長選択用のシフト制御回路３０−２−ｊｒｒ０に
接続されている。さらに、右端の選択線Ｒ６３から離れ
た側に位置する冗長選択用ヒューズ回路６０ｊ−ｒ１
が、右シフト用の第２の冗長選択用のシフト制御回路３
０−２−ｊｒｒ１に接続されている。

【０１０１】さらに、図１９および図２０のシフト制御
回路は、互いに隣接する左シフト用の第１のシフト制御
回路における一方の第１の入力信号ｕｉｎ０と一方の第
１の出力信号ｕｏｕｔ０を接続すると共に、互いに隣接
する右シフト用の第１のシフト制御回路における他方の
第１の入力信号ｌｉｎ０と他方の第１の出力信号ｌｏｕ
ｔ０を接続することによって、直列接続された回路を２
段構えにした構成になっている。左端に位置する左シフ
ト用の第１の冗長選択用のシフト制御回路３０−１−ｊ
ｌｌ０の入力信号ｕｉｎ０、および、右端に位置する右
シフト用の第２の冗長選択用のシフト制御回路３０−１
−ｊｒｒ０の入力信号ｌｉｎ０は、それぞれ高電圧側の
電源（電源電圧Ｖｉｉ）より“Ｈ”レベルの電圧が入力
される。

【０１０２】さらに、図１９および図２０のシフト制御
回路は、互いに隣接する左シフト用の第２のシフト制御
回路における一方の第２の入力信号ｕｉｎ１と一方の第
２の出力信号ｕｏｕｔ１を接続すると共に、右シフト用
の第２のシフト制御回路における他方の第２の入力信号
ｌｉｎ１と他方の第２の出力信号ｌｏｕｔ１を接続する
ことによって、直列接続された回路を２段構えにした構
成になっている。左端に位置する左シフト用の第２の冗
長選択用のシフト制御回路３０−２−ｊｌｌ１の入力信
号ｕｉｎ１、および、右端に位置する右シフト用の第２
の冗長選択用のシフト制御回路３０−２−ｊｒｒ１の入
力信号ｌｉｎ１は、それぞれ高電圧側の電源（電源電圧
Ｖｉｉ）より“Ｈ”レベルの電圧が入力される。

【０１０３】上記の実施例においては、１ビット〜４ビ
ットのシフト冗長処理を行うために、複数の選択線に対
し一対一対応でヒューズを設ける必要がある。それゆえ
に、選択線の数が増加するにつれてヒューズの数も増大
する。例えば、６４本の選択線が配置された半導体記憶
装置においては、６４本の選択線、および４本の冗長選
択線にそれぞれ対応する合計６８個のヒューズを半導体
チップ上にレイアウトしなければならない。

【０１０４】このような点を考慮し、必要なヒューズの
数をできる限り節減するようにするために、複数のヒュ
ーズの組み合わせにより生成される信号をデコードする
ことによってヒューズデコード信号を生成することもで
きる。例えば、６４本の選択線にそれぞれ対応するヒュ
ーズデコード信号を生成する場合、６本（２⁶ ＝６４）
のヒューズを組み合わせることによって６４通りのヒュ
ーズデコード信号が生成されるので、４本の冗長選択用
ヒューズを含めても１６本のヒューズを用意すればよい
ことになる。

【０１０５】

【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、少なくとも２ビットのシフト冗長機能
を有するスイッチ部を２段かつ直列に配置し、各々のス
イッチ部に対して、一方の端の冗長選択線の方向もしく
は他方の端の冗長選択線の方向または双方の冗長選択線
の方向にデコード信号線をシフトさせる切替動作を行わ
せることにより、群不良等に起因して半導体チップ上に
３本以上の欠陥選択線が発生した場合に、３ビット以上
のシフト冗長動作を行って上記の欠陥選択線を救済する
ことがすることができるので、チップ製造上の歩留りが
向上する。

【０１０６】さらに、本発明の半導体記憶装置によれ
ば、２段に配置されたスイッチ部の少なくとも一方のス
イッチ部に対して、一方の冗長選択線の方向もしくは他
方の冗長選択線の方向または双方の冗長選択線の方向に
切替動作を行わせることにより、半導体チップ上に１本
または２本の欠陥選択線が発生した場合でも、これらの
欠陥選択線を救済することができる。

【図面の簡単な説明】

【図１】本発明の原理構成を示すブロック図である。

【図２】４本の選択線に欠陥が生じた場合のスイッチ部
の動作を示す模式図である。

【図３】３本の選択線に欠陥が生じた場合のスイッチ部
の動作の第１例を示す模式図である。

【図４】３本の選択線に欠陥が生じた場合のスイッチ部
の動作の第２例を示す模式図である。

【図５】２本の選択線に欠陥が生じた場合のスイッチ部
の動作の第１例を示す模式図である。

【図６】２本の選択線に欠陥が生じた場合のスイッチ部
の動作の第２例を示す模式図である。

【図７】２本の選択線に欠陥が生じた場合のスイッチ部
の動作の第３例を示す模式図である。

【図８】１本の選択線に欠陥が生じた場合のスイッチ部
の動作の第１例を示す模式図である。

【図９】１本の選択線に欠陥が生じた場合のスイッチ部
の動作の第２例を示す模式図である。

【図１０】選択線に欠陥がない場合のスイッチ部の動作
を示す模式図である。

【図１１】４本の選択線に欠陥が生じた場合にスイッチ
部の動作による各部の信号レベルを示す図である。

【図１２】３本の選択線に欠陥が生じた場合にスイッチ
部の動作による各部の信号レベルを示す図である。

【図１３】本発明の一実施例における通常選択用のヒュ
ーズ回路の構成を示す回路図である。

【図１４】本発明の一実施例における冗長選択用ヒュー
ズ回路の構成を示す回路図である。

【図１５】本発明の一実施例における強制冗長用ヒュー
ズ回路の構成を示す回路図である。

【図１６】本発明の一実施例における第１および第２の
シフト制御回路の構成を示す回路図である。

【図１７】本発明の一実施例における第１のスイッチ部
の構成を示す回路図である。

【図１８】本発明の一実施例における第２のスイッチ部
の構成を示す回路図である。

【図１９】本発明の一実施例に係る全体的な回路構成を
示すブロック図（その１）である。

【図２０】本発明の一実施例に係る全体的な回路構成を
示すブロック図（その２）である。

【図２１】従来の２ビットのシフト冗長機能を有する半
導体記憶装置の構成例を示すブロック図である。

【図２２】図２１に係る２ビットのシフト冗長動作を説
明するための模式図である。

【符号の説明】

１…シフト冗長回路 ２−１…第１のスイッチ部 ２−２…第２のスイッチ部 ３−１…第１のシフト冗長制御回路部 ３−２…第２のシフト冗長制御回路部 ４…シフト冗長ヒューズ回路部 ５…デコーダ回路 ２０−１、２０−２…インバータ ２１−１、２１−２…ＮＯＲゲート ２２−１、２４−１および２６−１…インバータ ２２−２、２４−２および２６−２…インバータ ２３−１、２５−１および２７−１…トランスファゲー
ト ２３−２、２５−２および２７−２…トランスファゲー
ト ２８−２…Ｐチャネル型トランジスタ ３０−１…第１のシフト制御回路 ３０−１−ｌ…左シフト用の第１のシフト制御回路 ３０−１−ｒ…右シフト用の第１のシフト制御回路 ３０−２…第２のシフト制御回路 ３０−２−ｌ…左シフト用の第２のシフト制御回路 ３０−２−ｒ…右シフト用の第２のシフト制御回路 ３１−１、３１−２…ＮＡＮＤゲート ３２−１…ＮＡＮＤゲート ３２−２…インバータ ３３−１、３３−２…ＮＡＮＤゲート ３４−１…ＮＡＮＤゲート ３４−２…インバータ ４０…ヒューズ ４１…Ｐチャネル型トランジスタ ４２、４４…Ｎチャネル型トランジスタ ４３、４５…インバータ ６０…ヒューズ回路 ６０ｊ…冗長選択用ヒューズ回路 ６０ｐｊ…強制冗長用ヒューズ回路 １００…シフト冗長回路 ２００…スイッチ部 ３００…シフト冗長制御回路部 ４００…シフト冗長ヒューズ回路部 ５００…デコーダ回路 Ｒ０〜Ｒ（ｎ−１）…選択線 ＪＬ０、ＪＬ０、ＪＲ０およびＪＲ１…冗長選択線 ｓｌ０〜ｓｌ（ｎ−１）…選択線 ｓｌｊ０、ｓｌｊ１…冗長選択線 ｃｌ０〜ｓｌ６３…選択線 ｃｌｊ０、ｃｌｊ１…冗長選択線

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 17/00 ６３９Ａ ５Ｌ１０６ (72)発明者 菊竹 陽 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B015 JJ00 KB44 KB91 NN09 QQ15 5B018 GA06 KA14 MA32 NA02 NA03 NA06 NA10 PA03 RA13 5B024 AA15 BA18 BA29 CA17 5B025 AD02 AD13 AE00 5B060 MB02 5L106 AA01 AA02 AA10 CC12 CC17

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部から供給されるアドレス信号に基づ
   き、複数のメモリセルから特定のメモリセルを選択して
   データの書き込みまたは読み出しを行うための複数の選
   択線を配置してなる半導体記憶装置において、 前記複数の選択線の中で、一方の端に位置する少なくと
   も２本の第１の冗長選択線、および他方の端に位置する
   少なくとも２本の第２の冗長選択線と、 前記アドレス信号をデコードした複数のデコード信号線
   を、前記複数の選択線および前記冗長選択線に切替可能
   に接続するために、少なくとも２段に配置された第１の
   スイッチ部および第２のスイッチ部とを備え、 前記複数の選択線内に欠陥が発生した場合に、前記第１
   のスイッチ部により、前記デコード信号線の少なくとも
   １本を前記第１の冗長選択線の方向にシフトさせる第１
   の切替動作を行うか、または、前記デコード信号線の少
   なくとも１本を前記第２の冗長選択線の方向にシフトさ
   せる第２の切替動作を行うか、または、前記第１の切替
   動作と前記第２の切替動作の双方の切替動作を行うよう
   にし、 前記第２のスイッチ部により、前記第１の切替動作を行
   った前記デコード信号線の少なくとも１本を、さらに前
   記第１の冗長選択線の方向にシフトさせる第３の切替動
   作を行うか、または、前記第２の切替動作を行った前記
   デコード信号線の少なくとも１本を、さらに前記第２の
   冗長選択線の方向にシフトさせる第４の切替動作を行う
   か、または、前記第３の切替動作と前記第４の切替動作
   の双方の切替動作を行うか、または、前記第３の切替動
   作と前記第４の切替動作のいずれの切替動作も行わない
   ようにすることを特徴とする半導体記憶装置。
2. 【請求項２】 前記複数の選択線内の４本の選択線に欠
   陥が発生した場合に、前記第１のスイッチ部による前記
   第１の切替動作と前記第２の切替動作の双方の切替動作
   を行うと共に、前記第２のスイッチ部による前記第３の
   切替動作と前記第４の切替動作の双方の切替動作を行う
   ように構成される請求項１記載の半導体記憶装置。
3. 【請求項３】 前記複数の選択線内の３本の選択線に欠
   陥が発生した場合に、前記第１のスイッチ部による前記
   第１の切替動作と前記第２の切替動作の双方の切替動作
   を行うと共に、前記第２のスイッチ部による前記第３の
   切替動作と前記第４の切替動作のいずれか一方の切替動
   作を行うように構成される請求項１記載の半導体記憶装
   置。
4. 【請求項４】 前記複数の選択線内の２本の選択線に欠
   陥が発生した場合に、前記第１のスイッチ部による前記
   第１の切替動作と前記第２の切替動作のいずれか一方の
   切替動作を行うと共に、前記第２のスイッチ部による前
   記第３の切替動作と前記第４の切替動作のいずれか一方
   の切替動作を行うように構成される請求項１記載の半導
   体記憶装置。
5. 【請求項５】 前記複数の選択線内の２本の選択線に欠
   陥が発生した場合に、前記第１のスイッチ部による前記
   第１の切替動作と前記第２の切替動作の双方の切替動作
   を行い、前記第２のスイッチ部による前記第３の切替動
   作と前記第４の切替動作のいずれの切替動作も行わない
   ように構成される請求項１記載の半導体記憶装置。
6. 【請求項６】 前記複数の選択線内の１本の選択線に欠
   陥が発生した場合に、前記第１のスイッチ部による前記
   第１の切替動作と前記第２の切替動作のいずれか一方の
   切替動作を行い、前記第２のスイッチ部による前記第３
   の切替動作と前記第４の切替動作のいずれの切替動作も
   行わないように構成される請求項１記載の半導体記憶装
   置。