JP2002237190A - 連想メモリ装置およびその構成方法 - Google Patents

連想メモリ装置およびその構成方法

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JP2002237190A
JP2002237190A JP2001031103A JP2001031103A JP2002237190A JP 2002237190 A JP2002237190 A JP 2002237190A JP 2001031103 A JP2001031103 A JP 2001031103A JP 2001031103 A JP2001031103 A JP 2001031103A JP 2002237190 A JP2002237190 A JP 2002237190A
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Ryuichi Hata
竜一 籏
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Kawasaki Microelectronics Inc
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores

Abstract

(57)【要約】 【課題】２値／３値のどちらにもデータを設定可能で、
２値連想メモリ装置として使用した場合にも記憶ビット
が無駄にならないようにする。 【解決手段】本発明の連想メモリ装置は、‘０’および
‘１’の２値のデータを設定可能な２値ＣＡＭセルを用
いて構成され、２値ＣＡＭセルを２値ＣＡＭセルとして
使用し、当該連想メモリ装置を２値連想メモリ装置とし
て使用するか、２ビット分の２値ＣＡＭセルを１組とし
て、各々の組の２ビット分の２値ＣＡＭセルに記憶され
た２ビットのデータで表現可能な‘００’、‘０１’、
‘１０’および‘１１’の４つの状態に、‘０’、
‘１’および‘Ｘ（ドントケア）’の３つの状態を割り
当て、３値のデータを設定可能な３値ＣＡＭセルとして
使用し、当該連想メモリ装置を３値連想メモリ装置とし
て使用するかを設定可能に構成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、‘０’および
‘１’の２値のデータを設定可能な連想メモリ装置とし
ても、これに加えて‘Ｘ（ドントケア）’を含む３値の
データを設定可能な連想メモリ装置としても使用可能な
連想メモリ装置およびその構成方法に関するものであ
る。
【０００２】
【従来の技術】近年、インターネットの発展により、例
えばスイッチングハブやルータ等のネットワークを構築
する中継装置に対して、高速性、高機能が要求されるよ
うになってきている。このような要求に対応するため
に、これらの装置では、例えばアドレスフィルタリン
グ、パケットの分類処理（クラシフィケーション）等の
処理に連想メモリ（ＣＡＭ：Content Addressable Memo
ry）装置を使用することが多くなってきた。
【０００３】ＣＡＭ装置は、ネットワークのＯＳＩ（Op
en Systems Interconnection）モデルのレイヤー２，
３，４の各レイヤーでも使用されることが多い。この場
合、検索キーデータの長さは３２〜２５６ビット以上ま
で様々であり、ＣＡＭの機能としては、従来の‘０’と
‘１’のみのデータを持つ２値（Binary）ＣＡＭの構成
で十分なものや、これに加えて‘Ｘ（Don't care）’の
データを持つ３値（Ternary ）ＣＡＭ構成の機能が必要
なものもある。
【０００４】以下、従来の２値および３値のデータを設
定可能なＣＡＭ装置（以下、単に２値および３値のＣＡ
Ｍ装置という）について説明する。
【０００５】図１０は、従来のＣＡＭ装置の一実施例の
構成概念図である。同図に示すＣＡＭ装置９０は、ｍビ
ット幅×ｎワード構成のＣＡＭメモリアレイ９２と、書
込データ、読出データおよび検索データをドライブする
Ｉ／Ｏ（入出力）回路９４と、アドレス信号ＡＤＲをデ
コードし、これに対応したＣＡＭワードを指定するデコ
ーダ９６と、優先順位に従って、一致の検出されたＣＡ
Ｍワードのアドレスをエンコードして出力する優先順位
エンコーダ９８とを備えている。
【０００６】図示例のＣＡＭ装置９０において、データ
の書き込み時には、デコーダ９６によりアドレス信号Ａ
ＤＲに対応するワードが選択され、Ｉ／Ｏ回路９４によ
り、外部から入力される書込データが、デコーダ９６に
より選択されたＣＡＭワードに記憶データとして書き込
まれる。一方、読み出し時には、デコーダ９６により選
択されたＣＡＭワードから記憶データが読み出され、Ｉ
／Ｏ回路９４により、読出データとして外部へ出力され
る。
【０００７】また、検索データと記憶データとの一致検
索時には、外部から入力される検索データがＩ／Ｏ回路
９４によりドライブされ、全てのＣＡＭワードで同時に
検索データと記憶データとの一致検索が行われる。各々
のＣＡＭワードでの検索結果は、一致線を介して優先順
位エンコーダ９８へ入力され、所定の優先順位に従っ
て、一致が検出されたＣＡＭワードのメモリアドレスが
最優先順位ヒットアドレス（ＨＨＡ）として順次出力さ
れる。
【０００８】ここで、２値のＣＡＭ装置はＣＡＭセルが
２値ＣＡＭセルにより構成され、３値のＣＡＭ装置はＣ
ＡＭセルが３値ＣＡＭセルにより構成されている。
【０００９】まず、図１１は、従来のＣＡＭ装置で用い
られる２値ＣＡＭセルの一例の構成回路図である。同図
に示す２値ＣＡＭセル１００は、‘０’または‘１’の
１ビットのデータ（記憶データ）を記憶するデータ記憶
部１０２と、このデータ記憶部１０２に保持されている
記憶データとＣＡＭ装置の外部から入力される検索デー
タとを比較して、その一致検出結果を出力する一致比較
部１０４とから構成されている。
【００１０】ここで、データ記憶部１０２は、従来公知
のスタティックＲＡＭ（ＳＲＡＭ）構成のもので、２つ
のインバータ４６ａ，４６ｂと、２つのＮ型ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳという）４８ａ，４８ｂとか
ら構成されている。２つのインバータ４６ａ，４６ｂ
は、それぞれの出力端子が他方の入力端子に接続されて
いる。２つのＮＭＯＳ４８ａ，４８ｂは、それぞれビッ
ト線ＢＬおよびビットバー線／ＢＬと２つのインバータ
４６ａ，４６ｂの入力端子との間に接続され、そのゲー
トにはワード線ＷＬが共通に接続されている。
【００１１】また、一致比較部１０４は、４つのＮＭＯ
Ｓ５０ａ，５０ｂおよび５２ａ，５２ｂから構成されて
いる。ＮＭＯＳ５０ａ，５２ａは、一致線ＭＬとグラン
ドとの間に直列に接続され、そのゲートには、それぞれ
インバータ４６ｂの出力端子（Ｄ）およびビット線ＢＬ
が接続されている。また、ＮＭＯＳ５０ｂ，５２ｂも、
一致線ＭＬとグランドとの間に直列に接続され、そのゲ
ートには、それぞれインバータ４６ａの出力端子（／
Ｄ）およびビットバー線／ＢＬが接続されている。
【００１２】この２値ＣＡＭセル１００を用いて構成さ
れた２値のＣＡＭ装置において、一致検索は、ビット線
ＢＬおよびビットバー線／ＢＬをローレベルとしてＮＭ
ＯＳ５２ａ，５２ｂをオフし、一致線ＭＬを電源電位に
プリチャージした後、検索データをビットバー線／ＢＬ
に、また、検索データバーをビット線ＢＬにドライブす
ることにより行われる。
【００１３】この時、記憶データと検索データとが一致
していれば、記憶データに応じてオンしているＮＭＯＳ
５０ａまたは５０ｂに直列に接続されたＮＭＯＳ５２ａ
または５２ｂがオフするため、一致線ＭＬはプリチャー
ジされた状態を保持する。これに対し、不一致であれ
ば、ＮＭＯＳ５２ａまたは５２ｂがオンするため、両方
がオンしたＮＭＯＳ５０ａ，５２ａまたは５０ｂ，５２
ｂを介して一致線ＭＬはディスチャージされる。
【００１４】一方、図１２は、従来のＣＡＭ装置で用い
られる３値ＣＡＭセルの一例の構成回路図である。この
３値ＣＡＭセル１０６は、前述の２値ＣＡＭセル１００
と同じ構成のデータ記憶部１０２と、このデータ記憶部
１０２に保持されている記憶データと検索データとの一
致検索をマスクするマスク記憶部１０８と、このマスク
記憶部１０８によりマスクされていないデータ記憶部１
０２の記憶データと検索データとを比較して、その一致
検出結果を出力する一致比較部１１０とから構成されて
いる。
【００１５】ここで、マスク記憶部１０８は、データ記
憶部１０２と同じＳＲＡＭ構成のもので、２つのインバ
ータ１１２ａ，１１２ｂと、２つのＮＭＯＳ１１４ａ，
１１４ｂとから構成されている。
【００１６】また、一致比較部１１０は、図１１に示す
ＣＡＭセル１００の一致比較部１０４において、さらに
ＮＭＯＳ１１６を備える構成である。このＮＭＯＳ１１
６は、一致線ＭＬとＮＭＯＳ５０ａ，５０ｂのドレイン
との間に接続され、そのゲートには、マスク記憶部１０
８のインバータ１１２ａの出力端子（／Ｍ）に接続され
ている。
【００１７】この３値ＣＡＭセル１０６を用いて構成さ
れた３値のＣＡＭ装置での一致検索の動作は、マスクデ
ータＭとして、マスク記憶部１０８に‘０’が記憶され
た場合、前述の２値ＣＡＭセル１００を用いて構成され
た２値のＣＡＭ装置の場合と同じである。一方、マスク
データＭとしてマスク記憶部１０８に‘１’が記憶され
た場合、一致比較部１１０のＮＭＯＳ１１６はオフする
ため、記憶データの状態に係わらず、一致線ＭＬはハイ
レベル、すなわち、常に一致の状態を維持する。
【００１８】このように、３値ＣＡＭセル１０６を用い
て構成されたＣＡＭ装置では、各々のワードを構成する
各ビットのＣＡＭセル毎に独立にドントケアを設定し、
一致検索の機能をマスクすることができる。この機能を
ローカルマスクという。これに対し、ＣＡＭ装置では、
全てのＣＡＭワードの同一ビットにわたって、一致検索
の機能をマスクする機能を備えるものが従来公知であ
る。この機能をグローバルマスクという。
【００１９】
【発明が解決しようとする課題】ところで、上記のよう
な構成の従来技術による２値ＣＡＭ装置では、記憶デー
タとしてドントケアを指定することができないため、こ
れを３値ＣＡＭ装置として使用することはできない。
【００２０】また、従来の３値のＣＡＭ装置を２値のＣ
ＡＭ装置として使用する場合、ドントケアを指定するた
めのマスクデータを全てマスクなしの状態に設定してや
ればよいが、この場合、２値のＣＡＭ装置としては不要
なマスクビットを持つため、ビットコストの増大をもた
らす。また、２値のＣＡＭ装置では、１回で済むデータ
の書き込み動作をデータ記憶部とマスク記憶部との２回
行わなければならないという問題もあった。
【００２１】本発明の目的は、前記従来技術に基づく問
題点を解消し、２値／３値のどちらにもデータを設定可
能で、２値連想メモリ装置として使用した場合にも記憶
ビットを無駄にすることのない連想メモリ装置およびそ
の構成方法を提供することにある。
【００２２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、‘０’および‘１’の２値のデータを設
定可能な２値ＣＡＭセルを用いて構成された連想メモリ
装置であって、前記２値ＣＡＭセルを２値ＣＡＭセルと
して使用し、当該連想メモリ装置を２値連想メモリ装置
として使用するか、２ビット分の前記２値ＣＡＭセルを
１組として、各々の組の２ビット分の２値ＣＡＭセルに
記憶された２ビットのデータで表現可能な‘００’、
‘０１’、‘１０’および‘１１’の４つの状態に、
‘０’、‘１’および‘Ｘ（ドントケア）’の３つの状
態を割り当て、３値のデータを設定可能な３値ＣＡＭセ
ルとして使用し、当該連想メモリ装置を３値連想メモリ
装置として使用するかを設定可能に構成されていること
を特徴とする連想メモリ装置を提供するものである。
【００２３】ここで、前記２ビット分の２値ＣＡＭセル
は、異なる２つのＣＡＭワードに含まれるＣＡＭセルの
組合せや、同一ＣＡＭワードに含まれるＣＡＭセルの組
合せであるのが好ましい。
【００２４】また、一致検索時に、前記２ビット分の２
値ＣＡＭセルの内の一方の２値ＣＡＭセル用の検索デー
タ用のビット線対と他方の２値ＣＡＭセル用の検索デー
タ用のビット線対とを別々に制御するのが好ましい。
【００２５】また、当該連想メモリ装置を３値の連想メ
モリ装置として使用する場合に、記憶データ、マスクデ
ータ（ローカルマスク）および検索データに対して、外
部データ（論理データ）と内部データ（物理データ）と
でデータの変換処理を行うのが好ましい。
【００２６】また、本発明は、‘０’および‘１’の２
値のデータを設定可能な２値ＣＡＭセルを用いて構成さ
れた連想メモリ装置において、２ビット分の前記２値Ｃ
ＡＭセルを１組として、各々の組の２ビット分の２値Ｃ
ＡＭセルに記憶された２ビットのデータで表現可能な
‘００’、‘０１’、‘１０’および‘１１’の４つの
状態に、‘０’、‘１’および‘Ｘ（ドントケア）’の
３つの状態を割り当て、３値のデータを設定可能な３値
ＣＡＭセルの機能を実現することを特徴とする連想メモ
リ装置の構成方法を提供する。
【００２７】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の連想メモリ装置およびその構
成方法を詳細に説明する。
【００２８】図１は、本発明の連想メモリ装置の一実施
例の構成概略図である。同図に示す連想メモリ（以下、
ＣＡＭという）装置１０は、２値／３値のどちらのＣＡ
Ｍ装置としても利用可能なもので、ＣＡＭメモリアレイ
１２と、論理データ−物理データ変換Ｉ／Ｏ回路１４
と、ローカルＩ／Ｏ（入出力）１６と、ローカルＩ／Ｏ
コントロール回路１８と、タイミング発生回路２０と、
デコーダ２２と、優先順位エンコーダ２４とを備えてい
る。
【００２９】ここで、ＣＡＭ装置１０を２値のＣＡＭ装
置として使用するか、３値のＣＡＭ装置として使用する
かは信号Ｂｉｎａｒｙにより決定される。この信号Ｂｉ
ｎａｒｙは、ＣＡＭ装置１０の外部から直接、あるい
は、ＣＡＭ装置１０内部のレジスタ等から供給される。
ＣＡＭ装置１０は、本実施例では、信号Ｂｉｎａｒｙ＝
１の場合、２値のＣＡＭ装置として機能し、信号Ｂｉｎ
ａｒｙ＝０の場合、３値のＣＡＭ装置として機能する。
【００３０】本発明のＣＡＭ装置１０を２値のＣＡＭ装
置として使用する場合、ＣＡＭ装置１０は、例えば図１
１に示す２値ＣＡＭセル１００を用いて構成された従来
の２値のＣＡＭ装置と同じように動作する。
【００３１】また、ＣＡＭ装置１０を３値のＣＡＭ装置
として使用する場合、ＣＡＭ装置１０は、２ビット分の
２値ＣＡＭセルを１組として、各々の組の２ビット分の
２値ＣＡＭセルに記憶された２ビットのデータで表現可
能な‘００’、‘０１’、‘１０’および‘１１’の４
つの状態に、‘０’、‘１’および‘Ｘ（ドントケ
ア）’の３つの状態を割り当て、３値のデータを設定可
能な３値ＣＡＭセルとして使用することにより、例えば
図１２に示す３値ＣＡＭセル１０６を用いて構成された
従来の３値のＣＡＭ装置と同じように動作する。
【００３２】図示例の連想メモリ１０において、まず、
ＣＡＭメモリアレイ１２は、連続したアドレス０，１，
２，…，２N −１で指定される２N 個のＣＡＭワードを
備えている。本実施例では、ＣＡＭメモリアレイ１２の
内、偶数アドレス０，２，４，…，２N −２で指定され
る２N-1 個のＣＡＭワードからなる部分を偶数ワードア
レイ１２ａ、奇数アドレス１，３，５，…，２N −１で
指定される２N-1 個のＣＡＭワードからなる部分を奇数
ワードアレイ１２ｂとする。
【００３３】偶数ワードアレイ１２ａに含まれるそれぞ
れのＣＡＭワードとこれに対応する奇数ワードアレイ１
２ｂに含まれるそれぞれのＣＡＭワードとは対（ペア）
を構成する。例えば、偶数ワードアレイに含まれるＣＡ
Ｍワード０と奇数ワードアレイに含まれるＣＡＭワード
１とはペアを構成する。また、ＣＡＭメモリアレイ１２
に含まれるそれぞれのＣＡＭワードは、ｍビット幅の２
値ＣＡＭセルから構成されている。
【００３４】図２は、本発明の連想メモリ装置で用いら
れるＣＡＭワード対の一実施例の構成概略図である。同
図に示すＣＡＭワード対２６は、偶数ワードアレイ１２
ａに含まれる１ワード分のＣＡＭワード（図１のＣＡＭ
ワード０）（以下、偶数ＣＡＭワードという）２８と、
これに対応する奇数ワードアレイ１２ｂに含まれる１ワ
ード分のＣＡＭワード（図１のＣＡＭワード１）（以
下、奇数ＣＡＭワードという）３０とを組み合わせて３
値ＣＡＭセルの機能を実現するものである。
【００３５】なお、図２では、紙面の都合上、偶数ＣＡ
Ｍワード２８および奇数ＣＡＭワード３０を上下方向に
配置しているが、図示例のＣＡＭ装置１０では、記憶デ
ータ用のビット線対ＢＬ，／ＢＬおよび検索データ用の
ビット線対ＳＢ，／ＳＢを、偶数ＣＡＭワード２８と奇
数ＣＡＭワード３０とで独立に制御する必要があるた
め、図１に示すように、レイアウトの配線効率の面から
は、偶数ＣＡＭワード２８および奇数ＣＡＭワード３０
を左右方向に配置するのが好ましい。
【００３６】図示例のＣＡＭワード対２６は、偶数ＣＡ
Ｍワード２８および奇数ＣＡＭワード３０の他、制御回
路３２を含んでいる。この制御回路３２は、このＣＡＭ
装置１０を２値のＣＡＭ装置として使用するか、３値の
ＣＡＭ装置として使用するかを指示する信号Ｂｉｎａｒ
ｙに応じて、偶数ＣＡＭワード２８および奇数ＣＡＭワ
ード３０の一致線出力を制御するもので、図示例の場
合、ＡＮＤゲート３４と、ＯＲゲート３６と、ＡＮＤゲ
ート３８とから構成されている。
【００３７】ここで、ＡＮＤゲート３４およびＯＲゲー
ト３６には、信号Ｂｉｎａｒｙおよび偶数ＣＡＭワード
２８の一致線出力ＭＬ＿０が共通に入力され、ＡＮＤゲ
ート３４からは一致線出力Ｍａｔｃｈ＿０が出力されて
いる。また、ＡＮＤゲート３８には、ＯＲゲート３６の
出力および奇数ＣＡＭワード３０の一致線出力ＭＬ＿１
が入力され、ＡＮＤゲート３８からは、一致線出力Ｍａ
ｔｃｈ＿１が出力されている。
【００３８】図３は、本発明の連想メモリ装置で用いら
れる２値ＣＡＭセルの一実施例の構成回路図である。こ
の２値ＣＡＭセル４０は、図１１に示す２値ＣＡＭセル
１００において、記憶データと検索データとで共用され
ていたビット線対ＢＬ，／ＢＬを、記憶データ用のビッ
ト線対ＢＬ，／ＢＬと、検索データ用のビット線対Ｓ
Ｂ，／ＳＢとに分離したものであるから、同一の構成要
件には同一符号を付し、その詳細な説明は省略する。
【００３９】この２値ＣＡＭセル４０は、ビット線対を
記憶データ用と検索データ用とに分離しているので、図
１１に示す２値ＣＡＭセル１００よりも高速で、低消費
電力である等の利点がある。なお、本発明のＣＡＭ装置
では、図３や図１１に示すＣＡＭセル４０，１００の
他、従来公知の構成のＣＡＭセルはどれも利用可能であ
る。すなわち、本発明のＣＡＭ装置で利用可能なＣＡＭ
セルは、２値ＣＡＭセルであればよく、そのデータ記憶
部４２および一致比較部４４の構成も何ら限定されな
い。
【００４０】ＣＡＭ装置１０が２値のＣＡＭ装置として
使用される場合、偶数ＣＡＭワード２８および奇数ＣＡ
Ｍワード３０はそれぞれ独立に２値ＣＡＭワードとして
使用される。これに対し、ＣＡＭ装置１０が３値のＣＡ
Ｍ装置として使用される場合、偶数ＣＡＭワード２８の
各々のＣＡＭセル４０と、これに対応する奇数ＣＡＭワ
ード３０の各々のＣＡＭセル４０とが対（ペア）を構成
し、２ビット分の２値ＣＡＭセルを３値ＣＡＭセルとし
て使用する。
【００４１】すなわち、２ビット分の２値ＣＡＭセル４
０に設定可能な記憶データの４つの状態００，０１，１
０，１１の内の３つの状態を使用して、３値ＣＡＭセル
の０，１，Ｘ（ドントケア）の各状態を割り当てる。例
えば、本実施例では、２ビット分の２値ＣＡＭセルの０
０が３値ＣＡＭセルの０、１１が３値ＣＡＭセルの１、
１０が３値ＣＡＭセルのドントケアを表す。なお、３値
ＣＡＭセルの０，１，Ｘを２値ＣＡＭセルのどの状態に
割り当てるかは何ら限定されない。
【００４２】また、本実施例では、ＣＡＭ装置１０を３
値のＣＡＭ装置として使用する場合、各々のＣＡＭワー
ド対２６において、偶数ＣＡＭワード２８に含まれる各
ＣＡＭセル０，１，２，…，ｍ−１と奇数ＣＡＭワード
３０に含まれる各ＣＡＭセル０，１，２，…，ｍ−１と
を対応させて対を構成しているが、これも限定されず、
偶数ＣＡＭワード２８に含まれるＣＡＭセルと奇数ＣＡ
Ｍワード３０に含まれるＣＡＭセルとをどのように組み
合わせてもよい。
【００４３】以下、図４に示す対応表を参照しながら、
２値ＣＡＭセルをそのまま２値ＣＡＭセルとして使用す
る場合、ならびに、２ビット分の２値ＣＡＭセルを組み
合わせて３値ＣＡＭセルとして使用する場合について説
明する。
【００４４】まず、図４（ａ）は、ＣＡＭ装置を２値の
ＣＡＭ装置として使用した場合の、外部の記憶データと
内部の記憶データ（記憶セルデータ）との関係、およ
び、検索データと検索データ用のビット線対との関係を
表す対応表である。
【００４５】ＣＡＭ装置１０を２値のＣＡＭ装置として
使用した場合（信号Ｂｉｎａｒｙ＝１）、図２に示すＣ
ＡＭワード対２６において、制御回路３２のＡＮＤゲー
ト３４，３８からは、一致線出力Ｍａｔｃｈ＿０，Ｍａ
ｔｃｈ＿１として、それぞれ偶数ＣＡＭワード２８の一
致線出力ＭＬ＿０および奇数ＣＡＭワード３０の一致線
出力ＭＬ＿１が出力され、偶数ＣＡＭワード２８および
奇数ＣＡＭワード３０は１ワードずつ独立に機能する。
【００４６】すなわち、図４（ａ）の対応表に示すよう
に、従来の２値のＣＡＭ装置の場合と全く同様に、外部
からＣＡＭ装置１０の所定のＣＡＭワードへ記憶データ
として０を書き込む場合、記憶データとして０が入力さ
れ、これがそのままＣＡＭセルデータとしてＣＡＭワー
ドに書き込まれる。記憶データとして１を書き込む場合
も同じである。
【００４７】また、ＣＡＭワードから記憶セルデータと
して０が読み出されると、これもそのままＣＡＭ装置１
０の外部へ記憶データとして出力される。記憶セルデー
タとして１が読み出される場合も同じである。
【００４８】また、検索データとして０が入力される
と、ＣＡＭメモリアレイ１２の全ての検索データ用のビ
ット線対ＳＢ，／ＳＢはそれぞれ０，１にドライブ（０
ドライブ）される。同じく、検索データとして１が入力
されると、検索データ用のビット線対ＳＢ，／ＳＢはそ
れぞれ１，０にドライブ（１ドライブ）される。また、
ドントケア（グローバルマスク）が設定されると、検索
データ用のビット線対ＳＢ，／ＳＢは共に０にドライブ
される。
【００４９】一方、図４（ｂ）は、ＣＡＭ装置を３値の
ＣＡＭ装置として使用した場合の、外部の記憶データ
と、例えば図１２に示す３値ＣＡＭセルを用いて構成さ
れた従来の３値のＣＡＭ装置において、記憶データとし
て０，１，Ｘ（ドントケア）を書き込む場合に入力され
る記憶セルデータおよびマスクセルデータ（論理デー
タ）と、内部の記憶データ（物理データ）との関係、な
らびに、検索データと検索データ用のビット線対（偶数
ワードおよび奇数ワード）との関係を表す対応表であ
る。
【００５０】ＣＡＭ装置１０を３値のＣＡＭ装置として
使用した場合（信号Ｂｉｎａｒｙ＝０）、図２に示すＣ
ＡＭワード対２６において、制御回路３２のＡＮＤゲー
ト３４からは、一致線出力Ｍａｔｃｈ＿０として常にロ
ウレベルが出力され、常時不一致が検出された状態とさ
れる。また、ＡＮＤゲート３８からは、一致線出力Ｍａ
ｔｃｈ＿１として、偶数ＣＡＭワード２８の一致線出力
ＭＬ＿０および奇数ＣＡＭワード３０の一致線出力ＭＬ
＿１の論理積が出力される。
【００５１】すなわち、ＣＡＭ装置１０を３値のＣＡＭ
装置として使用する場合、偶数ＣＡＭワード２８と奇数
ＣＡＭワード３０のＡＮＤ検索が行われる。また、本実
施例の場合、奇数ＣＡＭワード３０がこのＣＡＭワード
対２６の代表ワードとなる。なお、代表ワードはどちら
にしてもよい。従って、ＣＡＭワード対２６で１ワード
分の３値ＣＡＭワードとして機能するので、ワード数
は、ＣＡＭ装置１０を２値のＣＡＭ装置として使用した
場合の半分になる。
【００５２】図４（ｂ）の対応表に示すように、記憶デ
ータとして０を書き込む場合、例えば図１２に示す３値
ＣＡＭセルを用いて構成された従来の３値のＣＡＭ装置
では、論理データとして０，０が入力される。この０，
０は、図１２に示す３値ＣＡＭセル１０６に設定される
記憶データとマスクデータに相当するものである。本発
明のＣＡＭ装置１０の内部では、論理データとして０，
０が入力されると、記憶データとして、偶数ＣＡＭワー
ドおよび奇数ＣＡＭワード共に０が書き込まれる。
【００５３】また、記憶データとして１を書き込む場
合、同じく従来の３値のＣＡＭ装置では、論理データと
して１，０が入力される。本発明のＣＡＭ装置１０の内
部では、論理データとして１，０が入力されると、記憶
データとして、偶数ＣＡＭワードおよび奇数ＣＡＭワー
ド共に１が書き込まれる。
【００５４】また、記憶データとしてドントケアを設定
する場合、同じく従来の３値のＣＡＭ装置では、論理デ
ータとしてＸ（不定），１が入力される。ここで、Ｘ
（不定）は、０または１のどちらでもよいという意味で
ある。本発明のＣＡＭ装置１０の内部では、論理データ
としてＸ，１が入力されると、記憶データとして、偶数
ＣＡＭワードに１、奇数ＣＡＭワードに０が書き込まれ
る。
【００５５】また、記憶データとして、偶数ＣＡＭワー
ド２８および奇数ＣＡＭワード３０から０，０が読み出
されると、論理データとして０，０が出力され、外部で
は、記憶データとして０が読み出されたものと判断され
る。
【００５６】また、偶数ＣＡＭワード２８および奇数Ｃ
ＡＭワード３０から１，１が読み出されると、論理デー
タとして１，０が出力され、記憶データとして１が読み
出されたものと判断される。
【００５７】偶数ＣＡＭワード２８および奇数ＣＡＭワ
ード３０から１，０が読み出されると、論理データとし
て、Ｘ（不定）、１が出力され、記憶データはドントケ
アであると判断される。
【００５８】また、検索データとして０が入力される
と、奇数ＣＡＭワード３０の検索データ用のビット線対
ＳＢ，／ＳＢだけがそれぞれ０，１にドライブ（０ドラ
イブ）される。この時、偶数ＣＡＭワード２８の検索デ
ータ用のビット線対ＳＢ，／ＳＢは０，０にドライブ
（ドントケア）され、常に一致が検出される。従って、
検索データとして０が入力された場合、一致が検出され
るのは、記憶データとして０およびＸが設定されている
場合である。
【００５９】また、検索データとして１が入力される
と、偶数ＣＡＭワード２８の検索データ用のビット線対
ＳＢ，／ＳＢだけがそれぞれ１，０にドライブ（１ドラ
イブ）される。この時、奇数ＣＡＭワード３０の検索デ
ータ用のビット線対ＳＢ，／ＳＢは０，０にドライブ
（ドントケア）され、常に一致が検出される。従って、
検索データとして１が入力された場合、一致が検出され
るのは、記憶データとして１およびＸが設定されている
場合である。
【００６０】また、ドントケア（グローバルマスク）が
設定されると、偶数ＣＡＭワード２８および奇数ＣＡＭ
ワード３０の検索データ用のビット線対ＳＢ，／ＳＢは
全て０，０にドライブされる。
【００６１】ＣＡＭ装置１０を３値のＣＡＭ装置として
使用した場合に、外部（論理データ）と内部（物理デー
タ）との間の記憶データおよび検索データの変換は、図
１に示す論理データ−物理データ変換Ｉ／Ｏ回路１４に
より行われる。
【００６２】論理データ−物理データ変換Ｉ／Ｏ回路１
４は、このＣＡＭ装置１０を３値のＣＡＭ装置として使
用する場合に、記憶データ、マスクデータ、検索データ
等について、論理データ（外部データ）と物理データ
（内部データ）とでデータの変換処理を行う。また、本
実施例では、論理データ−物理データ変換Ｉ／Ｏ回路１
４は、外部からこのＣＡＭ装置１０に対して入力される
記憶データおよび検索データの書き込みのマスク処理も
併せて行う。
【００６３】ここで、信号Ｇｌｏｂａｌ＿ｍａｓｋ［ｍ
−１：０］は、外部からＣＡＭ装置１０に対して入力さ
れるグローバルマスクであって、記憶データおよび検索
データの書き込みをマスクする。この信号Ｇｌｏｂａｌ
＿ｍａｓｋ［ｍ−１：０］によりマスクされたビット
は、全てのＣＡＭワードの同一ビットに対して有効であ
り、記憶データの場合にはマスクされたビットはＣＡＭ
ワードに書き込まれず、検索データの場合にはドントケ
アとなり、常に一致が検出される。
【００６４】信号Ｓｅａｒｃｈ＿ｄａｔａ［ｍ−１：
０］は、外部からＣＡＭ装置１０に対して入力される検
索データである。
【００６５】信号Ｌｏｃａｌ＿ｄａｔａ＿ｉｎ［ｍ−
１：０］は、外部からＣＡＭ装置１０に対して入力され
る（書き込まれる）記憶データ、信号Ｌｏｃａｌ＿ｄａ
ｔａ＿ｏｕｔ［ｍ−１：０］は、ＣＡＭ装置１０から外
部へ出力される（読み出される）記憶データである。
【００６６】信号Ｌｏｃａｌ＿ｍａｓｋ＿ｉｎ［ｍ−
１：０］は、このＣＡＭ装置１０を３値のＣＡＭ装置と
して使用する場合に、外部からＣＡＭ装置１０に対して
入力されるマスクデータ、信号Ｌｏｃａｌ＿ｍａｓｋ＿
ｏｕｔ［ｍ−１：０］は、このＣＡＭ装置１０を３値の
ＣＡＭ装置として使用する場合に、このＣＡＭ装置１０
から外部へ出力されるマスクデータである。このマスク
データは、グローバルマスクに対してローカルマスクと
いう。
【００６７】信号Ｅｖｅｎ＿ｗｄ［ｍ−１：０］，／Ｅ
ｖｅｎ＿ｗｄ［ｍ−１：０］は、偶数ワードアレイ１２
ａ用の記憶データの書き込みデータ、信号Ｅｖｅｎ＿ｓ
ｄ［ｍ−１：０］，／Ｅｖｅｎ＿ｓｄ［ｍ−１：０］
は、偶数ワードアレイ１２ａ用の検索データの書き込み
データである。これらの書き込みデータは、いずれも論
理データ−物理データ変換Ｉ／Ｏ回路１４から出力さ
れ、偶数ワードアレイ１２ａ用のローカルＩ／Ｏへ入力
される。
【００６８】また、信号Ｅｖｅｎ＿ｒｄ［ｍ−１：０］
は、偶数ワードアレイ１２ａ用の記憶データの読み出し
データあり、偶数ワードアレイ１２ａ用のローカルＩ／
Ｏから出力され、論理データ−物理データ変換Ｉ／Ｏ回
路１４へ入力される。
【００６９】信号Ｏｄｄ＿ｗｄ［ｍ−１：０］，／Ｏｄ
ｄ＿ｗｄ［ｍ−１：０］は、奇数ワードアレイ用の記憶
データの書き込みデータ、信号Ｏｄｄ＿ｓｄ［ｍ−１：
０］，／Ｏｄｄ＿ｓｄ［ｍ−１：０］は、奇数ワードア
レイ用の検索データの書き込みデータである。これらの
書き込みデータは、いずれも論理データ−物理データ変
換Ｉ／Ｏ回路１４から出力され、奇数ワードアレイ１２
ｂ用のローカルＩ／Ｏへ入力される。
【００７０】また、信号Ｏｄｄ＿ｒｄ［ｍ−１：０］
は、奇数ワードアレイ用の記憶データの読み出しデータ
であり、奇数ワードアレイ１２ｂ用のローカルＩ／Ｏか
ら出力され、論理データ−物理データ変換Ｉ／Ｏ回路１
４へ入力される。
【００７１】従来のＣＡＭ装置では、ＣＡＭメモリアレ
イに含まれる全てのＣＡＭワードが同時に制御されるた
め、記憶データ、マスクデータおよび検索データについ
て、外部データ（論理データ）と内部データ（物理デー
タ）とでデータの変換処理を行う必要はない。すなわ
ち、ＣＡＭ装置の外部からＣＡＭ装置へ入力される外部
データはＣＡＭ装置内部へそのまま入力され、ＣＡＭ装
置の内部データもそのままＣＡＭ装置の外部へ出力され
る。
【００７２】ところで、本発明のＣＡＭ装置１０を２値
のＣＡＭ装置として使用する場合、例えば図１１に示す
２値ＣＡＭセル１００を用いて構成された２値のＣＡＭ
装置と同じ使用方法で使用可能であるのが好ましい。ま
た同様に、本発明のＣＡＭ装置１０を３値のＣＡＭ装置
として使用する場合、例えば図１２に示す３値ＣＡＭセ
ル１０６を用いて構成された３値のＣＡＭ装置と同じ使
用方法で使用可能であるのが好ましい。
【００７３】しかし、本発明のＣＡＭ装置１０では、Ｃ
ＡＭメモリアレイ１２が２つのブロック、本実施例の場
合、偶数ワードアレイ１２ａおよび奇数ワードアレイ１
２ｂに分割され、それぞれ個別に制御する必要がある
し、本発明のＣＡＭ装置１０を３値のＣＡＭ装置として
使用する場合、２ビットのＣＡＭセルを組み合わせて３
値ＣＡＭセルと同等の機能を実現するため、外部データ
と内部データとでデータの変換処理を行う必要がある。
【００７４】図５は、本発明の連想メモリ装置で用いら
れる論理データ−物理データ変換Ｉ／Ｏ回路の一実施例
の構成回路図である。同図に示す論理データ−物理デー
タ変換Ｉ／Ｏ回路１４は、図４に示す対応表に従って、
記憶データ（書き込みデータおよび読み出しデータ）、
マスクデータおよび検索データの変換を行うもので、記
憶データ（書き込みデータ）用回路５４と、検索データ
用回路５６と、記憶データ（読み出しデータ）用回路５
８とを備えている。
【００７５】記憶データ（書き込みデータ）用回路５４
は、信号Ｂｉｎａｒｙに応じて、外部から入力される信
号Ｌｏｃａｌ＿ｄａｔａ＿ｉｎ［ｉ］および信号Ｌｏｃ
ａｌ＿ｍａｓｋ＿ｉｎ［ｉ］を、内部で使用する信号Ｅ
ｖｅｎ＿ｗｄ［ｉ］，／Ｅｖｅｎ＿ｗｄ［ｉ］および信
号Ｏｄｄ＿ｗｄ［ｉ］，／Ｏｄｄ＿ｗｄ［ｉ］に変換す
るもので、ＡＮＤゲート６０と、２つのセレクタ６２
ａ，６２ｂと、４つのＯＲゲート６４ａ，６４ｂ，６４
ｃ，６４ｄとから構成されている。
【００７６】ＡＮＤゲート６０には、その第１の入力端
子に信号Ｌｏｃａｌ＿ｍａｓｋ＿ｉｎ［ｉ］、その第２
の入力端子（反転入力）に信号Ｂｉｎａｒｙがそれぞれ
入力され、その出力はセレクタ６２ａ，６２ｂの選択端
子に入力されている。セレクタ６２ａ，６２ｂの端子Ｄ
０には共に信号Ｌｏｃａｌ＿ｄａｔａ＿ｉｎ［ｉ］が入
力され、その端子Ｄ１にはそれぞれ１（ハイレベル）お
よび０（ロウレベル）が入力されている。
【００７７】セレクタ６２ａの出力は、ＯＲゲート６４
ａの第１の入力端子およびＯＲゲート６４ｂの第１の入
力端子（反転入力）に入力され、セレクタ６２ｂの出力
は、ＯＲゲート６４ｃの第１の入力端子およびＯＲゲー
ト６４ｄの第１の入力端子（反転入力）に入力されてい
る。ＯＲゲート６４ａ，６４ｂ，６４ｃ，６４ｄの第２
の入力端子には信号Ｇｌｏｂａｌ＿ｍａｓｋ［ｉ］が共
通に入力され、ＯＲゲート６４ａ，６４ｂ，６４ｃ，６
４ｄからは、それぞれ信号Ｅｖｅｎ＿ｗｄ［ｉ］，／Ｅ
ｖｅｎ＿ｗｄ［ｉ］および信号Ｏｄｄ＿ｗｄ［ｉ］，／
Ｏｄｄ＿ｗｄ［ｉ］が出力されている。
【００７８】記憶データ（書き込みデータ）用回路５４
では、信号Ｇｌｏｂａｌ＿ｍａｓｋ［ｉ］＝１の場合、
すなわち、グローバルマスクが指示された場合には、無
条件に、ＯＲゲート６４ａ，６４ｂ，６４ｃ，６４ｄの
出力は１、すなわち、信号Ｅｖｅｎ＿ｗｄ［ｉ］，／Ｅ
ｖｅｎ＿ｗｄ［ｉ］および信号Ｏｄｄ＿ｗｄ［ｉ］，／
Ｏｄｄ＿ｗｄ［ｉ］は全てハイレベルとなり、記憶デー
タの書き込みがマスクされる。
【００７９】信号Ｇｌｏｂａｌ＿ｍａｓｋ［ｉ］＝０
で、信号Ｂｉｎａｒｙ＝１の場合、すなわち、グローバ
ルマスクが指定されておらず、ＣＡＭ装置１０を２値の
ＣＡＭ装置として使用する場合、ＡＮＤゲート６０の出
力は０となる。
【００８０】これにより、セレクタ６２ａ，６２ｂから
は信号Ｌｏｃａｌ＿ｄａｔａ＿ｉｎ［ｉ］が出力され、
信号Ｅｖｅｎ＿ｗｄ［ｉ］および信号Ｏｄｄ＿ｗｄ
［ｉ］は信号Ｌｏｃａｌ＿ｄａｔａ＿ｉｎ［ｉ］と同じ
レベル、信号／Ｅｖｅｎ＿ｗｄ［ｉ］および信号／Ｏｄ
ｄ＿ｗｄ［ｉ］は信号Ｌｏｃａｌ＿ｄａｔａ＿ｉｎ
［ｉ］の反対のレベルになる。すなわち、外部から入力
される記憶データは、そのままアドレス信号Ａｄｄｒｅ
ｓｓ［０］により指定される偶数ＣＡＭワード２８また
は奇数ＣＡＭワード３０に書き込まれる。
【００８１】また、信号Ｇｌｏｂａｌ＿ｍａｓｋ［ｉ］
＝０で、信号Ｂｉｎａｒｙ＝０の場合、すなわち、グロ
ーバルマスクが指定されておらず、ＣＡＭ装置１０を３
値のＣＡＭ装置として使用する場合、ＡＮＤゲート６０
からは信号Ｌｏｃａｌ＿ｍａｓｋ＿ｉｎ［ｉ］が出力さ
れる。
【００８２】ここで、信号Ｌｏｃａｌ＿ｍａｓｋ＿ｉｎ
［ｉ］＝１の場合、すなわち、ローカルマスクが指定さ
れた場合、セレクタ６２ａ，６２ｂからはそれぞれ１お
よび０が出力される。これにより、信号Ｅｖｅｎ＿ｗｄ
［ｉ］，／Ｅｖｅｎ＿ｗｄ［ｉ］および信号Ｏｄｄ＿ｗ
ｄ［ｉ］，／Ｏｄｄ＿ｗｄ［ｉ］はそれぞれ１，０およ
び０，１になる。すなわち、偶数ＣＡＭワード２８には
１、奇数ＣＡＭワード３０には０が書き込まれる。
【００８３】一方、信号Ｌｏｃａｌ＿ｍａｓｋ＿ｉｎ
［ｉ］＝０の場合、すなわち、ローカルマスクが指定さ
れていない場合、信号Ｅｖｅｎ＿ｗｄ［ｉ］および信号
Ｏｄｄ＿ｗｄ［ｉ］は信号Ｌｏｃａｌ＿ｄａｔａ＿ｉｎ
［ｉ］と同じレベル、信号／Ｅｖｅｎ＿ｗｄ［ｉ］およ
び信号／Ｏｄｄ＿ｗｄ［ｉ］は信号Ｌｏｃａｌ＿ｄａｔ
ａ＿ｉｎ［ｉ］の反対のレベルになる。すなわち、外部
から入力される記憶データがそのまま偶数ＣＡＭワード
２８および奇数ＣＡＭワード３０に書き込まれる。
【００８４】続いて、検索データ用回路５６は、信号Ｂ
ｉｎａｒｙに応じて、外部から入力される信号Ｓｅａｒ
ｃｈ＿ｄａｔａ［ｉ］を、内部で使用する信号Ｅｖｅｎ
＿ｓｄ［ｉ］，／Ｅｖｅｎ＿ｓｄ［ｉ］および信号Ｏｄ
ｄ＿ｓｄ［ｉ］，／Ｏｄｄ＿ｓｄ［ｉ］に変換するもの
で、４つのＡＮＤゲート６６ａ，６６ｂ，６６ｃ，６６
ｄから構成されている。
【００８５】ＡＮＤゲート６６ａ，６６ｃの第１の入力
端子およびＡＮＤゲート６６ｂ，６６ｄの第１の入力端
子（反転入力）には信号Ｓｅａｒｃｈ＿ｄａｔａ［ｉ］
が、ＡＮＤゲート６６ｂ，６６ｃの第２の入力端子には
信号Ｂｉｎａｒｙが入力されている。また、ＡＮＤゲー
ト６６ａ，６６ｄの第２の入力端子（反転入力）および
ＡＮＤゲート６６ｂ，６６ｃの第３の入力端子（反転入
力）には信号Ｇｌｏｂａｌ＿ｍａｓｋ［ｉ］が共通に入
力され、ＡＮＤゲート６６ａ，６６ｂ，６６ｃ，６６ｄ
からは、それぞれ信号Ｅｖｅｎ＿ｓｄ［ｉ］，／Ｅｖｅ
ｎ＿ｓｄ［ｉ］および信号Ｏｄｄ＿ｓｄ［ｉ］，／Ｏｄ
ｄ＿ｓｄ［ｉ］が出力されている。
【００８６】検索データ用回路５６では、信号Ｇｌｏｂ
ａｌ＿ｍａｓｋ［ｉ］＝１の場合、すなわち、グローバ
ルマスクが指定されると、無条件に、ＡＮＤゲート６６
ａ，６６ｂ，６６ｃ，６６ｄの出力は０、すなわち、信
号Ｅｖｅｎ＿ｓｄ［ｉ］，／Ｅｖｅｎ＿ｓｄ［ｉ］およ
び信号Ｏｄｄ＿ｓｄ［ｉ］，／Ｏｄｄ＿ｓｄ［ｉ］は全
てロウレベルとなり、対応するビットｉの一致検索は行
われない（ドントケア）。
【００８７】信号Ｇｌｏｂａｌ＿ｍａｓｋ［ｉ］＝０
で、信号Ｂｉｎａｒｙ＝１の場合、すなわち、グローバ
ルマスクが指定されておらず、ＣＡＭ装置１０を２値Ｃ
ＡＭ装置として使用する場合、信号Ｅｖｅｎ＿ｓｄ
［ｉ］および信号Ｏｄｄ＿ｓｄ［ｉ］は信号Ｓｅａｒｃ
ｈ＿ｄａｔａ［ｉ］と同じレベルとなり、信号／Ｅｖｅ
ｎ＿ｓｄ［ｉ］および信号／Ｏｄｄ＿ｓｄ［ｉ］は信号
Ｓｅａｒｃｈ＿ｄａｔａ［ｉ］の反対のレベルになる。
【００８８】すなわち、外部から入力される検索データ
がそのまま偶数ワードアレイ１２ａおよび奇数ワードア
レイ１２ｂの検索データ用のビット線対ＳＢ，／ＳＢに
同時にドライブされる。
【００８９】また、信号Ｇｌｏｂａｌ＿ｍａｓｋ［ｉ］
＝０で、信号Ｂｉｎａｒｙ＝０の場合、すなわち、グロ
ーバルマスクが指定されておらず、ＣＡＭ装置１０を３
値のＣＡＭ装置として使用する場合、信号Ｅｖｅｎ＿ｓ
ｄ［ｉ］は信号Ｓｅａｒｃｈ＿ｄａｔａ［ｉ］と同じレ
ベル、信号／Ｏｄｄ＿ｓｄ［ｉ］は信号Ｓｅａｒｃｈ＿
ｄａｔａ［ｉ］の反対のレベルとなり、信号／Ｅｖｅｎ
＿ｓｄ［ｉ］および信号Ｏｄｄ＿ｓｄ［ｉ］は０にな
る。
【００９０】すなわち、信号Ｓｅａｒｃｈ＿ｄａｔａ
［ｉ］＝０の場合、奇数ワードアレイ１２ｂの検索デー
タ用のビットバー線／ＳＢだけがハイレベルにドライブ
され、信号Ｓｅａｒｃｈ＿ｄａｔａ［ｉ］＝１の場合、
偶数ワードアレイ１２ａの検索データ用のビット線ＳＢ
だけがハイレベルにドライブされる。
【００９１】記憶データ（読み出しデータ）用回路５８
は、内部から読み出される信号Ｅｖｅｎ＿ｒｄ［ｉ］お
よび信号Ｏｄｄ＿ｒｄ［ｉ］を、外部へ出力される信号
Ｌｏｃａｌ＿ｍａｓｋ＿ｏｕｔ［ｉ］および信号Ｌｏｃ
ａｌ＿ｄａｔａ＿ｏｕｔ［ｉ］に変換するもので、２つ
のＡＮＤゲート６８ａ，６８ｂから構成されている。
【００９２】ＡＮＤゲート６８ａ，６８ｂの第１の入力
端子には信号Ｅｖｅｎ＿ｒｄ［ｉ］が共通に入力され、
ＡＮＤゲート６８ａの第２の入力端子（反転入力）およ
びＡＮＤゲート６８ｂの第２の入力端子には信号Ｏｄｄ
＿ｒｄ［ｉ］が共通に入力されている。また、ＡＮＤゲ
ート６８ａ，６８ｂからは、それぞれ信号Ｌｏｃａｌ＿
ｍａｓｋ＿ｏｕｔ［ｉ］および信号Ｌｏｃａｌ＿ｄａｔ
ａ＿ｏｕｔ［ｉ］が出力されている。
【００９３】記憶データ（読み出しデータ）用回路５８
では、ＣＡＭ装置１０を２値のＣＡＭ装置として使用す
る場合、アドレス信号Ａｄｄｒｅｓｓ信号［０］で指定
される、偶数ワードアレイ１２ａ用または奇数ワードア
レイ１２ｂ用のローカルＩ／Ｏの内のどちらか一方のセ
ンスアンプだけが活性化され、信号Ｅｖｅｎ＿ｒｄ
［ｉ］または信号Ｏｄｄ＿ｒｄ［ｉ］の一方にのみ有効
なデータが出力される。なお、他方のスタンバイ時の状
態はハイレベルとする。
【００９４】したがって、信号Ｌｏｃａｌ＿ｄａｔａ＿
ｏｕｔ［ｉ］として、アドレス信号Ａｄｄｒｅｓｓ信号
［０］で指定される信号Ｅｖｅｎ＿ｒｄ［ｉ］または信
号Ｏｄｄ＿ｒｄ［ｉ］のどちらかが出力される。なお、
記憶データの読み出し用のセンスアンプのスタンバイ時
の状態はハイレベルに限定されず、ロウレベルの場合に
は、これに合わせて記憶データ（読み出しデータ）用回
路５８の論理を変更すればよい。
【００９５】また、ＣＡＭ装置１０を３値のＣＡＭ装置
として使用する場合、偶数ワードアレイ１２ａ用および
奇数ワードアレイ１２ｂ用のローカルＩ／Ｏのセンスア
ンプが同時にに活性化され、信号Ｅｖｅｎ＿ｒｄ［ｉ］
および信号Ｏｄｄ＿ｒｄ［ｉ］に同時に有効なデータが
出力される。
【００９６】ここで、記憶データ（読み出しデータ）用
回路５８に、信号Ｅｖｅｎ＿ｒｄ［ｉ］および信号Ｏｄ
ｄ＿ｒｄ［ｉ］＝０，０が入力されると、すなわち、２
ビット分の２値ＣＡＭセルを組み合わせて実現した３値
ＣＡＭセルに、記憶データとして０が記憶されている場
合、信号Ｌｏｃａｌ＿ｄａｔａ＿ｏｕｔ［ｉ］および信
号Ｌｏｃａｌ＿ｍａｓｋ＿ｏｕｔ［ｉ］＝０，０が出力
される。
【００９７】また、信号Ｅｖｅｎ＿ｒｄ［ｉ］および信
号Ｏｄｄ＿ｒｄ［ｉ］＝１，１が入力されると、すなわ
ち、記憶データとして１が記憶されている場合、信号Ｌ
ｏｃａｌ＿ｄａｔａ＿ｏｕｔ［ｉ］および信号Ｌｏｃａ
ｌ＿ｍａｓｋ＿ｏｕｔ［ｉ］＝１，０が出力される。
【００９８】また、信号Ｅｖｅｎ＿ｒｄ［ｉ］および信
号Ｏｄｄ＿ｒｄ［ｉ］＝１，０が入力されると、すなわ
ち、記憶データとしてＸ（ドントケア）が記憶されてい
る場合、信号Ｌｏｃａｌ＿ｄａｔａ＿ｏｕｔ［ｉ］およ
び信号Ｌｏｃａｌ＿ｍａｓｋ＿ｏｕｔ［ｉ］＝０，１が
出力される。
【００９９】なお、論理データ−物理データ変換Ｉ／Ｏ
回路１４によるデータの変換処理は、ＣＡＭ装置１０の
内部構造、例えばＣＡＭメモリアレイ１２をどのような
２つのブロックに分割するのか、どのような２ビットの
２値ＣＡＭセルを組み合わせるのか、２ビットの２値Ｃ
ＡＭセルで指定される４つの状態に対してどのように３
値ＣＡＭセルの３つの状態を割り当てるのか等に応じて
変更する必要があるのは当然のことである。
【０１００】また、本実施例では、ＣＡＭ装置１０を２
値のＣＡＭ装置として使用する場合も、３値のＣＡＭ装
置として使用する場合も、従来の２値および３値のＣＡ
Ｍ装置と同じ使用方法で使用可能とするために、記憶デ
ータや検索データの変換処理をしているが、これに限定
されず、本発明独自の使用方法を採用し、論理データ−
物理データ変換Ｉ／Ｏ回路１４によるデータの変換処理
後のデータを書き込むようにしてもよい。
【０１０１】続いて、図１に示すＣＡＭ装置１０におい
て、ローカルＩ／Ｏ１６は、偶数ワードアレイ１２ａ用
および奇数ワードアレイ１２ｂ用のローカルＩ／Ｏをそ
れぞれ備えている。各々のローカルＩ／Ｏは、記憶デー
タ用のビット線対ＢＬ，／ＢＬ、検索データ用のビット
線対ＳＢ，／ＳＢ、各々のＣＡＭワードから読み出され
る記憶データをドライブする。
【０１０２】各々のローカルＩ／Ｏは、検索データ用の
ビット線対ＳＢ，／ＳＢのドライバ、記憶データ用のビ
ット線対ＢＬ，／ＢＬの書き込み用のドライバ、同読み
出し用のセンスアンプ、同プリチャージ回路等により構
成される。各構成回路の動作は、次のローカルＩ／Ｏコ
ントロール回路１８で発生される制御信号により制御さ
れる。
【０１０３】ローカルＩ／Ｏコントロール回路１８は、
最下位ビットのアドレス信号Ａｄｄｒｅｓｓ［０］およ
び信号Ｂｉｎａｒｙに応じて、偶数ワードアレイ用およ
び奇数ワードアレイ用の各ローカルＩ／Ｏの動作を制御
する、信号Ｅｖｅｎ＿ｓｒｅ，Ｏｄｄ＿ｓｒｅ、信号Ｅ
ｖｅｎ＿ｗｒｅ，Ｏｄｄ＿ｗｒｅ、信号Ｅｖｅｎ＿ｒｄ
ｅ，Ｏｄｄ＿ｒｄｅおよび信号Ｅｖｅｎ＿ｂｌｐｃ，Ｏ
ｄｄ＿ｂｌｐｃ等の各種の制御信号を発生する。
【０１０４】ここで、信号Ｅｖｅｎ＿ｓｒｅ，Ｏｄｄ＿
ｓｒｅは、検索データ用のビット線対ＳＢ，／ＳＢのド
ライブを指示する信号である。
【０１０５】信号Ｅｖｅｎ＿ｗｒｅ，Ｏｄｄ＿ｗｒｅ
は、記憶データ用のビット線対ＢＬ，／ＢＬのドライブ
を指示する信号である。
【０１０６】ＣＡＭ装置１０を２値のＣＡＭ装置として
使用する場合、アドレス信号Ａｄｄｒｅｓｓ［０］に対
応する信号Ｅｖｅｎ＿ｗｒｅ，Ｏｄｄ＿ｗｒｅの内の一
方のみがイネーブルとされ、ペアの偶数ＣＡＭワードお
よび奇数ＣＡＭワードの内の一方にのみ書き込みが行わ
れる。これに対し、ＣＡＭ装置１０を３値のＣＡＭ装置
として使用する場合、アドレス信号Ａｄｄｒｅｓｓ
［０］の状態に係わらず、信号Ｅｖｅｎ＿ｗｒｅ，Ｏｄ
ｄ＿ｗｒｅの両方がイネーブルとされ、ペアの偶数ＣＡ
Ｍワードおよび奇数ＣＡＭワードの両方に同時に書き込
みが行われる。
【０１０７】また、信号Ｅｖｅｎ＿ｒｄｅ，Ｏｄｄ＿ｒ
ｄｅは、記憶データ用のビット線対ＢＬ，／ＢＬのセン
スアンプイネーブルである。
【０１０８】記憶データの書き込みの場合と同じよう
に、ＣＡＭ装置１０を２値のＣＡＭ装置として使用する
場合、ペアの偶数ＣＡＭワードおよび奇数ＣＡＭワード
の内、アドレス信号Ａｄｄｒｅｓｓ［０］に対応するＣ
ＡＭワードからのみ記憶データの読み出しが行われる。
これに対し、ＣＡＭ装置１０を３値のＣＡＭ装置として
使用する場合、ペアの偶数ＣＡＭワードおよび奇数ＣＡ
Ｍワードの両方から同時に記憶データの読み出しが行わ
れる。
【０１０９】信号Ｅｖｅｎ＿ｂｌｐｃ，Ｏｄｄ＿ｂｌｐ
ｃは、記憶データ用のビット線対ＢＬ、／ＢＬのプリチ
ャージを指示する信号で、記憶データの読み出し（リー
ド）時および書き込み（ライト）時に、記憶データ用の
ビット線対ＢＬ，／ＢＬに対するプリチャージを停止す
る。なお、ローカルＩ／Ｏコントロール回路１８で発生
される各種の制御信号は、タイミング発生回路２０で発
生されるタイミング信号に同期して出力される。
【０１１０】続いて、図１に示すＣＡＭ装置１０におい
て、デコーダ２２は、最下位ビットを除くＮ−１ビット
のアドレス信号Ａｄｄｒｅｓｓ［Ｎ−１：１］をデコー
ドし、これに対応した２ワード分のＣＡＭワード、すな
わち、ペアの偶数ＣＡＭワードおよび奇数ＣＡＭワード
を指定する共通ワード線をドライブする。この共通ワー
ド線によりドライブされる２ワード分のＣＡＭワードの
内、前述のローカルＩ／Ｏコントロール回路１８によ
り、アドレス信号Ａｄｄｒｅｓｓ［０］で指定されるＣ
ＡＭワードに対して記憶データの書き込みまたは読み出
しが行われる。
【０１１１】優先順位エンコーダ２４は、ＣＡＭメモリ
アレイ１２に含まれる全てのＣＡＭワードから、それぞ
れ一致線Ｍａｔｃｈ＿０，Ｍａｔｃｈ＿１，Ｍａｔｃｈ
＿２，…，Ｍａｔｃｈ＿２N-1 を介して入力される一致
線出力に基づいて、一致が検出されたＣＡＭワードのメ
モリアドレスを所定の優先順位に従って順次エンコード
し、これを最優先順位ヒットアドレスＨＨＡ［Ｎ−１：
０］として順次出力する。
【０１１２】本発明のＣＡＭ装置１０は、２値ＣＡＭセ
ルを基本として構成され、２ビット分の２値ＣＡＭセル
を組み合わせて３値ＣＡＭセルとして使用するので、２
値のＣＡＭ装置としても３値のＣＡＭ装置としても利用
可能であり、２値のＣＡＭ装置として使用する場合には
従来の２値のＣＡＭ装置と同じように、また、３値のＣ
ＡＭ装置として使用する場合には従来の３値のＣＡＭ装
置と同じように動作する。
【０１１３】次に、本発明の適用範囲を明確化するため
に、本発明のＣＡＭ装置の別の例について説明する。
【０１１４】図６は、本発明の連想メモリ装置の別の実
施例の構成概略図である。同図に示すＣＡＭ装置７０
は、図１に示すＣＡＭ装置１０において、さらに、３つ
のセレクタ７２ａ，７２ｂ，７２ｃと、レジスタ７４と
を備え、外部から書き込まれる検索データと記憶データ
とマスクデータのデータ線、内部で使用される記憶デー
タと検索データのデータ線対、および、外部へ読み出さ
れる記憶データとマスクデータのデータ線をそれぞれ共
通化したものである。
【０１１５】ここで、論理データ−物理データ変換Ｉ／
Ｏ回路１４には、外部から信号Ｓｅａｒｃｈ＿ｄａｔａ
［ｍ−１：０］、信号Ｌｏｃａｌ＿ｄａｔａ＿ｉｎ［ｍ
−１：０］および信号Ｌｏｃａｌ＿ｍａｓｋ＿ｉｎ［ｍ
−１：０］を共通化した信号ｉｎ［ｍ−１：０］が入力
されている。また、この信号ｉｎ［ｍ−１：０］はレジ
スタにも入力され、レジスタの出力は、論理データ−物
理データ変換Ｉ／Ｏ回路１４へ入力されている。
【０１１６】信号ｉｎ［ｍ−１：０］として、記憶デー
タ（信号Ｌｏｃａｌ＿ｄａｔａ＿ｉｎ［ｍ−１：０］）
およびマスクデータ（信号Ｌｏｃａｌ＿ｍａｓｋ＿ｉｎ
［ｍ−１：０］）と、検索データ（信号Ｓｅａｒｃｈ＿
ｄａｔａ［ｍ−１：０］）とが時分割に入力される。レ
ジスタ７４には、記憶データおよびマスクデータの内の
先に入力されたデータが保持され、後から入力されるデ
ータと共に論理データ−物理データ変換Ｉ／Ｏ回路１４
へ入力される。
【０１１７】セレクタ７２ａには、論理データ−物理デ
ータ変換Ｉ／Ｏ回路１４から、信号Ｅｖｅｎ＿ｗｄ［ｍ
−１：０］，／Ｅｖｅｎ＿ｗｄ［ｍ−１：０］および信
号Ｅｖｅｎ＿ｓｄ［ｍ−１：０］，／Ｅｖｅｎ＿ｓｄ
［ｍ−１：０］が入力され、セレクタ７２ａからは、信
号Ｅｖｅｎ＿ｓｗｄ［ｍ−１：０］，／Ｅｖｅｎ＿ｓｗ
ｄ［ｍ−１：０］が出力され、偶数ワードアレイ１２ａ
に対応するローカルＩ／Ｏへ入力されている。
【０１１８】同じように、セレクタ７２ｂには、論理デ
ータ−物理データ変換Ｉ／Ｏ回路１４から、信号Ｏｄｄ
＿ｗｄ［ｍ−１：０］，／Ｏｄｄ＿ｗｄ［ｍ−１：０］
および信号Ｏｄｄ＿ｓｄ［ｍ−１：０］，／Ｏｄｄ＿ｓ
ｄ［ｍ−１：０］が入力され、セレクタ７２ｂからは、
信号Ｏｄｄ＿ｓｗｄ［ｍ−１：０］，／Ｏｄｄ＿ｓｗｄ
［ｍ−１：０］が出力され、奇数ワードアレイ１２ａに
対応するローカルＩ／Ｏへ入力されている。
【０１１９】また、セレクタ７２ｃには、論理データ−
物理データ変換Ｉ／Ｏ回路１４から、信号Ｌｏｃａｌ＿
ｄａｔａ＿ｏｕｔ［ｍ−１：０］および信号Ｌｏｃａｌ
＿ｍａｓｋ＿ｏｕｔ［ｍ−１：０］が入力され、セレク
タ７２ｃからは、信号ｏｕｔ［ｍ−１：０］が外部へ出
力されている。
【０１２０】図６に示すＣＡＭ装置７０では、データ線
を共通化し、共通化されたデータ線を時分割に使用する
ことにより、内部のデータ線の本数を削減すると共に、
入出力ピンも削減することができる。
【０１２１】次に、本発明のＣＡＭ装置で利用可能なＣ
ＡＭワードの別の例を挙げて説明する。
【０１２２】既に述べたように、本発明のＣＡＭ装置で
は、２ビットの２値ＣＡＭセルの組合せは何ら限定され
ず、任意の２ビットの２値ＣＡＭセルを組み合わせて３
値ＣＡＭセルの機能を実現することができる。
【０１２３】図７に示すＣＡＭワード７６は、同一ＣＡ
Ｍワード内の２ビット分の２値ＣＡＭセル、図示例の場
合、偶数ビットと奇数ビットとを組み合わせて３値ＣＡ
Ｍセルの機能を実現するものである。
【０１２４】このように２ビットの２値ＣＡＭセルを組
み合わせて３値ＣＡＭセルの機能を実現する場合、１ワ
ードのビット幅は半分になる。また、図１に示すＣＡＭ
装置１０では、ＣＡＭメモリアレイ１２を偶数ワードア
レイ１２ａと奇数ワードアレイ１２ｂに分けて別々に制
御しているが、図７に示すＣＡＭワード７６を用いて本
発明のＣＡＭ装置を構成した場合、ＣＡＭワードを偶数
ビットと奇数ビットに分けて別々に制御するようにすれ
ばよい。
【０１２５】図８（ａ）は、ＣＡＭ装置を２値のＣＡＭ
装置として使用した場合の、外部の記憶データと内部の
記憶データ（記憶セルデータ）との関係、および、検索
データと検索データ用のビット線対との関係を表す対応
表、同図（ｂ）は、ＣＡＭ装置を３値のＣＡＭ装置とし
て使用した場合の、外部の記憶データと、従来の３値の
ＣＡＭ装置において、記憶データとして０，１，Ｘ（ド
ントケア）を書き込む場合に入力される記憶セルデータ
およびマスクセルデータ（論理データ）と、内部の記憶
データ（物理データ）との関係、ならびに、検索データ
と検索データ用のビット線対（偶数ビットおよび奇数ビ
ット）との関係を表す対応表である。
【０１２６】図２に示すＣＡＭワード対２６を用いて構
成されたＣＡＭ装置１０では、検索データ用のビット線
対ＳＢ，／ＳＢが偶数ワードアレイおよび奇数ワードア
レイ別々に制御されるのに対して、図７に示すＣＡＭワ
ード７６を用いて構成されたＣＡＭ装置では、偶数ビッ
トおよび奇数ビットが別々に制御される点を除いて、図
７に示すＣＡＭワード７６を用いて構成されたＣＡＭ装
置の動作は、この対応表に示すように、基本的にＣＡＭ
装置１０と同じである。
【０１２７】なお、図示例では、偶数ビットと奇数ビッ
トを組み合わせて３値ＣＡＭセルの機能を実現している
が、同一ＣＡＭワード内の２ビットの２値ＣＡＭセルを
どのように組み合わせてもよい。
【０１２８】続いて、図９に示すＣＡＭワード対７８
は、同一ＣＡＭワード内の２ビット分の２値ＣＡＭセ
ル、図示例の場合、偶数ビットと奇数ビットとを組み合
わせて３値ＣＡＭセルの機能を実現するか、ＣＡＭワー
ド対７８に含まれる２つのＣＡＭワード、図示例の場
合、偶数ＣＡＭワード２８に含まれる各々のビットと奇
数ＣＡＭワード３０に含まれる各々のビットとを組み合
わせて３値ＣＡＭセルの機能を実現するかどちらにも設
定可能なものである。
【０１２９】図９に示すＣＡＭワード対７８は、図２に
示すＣＡＭワード対２６において、制御回路３２の構成
を変更したものである。図９に示すＣＡＭワード対７８
において、制御回路８０は、ＡＮＤゲート８２と、イン
バータ８４と、スイッチ回路８６とを備えている。ま
た、スイッチ回路８６は、Ｎ型ＭＯＳトランジスタ（以
下、ＮＭＯＳという）とＰ型ＭＯＳトランジスタ（以
下、ＰＭＯＳという）とにより構成されている。
【０１３０】ここで、ＡＮＤゲート８２には、信号Ｂｉ
ｎａｒｙおよび偶数ＣＡＭワード２８の一致線出力が入
力されている。また、スイッチ回路８６のＮＭＯＳおよ
びＰＭＯＳは、偶数ＣＡＭワード２８の一致線出力と奇
数ＣＡＭワード３０の一致線出力との間に並列に接続さ
れ、ＮＭＯＳのゲートにはインバータ８４を介して信号
Ｂｉｎａｒｙが入力され、ＰＭＯＳのゲートには信号Ｂ
ｉｎａｒｙが直接入力されている。
【０１３１】このＣＡＭワード対７８を用いて構成され
たＣＡＭ装置を２値のＣＡＭ装置として使用した場合
（信号Ｂｉｎａｒｙ＝１）、スイッチ回路８６はオフす
る。これにより、ＡＮＤゲート８２からは、偶数ＣＡＭ
ワード２８の一致線出力が出力され、偶数ＣＡＭワード
２８の一致線出力と奇数ＣＡＭワード３０の一致線出力
は電気的に分離され、偶数ＣＡＭワード２８および奇数
ＣＡＭワード３０は１ワードずつ独立に機能する。
【０１３２】一方、ＣＡＭワード対７８を用いて構成さ
れたＣＡＭ装置を３値のＣＡＭ装置として使用した場合
（信号Ｂｉｎａｒｙ＝０）、ＡＮＤゲート８２の出力は
ロウレベルとなり、スイッチ回路８６はオンする。これ
により、偶数ＣＡＭワード２８の一致線出力と奇数ＣＡ
Ｍワードの一致線出力が電気的に接続され、奇数ＣＡＭ
ワード３０を代表ワードとして、偶数ＣＡＭワード２８
と奇数ＣＡＭワード３０のＡＮＤ検索が行われる。
【０１３３】本発明の連想メモリ装置およびその構成方
法は、基本的に以上のようなものである。以上、本発明
の連想メモリ装置およびその構成方法について詳細に説
明したが、本発明は上記実施例に限定されず、本発明の
主旨を逸脱しない範囲において、種々の改良や変更をし
てもよいのはもちろんである。
【０１３４】
【発明の効果】以上詳細に説明した様に、本発明の連想
メモリ装置は、本発明の連想メモリ装置の構成方法を適
用して構成されたもので、２値のデータを設定可能な２
値ＣＡＭセルを用いて構成され、２値ＣＡＭセルを２値
ＣＡＭセルとして使用し、当該連想メモリ装置を２値連
想メモリ装置として使用するか、２ビット分の２値ＣＡ
Ｍセルを組み合わせて３値ＣＡＭセルとして使用し、当
該連想メモリ装置を３値連想メモリ装置として使用する
かを設定可能に構成されたものである。また、本発明の
連想メモリ装置の構成方法は、２ビット分の２値ＣＡＭ
セルを組み合わせて３値ＣＡＭセルの機能を実現するも
のである。これにより、本発明の連想メモリ装置および
その構成方法によれば、２値／３値のどちらの連想メモ
リ装置としても使用することができ、２値の連想メモリ
装置として使用した場合にも記憶ビットが無駄にならな
いという利点がある。
【図面の簡単な説明】
【図１】 本発明の連想メモリ装置の一実施例の構成概
略図である。
【図２】 本発明の連想メモリ装置で用いられるＣＡＭ
ワード対の一実施例の構成概略図である。
【図３】 本発明の連想メモリ装置で用いられる２値Ｃ
ＡＭセルの一実施例の構成回路図である。
【図４】 （ａ）は、ＣＡＭ装置を２値のＣＡＭ装置と
して使用した場合の、外部の記憶データと内部の記憶デ
ータ（記憶セルデータ）との関係、および、検索データ
と検索データ用のビット線対との関係を表す対応表、
（ｂ）は、ＣＡＭ装置を３値のＣＡＭ装置として使用し
た場合の、外部の記憶データと、従来の３値のＣＡＭ装
置において、記憶データとして０，１，Ｘ（ドントケ
ア）を書き込む場合に入力される記憶セルデータおよび
マスクセルデータ（論理データ）と、内部の記憶データ
（物理データ）との関係、ならびに、検索データと検索
データ用のビット線対との関係を表す対応表である。
【図５】 本発明の連想メモリ装置で用いられる論理デ
ータ−物理データ変換Ｉ／Ｏ回路の一実施例の構成回路
図である。
【図６】 本発明の連想メモリ装置の別の実施例の構成
概略図である。
【図７】 本発明の連想メモリ装置で用いられるＣＡＭ
ワードの別の実施例の構成概略図である。
【図８】 （ａ）は、ＣＡＭ装置を２値のＣＡＭ装置と
して使用した場合の、外部の記憶データと内部の記憶デ
ータ（記憶セルデータ）との関係、および、検索データ
と検索データ用のビット線対との関係を表す対応表、
（ｂ）は、ＣＡＭ装置を３値のＣＡＭ装置として使用し
た場合の、外部の記憶データと、従来の３値のＣＡＭ装
置において、記憶データとして０，１，Ｘ（ドントケ
ア）を書き込む場合に入力される記憶セルデータおよび
マスクセルデータ（論理データ）と、内部の記憶データ
（物理データ）との関係、ならびに、検索データと検索
データ用のビット線対との関係を表す対応表である。
【図９】 本発明の連想メモリ装置で用いられるＣＡＭ
ワードの別の実施例の構成概略図である。
【図１０】 従来の連想メモリ装置の一実施例の構成概
念図である。
【図１１】 従来の連想メモリ装置で用いられる２値Ｃ
ＡＭセルの一例の構成回路図である。
【図１２】 従来の連想メモリ装置で用いられる３値Ｃ
ＡＭセルの一例の構成回路図である。
【符号の説明】
１０，７０，９０ 連想メモリ（ＣＡＭ）装置 １２，９２ ＣＡＭメモリアレイ １２ａ 偶数ワードアレイ １２ｂ 奇数ワードアレイ １４ 論理データ−物理データ変換Ｉ／Ｏ回路 １６ ローカルＩ／Ｏ １８ ローカルＩ／Ｏコントロール回路 ２０ タイミング発生回路 ２２，９６ デコーダ ２４，９８ 優先順位エンコーダ ２６，７８ ＣＡＭワード対 ２８，３０，７６ ＣＡＭワード ３２，８０ 制御回路 ３４，３８，６０，６６ａ，６６ｂ，６６ｃ，６６ｄ，
６８ａ，６８ｂ，８２ＡＮＤゲート ３６，６４ａ，６４ｂ，６４ｃ，６４ｄ ＯＲゲート ４０，１００，１０６ ＣＡＭセル ４２，１０２ データ記憶部 ４４，１１０ 一致比較部 ４６ａ，４６ｂ，８４，１１２ａ，１１２ｂ インバー
タ ４８ａ，４８ｂ，５０ａ，５０，５２ａ，５２ｂ，１１
４ａ，１１４ｂ，１１６ Ｎ型ＭＯＳトランジスタ（Ｎ
ＭＯＳ） ５４ 記憶データ（書き込みデータ）用回路 ５６ 検索データ用回路 ５８ 記憶データ（読み出しデータ）用回路 ６２ａ，６２ｂ，７２ａ，７２ｂ，７２ｃ セレクタ ７４ レジスタ ８６ スイッチ回路 ９４ Ｉ／Ｏ（入出力）回路 １０８ マスク記憶部

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】‘０’および‘１’の２値のデータを設定
    可能な２値ＣＡＭセルを用いて構成された連想メモリ装
    置であって、 前記２値ＣＡＭセルを２値ＣＡＭセルとして使用し、当
    該連想メモリ装置を２値連想メモリ装置として使用する
    か、 ２ビット分の前記２値ＣＡＭセルを１組として、各々の
    組の２ビット分の２値ＣＡＭセルに記憶された２ビット
    のデータで表現可能な‘００’、‘０１’、‘１０’お
    よび‘１１’の４つの状態に、‘０’、‘１’および
    ‘Ｘ（ドントケア）’の３つの状態を割り当て、３値の
    データを設定可能な３値ＣＡＭセルとして使用し、当該
    連想メモリ装置を３値連想メモリ装置として使用するか
    を設定可能に構成されていることを特徴とする連想メモ
    リ装置。
  2. 【請求項２】前記２ビット分の２値ＣＡＭセルは、異な
    る２つのＣＡＭワードに含まれるＣＡＭセルの組合せで
    あることを特徴とする請求項１に記載の連想メモリ装
    置。
  3. 【請求項３】前記２ビット分の２値ＣＡＭセルは、同一
    ＣＡＭワードに含まれるＣＡＭセルの組合せであること
    を特徴とする請求項１に記載の連想メモリ装置。
  4. 【請求項４】一致検索時に、前記２ビット分の２値ＣＡ
    Ｍセルの内の一方の２値ＣＡＭセル用の検索データ用の
    ビット線対と他方の２値ＣＡＭセル用の検索データ用の
    ビット線対とを別々に制御することを特徴とする請求項
    １〜３のいずれかに記載の連想メモリ装置。
  5. 【請求項５】当該連想メモリ装置を３値の連想メモリ装
    置として使用する場合に、記憶データ、マスクデータ
    （ローカルマスク）および検索データに対して、外部デ
    ータ（論理データ）と内部データ（物理データ）とでデ
    ータの変換処理を行うことを特徴とする請求項１〜４の
    いずれかに記載の連想メモリ装置。
  6. 【請求項６】‘０’および‘１’の２値のデータを設定
    可能な２値ＣＡＭセルを用いて構成された連想メモリ装
    置において、 ２ビット分の前記２値ＣＡＭセルを１組として、各々の
    組の２ビット分の２値ＣＡＭセルに記憶された２ビット
    のデータで表現可能な‘００’、‘０１’、‘１０’お
    よび‘１１’の４つの状態に、‘０’、‘１’および
    ‘Ｘ（ドントケア）’の３つの状態を割り当て、３値の
    データを設定可能な３値ＣＡＭセルの機能を実現するこ
    とを特徴とする連想メモリ装置の構成方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6795325B1 (en) 2003-03-26 2004-09-21 Renesas Technology Corp. Semiconductor memory
JP2011048894A (ja) * 2009-08-28 2011-03-10 Internatl Business Mach Corp <Ibm> 連想メモリ・アレイ

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7301961B1 (en) 2001-12-27 2007-11-27 Cypress Semiconductor Corportion Method and apparatus for configuring signal lines according to idle codes
US7082492B2 (en) * 2002-08-10 2006-07-25 Cisco Technology, Inc. Associative memory entries with force no-hit and priority indications of particular use in implementing policy maps in communication devices
US7689485B2 (en) 2002-08-10 2010-03-30 Cisco Technology, Inc. Generating accounting data based on access control list entries
WO2004015593A2 (en) * 2002-08-10 2004-02-19 Cisco Technology, Inc. Associative memory with enhanced capabilities
US7103708B2 (en) * 2002-08-10 2006-09-05 Cisco Technology, Inc. Performing lookup operations using associative memories optionally including modifying a search key in generating a lookup word and possibly forcing a no-hit indication in response to matching a particular entry
US7028136B1 (en) 2002-08-10 2006-04-11 Cisco Technology, Inc. Managing idle time and performing lookup operations to adapt to refresh requirements or operational rates of the particular associative memory or other devices used to implement the system
US7349382B2 (en) * 2002-08-10 2008-03-25 Cisco Technology, Inc. Reverse path forwarding protection of packets using automated population of access control lists based on a forwarding information base
US7177978B2 (en) * 2002-08-10 2007-02-13 Cisco Technology, Inc. Generating and merging lookup results to apply multiple features
US7080195B2 (en) * 2003-10-22 2006-07-18 Cisco Technology, Inc. Merging indications of matching items of multiple groups and possibly associated with skip conditions to identify winning entries of particular use for implementing access control lists
US7191280B2 (en) * 2003-12-23 2007-03-13 Agere Systems Inc. Content addressable memories (CAMs) based on a binary CAM and having at least three states
US20050213359A1 (en) * 2004-03-26 2005-09-29 Kim Jin K Hybrid content addressable memory
US7565481B1 (en) * 2004-10-29 2009-07-21 Netlogic Microsystems, Inc. Content addressable memory (CAM) device and method for flexible suppression of hit indications
JP4861012B2 (ja) 2005-03-31 2012-01-25 ルネサスエレクトロニクス株式会社 Ｃａｍ装置
US7814266B1 (en) * 2005-09-01 2010-10-12 Netlogic Microsystems, Inc. Partial row expansion by logically combining range representation values in content addressable memory
US7889578B2 (en) * 2007-10-17 2011-02-15 Mosaid Technologies Incorporated Single-strobe operation of memory devices
TWI405206B (zh) * 2008-12-05 2013-08-11 Nat Univ Chung Cheng The low voltage content can be addressed by the memory of the read and compare circuit
US8130525B2 (en) * 2009-10-09 2012-03-06 International Business Machines Corporation Method and apparatus for configuring a content-addressable memory (CAM) design as binary CAM or ternary CAM
US8493774B2 (en) 2011-06-17 2013-07-23 International Business Machines Corporation Performing logic functions on more than one memory cell within an array of memory cells
JP5998381B2 (ja) 2012-05-06 2016-09-28 国立大学法人東北大学 半導体記憶装置
US9275735B2 (en) * 2014-01-06 2016-03-01 International Business Machines Corporation Array organization and architecture to perform range-match operations with content addressable memory (CAM) circuits
US9286980B2 (en) 2014-01-10 2016-03-15 Globalfoundries Inc. Converting an XY TCAM to a value TCAM
TWI783767B (zh) * 2021-11-02 2022-11-11 瑞昱半導體股份有限公司 記憶體分時控制裝置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5920886A (en) * 1997-03-14 1999-07-06 Music Semiconductor Corporation Accelerated hierarchical address filtering and translation using binary and ternary CAMs
US6289414B1 (en) * 1998-10-08 2001-09-11 Music Semiconductors, Inc. Partially ordered cams used in ternary hierarchical address searching/sorting
US6574702B2 (en) * 1999-02-23 2003-06-03 Netlogic Microsystems, Inc. Method and apparatus for determining an exact match in a content addressable memory device
US6157558A (en) * 1999-05-21 2000-12-05 Sandisk Corporation Content addressable memory cell and array architectures having low transistor counts
US6542391B2 (en) * 2000-06-08 2003-04-01 Netlogic Microsystems, Inc. Content addressable memory with configurable class-based storage partition
CA2291310C (en) * 1999-11-30 2007-04-10 Mosaid Technologies Inc. Generating searchable data entries and applications therefore
US20030093613A1 (en) * 2000-01-14 2003-05-15 David Sherman Compressed ternary mask system and method
CA2299991A1 (en) * 2000-03-03 2001-09-03 Mosaid Technologies Incorporated A memory cell for embedded memories
US6259620B1 (en) * 2000-03-08 2001-07-10 Telefonaktiebolaget Lm Ericsson (Publ) Multiple entry matching in a content addressable memory

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6795325B1 (en) 2003-03-26 2004-09-21 Renesas Technology Corp. Semiconductor memory
JP2011048894A (ja) * 2009-08-28 2011-03-10 Internatl Business Mach Corp <Ibm> 連想メモリ・アレイ
KR101547708B1 (ko) 2009-08-28 2015-08-26 인터내셔널 비지네스 머신즈 코포레이션 컨텐트 어드레스가능 메모리（ｃａｍ） 어레이

Also Published As

Publication number Publication date
US6707692B2 (en) 2004-03-16
US20020080638A1 (en) 2002-06-27

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