JP2575061B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2575061B2 JP2575061B2 JP1250885A JP25088589A JP2575061B2 JP 2575061 B2 JP2575061 B2 JP 2575061B2 JP 1250885 A JP1250885 A JP 1250885A JP 25088589 A JP25088589 A JP 25088589A JP 2575061 B2 JP2575061 B2 JP 2575061B2
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- cam
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に内容参照用メ
モリ（CAM;Content Addressable Memory）に関する。
モリ（CAM;Content Addressable Memory）に関する。
［従来の技術］ 第５図は従来のCAMシステムの一例を示すブロック図
である。図において、行方向および列方向に沿って複数
のCAMセルCCがマトリクス状に配置されている。なお、
第５図では、４行４列に配置されたCAMセルCCを一例と
して示している。
である。図において、行方向および列方向に沿って複数
のCAMセルCCがマトリクス状に配置されている。なお、
第５図では、４行４列に配置されたCAMセルCCを一例と
して示している。
各行のCAMセルにはそれぞれワード線WLが共通接続さ
れている。４本のワード線WLのそれぞれの一端はデコー
ダDC1に接続されている。このデコーダDC1は入力される
アドレス情報A0,A1に基づいていずれか１本のワード線W
Lを選択する。また、各列のCAMセルCCにはそれぞれビッ
ト線BLおよび▲▼が共通接続される。これらビット
線BLおよび▲▼のそれぞれの一端は入出力回路IO1
に接続されている。さらに、各行のCAMセルCCにはそれ
ぞれマッチ線MLが共通接続されている。各マッチ線MLの
終端には一致／不一致検出回路Ｍが設けられている。こ
れら一致／不一致検出回路Ｍは、各行においてビット線
BL,▲▼上の参照情報とCAMセルCCに記憶保持された
情報との一致，不一致を検出する回路である。また、各
ワード線WLの他端にはセレクタSLが設けられている。こ
れらセレクタSLは、対応のワード線WLと一致／不一致検
出回路Ｍの出力とのいずれかを選択する回路である。
れている。４本のワード線WLのそれぞれの一端はデコー
ダDC1に接続されている。このデコーダDC1は入力される
アドレス情報A0,A1に基づいていずれか１本のワード線W
Lを選択する。また、各列のCAMセルCCにはそれぞれビッ
ト線BLおよび▲▼が共通接続される。これらビット
線BLおよび▲▼のそれぞれの一端は入出力回路IO1
に接続されている。さらに、各行のCAMセルCCにはそれ
ぞれマッチ線MLが共通接続されている。各マッチ線MLの
終端には一致／不一致検出回路Ｍが設けられている。こ
れら一致／不一致検出回路Ｍは、各行においてビット線
BL,▲▼上の参照情報とCAMセルCCに記憶保持された
情報との一致，不一致を検出する回路である。また、各
ワード線WLの他端にはセレクタSLが設けられている。こ
れらセレクタSLは、対応のワード線WLと一致／不一致検
出回路Ｍの出力とのいずれかを選択する回路である。
一方、上記CAMセルCCと１対１に対応してRAMセルRCが
４行４列に配置されている。これらRAMセルRCで構成さ
れるアレイ20は、上記CAMセルCCで構成されるアレイ10
と同様に、各行のRAMセルRCにそれぞれワード線WLが共
通接続され、各列のRAMセルRCにそれぞれビット線BLお
よび▲▼が共通接続されている。前述の各セレクタ
SLの出力はそれぞれこのRAMセルのアレイ20における対
応のワード線WLに与えられる。また、各ビット線BL,▲
▼の一端は入出力回路IO2に接続されている。
４行４列に配置されている。これらRAMセルRCで構成さ
れるアレイ20は、上記CAMセルCCで構成されるアレイ10
と同様に、各行のRAMセルRCにそれぞれワード線WLが共
通接続され、各列のRAMセルRCにそれぞれビット線BLお
よび▲▼が共通接続されている。前述の各セレクタ
SLの出力はそれぞれこのRAMセルのアレイ20における対
応のワード線WLに与えられる。また、各ビット線BL,▲
▼の一端は入出力回路IO2に接続されている。
第６図は、第５図における点線で囲まれた部分30の詳
細を示す回路図である。図示のごとく、１つのCAMセルC
Cは、トランスファトランジスタTW1,TW2、メモリセルMC
および比較回路CONを含む。トランスファトランジスタT
W1はワード線WLおよびビット線BLに接続されている。ト
ランスファトランジスタTW2はワード線WLおよびビット
線▲▼に接続されている。メモリセルMCは、トラン
スファトランジスタTW1およびTW2の間に逆並列に接続さ
れた２つのインバータからなる。比較回路CONはトラン
ジスタTr1〜Tr4により構成される。なお、第６図におい
て用いられるトランジスタはすべてＮチャネル型のMOS
トランジスタである。
細を示す回路図である。図示のごとく、１つのCAMセルC
Cは、トランスファトランジスタTW1,TW2、メモリセルMC
および比較回路CONを含む。トランスファトランジスタT
W1はワード線WLおよびビット線BLに接続されている。ト
ランスファトランジスタTW2はワード線WLおよびビット
線▲▼に接続されている。メモリセルMCは、トラン
スファトランジスタTW1およびTW2の間に逆並列に接続さ
れた２つのインバータからなる。比較回路CONはトラン
ジスタTr1〜Tr4により構成される。なお、第６図におい
て用いられるトランジスタはすべてＮチャネル型のMOS
トランジスタである。
次に、第５図および第６図に示す従来例の動作を第７
図に示すタイムチャートを参照しながら説明する。
図に示すタイムチャートを参照しながら説明する。
まず、CAMセルCCのメモリセルMCに情報を書込む場合
の動作を説明する。ビット線BLに“High"（以下、“H"
と略す）の電位を与え、ビット線▲▼に“Low"（以
下、“L"と略す）の電位を与え、ワード線WLに“H"の電
位を与えた後、ワード線WLの電位を“L"にする。それに
より、点ａは“H"の電位に保持され、点ｂは“L"の電位
に保持される。この状態を、メモリセルMCに“1"の情報
が書込まれた状態と称する。この状態ではトランジスタ
Tr1はオフし、トランジスタTr2はオンしている。
の動作を説明する。ビット線BLに“High"（以下、“H"
と略す）の電位を与え、ビット線▲▼に“Low"（以
下、“L"と略す）の電位を与え、ワード線WLに“H"の電
位を与えた後、ワード線WLの電位を“L"にする。それに
より、点ａは“H"の電位に保持され、点ｂは“L"の電位
に保持される。この状態を、メモリセルMCに“1"の情報
が書込まれた状態と称する。この状態ではトランジスタ
Tr1はオフし、トランジスタTr2はオンしている。
一方、ワード線WLの電位を“H"にして、ビット線BLに
“L"の電位を与え、ビット線▲▼に“H"の電位を与
えた後、ワード線WLの電位を“L"にする。それにより、
点ａの電位は“L"に保持され、点ｂの電位は“H"に保持
される。この状態を、メモリセルMCに“0"の情報が書込
まれた状態と称する。この状態では、トランジスタTr1
はオンし、トランジスタTr2はオフしている。
“L"の電位を与え、ビット線▲▼に“H"の電位を与
えた後、ワード線WLの電位を“L"にする。それにより、
点ａの電位は“L"に保持され、点ｂの電位は“H"に保持
される。この状態を、メモリセルMCに“0"の情報が書込
まれた状態と称する。この状態では、トランジスタTr1
はオンし、トランジスタTr2はオフしている。
次に、各CAMセルCCに記憶される情報を参照する場合
の動作を説明する。なお、以下の説明では、参照するCA
MセルCCのメモリセルMCに“1"の情報が記憶保持されて
いるものとする。
の動作を説明する。なお、以下の説明では、参照するCA
MセルCCのメモリセルMCに“1"の情報が記憶保持されて
いるものとする。
まず、第６図に示すプリチャージトランジスタTpのゲ
ートに所定時間だけ“H"の制御信号φが与えられる。こ
れにより、このプリチャージトランジスタTpがオンとな
り、マッチ線MLがプリチャージされる。次に、ビット線
BL,▲▼に参照したい情報が入力される。今、この
参照情報として“0"が与えられたとすると（すなわち、
ビット線BLに“L"の電位が与えられ、ビット線▲▼
に“H"の電位が与えられたとすると）、トランジスタTr
3はオフし、トランジスタTr4はオンする。したがって、
トランジスタTr2,Tr4を介してマッチ線MLのプリチャー
ジ電荷が基準電位源としての接地ラインに引き抜かれる
（第７図参照）。
ートに所定時間だけ“H"の制御信号φが与えられる。こ
れにより、このプリチャージトランジスタTpがオンとな
り、マッチ線MLがプリチャージされる。次に、ビット線
BL,▲▼に参照したい情報が入力される。今、この
参照情報として“0"が与えられたとすると（すなわち、
ビット線BLに“L"の電位が与えられ、ビット線▲▼
に“H"の電位が与えられたとすると）、トランジスタTr
3はオフし、トランジスタTr4はオンする。したがって、
トランジスタTr2,Tr4を介してマッチ線MLのプリチャー
ジ電荷が基準電位源としての接地ラインに引き抜かれる
（第７図参照）。
一方、ビット線BL,▲▼に参照情報として“1"が
与えられたとすると（すなわち、ビット線BLに“H"の電
位が与えられ、ビット線▲▼に“L"の電位が与えら
れたとすると）、トランジスタTr3はオンし、トランジ
スタTr4はオフする。そのため、同一行における他のCAM
セルCCのメモリセルMCの記憶情報も参照情報と一致した
とすると、マッチ線MLの電位は保持され、ドライバＤか
らなる一致／不一致検出回路を通じてRAMセルRC側の対
応のワード線WLに一致情報が与えられる。この場合、セ
レクタSLが一致／不一致検出回路の出力を選択していれ
ば、対応のワード線WLに属する各RAMセルRCから、予め
設定された記憶情報が読出されて入出力回路IO2を介し
て外部へ出力される。
与えられたとすると（すなわち、ビット線BLに“H"の電
位が与えられ、ビット線▲▼に“L"の電位が与えら
れたとすると）、トランジスタTr3はオンし、トランジ
スタTr4はオフする。そのため、同一行における他のCAM
セルCCのメモリセルMCの記憶情報も参照情報と一致した
とすると、マッチ線MLの電位は保持され、ドライバＤか
らなる一致／不一致検出回路を通じてRAMセルRC側の対
応のワード線WLに一致情報が与えられる。この場合、セ
レクタSLが一致／不一致検出回路の出力を選択していれ
ば、対応のワード線WLに属する各RAMセルRCから、予め
設定された記憶情報が読出されて入出力回路IO2を介し
て外部へ出力される。
上記のように、メモリセルMCの記憶情報とビット線B
L,▲▼を介して与えられる参照情報とが一致しない
場合にはマッチ線MLの電位が接地され、逆に、それらが
一致した場合にはマッチ線MLの電位がプリチャージ電位
に保たれる。この動作は、参照すべきCAMセルCCにおけ
るメモリセルMCに“0"の情報が記憶保持されている場合
も同様である。
L,▲▼を介して与えられる参照情報とが一致しない
場合にはマッチ線MLの電位が接地され、逆に、それらが
一致した場合にはマッチ線MLの電位がプリチャージ電位
に保たれる。この動作は、参照すべきCAMセルCCにおけ
るメモリセルMCに“0"の情報が記憶保持されている場合
も同様である。
一方、セレクタSLが、CAMセルのアレイ10内のワード
線WLを選択していた場合には、第５図のCAMシステム全
体が通常のRAMと同様に動作する。この場合、CAMセルの
アレイ10内のワード線WLとRAMセルのアレイ20内のワー
ド線WLとがつながるので、（４＋４）ビット×４ワード
のRAMアレイが構成されることになる。これにより、CAM
セルのアレイ10およびRAMセルのアレイ20の同一のワー
ドに対する読出および書込が同時に可能となる。
線WLを選択していた場合には、第５図のCAMシステム全
体が通常のRAMと同様に動作する。この場合、CAMセルの
アレイ10内のワード線WLとRAMセルのアレイ20内のワー
ド線WLとがつながるので、（４＋４）ビット×４ワード
のRAMアレイが構成されることになる。これにより、CAM
セルのアレイ10およびRAMセルのアレイ20の同一のワー
ドに対する読出および書込が同時に可能となる。
［発明が解決しようとする課題］ 上記のように従来のCAMシステムにおいては、CAMセル
のアレイ10に参照情報を与えることによってRAMセルの
アレイ20の内容を参照することができる。すなわち、ア
レイ10からアレイ20の方向の連想が可能である。しかし
ながら、アレイ20に参照情報を与えることによってアレ
イ10の内容を参照することはできない。
のアレイ10に参照情報を与えることによってRAMセルの
アレイ20の内容を参照することができる。すなわち、ア
レイ10からアレイ20の方向の連想が可能である。しかし
ながら、アレイ20に参照情報を与えることによってアレ
イ10の内容を参照することはできない。
この発明は上記のような問題点を解消するためになさ
れたもので、少なくとも２つのアレイ間で相互参照がで
きる半導体記憶装置を提供することを目的とする。
れたもので、少なくとも２つのアレイ間で相互参照がで
きる半導体記憶装置を提供することを目的とする。
［課題を解決するための手段］ この発明に係る半導体記憶装置は、少なくとも２つの
連想メモリセルアレイと、選択手段と、少なくとも２つ
の連想メモリセルアレイに対応して設けられる少なくと
も２つの出力手段とを備える。
連想メモリセルアレイと、選択手段と、少なくとも２つ
の連想メモリセルアレイに対応して設けられる少なくと
も２つの出力手段とを備える。
各連想メモリセルアレイは、複数のワード線と、各ワ
ード線に接続される複数の内容参照用セルとを含む。各
内容参照用セルは、情報を記憶するメモリセルと、メモ
リセルに記憶されている情報と、与えられる参照情報と
を比較する比較手段とを含む。
ード線に接続される複数の内容参照用セルとを含む。各
内容参照用セルは、情報を記憶するメモリセルと、メモ
リセルに記憶されている情報と、与えられる参照情報と
を比較する比較手段とを含む。
選択手段は、第１のモードでは、連想メモリセルアレ
イの１つに属する内容参照用セルにおける比較結果に基
づいて、連想メモリセルアレイの他の１つに属するワー
ド線を選択状態にする。また、選択手段は、第２のモー
ドでは、連想メモリセルアレイの他の１つに属する内容
参照用セルにおける比較結果に基づいて、連想メモリセ
ルアレイの１つに属するワード線を選択状態にする。
イの１つに属する内容参照用セルにおける比較結果に基
づいて、連想メモリセルアレイの他の１つに属するワー
ド線を選択状態にする。また、選択手段は、第２のモー
ドでは、連想メモリセルアレイの他の１つに属する内容
参照用セルにおける比較結果に基づいて、連想メモリセ
ルアレイの１つに属するワード線を選択状態にする。
各出力手段は、選択状態になったワード線に接続され
る内容参照用セルから読出された情報を外部に出力する
ためのものである。
る内容参照用セルから読出された情報を外部に出力する
ためのものである。
［作用］ この発明にかかる半導体記憶装置においては３つの動
作モードが可能となる。第１のモードでは、連想メモリ
セルアレイの１つに属する内容参照用セルにおける比較
結果に基づいて連想メモリセルアレイの他の１つに属す
る内容参照用セルがアクセスされる。すなわち、１つの
連想メモリセルアレイに参照情報を与えることによって
他の１つの連想メモリセルアレイの内容が参照される。
作モードが可能となる。第１のモードでは、連想メモリ
セルアレイの１つに属する内容参照用セルにおける比較
結果に基づいて連想メモリセルアレイの他の１つに属す
る内容参照用セルがアクセスされる。すなわち、１つの
連想メモリセルアレイに参照情報を与えることによって
他の１つの連想メモリセルアレイの内容が参照される。
第２のモードでは、連想メモリセルアレイの前記他の
１つに属する内容参照用セルにおける比較結果に基づい
て連想メモリセルアレイの前記１つに属する内容参照用
セルがアクセスされる。すなわち、前記他の１つの連想
メモリセルアレイに参照情報を与えることによって前記
１つの連想メモリセルアレイの内容が参照される。
１つに属する内容参照用セルにおける比較結果に基づい
て連想メモリセルアレイの前記１つに属する内容参照用
セルがアクセスされる。すなわち、前記他の１つの連想
メモリセルアレイに参照情報を与えることによって前記
１つの連想メモリセルアレイの内容が参照される。
第３のモードでは、連想メモリセルアレイの少なくと
も１つに属する内容参照用セルがランダムにアクセスさ
れる。すなわち、各連想メモリセルアレイがRAMアレイ
として動作する。
も１つに属する内容参照用セルがランダムにアクセスさ
れる。すなわち、各連想メモリセルアレイがRAMアレイ
として動作する。
［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に
説明する。
説明する。
第１図において、CAMアレイ１および２の各々は、行
方向および列方向に沿ってマトリクス状に配置された複
数のCAMセルCCを含む。なお、第１図では、４行４列に
配置されたCAMセルCCを一例として示している。
方向および列方向に沿ってマトリクス状に配置された複
数のCAMセルCCを含む。なお、第１図では、４行４列に
配置されたCAMセルCCを一例として示している。
CAMアレイ１内の第１行〜第４行のCAMセルCCにはそれ
ぞれワード線WL10〜WL13が共通接続されている。それら
のワード線WL10〜WL13の一端はデコーダDC1に接続され
ている。このデコーダDC1は、入力されるアドレス情報A
0,A1に基づいて、いずれか１本のワード線を選択する。
また、CAMアレイ２内の第１行〜第４行のCAMセルCCには
それぞれワード線WL20〜WL23が共通接続されている。そ
れらのワード線WL20〜WL23の一端はデコーダDC2に接続
されている。このデコーダDC2は、入力されるアドレス
情報A2,A3に基づいて、いずれか１本のワード線を選択
する。
ぞれワード線WL10〜WL13が共通接続されている。それら
のワード線WL10〜WL13の一端はデコーダDC1に接続され
ている。このデコーダDC1は、入力されるアドレス情報A
0,A1に基づいて、いずれか１本のワード線を選択する。
また、CAMアレイ２内の第１行〜第４行のCAMセルCCには
それぞれワード線WL20〜WL23が共通接続されている。そ
れらのワード線WL20〜WL23の一端はデコーダDC2に接続
されている。このデコーダDC2は、入力されるアドレス
情報A2,A3に基づいて、いずれか１本のワード線を選択
する。
CAMアレイ１内のワード線WL10〜WL13の他端はそれぞ
れセレクタSL0〜SL3に接続されている。また、CAMアレ
イ２内のワード線WL20〜WL23の他端もそれぞれセレクタ
SL0〜SL3に接続されている。
れセレクタSL0〜SL3に接続されている。また、CAMアレ
イ２内のワード線WL20〜WL23の他端もそれぞれセレクタ
SL0〜SL3に接続されている。
また、CAMアレイ１内の第１行〜第４行のCAMセルCCに
はそれぞれマッチ線ML10〜ML13が共通接続されている。
マッチ線ML10〜ML13の終端は、一致／不一致検出回路Ｍ
を介してそれぞれセレクタSL0〜SL3に接続されている。
CAMアレイ２内の第１行〜第４行のCAMセルCCにはそれぞ
れマッチ線ML20〜ML23が共通接続されている。マッチ線
ML20〜ML23の終端は、一致／不一致検出回路Ｍを介して
それぞれセレクタSL0〜SL3に接続されている。
はそれぞれマッチ線ML10〜ML13が共通接続されている。
マッチ線ML10〜ML13の終端は、一致／不一致検出回路Ｍ
を介してそれぞれセレクタSL0〜SL3に接続されている。
CAMアレイ２内の第１行〜第４行のCAMセルCCにはそれぞ
れマッチ線ML20〜ML23が共通接続されている。マッチ線
ML20〜ML23の終端は、一致／不一致検出回路Ｍを介して
それぞれセレクタSL0〜SL3に接続されている。
各一致／不一致検出回路Ｍは、各行においてビット線
BL,▲▼上の参照情報とCAMセルCCに記憶保持された
情報との一致，不一致を検出する回路であり、たとえば
バッファ回路により構成されている。
BL,▲▼上の参照情報とCAMセルCCに記憶保持された
情報との一致，不一致を検出する回路であり、たとえば
バッファ回路により構成されている。
CAMアレイ１内の４列のCAMセルCCにはそれぞれビット
線BL,▲▼が共通接続される。これらのビット線BL,
▲▼は入出力回路IO1に接続されている。CAMアレイ
２内の４列のCAMセルCCにはそれぞれビット線BL,▲
▼が共通接続されている。これらのビット線BL,▲
▼の一端は入出力回路IO2に接続されている。入出力回
路IO1を介してCAMアレイ１内のビット線BL,▲▼に
対して情報が入出力される。また、入出力回路IO2を介
してCAMアレイ２内のビット線BL,▲▼に情報が入出
力される。
線BL,▲▼が共通接続される。これらのビット線BL,
▲▼は入出力回路IO1に接続されている。CAMアレイ
２内の４列のCAMセルCCにはそれぞれビット線BL,▲
▼が共通接続されている。これらのビット線BL,▲
▼の一端は入出力回路IO2に接続されている。入出力回
路IO1を介してCAMアレイ１内のビット線BL,▲▼に
対して情報が入出力される。また、入出力回路IO2を介
してCAMアレイ２内のビット線BL,▲▼に情報が入出
力される。
第１図における点線で囲んだ部分３の詳細な回路は、
第６図に示される回路と同様である。また、CAMセルCC
の動作は、第６図および第７図を参照して説明した動作
と同様である。
第６図に示される回路と同様である。また、CAMセルCC
の動作は、第６図および第７図を参照して説明した動作
と同様である。
次に、セレクタSL0〜SL3の構成および動作について説
明する。まず、第２図を参照しながら、セレクタの基本
的な動作について説明する。第２図の回路は、たとえば
Kohonen著「Content−Adressable Memories」に示され
ている。
明する。まず、第２図を参照しながら、セレクタの基本
的な動作について説明する。第２図の回路は、たとえば
Kohonen著「Content−Adressable Memories」に示され
ている。
JKフリップフロップFF0〜FF2のＪ入力端子Ｊには、一
方のCAMアレイのマッチ線が接続される。JKフリップフ
ロップFF0〜FF2のクロック入力端子Ｃにはセレクト信号
SEL1が与えられる。JKフリップフロップFF0〜FF2の出力
端子は、他方のCAMアレイのワード線に接続される。
方のCAMアレイのマッチ線が接続される。JKフリップフ
ロップFF0〜FF2のクロック入力端子Ｃにはセレクト信号
SEL1が与えられる。JKフリップフロップFF0〜FF2の出力
端子は、他方のCAMアレイのワード線に接続される。
初期状態では、JKフリップフロップFF0〜FF2のＪ入力
端子ＪおよびＫ入力端子Ｋの電位は“L"に設定されてい
る。内容参照時には、JKフリップフロップFF0〜FF2のク
ロック端子Ｃにクロック信号からなるセレクト信号SEL1
を与える。これにより、JKフリップフロップFF0〜FF2
に、マッチ線の情報M0〜M2が取込まれる。たとえば、マ
ッチ線の情報M0が“H"のときには、JKフリップフロップ
FF0からの出力信号O0が“H"となる。それにより、対応
のワード線の電位が“H"となり、そのワード線に接続さ
れるCAMセルからそれぞれ対応のビット線に情報が読出
される。
端子ＪおよびＫ入力端子Ｋの電位は“L"に設定されてい
る。内容参照時には、JKフリップフロップFF0〜FF2のク
ロック端子Ｃにクロック信号からなるセレクト信号SEL1
を与える。これにより、JKフリップフロップFF0〜FF2
に、マッチ線の情報M0〜M2が取込まれる。たとえば、マ
ッチ線の情報M0が“H"のときには、JKフリップフロップ
FF0からの出力信号O0が“H"となる。それにより、対応
のワード線の電位が“H"となり、そのワード線に接続さ
れるCAMセルからそれぞれ対応のビット線に情報が読出
される。
同様に、マッチ線の情報M1が“H"のときには、ANDゲ
ートG1からの出力信号O1が“H"となる。また、マッチ線
の情報M2が“H"のときには、ANDゲートG2からの出力信
号O2が“H"となる。
ートG1からの出力信号O1が“H"となる。また、マッチ線
の情報M2が“H"のときには、ANDゲートG2からの出力信
号O2が“H"となる。
次に、複数のマッチ線の情報M0〜M2が同時に“H"とな
る場合には、次に示すように、出力信号O0〜O3がクロッ
ク信号（セレクト信号SEL1）に応答して順次“H"とな
る。１回目のクロック信号に応答して出力信号O0が“H"
となると、ANDゲートG1の一方の入力が“L"となるの
で、出力信号O1は“L"となる。このとき、ORゲートG4の
出力は“H"となるので、ANDゲートG2の一方の入力が
“L"となり、出力信号O2も“L"となる。また、ORゲート
G5の出力は“H"となるので、ANDゲートG3の一方の入力
は“L"となり、出力信号O3は“L"となる。
る場合には、次に示すように、出力信号O0〜O3がクロッ
ク信号（セレクト信号SEL1）に応答して順次“H"とな
る。１回目のクロック信号に応答して出力信号O0が“H"
となると、ANDゲートG1の一方の入力が“L"となるの
で、出力信号O1は“L"となる。このとき、ORゲートG4の
出力は“H"となるので、ANDゲートG2の一方の入力が
“L"となり、出力信号O2も“L"となる。また、ORゲート
G5の出力は“H"となるので、ANDゲートG3の一方の入力
は“L"となり、出力信号O3は“L"となる。
次に、２回目のクロック信号に応答して、JKフリップ
フロップFF0の出力信号O0が“L"に反転する。それによ
り、ANDゲートG1からの出力信号O1が“H"となる。この
とき、ORゲートG4からの出力信号は“L"である。そのた
め、ANDゲートG2からの出力信号O2およびANDゲートG3か
らの出力信号O3は“L"を保つ。
フロップFF0の出力信号O0が“L"に反転する。それによ
り、ANDゲートG1からの出力信号O1が“H"となる。この
とき、ORゲートG4からの出力信号は“L"である。そのた
め、ANDゲートG2からの出力信号O2およびANDゲートG3か
らの出力信号O3は“L"を保つ。
次に、３回目のクロック信号に応答して出力信号O2が
“H"となる。
“H"となる。
このように、一方のCAMアレイの複数行において、参
照情報と記憶情報とが一致した場合には、その一方のCA
Mアレイ内において“H"となっているマッチ線に対応す
る他方のCAMアレイ内のワード線が、セレクト信号SEL1
に対応して順次“H"となる。
照情報と記憶情報とが一致した場合には、その一方のCA
Mアレイ内において“H"となっているマッチ線に対応す
る他方のCAMアレイ内のワード線が、セレクト信号SEL1
に対応して順次“H"となる。
第２図に示される回路を２組準備することにより、第
１図に示されるセレクタSL0〜SL3を構成することも可能
である。しかし、次に示す回路によりセレクタを構成す
ると、素子数を減少させることが可能となる。
１図に示されるセレクタSL0〜SL3を構成することも可能
である。しかし、次に示す回路によりセレクタを構成す
ると、素子数を減少させることが可能となる。
第３図は、セレクタの具体的な回路構成の一例を示す
図である。
図である。
第３図の回路では、JKフリップフロップFF0〜FF2、AN
DゲートG1,G2およびORゲートG4,G5からなる第２図と同
様の回路に、インバータG10、JKフリップフロップへの
入力を選択する選択回路S0〜S2、およびJKフリップフロ
ップの出力を分岐する分岐回路B0〜B2が設けられてい
る。
DゲートG1,G2およびORゲートG4,G5からなる第２図と同
様の回路に、インバータG10、JKフリップフロップへの
入力を選択する選択回路S0〜S2、およびJKフリップフロ
ップの出力を分岐する分岐回路B0〜B2が設けられてい
る。
選択回路S0は、ANDゲートG11,G12およびORゲートG13
を含み、セレクト信号SEL2に応答してマッチ線ML10,ML2
0の一方をJKフリップフロップFF0の入力として選択す
る。選択回路S1は、ANDゲートG21,G22およびORゲートG2
3を含み、セレクタ信号SEL2に応答してマッチ線ML11,ML
21の一方をJKフリップフロップFF1の入力として選択す
る。選択回路S2は、ANDゲートG31,G32およびORゲートG3
3を含み、セレクト信号SEL2に応答してマッチ線ML12,ML
22の一方をJKフリップフロップFF2の入力として選択す
る。
を含み、セレクト信号SEL2に応答してマッチ線ML10,ML2
0の一方をJKフリップフロップFF0の入力として選択す
る。選択回路S1は、ANDゲートG21,G22およびORゲートG2
3を含み、セレクタ信号SEL2に応答してマッチ線ML11,ML
21の一方をJKフリップフロップFF1の入力として選択す
る。選択回路S2は、ANDゲートG31,G32およびORゲートG3
3を含み、セレクト信号SEL2に応答してマッチ線ML12,ML
22の一方をJKフリップフロップFF2の入力として選択す
る。
分岐回路B0は、ANDゲートG14,G15を含み、セレクト信
号SEL2に応答してJKフリップフロップFF0の出力をワー
ド線WL10,WL20の一方に与える。分岐回路B1は、ANDゲー
トG24,G25を含み、セレクト信号SEL2に応答してJKフリ
ップフロップFF1の出力をワード線WL11,WL21の一方に与
える。分岐回路B2は、ANDゲートG34,G35を含み、セレク
ト信号SEL2に応答してJKフリップフロップFF2の出力を
ワード線WL12,WL22の一方に与える。
号SEL2に応答してJKフリップフロップFF0の出力をワー
ド線WL10,WL20の一方に与える。分岐回路B1は、ANDゲー
トG24,G25を含み、セレクト信号SEL2に応答してJKフリ
ップフロップFF1の出力をワード線WL11,WL21の一方に与
える。分岐回路B2は、ANDゲートG34,G35を含み、セレク
ト信号SEL2に応答してJKフリップフロップFF2の出力を
ワード線WL12,WL22の一方に与える。
JKフリップフロップFF0、選択回路S0および分岐回路B
0が第１図のセレクタSL0を構成する。また、JKフリップ
フロップFF1、ANDゲートG1、選択回路S1および分岐回路
B1がセレクタSL1を構成する。さらに、JKフリップフロ
ップFF2、ANDゲートG2、ORゲートG4、選択回路S2および
分岐回路B2がセレクタSL2を構成する。なお、第３図に
は、セレクタSL3に相当する部分の構成が示されていな
いが、セレクタSL3の構成もセレクタSL2の構成と同様で
ある。
0が第１図のセレクタSL0を構成する。また、JKフリップ
フロップFF1、ANDゲートG1、選択回路S1および分岐回路
B1がセレクタSL1を構成する。さらに、JKフリップフロ
ップFF2、ANDゲートG2、ORゲートG4、選択回路S2および
分岐回路B2がセレクタSL2を構成する。なお、第３図に
は、セレクタSL3に相当する部分の構成が示されていな
いが、セレクタSL3の構成もセレクタSL2の構成と同様で
ある。
第３図の回路によれば、第４図に示すように、モード
１、モード２およびモード３の３つのモードが可能とな
る。
１、モード２およびモード３の３つのモードが可能とな
る。
セレクト信号SEL2を“H"としてセレクト信号SEL1をク
ロック信号とすると、第１図のCAMシステムはモードに
設定される。モード１では、CAMアレイ１に与えられる
参照情報に基づいてCAM2に対してアクセスが行なわれ
る。たとえば、第１図の入出力回路IO1を介して入力さ
れた参照情報D0〜D3によりCAMアレイ１内のマッチ線ML1
1の電位が“H"となると、CAMアレイ２内のワード線WL21
の電位が“H"に立上がる。これにより、ワード線WL21に
接続されるCAMセルCCから記憶情報D4〜D7がそれぞれビ
ット線BL,▲▼に読出されて入出力回路IO2を介して
出力される。
ロック信号とすると、第１図のCAMシステムはモードに
設定される。モード１では、CAMアレイ１に与えられる
参照情報に基づいてCAM2に対してアクセスが行なわれ
る。たとえば、第１図の入出力回路IO1を介して入力さ
れた参照情報D0〜D3によりCAMアレイ１内のマッチ線ML1
1の電位が“H"となると、CAMアレイ２内のワード線WL21
の電位が“H"に立上がる。これにより、ワード線WL21に
接続されるCAMセルCCから記憶情報D4〜D7がそれぞれビ
ット線BL,▲▼に読出されて入出力回路IO2を介して
出力される。
セレクト信号SEL2を“L"としてセレクト信号SEL1をク
ロック信号とすると、CAMシステムはモード２に設定さ
れる。モード２では、CAMアレイ２に入力された参照情
報に基づいてCAMアレイ１に対してアクセスが行なわれ
る。たとえば、入出力回路IO2を介してCAMアレイ２に与
えられた参照情報D4〜D7によりCAMアレイ２内のマッチ
線ML21の電位が“H"となると、CAMアレイ１内のワード
線WL11の電位が“H"に立上がる。これにより、ワード線
WL11に接続されるCAMセルCCから記憶情報D0〜D3がそれ
ぞれビット線BL,▲▼に読出されて入出力回路IO1を
介して出力される。
ロック信号とすると、CAMシステムはモード２に設定さ
れる。モード２では、CAMアレイ２に入力された参照情
報に基づいてCAMアレイ１に対してアクセスが行なわれ
る。たとえば、入出力回路IO2を介してCAMアレイ２に与
えられた参照情報D4〜D7によりCAMアレイ２内のマッチ
線ML21の電位が“H"となると、CAMアレイ１内のワード
線WL11の電位が“H"に立上がる。これにより、ワード線
WL11に接続されるCAMセルCCから記憶情報D0〜D3がそれ
ぞれビット線BL,▲▼に読出されて入出力回路IO1を
介して出力される。
セレクト信号SEL1を“L"に保持すると、CAMシステム
はモード３に設定される。モード３では、CAMアレイ１
および２がRAMとして動作する。この場合、デコーダDC1
は、アドレス情報A0,A1に応答してCAMアレイ１内のワー
ド線のいずれかを選択する。この選択されたワード線に
接続されるCAMセルCCに対して、入出力回路IO1を介して
情報の読出または書込が行なわれる。一方、デコーダDC
2はアドレス情報A2,A3に応答してCAMアレイ２内のワー
ド線のいずれかを選択する。この選択されたワード線に
接続されるCAMセルCCに対して、入出力回路IO2を介して
情報の読出または書込が行なわれる。
はモード３に設定される。モード３では、CAMアレイ１
および２がRAMとして動作する。この場合、デコーダDC1
は、アドレス情報A0,A1に応答してCAMアレイ１内のワー
ド線のいずれかを選択する。この選択されたワード線に
接続されるCAMセルCCに対して、入出力回路IO1を介して
情報の読出または書込が行なわれる。一方、デコーダDC
2はアドレス情報A2,A3に応答してCAMアレイ２内のワー
ド線のいずれかを選択する。この選択されたワード線に
接続されるCAMセルCCに対して、入出力回路IO2を介して
情報の読出または書込が行なわれる。
アドレス情報A0,A2とアドレス情報A1,A3が同じである
ときには、CAMアレイ１およびCAM2において同一行のワ
ード線が選択され、入出力回路IO1およびIO2を介して情
報の書込および読出が可能となる。
ときには、CAMアレイ１およびCAM2において同一行のワ
ード線が選択され、入出力回路IO1およびIO2を介して情
報の書込および読出が可能となる。
なお、上記実施例では、CAMアレイ１および２の各々
が４ビット×４ワードのアレイに構成されているが、CA
Mアレイの各々は任意のビット数および任意のワード数
に構成することが可能である。
が４ビット×４ワードのアレイに構成されているが、CA
Mアレイの各々は任意のビット数および任意のワード数
に構成することが可能である。
また、CAMアレイ１および２におけるワード数が互い
に同じであれば、それらにおけるビット数が互いに異な
っていてもよい。
に同じであれば、それらにおけるビット数が互いに異な
っていてもよい。
さらに、上記実施例では２つのCAMアレイが用いられ
ているが、この発明は３つ以上のCAMアレイを有するCAM
システムにも適用することが可能である。
ているが、この発明は３つ以上のCAMアレイを有するCAM
システムにも適用することが可能である。
［発明の効果］ 以上のようにこの発明によれば、連想メモリセルアレ
イの１つにおける比較結果に基づいて連想メモリセルア
レイの他の１つをアクセスすることができるだけでな
く、連想メモリセルアレイの他の１つにおける比較結果
に基づいて連想メモリセルアレイの１つをアクセスする
ことができる。したがって、複数の連想メモリセルアレ
イ間において相互に参照動作を行なうことが可能とな
る。
イの１つにおける比較結果に基づいて連想メモリセルア
レイの他の１つをアクセスすることができるだけでな
く、連想メモリセルアレイの他の１つにおける比較結果
に基づいて連想メモリセルアレイの１つをアクセスする
ことができる。したがって、複数の連想メモリセルアレ
イ間において相互に参照動作を行なうことが可能とな
る。
第１図はこの発明の一実施例によるCAMシステムの構成
を示すブロック図である。第２図はセレクタの基本的な
動作を説明するための回路図である。第３図は第１図に
含まれるセレクタの具体的な回路構成を示す図である。
第４図は第１図のCAMシステムの３つのモードを説明す
るための図である。第５図は従来のCAMシステムの構成
を示すブロック図である。第６図はCAMセルの構成を示
す回路図である。第７図は第５図および第６図に示すCA
Mシステムの動作を説明するためのタイミングチャート
である。 図において、1,2はCAMアレイ、CCはCAMセル、WL11〜WL2
3はワード線、BL,▲▼はビット線、ML11〜ML23はマ
ッチ線、Ｍは一致／不一致検出回路、SL0〜SL3はセレク
タ、DC1,DC2はデコーダである。 なお、各図中、同一符号は同一または相当部分を示す。
を示すブロック図である。第２図はセレクタの基本的な
動作を説明するための回路図である。第３図は第１図に
含まれるセレクタの具体的な回路構成を示す図である。
第４図は第１図のCAMシステムの３つのモードを説明す
るための図である。第５図は従来のCAMシステムの構成
を示すブロック図である。第６図はCAMセルの構成を示
す回路図である。第７図は第５図および第６図に示すCA
Mシステムの動作を説明するためのタイミングチャート
である。 図において、1,2はCAMアレイ、CCはCAMセル、WL11〜WL2
3はワード線、BL,▲▼はビット線、ML11〜ML23はマ
ッチ線、Ｍは一致／不一致検出回路、SL0〜SL3はセレク
タ、DC1,DC2はデコーダである。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】半導体記憶装置であって、 少なくとも２つの連想メモリセルアレイを備え、 前記各連想メモリセルアレイは、 複数のワード線と、 前記各ワード線に接続される複数の内容参照用セルとを
含み、 前記各内容参照用セルは、 情報を記憶するためのメモリセルと、 前記メモリセルに記憶されている情報と、与えられる参
照情報とを比較する比較手段とを含み、 前記半導体記憶装置は、 第１のモードでは、前記連想メモリセルアレイの１つに
属する前記内容参照用セルにおける比較結果に基づい
て、前記連想メモリセルアレイの他の１つに属する前記
ワード線を選択状態にし、第２のモードでは、前記連想
メモリセルアレイの他の１つに属する前記内容参照用セ
ルにおける比較結果に基づいて、前記連想メモリセルア
レイの１つに属する前記ワード線を選択状態にする選択
手段と、 少なくとも２つの前記連想メモリセルアレイに対応して
設けられる少なくとも２つの出力手段とをさらに備え、 前記各出力手段は、選択状態になった前記ワード線に接
続される前記内容参照用セルから読出された前記情報を
外部に出力するためのものである、半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1250885A JP2575061B2 (ja) | 1989-09-27 | 1989-09-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1250885A JP2575061B2 (ja) | 1989-09-27 | 1989-09-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03113897A JPH03113897A (ja) | 1991-05-15 |
| JP2575061B2 true JP2575061B2 (ja) | 1997-01-22 |
Family
ID=17214468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1250885A Expired - Lifetime JP2575061B2 (ja) | 1989-09-27 | 1989-09-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2575061B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0411390A (ja) * | 1990-04-27 | 1992-01-16 | Nec Corp | 連想メモリ装置 |
| JP2777034B2 (ja) * | 1992-01-17 | 1998-07-16 | 松下電器産業株式会社 | 半導体記憶装置 |
| JPH0612884A (ja) * | 1992-06-30 | 1994-01-21 | Nec Corp | 連想記憶装置 |
| JP2008257835A (ja) * | 2007-03-13 | 2008-10-23 | Renesas Technology Corp | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136097A (ja) * | 1983-12-23 | 1985-07-19 | Hitachi Ltd | 連想メモリ装置 |
| JPS63123146A (ja) * | 1986-11-12 | 1988-05-26 | Matsushita Electric Ind Co Ltd | 高速アドレス変換装置 |
-
1989
- 1989-09-27 JP JP1250885A patent/JP2575061B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03113897A (ja) | 1991-05-15 |
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