JP2777034B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、連想メモリセルアレイ
を備えた半導体記憶装置に関し、特に高速アドレス変換
に適した半導体記憶装置に関するものである。

【０００２】

【従来の技術】３２ビットマイクロプロセッサ等におけ
る記憶管理の１手法として、仮想記憶方式が知られてい
る。仮想記憶方式では、論理アドレス空間（仮想アドレ
ス空間）と物理アドレス空間（実アドレス空間）とを対
応付ける必要がある。この対応付けのための種々の方式
の中では、ページング方式が主流となっている。ページ
ング方式では、論理アドレス空間と物理アドレス空間と
が各々所定のサイズのページに分割され、論理アドレス
空間のページ番号と物理アドレス空間のページ番号との
対応関係が決められる。例えば３２ビットの論理アドレ
ス（ＶＡ［３１：０］）でアクセスされる論理アドレス
空間を各々４ＫＢ（キロバイト）のサイズを有するペー
ジに分割する場合、論理アドレス（ＶＡ［３１：０］）
のうちの上位２０ビット（ＶＡ［３１：１２］）が論理
アドレス空間のページ番号を表わすインデックスとして
扱われ、下位１２ビット（ＶＡ［１１：０］）がページ
内の相対アドレスすなわちディスプレースメントである
とみなされる。論理アドレス空間のページ番号（ＶＡ
［３１：１２］）は、アドレス変換装置すなわちＴＬＢ
（Translation Lookaside Buffer）によって物理アドレ
ス空間のページ番号（インデックス）に変換される。そ
して、後者のページ番号と前記ディスプレースメントと
の組み合わせによって物理アドレス空間がアクセスされ
るのである。

【０００３】連想メモリすなわちＣＡＭ（Content Addr
essable Memory）を用いたＴＬＢは、キーの並列検索が
可能であるので、前記両ページ番号の対応付けを高速に
遂行するうえで有利である。この種の従来のＴＬＢの基
本構成が、特開昭６０−１３６０９７（特願昭５８−２
４２０１２）や、ＩＥＥＥ国際固体回路素子コンファレ
ンスにおけるMiyake,J.et al.,"A 40 MIPS (Peak) 64-b
it Microprocessor with One-Clock Physical Cache Lo
ad/Store",ISSCC DIGEST OF TECHNICAL PAPERSpp.42-4
4,Feb.,1990 等に記載されている。これらの文献に記載
されたＴＬＢはいずれも、ＣＡＭセルアレイ群とＲＡＭ
（Random Access Memory）セルアレイ群との組み合わせ
により複数のエントリを構成したものである。このう
ち、各ＣＡＭセルアレイは、論理アドレス（インデック
ス部分のみ）の供給のためのビット線群と、書き込みエ
ントリの選択のための１本のワード線（ＣＡＭワード
線）と、比較動作（一致検出）のための１本のセンス線
とを備えている。各ＲＡＭセルアレイは、物理アドレス
（インデックス部分のみ）の読み出し及び書き込み兼用
の１つのポートを構成するビット線群と、読み出しエン
トリ及び書き込みエントリの選択のための１本のワード
線（ＲＡＭワード線）とを備えている。そして、各ＲＡ
Ｍセルアレイのワード線は、対応するＣＡＭセルアレイ
のワード線上の信号とセンス線上の信号との論理和又は
該両信号のうちセレクタにより選択されたいずれか一方
の信号によってアサートされるようになっている。

【０００４】上記従来のＴＬＢでは、各エントリ中のＣ
ＡＭセルアレイの利用可能なビット長が固定されてい
た。ところが、ページング方式において、ページサイズ
は変更可能であることが望ましい。例えば、プログラム
の大きさに応じてページサイズを変更したい場合がある
からである。特にワークステーションで複数のタスクを
並列処理する場合には、タスク毎に異なるページサイズ
を採用したいことがあるからである。このような要求が
ある場合には、従来は、ＣＡＭセルアレイへソフトウェ
アによりダミービットを書き込んでおく必要があった。

【０００５】具体的に説明すると、４ＫＢ、２５６Ｋ
Ｂ、１６ＭＢ（メガバイト）及び４ＧＢ（ギガバイト）
の４種類のページサイズを適宜選択したい場合、ＴＬＢ
は、異なるビット長のインデックスのうち最小ページサ
イズ時のページ指定のための最長インデックスのビット
数を持ったＣＡＭセルアレイ群を備えていなければなら
ない。２５６ＫＢ又は１６ＭＢのページサイズを採用す
る場合には、３２ビットの論理アドレス（ＶＡ［３１：
０］）のうちの下位１８ビット又は下位２４ビット（Ｖ
Ａ［１７：０］又はＶＡ［２３：０］）をディスプレー
スメントとみなすように、１４ビット又は８ビットの長
さのインデックス（ＶＡ［３１：１８］又はＶＡ［３
１：２４］）を扱えればよい。ページサイズを４ＧＢと
する場合には、３２ビットの論理アドレス全体（ＶＡ
［３１：０］）がディスプレースメントとみなされ、論
理アドレス空間のページ番号と物理アドレス空間のそれ
とは１対１の対応関係となる。これに対して、４ＫＢの
最小ページサイズを採用する場合には、２０ビットの最
長インデックス（ＶＡ［３１：１２］）を取り扱う必要
がある。したがって、各々２０個のＣＡＭセルを持った
ＣＡＭセルアレイ群を備えたＴＬＢを採用しなければな
らない。このとき、ページサイズが４ＫＢに設定された
場合には、各ＣＡＭセルアレイ中の全てのＣＡＭセルが
有効に使われる。各ＣＡＭセルアレイは、ＣＡＭワード
線のアサート時に２０ビットのインデックス（ＶＡ［３
１：１２］）を記憶しておき、該記憶したインデックス
とビット線群上に新たに与えられた２０ビットのインデ
ックスとの比較結果に応じてセンス線をアサートするの
である。これにより、ヒットしたＣＡＭセルアレイと同
じエントリに属するＲＡＭセルアレイが選択され、所望
の物理アドレスが得られることになる。ところが、ペー
ジサイズが例えば２５６ＫＢに設定された場合には、２
０個のＣＡＭセルのうち有効に使われるのは１４個であ
って、残りの６個のＣＡＭセルには各々所定の値を持っ
たダミービットを書き込んでおかなければならない。こ
れら６個のＣＡＭセルでも他のＣＡＭセル中と同様に比
較動作が行なわれるからである。

【０００６】

【発明が解決しようとする課題】上記従来のＴＬＢは、
各エントリにおいてＣＡＭワード線とセンス線との論理
和又は両者のうちセレクタにより選択されたいずれか一
方によってＲＡＭワード線をアサートする構成であった
ので、センス線の状態に応じてＲＡＭワード線を駆動す
るためのセンス回路の構成が複雑であった。この点は、
ＴＬＢの高速動作を実現する上での障害にもなってい
た。

【０００７】また、上記従来のＴＬＢは、ＲＡＭセルア
レイ群の各々において物理アドレスの読み出し及び書き
込み兼用のシングルポートを採用していたので、ＲＡＭ
セルアレイへの予期しない書き込みという誤動作が発生
する可能性を持っていた。ＣＡＭセルアレイ群での比較
動作時に論理アドレス（インデックス部分のみ）がビッ
ト線群上に与えられるわけであるが、２個以上のＣＡＭ
セルアレイが互いに似通った論理アドレスを記憶してい
る場合、各々のビット線の信号遅延時間に差があると、
複数のセンス線が同時にアサートされる結果、ＲＡＭセ
ルアレイの多重選択が生じる。この結果、ある選択され
たＲＡＭセルアレイから読み出された物理アドレスが、
同時に選択された他のＲＡＭセルアレイに書き込まれ
る。すなわち、後者のＲＡＭセルアレイ中の正しい物理
アドレスが誤って書き換えられてしまうのである。

【０００８】更に、上記従来のＴＬＢは、各エントリ中
のＣＡＭセルアレイの利用可能なビット長が固定されて
おり、最小ページサイズ以外のページサイズ（上記の例
では２５６ＫＢ、１６ＭＢ、４ＧＢ）を採用する場合で
も最小ページサイズのために用意された全てのＣＡＭセ
ルにおいて比較動作が行なわれる構成を採用していたの
で、各ＣＡＭセルアレイのセンス線の配線長が不必要に
長くなり、各センス線が大きな配線容量を持っていた。
したがって、ＣＡＭセルアレイにおける高速比較動作、
ひいてはＴＬＢの高速動作が妨げられていた。また、セ
ンス線をプリチャージするために不必要に大きな電力が
消費されていた。

【０００９】本発明の目的は、アドレス変換への適用等
に際して高速化、正確化、低消費電力化を実現し得る、
少なくともＣＡＭセルアレイを備えた半導体記憶装置を
提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、ＲＡＭセルアレイの書き込みポートと読
み出しポートとを分離するように、該ＲＡＭセルアレイ
に書き込み専用のワード線及びビット線と、読み出し専
用のワード線及びビット線とを設け、該ＲＡＭセルアレ
イの書き込み専用のワード線をＣＡＭセルアレイの書き
込み及び比較のためのワード線に直結し、かつＣＡＭセ
ルアレイのセンス線のみに基づいてセンス回路によりＲ
ＡＭセルアレイの読み出し専用のワード線をアサートす
る構成を採用したものである。また、ＣＡＭセルアレイ
中の必要なＣＡＭセルのみを使用できるように、該ＣＡ
Ｍセルアレイを端から順にＮ（Ｎ≧２）個のＣＡＭセク
ションに分割するとともに、同ＣＡＭセルアレイのため
の一直線状のセンス線を端から順に第０〜第Ｎの直列区
間に分割するように該センス線上にＮ個の区分スイ ッチ
回路を配設し、更に各々第１〜第Ｎ区間のセンス線をプ
リチャージするためのＮ個のプリチャージ回路と、第０
区間のセンス線をプリチャージしかつＮ個の区分スイッ
チ回路の開閉パターンに応じた第０〜第Ｍ（０≦Ｍ≦
Ｎ）区間のセンス線の電位を増幅するためのセンス回路
とを設けたものである。

【００１１】具体的には、請求項１の発明に係る半導体
記憶装置は、図１に示すように、次のような第１のメモ
リセルアレイ群１００k （ｋ＝１〜ｎ）と、第２のメモ
リセルアレイ群１０２k と、センス回路群１０６k と、
エントリ選択回路１０４とを備えた構成を採用したもの
である。すなわち、第１のメモリセルアレイ群１００k
は、第１のビット線群Ａi ，／Ａi （ｉ＝１〜ｌ）を互
いに共有し、かつ各々第１のワード線Ｗk とセンス線Ｓ
k とを有し、各々第１のワード線Ｗk のアサート時には
第１のビット線群Ａi ，／Ａi 上の信号内容を記憶する
機能を有するとともに、各々記憶した信号内容と第１の
ビット線群Ａi ，／Ａi 上の信号内容との比較結果に応
じてセンス線Ｓk をアサートする機能を有するものであ
る。第２のメモリセルアレイ群１０２k は、第１のメモ
リセルアレイ群１００k の各々と第１のワード線Ｗk を
共有して各々１エントリを構成するように各々第１のワ
ード線Ｗk に直結された書き込み専用のワード線を有
し、各々読み出し専用のワード線である第２のワード線
Ｒk を有し、かつ書き込み専用の第２のビット線群Ｐj
，／Ｐj （ｊ＝１〜ｍ）と読み出し専用の第３のビッ
ト線群Ｄj ，／Ｄj とを互いに共有し、各々第１のワー
ド線Ｗk のアサート時には第２のビット線群Ｐj，／Ｐj
上の信号内容を記憶する機能を有するとともに、各々
第２のワード線Ｒk のアサート時には記憶した信号内容
を第３のビット線群Ｄj ，／Ｄj 上に出力する機能を有
するものである。センス回路群１０６k は、第１のメモ
リセルアレイ群１００k と第２のメモリセルアレイ群１
０２k との間に介在し、かつ第１のメモリセルアレイ群
１００k の第１のワード線Ｗk には依存せずに第１のメ
モリセルアレイ群１００k のセンス線Ｓk のうちのいず
れかのアサート時には第２のメモリセルアレイ群１０２
k の第２のワード線Ｒk のうちの対応する１本をアサー
トする機能を有するものである。エントリ選択回路１０
４は、第１のワード線Ｗk のうちの１本をアサートする
ための回路である。

【００１２】請求項２の発明では、請求項１の発明にお
いて、図５に示すように、前記第１のメモリセルアレイ
群の各々は、複数のメモリセルを有するＣＡＭセルアレ
イ２００k を端から順にＮ（Ｎ≧２）分割してなる第１
〜第ＮのＣＡＭセクション２１２，２１４，２１６と、
次のような第１〜第Ｎの区分スイッチ回路２２２，２２
４，２２６と、第１〜第Ｎのプリチャージ回路２３２，
２３４，２３６とを備えることとした。すなわち、第１
〜第Ｎの区分スイッチ回路２２２，２２４，２２６は、
ＣＡＭセルアレイ２００k のための一直線状のセンス線
を端から順に第０〜第Ｎの直列区間Ｓk0，Ｓk1，Ｓk2，
Ｓk3に分割するように該センス線上に配設されたもので
あって、第１〜第ＮのＣＡＭセクション２１２，２１
４，２１６の各々による記憶内容と与えられた信号内容
との比較の結果に応じた該第１〜第ＮのＣＡＭセクショ
ンによる第１〜第Ｎ区間のセンス線Ｓk1，Ｓk2，Ｓk3の
個別のディスチャージを可能とし、かつ各々異なる第１
〜第Ｎのアレイ制御信号ＡＣ１，ＡＣ２，ＡＣ３により
開閉制御される。第１〜第Ｎのプリチャージ回路２３
２，２３４，２３６は、各々第１〜第Ｎ区間のセンス線
Ｓk1，Ｓk2，Ｓk3をプリチャージするための回路であ
る。しかも、センス回路群２０６k の各々は、第０区間
のセンス線Ｓk0をプリチャージしかつ第１〜第Ｎの区分
スイッチ回路２２２，２２４，２２６の開閉パターンに
応じた第０〜第Ｍ（０≦Ｍ≦Ｎ）区間のセンス線（例え
ばＳk0，Ｓk1，Ｓk2）の電位を増幅することにより、第
２のワード線Ｒk のアサートを実行する機能を更に備え
ることとした。

【００１３】請求項３の発明に係る半導体記憶装置は、
同じく図５に示すように、次のような第１〜第Ｎ（Ｎ≧
２）のＣＡＭセクション２１２，２１４，２１６と、第
１〜第Ｎの区分スイッチ回路２２２，２２４，２２６
と、第１〜第Ｎのプリチャージ回路２３２，２３４，２
３６と、１個のセンス回路２０６k とを１エントリに備
えさせたものである。すなわち、第１〜第ＮのＣＡＭセ
クション２１２，２１４，２１６は、複数のメモリセル
を有する１つのＣＡＭセルアレイ２００k を端から順に
Ｎ分割してなるものである。第１〜第Ｎの区分スイッチ
回路２２２，２２４，２２６は、ＣＡＭセルアレイ２０
０k のための一直線状のセンス線を端から順に第０〜第
Ｎの直列区間Ｓk0，Ｓk1，Ｓk2，Ｓk3に分割するように
該センス線上に配設されたものであって、第１〜第Ｎの
ＣＡＭセクション２１２，２１４，２１６の各々による
記憶内容と与えられた信号内容との比較の結果に応じた
該第１〜第ＮのＣＡＭセクションによる第１〜第Ｎ区間
のセンス線Ｓk1，Ｓk2，Ｓk3の個別のディスチャージを
可能とし、かつ各々異なる第１〜第Ｎのアレイ制御信号
ＡＣ１，ＡＣ２，ＡＣ３により開閉制御される。第１〜
第Ｎのプリチャージ回路２３２，２３４，２３６は、各
々第１〜第Ｎ区間のセンス線Ｓk1，Ｓk2，Ｓk3をプリチ
ャージするための回路である。センス回路２０６k は、
第０区間のセンス線Ｓk0をプリチャージし、かつ第１〜
第Ｎの区分スイッチ回路２２２，２２４，２２６の開閉
パターンに応じた第０〜第Ｍ（０≦Ｍ≦Ｎ）区間のセン
ス線（例えばＳk0，Ｓk1，Ｓk2）の電位を増幅するため
の回路である。

【００１４】請求項４の発明では、同じく図５に示すよ
うに、１つのバイナリ信号ＰＴＬを第１〜第Ｎのアレイ
制御信号ＡＣ１，ＡＣ２，ＡＣ３にデコードするための
デコード回路２５０を更に備えることとした。

【００１５】請求項５の発明では、図９に示すように、
第１〜第Ｎの区分スイッチ回路２２２，２２４，２２６
に与えるべき第１〜第Ｎのアレイ制御信号ＡＣ１，ＡＣ
２，ＡＣ３をそれぞれ保持するための第１〜第Ｎのラッ
チ回路２７２，２７４，２７６を更に備えることとし
た。

【００１６】請求項６の発明では、図５に示すように、
各々第１〜第Ｎ区間のセンス線Ｓk1，Ｓk2，Ｓk3と第１
〜第Ｎのプリチャージ回路２３２，２３４，２３６との
間に介在した第１〜第Ｎのプリチャージスイッチ回路２
４２，２４４，２４６を更に備えることとした。これら
第１〜第Ｎのプリチャージスイッチ回路２４２，２４
４，２４６は、各々第１〜第Ｎのアレイ制御信号ＡＣ
１，ＡＣ２，ＡＣ３により開閉制御される。

【００１７】請求項７の発明では、図９に示すように、
第１〜第Ｎのプリチャージスイッチ回路２４２，２４
４，２４６に与えるべき第１〜第Ｎのアレイ制御信号Ａ
Ｃ１，ＡＣ２，ＡＣ３をそれぞれ保持するための第１〜
第Ｎのラッチ回路２７２，２７４，２７６を更に備える
こととした。

【００１８】請求項８の発明では、図５に示すように、
異なるページサイズのアドレス変換に用いられるべく、
第１〜第ＮのＣＡＭセクション２１２，２１４，２１６
の各々の中のメモリセルの総数は論理アドレス（ＶＡ
［３１：０］）の上位部分を占める種々のインデックス
（ＶＡ［３１：１２］，ＶＡ［３１：１８］，ＶＡ［３
１：２４］）のうち最小ページサイズ（４ＫＢ）時のペ
ージ指定のための最長インデックス（ＶＡ［３１：１
２］）のビット数に等しくされ、かつ該第１〜第ＮのＣ
ＡＭセクション２１２，２１４，２１６には最長インデ
ックス（ＶＡ［３１：１２］）を上位側から順にＮ分割
してなる第１〜第Ｎの部分インデックス（ＶＡ［３１：
２４］，ＶＡ［２３：１８］，ＶＡ［１７：１２］）２
６２，２６４，２６６が比較のための信号内容としてそ
れぞれ与えられることとした。

【００１９】

【作用】請求項１の発明によれば、第１のメモリセルア
レイ群（ＣＡＭセルアレイ群）１００k 及び第２のメモ
リセルアレイ群（ＲＡＭセルアレイ群）１０２k への書
き込み動作時には、エントリ選択回路１０４によりｎ本
の第１のワード線Ｗk のうちの１本がアサートされる。
これにより１つのエントリが選択され、第１のメモリセ
ルアレイ群１００k のうちの１つに第１のビット線群Ａ
i ，／Ａi 上の信号内容が記憶され、同時に第２のメモ
リセルアレイ群１０２k のうちの１つに第２のビット線
群Ｐj ，／Ｐj 上の信号内容が記憶される。比較動作時
には、第１のビット線群Ａi ，／Ａi を通じて第１のメ
モリセルアレイ群１００k に比較対象としての信号内容
が与えられる。この際、第１のメモリセルアレイ群１０
０kのうち、第１のビット線群Ａi ，／Ａi 上の信号内
容と一致する記憶内容を有するもののみが自己のセンス
線Ｓk をアサートする。そして、センス回路群１０６k
のうちセンス線Ｓk がアサートされた１つのセンス回路
により、第２のメモリセルアレイ群１０２k の第２のワ
ード線Ｒk のうちの対応する１本がアサートされる。こ
の結果、第２のメモリセルアレイ群１０２k のうちの１
つの記憶内容が、第２のビット線群Ｐj ，／Ｐj から独
立した第３のビット線群Ｄj ，／Ｄj 上に出力される。
しかも、第１のワード線Ｗk 及びセンス線Ｓk のうちの
後者のみが第２のワード線Ｒk のアサートに関与する。

【００２０】請求項２又は３の発明によれば、ＣＡＭセ
ルアレイ２００k において、第１〜第Ｎ区間のセンス線
Ｓk1，Ｓk2，Ｓk3のうちの必要な部分のみがセンス回路
２０６k への第０区間のセンス線Ｓk0に接続されるよう
に、第１〜第Ｎのアレイ制御信号ＡＣ１，ＡＣ２，ＡＣ
３により第１〜第Ｎの区分スイッチ回路２２２，２２
４，２２６が各々開閉制御される。例えば、第１の区分
スイッチ回路２２２のみが閉じると、第１のＣＡＭセク
ション２１２のための第１区間のセンス線Ｓk1のみが第
０区間のセンス線Ｓk0に接続される。つまり、他のＣＡ
Ｍセクション２１４，２１６のための第２〜第Ｎ区間の
センス線Ｓk2，Ｓk3は第０及び第１区間のセンス線Ｓk
0，Ｓk1から切り離されることになる。このとき、第１
区間のセンス線Ｓk1は、第１のプリチャージ回路２３２
によってプリチャージされた後、第１のＣＡＭセクショ
ン２１２中の比較結果に応じてその電位が決定される。
決定された第１区間のセンス線Ｓk1の電位は、第０区間
のセンス線Ｓk0を通じてセンス回路２０６k に伝えられ
る。なお、第１〜第Ｎの区分スイッチ回路２２２，２２
４，２２６の全てが開放しているときには、センス回路
２０６k により第０区間のセンス線Ｓk0がプリチャージ
される。

【００２１】請求項４の発明によれば、第１〜第Ｎのア
レイ制御信号ＡＣ１，ＡＣ２，ＡＣ３は、少ない本数の
外部信号線を通じて与えることができる１つのバイナリ
信号ＰＴＬに基づき、デコード回路２５０により生成さ
れる。

【００２２】請求項５の発明によれば、第１〜第Ｎの区
分スイッチ回路２２２，２２４，２２６に与えるべき第
１〜第Ｎのアレイ制御信号ＡＣ１，ＡＣ２，ＡＣ３が各
々第１〜第Ｎのラッチ回路２７２，２７４，２７６に保
持される。したがって、第１〜第Ｎのアレイ制御信号Ａ
Ｃ１，ＡＣ２，ＡＣ３の供給回数が低減される。エント
リ毎に異なる内容を第１〜第Ｎのラッチ回路２７２，２
７４，２７６に保持させることも可能である。例えば、
あるエントリでは第１のＣＡＭセクション２１２のみを
使用する一方、他のエントリでは第１〜第ＮのＣＡＭセ
クション２１２，２１４，２１６の全てを使用すること
もできる。

【００２３】請求項６の発明によれば、第１〜第Ｎのプ
リチャージスイッチ回路２４２，２４４，２４６は、第
１〜第Ｎの区分スイッチ回路２２２，２２４，２２６と
同じく、第１〜第Ｎのアレイ制御信号ＡＣ１，ＡＣ２，
ＡＣ３により各々開閉制御される。例えば、第１の区分
スイッチ回路２２２が閉じかつ他の区分スイッチ回路２
２４，２２６が開放されるときには、第１のプリチャー
ジスイッチ回路２４２は閉じられ、他のプリチャージス
イッチ回路２４４，２４６は開放される。これにより、
第１のＣＡＭセクション２１２のための第１区間のセン
ス線Ｓk1のプリチャージは許容される一方、他のＣＡＭ
セクション２１４，２１６のための第２〜第Ｎ区間のセ
ンス線Ｓk2，Ｓk3の無駄なプリチャージは禁止される。

【００２４】請求項７の発明によれば、第１〜第Ｎのプ
リチャージスイッチ回路２４２，２４４，２４６に与え
るべき第１〜第Ｎのアレイ制御信号ＡＣ１，ＡＣ２，Ａ
Ｃ３が各々第１〜第Ｎのラッチ回路２７２，２７４，２
７６に保持される。したがって、第１〜第Ｎのアレイ制
御信号ＡＣ１，ＡＣ２，ＡＣ３の供給回数が低減され
る。エントリ毎に異なる内容を第１〜第Ｎのラッチ回路
２７２，２７４，２７６に保持させることも可能であ
る。

【００２５】請求項８の発明によれば、第１〜第Ｎの部
分インデックス２６２，２６４，２６６を第１〜第Ｎの
ＣＡＭセクション２１２，２１４，２１６の各々に供給
することにより、異なるページサイズ（例えば４ＫＢ、
２５６ＫＢ、１６ＭＢ、４ＧＢ）のアドレス変換が実現
される。

【００２６】

【実施例】以下、本発明の実施例に係る半導体記憶装置
としての３つのＴＬＢについて、順次図面を参照しなが
ら詳細に説明する。

【００２７】（実施例１） 図１は、本発明の第１の実施例に係るＴＬＢの構成を示
すブロック図である。図１において、１００k はＣＡＭ
セルアレイ、１０２k はデュアルポートのＲＡＭセルア
レイ、１０４はロウデコーダ、１０６k はセンス回路、
１０８はヒット線プリチャージ回路、１１０は出力バッ
ファ回路、Ｗk はＣＡＭセルアレイ１００k 及びＲＡＭ
セルアレイ１０２k に共通の第１のワード線、Ｓk はＣ
ＡＭセルアレイ１００k のセンス線、Ｒk はＲＡＭセル
アレイ１０２k のための第２のワード線、ＸＨはヒット
信号線である。ただし、ｋ＝１〜ｎである。ＲＡは、第
ｋエントリを構成するＣＡＭセルアレイ１００k 及びＲ
ＡＭセルアレイ１０２k への書き込みに際し、これらを
選択するためのアドレスである。ヒット線プリチャージ
回路１０８はＰチャネルトランジスタ１０により、出力
バッファ回路１１０はインバータ１１によりそれぞれ構
成される。ＰＲはプリチャージ制御信号、ＨＴはヒット
信号線ＸＨ上の信号を反転して得られるヒット信号であ
る。また、Ａi ，／Ａi （ｉ＝１〜ｌ）は、書き込み又
は比較のためにＣＡＭセルアレイ１００k に論理アドレ
ス（インデックス部分のみ）を供給するための第１のビ
ット線である。ただし、３２ビットの論理アドレス（Ｖ
Ａ［３１：０］）のうちの上位１２ビット（ＶＡ［３
１：１２］）が全てのＣＡＭセルアレイ１００k に与え
られるものとする。Ｐj ，／Ｐj （ｊ＝１〜ｍ）はＲＡ
Ｍセルアレイ１０２k に書き込むべき物理アドレス（イ
ンデックス部分のみ）を供給するための書き込み専用の
第２のビット線であり、Ｄj ，／Ｄj （ｊ＝１〜ｍ）は
ＲＡＭセルアレイ１０２k から物理アドレスを読み出す
ための読み出し専用の第３のビット線である。上記のと
おり、ＲＡＭセルアレイ１０２k は、書き込み専用のビ
ット線Ｐj ，／Ｐj （ｊ＝１〜ｍ）に対応して書き込み
専用のワード線Ｗk を有し、かつ読み出し専用のビット
線Ｄj ，／Ｄj （ｊ＝１〜ｍ）に対応して読み出し専用
のワード線Ｒk を有している。しかも、ＲＡＭセルアレ
イ１０２k の書き込み専用のワード線Ｗk は、対応する
ＣＡＭセルアレイ１００k のワード線Ｗk に直結されて
いる。

【００２８】図２は、ＣＡＭセルアレイ１００k の内部
構成を示す回路図である。１個のＣＡＭセルは、２個の
インバータ２０，２１と６個のＮチャネルトランジスタ
２２〜２７とで構成される。データＱ，／Ｑの記憶を行
なうためのフリップフロップが２個のインバータ２０，
２１で構成される。このフリップフロップの入力側に位
置する２個のＮチャネルトランジスタ２２，２３のゲー
トには第１のワード線Ｗk が共通接続されていて、第１
のワード線Ｗk が選択されて‘Ｈ’になるとフリップフ
ロップに第１のビット線Ａi ，／Ａi を通じて論理アド
レスが書き込まれるようになっている。一方のインバー
タ２０の出力側に位置する２個のＮチャネルトランジス
タ２４，２５は互いに直列接続されており、Ａi ＝／Ｑ
かどうかを調べて、結果をセンス線Ｓk に出力する。他
方のインバータ２１の出力側に位置する２個のＮチャネ
ルトランジスタ２６，２７も互いに直列接続されてお
り、Ａi ＝Ｑかどうかを調べて、結果をセンス線Ｓk に
出力するようになっている。すなわち、Ａi ＝Ｑ（／Ａ
i ＝／Ｑ）ならばＳk ＝‘Ｚ’（ハイインピーダンス状
態）であり、Ａi ＝／Ｑ（／Ａi ＝Ｑ）ならばＳk ＝
‘Ｌ’である。

【００２９】図３は、ＲＡＭセルアレイ１０２k の内部
構成を示す回路図である。１個のＲＡＭセルは、２個の
インバータ３０，３１と６個のＮチャネルトランジスタ
３２〜３７とで構成される。データＱ，／Ｑの記憶を行
なうためのフリップフロップが２個のインバータ３０，
３１で構成される。このフリップフロップの入力側に位
置する２個のＮチャネルトランジスタ３２，３３のゲー
トには第１のワード線Ｗk が共通接続されていて、第１
のワード線Ｗk が選択されて‘Ｈ’になると第２のビッ
ト線Ｐj ，／Ｐj を通じて与えられた物理アドレスがフ
リップフロップにデータＱ，／Ｑとして書き込まれるよ
うになっている。また、一方のインバータ３０の出力側
に位置する２個のＮチャネルトランジスタ３４，３５は
互いに直列接続され、他方のインバータ３１の出力側に
位置する２個のＮチャネルトランジスタ３６，３７は互
いに直列接続されており、第２のワード線Ｒk が選択さ
れて‘Ｈ’になるとデータＱ，／Ｑとして記憶している
物理アドレスを第３のビット線Ｄj ，／Ｄj 上に出力す
るようになっている。

【００３０】図４は、センス回路１０６k の内部構成を
示す回路図である。第１のワード線Ｗk には依存せずに
センス線Ｓk のみに基づいて第２のワード線Ｒk をアサ
ートするためのセンス回路１０６k は、センス線プリチ
ャージ回路１５０と、センスアンプ１５２と、バッファ
回路１５４と、ヒット線ディスチャージ回路１５６とで
構成される。センス線プリチャージ回路１５０は、ゲー
トにプリチャージ制御信号ＰＲが与えられかつドレイン
がセンス線Ｓk に接続されたＰチャネルトランジスタ４
０で構成される。センスアンプ１５２は、２個のＰチャ
ネルトランジスタ４０，４１と４個のＮチャネルトラン
ジスタ４３〜４６とで構成されたカレントミラー型差動
アンプであって、センス線Ｓk を一方の入力とし、Ｎチ
ャネルトランジスタ４６により規定される定電圧を他方
の入力として、センス線Ｓk の電位に応じた増幅信号Ｓ
Ｏを出力する。この増幅信号ＳＯは、十分な駆動能力を
持ったインバータ４７で構成されるバッファ回路１５４
に入力され、反転のうえ第２のワード線Ｒk 上へ出力さ
れる。ヒット線ディスチャージ回路１５６は、ゲートに
第２のワード線Ｒk が接続されかつドレインにヒット信
号線ＸＨが接続されたＮチャネルトランジスタ４８で構
成される。

【００３１】以上の構成を備えた第１の実施例に係るＴ
ＬＢの動作を説明する。

【００３２】まず、図１のＴＬＢ中の第ｋエントリを構
成するＣＡＭセルアレイ１００k 及びＲＡＭセルアレイ
１０２k （ｋ＝１〜ｎ）への書き込み動作を説明する。
第１のビット線Ａi ，／Ａi （ｉ＝１〜ｌ）を通じて書
き込むべき論理アドレスをＣＡＭセルアレイ１００k
に、第２のビット線Ｐj ，／Ｐj （ｊ＝１〜ｍ）を通じ
て書き込むべき物理アドレスをＲＡＭセルアレイ１０２
k にそれぞれ与えておき、第ｋエントリを選択するため
のアドレスＲＡをロウデコーダ１０４に入力する。これ
により、第ｋエントリのための第１のワード線Ｗk が
‘Ｌ’（ＬＯＷレベル）から‘Ｈ’（ＨＩＧＨレベル）
となり、与えられた論理アドレス及び物理アドレスがそ
れぞれＣＡＭセルアレイ１００k 及びＲＡＭセルアレイ
１０２k に記憶される。

【００３３】次に、比較動作について説明する。プリチ
ャージ制御信号ＰＲが‘Ｌ’の期間は、ヒット線プリチ
ャージ回路１０８（図１）及びセンス回路１０６k 中の
センス線プリチャージ回路１５０（図４）の作用によ
り、ヒット信号線ＸＨと全てのセンス線Ｓk （ｋ＝１〜
ｎ）とが‘Ｈ’に保持される。プリチャージ制御信号Ｐ
Ｒを‘Ｈ’にすることによりプリチャージを停止した
後、全てのＣＡＭセルアレイ１００k における比較動作
が開始する。

【００３４】各ＣＡＭセルアレイ１００k は、予め記憶
している論理アドレスと、第１のビット線Ａi ，／Ａi
（ｉ＝１〜ｌ）を通じて比較のために入力される論理ア
ドレスとを１ビット毎に比較する。全てのビットが一致
している場合には予めプリチャージされたセンス線Ｓk
が‘Ｌ’に引き下げられることはなく、Ｓk ＝‘Ｈ’と
なる。この結果、図４に示すセンス回路１０６k におい
て、ＳＯ＝‘Ｌ’、Ｒk ＝‘Ｈ’、ＸＨ＝‘Ｌ’とな
る。このようにして第ｋエントリの第２のワード線Ｒk
が選択されて‘Ｈ’になると、そのエントリのＲＡＭセ
ルアレイ１０２kに記憶されている物理アドレスが第３
のビット線Ｄj ，／Ｄj （ｊ＝１〜ｍ）を通じて読み出
される。同時に、ヒット信号線ＸＨが‘Ｌ’になったこ
とを受けて、一致するエントリが存在したことを示すよ
うに、出力バッファ回路１１０から‘Ｈ’のヒット信号
ＨＴが出力される。

【００３５】各ＣＡＭセルアレイ１００k において、不
一致であるビットが１ビットでも存在する場合には、そ
のエントリのセンス線Ｓk は‘Ｌ’となる。この結果、
図４のセンス回路１０６k において、ＳＯ＝‘Ｈ’、Ｒ
k ＝‘Ｌ’、ＸＨ＝‘Ｚ’（ハイインピーダンス状態）
となる。全てのエントリにおいてセンス線Ｓk が‘Ｌ’
であると、いずれのＲＡＭセルアレイ１０２k （ｋ＝１
〜ｎ）からも物理アドレスが読み出されることはない。
しかも、予めプリチャージされたヒット信号線ＸＨが
‘Ｌ’に引き下げられることはなく、ＸＨ＝‘Ｈ’とな
る結果、ヒット信号ＨＴがミスを示す‘Ｌ’となる。

【００３６】以上のとおり、本実施例のＴＬＢによれ
ば、論理アドレスを物理アドレスに変換できるだけでな
く、ＣＡＭセルアレイ１００k におけるヒット／ミスに
応じたヒット信号ＨＴを得ることができる。しかも、Ｒ
ＡＭセルアレイ１０２k に書き込み専用の第１のワード
線Ｗk と読み出し専用の第２のワード線Ｒk とを設け、
第１のワード線Ｗk をＣＡＭセルアレイ１００k の書き
込み及び比較のためのワード線に直結し、かつ第１のワ
ード線Ｗk 及びＣＡＭセルアレイ１００k のセンス線Ｓ
k のうちの後者のみに基づいてセンス回路１０６k によ
り第２のワード線Ｒk をアサートすることとしたので、
センス回路１０６k の構成の簡略化、ひいてはその高速
動作を達成できる。これにより、ＲＡＭセルアレイ１０
２k からの物理アドレスの読み出しを高速化できる。ま
た、ＲＡＭセルアレイ１０２k に書き込み専用の第２の
ビット線Ｐj ，／Ｐj と読み出し専用の第３のビット線
Ｄj，／Ｄj とを設けた構成を採用したので、ＲＡＭセ
ルアレイ１０２k への予期しない書き込みを確実に防止
できる。

【００３７】（実施例２） 図５は、本発明の第２の実施例に係るＴＬＢ中の１個の
ＣＡＭセルアレイの内部構成を、その近傍の構成ととも
に示すブロック図である。ただし、同図では、ロウデコ
ーダ、ＲＡＭセルアレイ、ヒット線プリチャージ回路及
び出力バッファ回路（図１参照）の図示が省略されてい
る。

【００３８】図５において、一端がセンス回路２０６k
（図４参照）に接続されたＣＡＭセルアレイ２００k の
ための一直線状のセンス線は、該センス線上に配設され
た第１〜第３の区分スイッチ回路（ＳＷ１，ＳＷ２，Ｓ
Ｗ３）２２２，２２４，２２６により、第０〜第３の直
列区間Ｓk0，Ｓk1，Ｓk2，Ｓk3に分割されている。セン
ス回路２０６k への接続部分は、第０区間のセンス線Ｓ
k0である。

【００３９】一方、２０個のＣＡＭセルを備えた１個の
ＣＡＭセルアレイ２００k は、第１〜第３のＣＡＭセク
ション２１２，２１４，２１６に３分割されている。第
１のＣＡＭセクション２１２は８個のＣＡＭセルを備え
ており、これらのＣＡＭセルは第１区間のセンス線Ｓk1
を共有している。第２のＣＡＭセクション２１４は６個
のＣＡＭセルを備えており、これらのＣＡＭセルは第２
区間のセンス線Ｓk2を共有している。第３のＣＡＭセク
ション２１６は残り６個のＣＡＭセルを備えており、こ
れらのＣＡＭセルは第３区間のセンス線Ｓk3を共有して
いる。また、全てのＣＡＭセクション２１２，２１４，
２１６中のＣＡＭセルは、第１のワード線Ｗk を共有し
ている。

【００４０】さて、ページサイズを４ＫＢとする場合に
は、３２ビットの論理アドレス（ＶＡ［３１：０］）の
うちの下位１２ビットをディスプレースメントとすべ
く、２０ビットのインデックス（ＶＡ［３１：１２］）
を取り扱う必要がある。ページサイズを２５６ＫＢとす
る場合には、下位１８ビットをディスプレースメントと
すべく、１４ビットのインデックス（ＶＡ［３１：１
８］）を扱う。１６ＭＢのページサイズを採用する場合
には、下位２４ビットをディスプレースメントとすべ
く、８ビットのインデックス（ＶＡ［３１：２４］）を
扱う。４ＧＢのページサイズを採用する場合には、３２
ビットの論理アドレス（ＶＡ［３１：０］）の全部をデ
ィスプレースメントとする。これら４種類のページサイ
ズのうちの最小ページサイズ（４ＫＢ）時のインデック
ス（ＶＡ［３１：１２］）が、第１〜第３の部分インデ
ックス（ＶＡ［３１：２４］，ＶＡ［２３：１８］，Ｖ
Ａ［１７：１２］）２６２，２６４，２６６に分割され
る。そして、第１〜第３の部分インデックス２６２，２
６４，２６６は、第１〜第３のＣＡＭセクション２１
２，２１４，２１６にそれぞれ入力される。

【００４１】第１〜第３のプリチャージ回路２３２，２
３４，２３６は、各々第１〜第３のプリチャージスイッ
チ回路（ＳＷＡ，ＳＷＢ，ＳＷＣ）２４２，２４４，２
４６を介して第１〜第３区間のセンス線Ｓk1，Ｓk2，Ｓ
k3を個別にプリチャージするための回路であって、図４
中のセンス線プリチャージ回路１５０と同様の内部構成
をそれぞれ備えている。第１〜第３の区分スイッチ回路
２２２，２２４，２２６及び第１〜第３のプリチャージ
スイッチ回路２４２，２４４，２４６は、デコード回路
２５０から供給される第１〜第３のアレイ制御信号ＡＣ
１，ＡＣ２，ＡＣ３によりそれぞれ開閉制御される。

【００４２】デコード回路２５０は、２本の外部信号線
を通じて与えられる１つのバイナリ信号としてのページ
テーブルレベル信号ＰＴＬを第１〜第３のアレイ制御信
号ＡＣ１，ＡＣ２，ＡＣ３にデコードするための回路で
ある。ページテーブルレベル信号ＰＴＬは２ビットから
なり、ＰＴＬ０はその下位ビット（第０ビット）、ＰＴ
Ｌ１はその上位ビット（第１ビット）である。ページテ
ーブルレベル信号ＰＴＬ１，ＰＴＬ０と第１〜第３のア
レイ制御信号ＡＣ１，ＡＣ２，ＡＣ３との対応関係を表
１に示す。

【００４３】

【表１】

【００４４】図６は、第１の区分スイッチ回路（ＳＷ
１）２２２の内部構成を示す回路図である。同図に示す
ように、Ｐチャネルトランジスタ５１とＮチャネルトラ
ンジスタ５２とのソースどうし及びドレインどうしが接
続され、Ｐチャネルトランジスタ５１のゲートには第１
のアレイ制御信号ＡＣ１がインバータ５０により反転さ
れて入力され、Ｎチャネルトランジスタ５２のゲートに
は第１のアレイ制御信号ＡＣ１が直接入力される。この
ように、第１のアレイ制御信号ＡＣ１が‘Ｈ’のときは
両トランジスタ５１，５２がいずれもＯＮとなり、第１
のアレイ制御信号ＡＣ１が‘Ｌ’のときは両トランジス
タ５１，５２がいずれもＯＦＦとなるように構成されて
いる。なお、第２及び第３の区分スイッチ回路（ＳＷ
２，ＳＷ３）２２４，２２６の内部構成も、図６と同様
である。

【００４５】図７は、第１のプリチャージスイッチ回路
（ＳＷＡ）２４２の内部構成を示す回路図である。同図
に示すように、Ｐチャネルトランジスタ６１のゲートに
は第１のアレイ制御信号ＡＣ１がインバータ６０により
反転されて入力される。このように、第１のアレイ制御
信号ＡＣ１が‘Ｈ’のときはＰチャネルトランジスタ６
１がＯＮとなり、第１のアレイ制御信号ＡＣ１が‘Ｌ’
のときはＰチャネルトランジスタ６１がＯＦＦとなるよ
うに構成されている。なお、第２及び第３のプリチャー
ジスイッチ回路（ＳＷＢ，ＳＷＣ）２４４，２４６の内
部構成も、図７と同様である。

【００４６】図８は、デコード回路２５０の内部構成を
示す回路図である。同図において、７０は第１のアレイ
制御信号ＡＣ１を出力するための２入力ＯＲゲート、７
１は第２のアレイ制御信号ＡＣ２を出力するためのバッ
ファ、７２は第３のアレイ制御信号ＡＣ３を出力するた
めの２入力ＡＮＤゲートである。ページテーブルレベル
信号の第０ビットＰＴＬ０は、２入力ＯＲゲート７０の
一方の入力端子と、２入力ＡＮＤゲート７２の一方の入
力端子とに共通接続される。ページテーブルレベル信号
の第１ビットＰＴＬ１は、２入力ＯＲゲート７０の他方
の入力端子と、バッファ７１の入力端子と、２入力ＡＮ
Ｄゲート７２の他方の入力端子とに共通接続される。

【００４７】以上の構成を備えた第２の実施例に係るＴ
ＬＢの動作を、ページサイズ毎に説明する。ただし、Ｃ
ＡＭセルアレイ２００k への書き込み動作は第１の実施
例の場合と同様であるので、ＣＡＭセルアレイ２００k
による比較動作のみを説明する。

【００４８】ページサイズが４ＫＢの場合、全てのＣＡ
Ｍセクション２１２，２１４，２１６により、第１〜第
３の部分インデックス２６２，２６４，２６６の全ての
ビット（ＶＡ［３１：１２］）と各ＣＡＭセクション２
１２，２１４，２１６中のＣＡＭセルに記憶されている
対応ビットどうしを比較しなければならない。このた
め、ページテーブルレベル信号ＰＴＬ１，ＰＴＬ０は
‘Ｈ’，‘Ｈ’（レベル３）とされ、第１〜第３のアレ
イ制御信号ＡＣ１，ＡＣ２，ＡＣ３が‘Ｈ’，‘Ｈ’，
‘Ｈ’となり、第１〜第３の区分スイッチ回路２２２，
２２４，２２６及び第１〜第３のプリチャージスイッチ
回路２４２，２４４，２４６は全て閉じられる。これに
より、第１〜第３区間のセンス線Ｓk1，Ｓk2，Ｓk3はい
ずれも、第０区間のセンス線Ｓk0に接続され、かつプリ
チャージ可能な状態となる。

【００４９】そして、プリチャージ制御信号ＰＲを一定
期間‘Ｌ’にすることによりＣＡＭセルアレイ２００k
中の第１〜第３のプリチャージ回路２３２，２３４，２
３６及びセンス回路２０６k 中のセンス線プリチャージ
回路を動作させ、第０〜第３区間のセンス線Ｓk0，Ｓk
1，Ｓk2，Ｓk3を‘Ｈ’にしておく。この後、プリチャ
ージ制御信号ＰＲを‘Ｈ’にすることによりプリチャー
ジを停止した後、ＣＡＭセルアレイ２００k 中の全ての
ＣＡＭセクション２１２，２１４，２１６による比較動
作が開始する。全てのビットが一致している場合には予
めプリチャージされたセンス線Ｓk0，Ｓk1，Ｓk2，Ｓk3
がディスチャージされることはなく、Ｓk0，Ｓk1，Ｓk
2，Ｓk3＝‘Ｈ’となる結果、センス回路２０６k にお
いてＲk ＝‘Ｈ’、ＸＨ＝‘Ｌ’となる。不一致である
ビットが１ビットでも存在する場合には、いずれかの区
間においてセンス線がディスチャージされてＳk0，Ｓk
1，Ｓk2，Ｓk3＝‘Ｌ’となる結果、Ｒk ＝‘Ｌ’、Ｘ
Ｈ＝‘Ｚ’（ハイインピーダンス状態）となる。

【００５０】ページサイズが２５６ＫＢの場合、第３の
ＣＡＭセクション２１６による第３の部分インデックス
（ＶＡ［１７：１２］）２６６に関する比較結果は不要
である。このため、ページテーブルレベル信号ＰＴＬ
１，ＰＴＬ０は‘Ｈ’，‘Ｌ’（レベル２）とされ、第
１〜第３のアレイ制御信号ＡＣ１，ＡＣ２，ＡＣ３が
‘Ｈ’，‘Ｈ’，‘Ｌ’となり、第１〜第３の区分スイ
ッチ回路２２２，２２４，２２６及び第１〜第３のプリ
チャージスイッチ回路２４２，２４４，２４６のうちの
第３の区分スイッチ回路２２６及び第３のプリチャージ
スイッチ回路２４６のみが開放される。これにより、第
１及び第２区間のセンス線Ｓk1，Ｓk2はいずれも第０区
間のセンス線Ｓk0に接続されかつプリチャージ可能な状
態となるが、第３区間のセンス線Ｓk3は他の区間のセン
ス線Ｓk0，Ｓk1，Ｓk2から切り離されかつプリチャージ
禁止状態となる。このようにセンス線の利用部分の配線
長を短くしておいてから、第１及び第２のＣＡＭセクシ
ョン２１２，２１４のみによる比較結果を利用する。

【００５１】ページサイズが１６ＭＢの場合、第２及び
第３のＣＡＭセクション２１４，２１６による第２及び
第３の部分インデックス（ＶＡ［２３：１２］）２６
４，２６６に関する比較結果は不要である。このため、
ページテーブルレベル信号ＰＴＬ１，ＰＴＬ０は
‘Ｌ’，‘Ｈ’（レベル１）とされ、第１〜第３のアレ
イ制御信号ＡＣ１，ＡＣ２，ＡＣ３が‘Ｈ’，‘Ｌ’，
‘Ｌ’となり、第１〜第３の区分スイッチ回路２２２，
２２４，２２６及び第１〜第３のプリチャージスイッチ
回路２４２，２４４，２４６のうちの第１の区分スイッ
チ回路２２２及び第１のプリチャージスイッチ回路２４
２のみが閉じられる。これにより、第１区間のセンス線
Ｓk1は第０区間のセンス線Ｓk0に接続されかつプリチャ
ージ可能な状態となるが、第２及び第３区間のセンス線
Ｓk2，Ｓk3は他の区間のセンス線Ｓk0，Ｓk1から切り離
されかつプリチャージ禁止状態となる。このようにセン
ス線の利用部分の配線長を短くしておいてから、第１の
ＣＡＭセクション２１２のみによる比較結果を利用す
る。

【００５２】ページサイズが４ＧＢの場合、全てのＣＡ
Ｍセクション２１２，２１４，２１６による比較結果が
不要となる。このため、ページテーブルレベル信号ＰＴ
Ｌ１，ＰＴＬ０は‘Ｌ’，‘Ｌ’（レベル０）とされ、
第１〜第３のアレイ制御信号ＡＣ１，ＡＣ２，ＡＣ３が
‘Ｌ’，‘Ｌ’，‘Ｌ’となり、第１〜第３の区分スイ
ッチ回路２２２，２２４，２２６及び第１〜第３のプリ
チャージスイッチ回路２４２，２４４，２４６は全て開
放される。これにより、第１〜第３区間のセンス線Ｓk
1，Ｓk2，Ｓk3はいずれも、第０区間のセンス線Ｓk0か
ら切り離され、かつプリチャージが禁止された状態とな
る。この結果、ＣＡＭセルアレイ２００kの動作は停止
する。

【００５３】以上のとおり本実施例によれば、複数のメ
モリセルを有する１個のＣＡＭセルアレイ２００k を端
から順に３分割してなる３個のＣＡＭセクション２１
２，２１４，２１６と、同ＣＡＭセルアレイ２００k の
ための一直線状のセンス線Ｓkを端から順に第０〜第３
の直列区間Ｓk0，Ｓk1，Ｓk2，Ｓk3に分割するように該
センス線Ｓk 上に配設された３個の区分スイッチ回路２
２２，２２４，２２６と、各々第１〜第３区間のセンス
線をプリチャージするための３個のプリチャージ回路２
３２，２３４，２３６と、第０区間のセンス線Ｓk0をプ
リチャージしかつ３個の区分スイッチ回路２２２，２２
４，２２６の開閉パターンに応じた第０〜第Ｍ（０≦Ｍ
≦３）区間のセンス線の電位を増幅するためのセンス回
路２００kとを備えた構成を採用することにより、ペー
ジサイズに応じてセンス線Ｓk の利用部分の配線長を必
要最小限にすることができるので、比較動作の高速化ひ
いてはアドレス変換の高速化が達成される。また、比較
動作に不必要なＣＡＭセクションに係る区間のセンス線
がプリチャージされないので、低消費電力化を実現でき
る。更に、デコード回路２５０の採用により、外部信号
線の本数及びその配線容量を低減することができ、消費
電力の削減が可能となる。

【００５４】なお、本実施例ではＣＡＭセルアレイ２０
０k の分割数Ｎを３としたが、Ｎは任意である。デコー
ド回路２５０に入力すべきページテーブルレベル信号Ｐ
ＴＬのビット数は、分割数Ｎに応じて変わる。また、第
１〜第３の部分インデックス２６２，２６４，２６６の
各々のビット数を８、６、６としたが、これに限定され
るものではない。デコード回路２５０を介さずに第１〜
第３のアレイ制御信号ＡＣ１，ＡＣ２，ＡＣ３を外部か
ら直接に、第１〜第３の区分スイッチ回路２２２，２２
４，２２６及び第１〜第３のプリチャージスイッチ回路
２４２，２４４，２４６に与えることも可能である。第
１〜第３のプリチャージスイッチ回路２４２，２４４，
２４６の配設を省略すれば、第１〜第３区間のセンス線
Ｓk1，Ｓk2，Ｓk3は常にプリチャージ可能な状態とな
る。

【００５５】（実施例３） 図９は、本発明の第３の実施例に係るＴＬＢ中のＣＡＭ
セルアレイ群の各々の内部構成を示すブロック図であ
る。ただし、同図では、ロウデコーダ、ＲＡＭセルアレ
イ、ヒット線プリチャージ回路及び出力バッファ回路
（図１参照）並びにデコード回路（図５参照）の図示が
省略されている。

【００５６】図９において、各ＣＡＭセルアレイ３００
k （ｋ＝１〜ｎ）は、第１〜第３のラッチ回路２７２，
２７４，２７６を備えている。各ラッチ回路２７２，２
７４，２７６は、第１〜第３の区分スイッチ回路２２
２，２２４，２２６及び第１〜第３のプリチャージスイ
ッチ回路２４２，２４４，２４６に与えるべき第１〜第
３のアレイ制御信号ＡＣ１，ＡＣ２，ＡＣ３をそれぞれ
保持するための回路である。第１〜第３のアレイ制御信
号ＡＣ１，ＡＣ２，ＡＣ３は、全てのエントリのＣＡＭ
セルアレイ３００k 中の第１〜第３のラッチ回路２７
２，２７４，２７６に共通に与えられる。その他の点は
第２の実施例の場合と同様であるので、詳細な説明は省
略する。

【００５７】図１０は、第ｋエントリを構成するＣＡＭ
セルアレイ３００k 中の第１のラッチ回路２７２の内部
構成を示す回路図である。第１のラッチ回路２７２は、
３個のインバータ８０〜８２と２個のＮチャネルトラン
ジスタ８３，８４とで構成される。第１のアレイ制御信
号ＡＣ１の記憶を行なうためのフリップフロップが２個
のインバータ８０，８１で構成される。このフリップフ
ロップの入力側に位置する２個のＮチャネルトランジス
タ８３，８４のゲートには第１のワード線Ｗkが共通接
続されていて、第１のワード線Ｗk が選択されて‘Ｈ’
になるとフリップフロップに第１のアレイ制御信号ＡＣ
１が書き込まれるようになっており、第１のワード線Ｗ
k が‘Ｌ’となっても書き込まれた内容が保持される。
なお、第ｋエントリを構成するＣＡＭセルアレイ３００
k 中の第２及び第３のラッチ回路２７４，２７６の内部
構成も、図１０と同様である。また、他のエントリでも
同様である。

【００５８】例えば３２ビットマイクロプロセッサを備
えたワークステーションで複数のタスクを並列処理する
場合には、タスク毎に異なるページサイズのアドレス変
換が必要になることがある。本実施例によれば、第１及
び第２のタスクのために２５６ＫＢ及び１６ＭＢのペー
ジサイズのアドレス変換がそれぞれ必要である場合、第
ｊエントリのＣＡＭセルアレイ３００j では２５６ＫＢ
のページサイズのために第１〜第３のラッチ回路２７
２，２７４，２７６に‘Ｈ’，‘Ｈ’，‘Ｌ’を保持
し、第ｋエントリのＣＡＭセルアレイ３００k では１６
ＭＢのページサイズのために第１〜第３のラッチ回路２
７２，２７４，２７６に‘Ｈ’，‘Ｌ’，‘Ｌ’を保持
する。これにより、第ｊエントリのＣＡＭセルアレイ３
００j では第１及び第２のＣＡＭセクション２１２，２
１４のみによる比較結果が利用され、第ｋエントリのＣ
ＡＭセルアレイ３００k では第１のＣＡＭセクション２
１２のみによる比較結果が利用される。

【００５９】このように本実施例によれば、第１〜第３
の区分スイッチ回路２２２，２２４，２２６及び第１〜
第３のプリチャージスイッチ回路２４２，２４４，２４
６に与えるべき第１〜第３のアレイ制御信号ＡＣ１，Ａ
Ｃ２，ＡＣ３を各々第１〜第３のラッチ回路２７２，２
７４，２７６に保持することとしたので、同じアレイ制
御信号ＡＣ１，ＡＣ２，ＡＣ３を何度も与える必要がな
い。しかも、エントリ毎に異なるアレイ制御信号を保持
できる構成を採用したので、エントリ毎に異なるページ
サイズに応じてセンス線の利用部分の配線長を必要最小
限にすることができる。

【００６０】なお、第１〜第３のプリチャージスイッチ
回路２４２，２４４，２４６の配設を省略する場合に
は、第１〜第３のラッチ回路２７２，２７４，２７６
は、第１〜第３の区分スイッチ回路２２２，２２４，２
２６のためにのみ第１〜第３のアレイ制御信号ＡＣ１，
ＡＣ２，ＡＣ３を各々保持する。

【００６１】以上、本発明の実施例に係る半導体記憶装
置として３つのＴＬＢを説明してきた。ただし、本発明
は、ＣＡＭセルアレイ（タグ部）とＲＡＭセルアレイ
（データ部）とを備えたキャッシュメモリ等の他の種類
の半導体記憶装置にも適用可能である。

【００６２】

【発明の効果】以上説明してきたとおり、請求項１の発
明によれば、第２のメモリセルアレイ群（ＲＡＭセルア
レイ群）１０２k （ｋ＝１〜ｎ）の書き込みポートと読
み出しポートとを分離するように、該第２のメモリセル
アレイ群１０２k に書き込み専用のワード線（第１のワ
ード線）Ｗk 及びビット線群（第２のビット線群）Ｐ
j，／Ｐj （ｊ＝１〜ｍ）と、読み出し専用のワード線
（第２のワード線）Ｒk 及びビット線群（第３のビット
線群）Ｄj ，／Ｄj とを設け、該第２のメモリセルアレ
イ群１０２k の書き込み専用のワード線Ｗk を第１のメ
モリセルアレイ群（ＣＡＭセルアレイ群）１００k の書
き込み及び比較のためのワード線に直結し、かつ第１の
メモリセルアレイ群１００k のセンス線Ｓk のみに基づ
いてセンス回路群１０６k により第２のメモリセルアレ
イ群１０２k の読み出し専用のワード線Ｒk をアサート
することとしたので、センス回路群１０６k の各々の構
成の簡略化、ひいてはその高速動作を達成でき、第２の
メモリセルアレイ群１０２k の読み出しの高速化を実現
できるとともに、該第２のメモリセルアレイ群１０２k
への予期しない書き込みを確実に防止できる。

【００６３】請求項２又は３の発明によれば、複数のメ
モリセルを有する１個のＣＡＭセル アレイ２００k を端
から順にＮ分割してなるＮ個のＣＡＭセクション２１
２，２１４，２１６と、同ＣＡＭセルアレイ２００k の
ための一直線状のセンス線Ｓkを端から順に第０〜第Ｎ
の直列区間Ｓk0，Ｓk1，Ｓk2，Ｓk3に分割するように該
センス線Ｓk 上に配設されたＮ個の区分スイッチ回路２
２２，２２４，２２６と、各々第１〜第Ｎ区間のセンス
線をプリチャージするためのＮ個のプリチャージ回路２
３２，２３４，２３６と、第０区間のセンス線Ｓk0をプ
リチャージしかつＮ個の区分スイッチ回路２２２，２２
４，２２６の開閉パターンに応じた第０〜第Ｍ（０≦Ｍ
≦Ｎ）区間のセンス線の電位を増幅するためのセンス回
路２００kとを備えた構成を採用したので、ページサイ
ズに応じてセンス線Ｓk の利用部分の配線長とその配線
容量とを必要最小限に低減できる。この結果、ＣＡＭセ
ルアレイ２００k における比較動作の高速化が達成され
る。また、比較動作に不必要なＣＡＭセクションに係る
区間のセンス線がプリチャージされないので、低消費電
力化を実現できる。

【００６４】請求項４の発明によれば、第１〜第Ｎの区
分スイッチ回路２２２，２２４，２２６の開閉制御のた
めの第１〜第Ｎのアレイ制御信号ＡＣ１，ＡＣ２，ＡＣ
３は、少ない本数の外部信号線を通じて与えることがで
きる１つのバイナリ信号ＰＴＬに基づいてデコード回路
２５０により生成されることとしたので、外部信号線の
配線容量を低減することができ、消費電力の削減が可能
となる。

【００６５】請求項５の発明によれば、第１〜第Ｎの区
分スイッチ回路２２２，２２４，２２６に与えるべき第
１〜第Ｎのアレイ制御信号ＡＣ１，ＡＣ２，ＡＣ３は各
々第１〜第Ｎのラッチ回路２７２，２７４，２７６に保
持されることとしたので、第１〜第Ｎのアレイ制御信号
ＡＣ１，ＡＣ２，ＡＣ３の効率的な供給が達成される。
また、エントリ毎に異なる内容を第１〜第Ｎのラッチ回
路２７２，２７４，２７６に保持させることも可能であ
るので、タスク毎に異なるページサイズを採用するよう
なワークステーション等への応用に好適である。

【００６６】請求項６の発明によれば、第１〜第Ｎのプ
リチャージスイッチ回路２４２，２４４，２４６を設け
ることにより、利用しないＣＡＭセクションに対応した
区間のセンス線の無駄なプリチャージを禁止することと
したので、消費電力の削減を達成できる。

【００６７】請求項７の発明によれば、第１〜第Ｎのプ
リチャージスイッチ回路２４２，２４４，２４６に与え
るべき第１〜第Ｎのアレイ制御信号ＡＣ１，ＡＣ２，Ａ
Ｃ３は各々第１〜第Ｎのラッチ回路２７２，２７４，２
７６に保持されることとしたので、第１〜第Ｎのアレイ
制御信号ＡＣ１，ＡＣ２，ＡＣ３の効率的な供給が達成
される。また、必要に応じてエントリ毎に異なる内容を
第１〜第Ｎのラッチ回路２７２，２７４，２７６に保持
させることも可能となる。

【００６８】請求項８の発明によれば、第１〜第Ｎの部
分インデックス２６２，２６４，２６６を第１〜第Ｎの
ＣＡＭセクション２１２，２１４，２１６の各々に供給
することにより、異なるページサイズのアドレス変換の
高速化を達成できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＴＬＢの構成を示
すブロック図である。

【図２】図１中の１個のＣＡＭセルアレイの内部構成を
示す回路図である。

【図３】図１中の１個のＲＡＭセルアレイの内部構成を
示す回路図である。

【図４】図１中の１個のセンス回路の内部構成を示す回
路図である。

【図５】本発明の第２の実施例に係るＴＬＢ中の１個の
ＣＡＭセルアレイの内部構成をその近傍の構成とともに
示すブロック図である。

【図６】図５中の第１の区分スイッチ回路の内部構成を
示す回路図である。

【図７】図５中の第１のプリチャージスイッチ回路の内
部構成を示す回路図である。

【図８】図５中のデコード回路の内部構成を示す回路図
である。

【図９】本発明の第３の実施例に係るＴＬＢ中のＣＡＭ
セルアレイ群の各々の内部構成を示すブロック図であ
る。

【図１０】図９中の第１のラッチ回路の内部構成を示す
回路図である。

【符号の説明】

１００k ＣＡＭセルアレイ（第１のメモリセルアレイ
群） １０２k ＲＡＭセルアレイ（第２のメモリセルアレイ
群） １０４ ロウデコーダ（エントリ選択回路） １０６k センス回路 １０８ ヒット線プリチャージ回路 １１０ 出力バッファ回路 １５０ センス線プリチャージ回路 １５２ センスアンプ １５４ バッファ回路 １５６ ヒット線ディスチャージ回路 ２００k ＣＡＭセルアレイ ２０６k センス回路 ２１２，２１４，２１６ 第１〜第３のＣＡＭセクショ
ン ２２２，２２４，２２６ 第１〜第３の区分スイッチ回
路 ２３２，２３４，２３６ 第１〜第３のプリチャージ回
路 ２４２，２４４，２４６ 第１〜第３のプリチャージス
イッチ回路 ２５０ デコード回路 ２６２ 第１の部分インデックス（ＶＡ［３１：２
４］） ２６４ 第２の部分インデックス（ＶＡ［２３：１
８］） ２６６ 第３の部分インデックス（ＶＡ［１７：１
２］） ２７２，２７４，２７６ 第１〜第３のラッチ回路 ３００k ＣＡＭセルアレイ Ａi ，／Ａi 第１のビット線群 ＡＣ１，ＡＣ２，ＡＣ３ 第１〜第３のアレイ制御信号 Ｄj ，／Ｄj 第３のビット線群 ＨＴ ヒット信号 Ｐj ，／Ｐj 第２のビット線群 ＰＲ プリチャージ制御信号 ＰＴＬ１，ＰＴＬ０ ページテーブルレベル信号（バイ
ナリ信号） Ｒk 第２のワード線 Ｓk センス線 Ｓk0，Ｓk1，Ｓk2，Ｓk3 第０〜第３区間のセンス線 Ｗk 第１のワード線 ＸＨ ヒット信号線

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 第１のビット線群を互いに共有し、かつ
   各々第１のワード線とセンス線とを有し、各々前記第１
   のワード線のアサート時には前記第１のビット線群上の
   信号内容を記憶する機能を有するとともに、各々前記記
   憶した信号内容と前記第１のビット線群上の信号内容と
   の比較結果に応じて前記センス線をアサートする機能を
   有する第１のメモリセルアレイ群と、 前記第１のメモリセルアレイ群の各々と前記第１のワー
   ド線を共有して各々１エントリを構成するように各々前
   記第１のワード線に直結された書き込み専用のワード線
   を有し、各々読み出し専用のワード線である第２のワー
   ド線を有し、かつ書き込み専用の第２のビット線群と読
   み出し専用の第３のビット線群とを互いに共有し、各々
   前記第１のワード線のアサート時には前記第２のビット
   線群上の信号内容を記憶する機能を有するとともに、各
   々前記第２のワード線のアサート時には前記記憶した信
   号内容を前記第３のビット線群上に出力する機能を有す
   る第２のメモリセルアレイ群と、 前記第１のメモリセルアレイ群と前記第２のメモリセル
   アレイ群との間に介在し、かつ前記第１のメモリセルア
   レイ群の第１のワード線には依存せずに前記第１のメモ
   リセルアレイ群のセンス線のうちのいずれかのアサート
   時には前記第２のメモリセルアレイ群の第２のワード線
   のうちの対応する１本をアサートする機能を有するセン
   ス回路群と、 前記第１のワード線のうちの１本をアサートするための
   エントリ選択回路とを備えたことを特徴とする半導体記
   憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 前記第１のメモリセルアレイ群の各々は、 複数のメモリセルを有する連想メモリセルアレイとして
   構成され、かつ前記連想メモリセルアレイを端から順に
   Ｎ（Ｎ≧２）分割してなる第１〜第Ｎの連想メモリセク
   ションと、 前記連想メモリセルアレイのための一直線状のセンス線
   を端から順に第０〜第Ｎの直列区間に分割するように該
   センス線上に配設され、前記第１〜第Ｎの連想メモリセ
   クションの各々による記憶内容と与えられた信号内容と
   の比較の結果に応じた該第１〜第Ｎの連想メモリセクシ
   ョンによる前記第１〜第Ｎ区間のセンス線の個別のディ
   スチャージを可能とし、かつ各々異なる第１〜第Ｎのア
   レイ制御信号により開閉制御される第１〜第Ｎの区分ス
   イッチ回路と、 各々前記第１〜第Ｎ区間のセンス線をプリチャージする
   ための第１〜第Ｎのプリチャージ回路とを備え、かつ前
   記センス回路群の各々は、 前記第０区間のセンス線をプリチャージしかつ前記第１
   〜第Ｎの区分スイッチ回路の開閉パターンに応じた前記
   第０〜第Ｍ（０≦Ｍ≦Ｎ）区間のセンス線の電位を増幅
   することにより、前記第２のワード線のアサートを実行
   する機能を更に備えたことを特徴とする半導体記憶装
   置。
3. 【請求項３】 複数のメモリセルを有する１つの連想メ
   モリセルアレイを端から順にＮ（Ｎ≧２）分割してなる
   第１〜第Ｎの連想メモリセクションと、 前記連想メモリセルアレイのための一直線状のセンス線
   を端から順に第０〜第Ｎの直列区間に分割するように該
   センス線上に配設され、前記第１〜第Ｎの連想メモリセ
   クションの各々による記憶内容と与えられた信号内容と
   の比較の結果に応じた該第１〜第Ｎの連想メモリセクシ
   ョンによる前記第１〜第Ｎ区間のセンス線の個別のディ
   スチャージを可能とし、かつ各々異なる第１〜第Ｎのア
   レイ制御信号により開閉制御される第１〜第Ｎの区分ス
   イッチ回路と、 各々前記第１〜第Ｎ区間のセンス線をプリチャージする
   ための第１〜第Ｎのプリチャージ回路と、 前記第０区間のセンス線をプリチャージし、かつ前記第
   １〜第Ｎの区分スイッチ回路の開閉パターンに応じた前
   記第０〜第Ｍ（０≦Ｍ≦Ｎ）区間のセンス線の電位を増
   幅するためのセンス回路とを備えたことを特徴とする半
   導体記憶装置。
4. 【請求項４】 請求項２又は３に記載の半導体記憶装置
   において、 １つのバイナリ信号を前記第１〜第Ｎのアレイ制御信号
   にデコードするためのデコード回路を更に備えたことを
   特徴とする半導体記憶装置。
5. 【請求項５】 請求項２又は３に記載の半導体記憶装置
   において、 前記第１〜第Ｎの区分スイッチ回路に与えるべき第１〜
   第Ｎのアレイ制御信号をそれぞれ保持するための第１〜
   第Ｎのラッチ回路を更に備えたことを特徴とする半導体
   記憶装置。
6. 【請求項６】 請求項２又は３に記載の半導体記憶装置
   において、 各々前記第１〜第Ｎ区間のセンス線と前記第１〜第Ｎの
   プリチャージ回路との間に介在し、かつ各々前記第１〜
   第Ｎのアレイ制御信号により開閉制御される第１〜第Ｎ
   のプリチャージスイッチ回路を更に備えたことを特徴と
   する半導体記憶装置。
7. 【請求項７】 請求項６記載の半導体記憶装置におい
   て、 前記第１〜第Ｎのプリチャージスイッチ回路に与えるべ
   き第１〜第Ｎのアレイ制御信号をそれぞれ保持するため
   の第１〜第Ｎのラッチ回路を更に備えたことを特徴とす
   る半導体記憶装置。
8. 【請求項８】 請求項２又は３に記載の半導体記憶装置
   において、 異なるページサイズのアドレス変換に用いられるよう
   に、 前記第１〜第Ｎの連想メモリセクションの各々の中のメ
   モリセルの総数は、論理アドレスの上位部分を占める種
   々のインデックスのうち最小ページサイズ時のページ指
   定のための最長インデックスのビット数に等しくされ、
   かつ前記第１〜第Ｎの連想メモリセクションには、前記
   最長インデックスを上位側から順にＮ分割してなる第１
   〜第Ｎの部分インデックスが前記比較のための信号内容
   としてそれぞれ与えられることを特徴とする半導体記憶
   装置。