JP2585227B2

JP2585227B2 - 半導体メモリ装置

Info

Publication number: JP2585227B2
Application number: JP61173640A
Authority: JP
Inventors: 敏夫佐々木; 正和青木; 真志堀口; 儀延中込; 伸一池永; 利明増原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-07-25
Filing date: 1986-07-25
Publication date: 1997-02-26
Anticipated expiration: 2012-02-26
Also published as: JPS6331091A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリ装置に係り、特にメモリに蓄え
られた参照データのマスク機能を効率よく行う連想メモ
リに関する。

〔従来の技術〕

従来の連想メモリは入力である問い合わせデータのマ
スク機能として、マスクレジスタに書かれたデータを基
に、問い合わせデータと連想メモリの全内容量を突き合
わせ、マスクされていない部分で問い合わせ条件を満た
しているワードがあれば、そのワードに継ながる出力デ
ータをアクセスしていた。

なお、この種の装置に関連するものには、例えば特開
昭59−220838,文献アイ・イー・イー・イー，ジヤーナ
ル・オブ・ソリツド・ステート、サーキツト，ボリウム
SC−20,ナンバー5,10月（1985年），第951頁から第956
頁（IEEE JOUNAL OF SOLID−STATE CIRCUITS VOl.SC−2
0,No.5,pp951−956 oct.1985）及び電子通信学会技術報
告書SSD83−78,pp45−52（1983）において論じられてい
る。

また連想メモリセル自体にドント・ケア（DON′Ｔ C
ARE）状態を持たせて、セル毎にマスクを施す方法も知
られており、たとえばアイ・イー・イー・イー，ジヤー
ナル・オブ・ソリツド・ステート・サーキツト，ボリウ
ムSC−7,ナンバー5,10月（1972年），第364頁から第369
頁（IEEE Jounal of Soled State Circuits vol.SC−7,
No.5,pp364−369 oct.1972）に示されている。

〔発明が解決しようとする問題点〕

上記従来技術では、例えばマスクレジスタの内容をデ
ータセツト毎に設定し直して検索するか、あるいは、連
想メモリセルにドントケア値を書き込むための周辺回路
をデータ線毎に設けるかする必要があり、検索速度の低
下あるいは周辺回路の増大をきたす問題があつた。

本発明の目的は、メモリセル構造と周辺回路はほとん
ど変更なく従来のままで、参照データセツト毎に異なる
マスクが可能であり、１回の問い合わせ検索で、複数種
類のマスクをそれぞれ施した参照データとの比較一致検
出を効率良く行なうことができる連想メモリを提供する
ことにある。

〔問題点を解決するための手段〕

上記目的は、参照データにフラグメモリセルを付加
し、さらに連想メモリセル・アレイの一致検出線を複数
分割し、その一致検出線をフラグメモリの情報により任
意選択することで達成される。

〔作用〕

各参照データセツトに付加したフラグメモリは、分割
された一致検出線を任意に選択し、参照データをマスク
する働きがある。それによつて、マスク機能のための内
部回路を簡単化し、参照データセツト毎にマスク内容が
異なる場合でも高速の問い合わせ検索を可能にする。

〔実施例〕

以下、本発明の一実施例を第１図により詳細に説明す
る。同図は本発明による連想メモリの一構成図である。
図中39はスタテイツク形メモリセル、40は比較器、31は
39及び40よりなる連想メモリセルである。また、１は31
の連想メモリを多数個配列して構成した参照データを蓄
積する連想メモリセル・アレイ（以下、全アレイと略
す）、２及び３は左右のアレイの一方をそれぞれマスク
できる様に分割したものである。５は左右のアレイの一
致検出線を選択するスイツチ回路であり、参照データと
して書き込まれたワード方向データ（参照データセツ
ト）の内容を示すフラグメモリセル・アレイを含む。本
実施例では左アレイ２、右アレイ３及び全アレイ１の３
つのモードの一致検索を行うので、２ビツトで構成す
る。６は一致検出線の信号を増幅、ラツチする回路、７
は一致検出線の信号の統括等の一致信号処理部である。
８は出力データ部、９は連想メモリセルアレイ１及び出
力データ部８のワード線選択回路、10は問い合わせデー
タの入力バツフア回路である。また、11はワード線選択
信号，各種制御信号の入出力バツフア回路及びフラグメ
モリの情報出力回路等を含む制御回路、12は出力データ
部８の入出力バツフア回路、13〜15はそれぞれの入出力
端子である。さらに、16は分割した一致検出線を統括し
た一致検出線であり、17はその信号の総和回路、18はそ
の出力線、21及び22はそれぞれ出力回路と一致信号であ
る。一般に、連想メモリの出力データは、９のワード線
選択回路のデコーダ部にエンコーダ回路を合わせ持ち、
一致したワード線の位置をバイナリーでメモリ装置外部
に出力する形式が多い。本実施例では、一致したワード
線に対する出力データを８の出力データ部の内容を出力
する形式で構成したが、例えばエンコーダを含む場合は
メモリ外部に８の出力データ部に相当するデータ蓄積部
を設ければ良い。

以下、本実施例の書き込み，読み出し動作について詳
しく説明する。

まず、書き込み動作は各入力バツフア10,12に設定し
た内容を制御回路11により選択されたワード線に従い、
比較したい参照データを連想メモリセル・アレイ１に記
憶させる。同時に５に含まれるフラグメモリには、メモ
リアレイ２もしくは３をマスクするモードに応じて、そ
の内容を分類する情報が書き込まれる。また、出力デー
タ部８には、連想メモリ側で、一致が起きたとき、これ
に対応して読み出したい任意のデータが書き込まれる。

次に読み出し動作について説明する。連想メモリは、
上述の様に連想メモリセル・アレイ１に書き込まれた全
てのデータに対して、ワード方向単位に一致比較を行う
ものである。同図の場合は、２分割の実施例であるの
で、２通りのマスク機能を有し、マスクしない場合も加
えて、３つのモード検索が可能になる。

従つて、同図で参照データの検索を行う場合は例え
ば、フラグメモリの値“11"は全アレイ１を比較する場
合と考え、左右のアレイの一致検出線を選択し、値“1
0",“01"の場合は、それぞれ左もしくは右の一方のアレ
イの一致検出線を選択すれば良い。

具体的には、まず問い合わせデータを入力バツフア回
路10に設定し、その値と連想メモリセル・アレイ１の全
内容を比較して検索が行なわれる。その結果、所定のワ
ードが一致した場合、一致検出信号16が、例えば高電位
（以下“H"と略す）となり、その出力18は低電位（以下
“L"と略す）となり、一致信号22が“L"として出力さ
れ、一致とみなされる。同時に所定のワードに継ながる
出力データ部８のデータとフラグメモリの情報がそれぞ
れ出力される。一方、データが１ビツトでも不一致であ
る場合は、一致検出信号は例えば“L"となり、最終的な
一致信号22に“H"が出力され、不一致とみなされる。

なお、上述の各種信号は“H",“L"のどちらを基準と
しても良く、フラグメモリのビツト数は適切な数あれば
良い。一方、本実施例では示さなかつたが、マスクした
状態もしくはマスクしない状態において、もし２本以上
の一致検出線から、一致信号が出された場合は、最も優
先度の高い一致信号のみを伝送するため、優先度判定回
路を連想メモリアレイ１と出力データ部の間に設けるこ
とも可能である。また、同図の各回路ブロツクはその配
置に限定されるものではなく、各ブロツクの機能を効果
的に発揮できる位置であれば良い。

次に第２図に第１図の連想メモリセルアレイ１及びフ
ラグメモリを含むスイツチ回路５の具体的な実施例を示
す。図中31は連想メモリセル（図中のCM）、30はワード
方向に複数個（ｍビツト）並べた同メモリセル群,32は
ワード線,33は左アレイ（ａビツト）の一致検出線、34
は右アレイ（ｂビツト）の一致検出線、36,37はそれぞ
れフラグメモリの状態によりオン，オフを決めるスイツ
チSW1,SW2のゲート端子、16は第１図に示した様に一致
検出線33と34を統括した一致検出線である。

同図に示す様に、一致検出線を２分割することによつ
て、例えば右アレイ３のｂビツトをマスクして比較検索
したい場合、スイツチ回路５はフラグメモリ情報に従つ
てSW1の36をオフ、SW2の37をオンする。この結果、ａビ
ツトの検索が可能になる。同様に36をオン、37はオフす
ることによつてｂビツトの検索が可能になる。さらに、
a,bビツト同時に検索したい場合は36と37を同時にオン
すれば良い。

以上、本発明によれば従来のマスクレジスタへのデー
タ設定が不要であり、またマスクレジスタを特別に設け
る必要がない。また実施例では、連想メモリセル・アレ
イ１を２分割する例で示したが、３分割以上に分割する
ことも可能であり、この場合、多数のマスクモードが可
能になる。また、一致検出線を分割する別な効果とし
て、同様の寄生容量等が小さくなることから、プリチヤ
ージ電流の減少，高速化等が期待できる。

なお、本発明の実施例におけるメモリセルに使用する
MOSトランジスタはｎチヤネル形であるが、ｐチヤネル
形でも良く、その場合は電源極性が反対になる。また、
メモリセルは情報保持の機能があれば良いので、６個の
MOSトランジスタで構成したフルCMOS形はもちろん高抵
抗負荷のフリップフロップ形ROM形セルでも構成可能な
ことは言うまでもない。

第３図（Ａ）は第１図に示した連想メモリの具体的な
応用例である半導体メモリ装置の構成図である。図中20
1は主メモリ、202は予備メモリ、203はそれらのメモリ
群、204は第１及び第２図で示した様な本発明の連想メ
モリ、205はワード線系アドレスの切り替え回路、206は
データ線系アドレスの切り換え回路、207は切り替え回
路205,206の選択回路である。また、213はワード線アド
レスが入力されるワード線系外部アドレス線、214はデ
ータ線アドレスが入力されるデータ線系外部アドレス
線、215は連想メモリ204の一致信号線、216は第１図の
フラグメモリの情報出力線である。さらに、217,218は
それぞれ連想メモリの出力データ部から出力される新し
いアドレスのワード線アドレス線、データ線系アドレス
を示し、219,220はそれぞれ切り替え回路205,206の出力
で、メモリ群203のデータ線系及びワード線系のアドレ
スを示す。また、221,222は一致信号215とフラグメモリ
の情報出力線216の組み合わせで、切り替え回路205,207
をそれぞれ選択する切り替え線である。

同図は、第１図と第２図で示した本発明の連想メモリ
を適用したソフトウエア的な冗長方法の一応用例であ
る。

この冗長方法は、あらかじめ連想メモリ204に不良メ
モリセルをデータ線不良，ワード線不良，ビツト不良の
３つのモードに区別して書き込んでおく。次に、外部ア
ドレス線213,214のアクセス時に連想メモリにそのアド
レスを入力して一致検索する。その結果、一致した場合
は、連想メモリの出力データ部に記憶した予備メモリ20
2の新アドレスが217,218に供給され、切り替え回路205,
206の選択回路207へは、一致信号215と前述のデータ線
不良，ワード線不良，ビツト不良の３者を区別するフラ
グメモリの情報216が供給され、新しいデータ線，ワー
ド線もしくはビツト等のアドレスがメモリ群203のアド
レスとして供給される。一方、不一致の場合は外部アド
レス線213,214が選択されメモリ群203のアドレスとして
供給される。

以上説明した様に本応用例では主メモリ外部に予備メ
モリを設け、不良メモリを救済するので、メモリ装置に
使用する連想メモリを多数個追加すれば、主メモリの構
成は無限に不良ビツトの救済数を拡張でき、大規模な冗
長を実現できる。ここで使用する連想メモリは、前記の
ように、ビツト不良，ワード線不良，データ線不良を区
別して、そのアドレスを記憶させることが連想メモリを
効率良く用いる上で重要である。これは第１図と第２図
に示した本発明の実施例により容易に実現できる。すな
わち第２図において、左側ａビツトをＸアドレス（ワー
ド線のアドレス），右側ｂビツトをＹアドレス（データ
線のアドレス）に対応させ、フラグメモリを含むスイツ
チ回路５の状態を、ワード線不良のときはＸアドレスだ
けの選択、データ線不良のときはＹアドレスだけの選
択、ビツト不良のときは全体を選択するように書き込ん
でおけば、アドレスの問い合わせに対し、各不良に対応
した参照データ（不良アドレス）を区別して比較するこ
とができる。ここで、上記主メモリ，予備メモリは、１
チツプ上に形成されている必要はなく、主メモリとして
不良ビツトを一部に有する多数のメモリチツプ、予備メ
モリとして同様な不良ビツトを一部に有する少数のメモ
リチツプで構成してもよい。このようなときにはチツプ
の選択信号（チツプアドレス）も連想メモリ内の参照デ
ータと比較する必要があり、本発明になる連想メモリと
しては、各ワードに含まれる参照データセツトを３分割
すればよい。この場合フラグメモリは“11"が全参照デ
ータセツトと比較する場合、“10"がＸアドレスと比較
しない場合、“01"がＹアドレスと比較しない場合、“0
0"が未使用領域で比較しない場合にそれぞれ対応させれ
ば良い。第３図（Ｂ）は、これを説明したフラグメモリ
FLMと参照データ300として示されたチツプアドレス（CA
D）、X,Yアドレス（XAD,YAD）間の対応を示す図であ
る。但し、同図のバツ“×”印はドントケア値で比較し
ない場合を示す。これらの事は、１チツプ上にメモリが
形成されていても、いくつかのブロツクに分かれていて
ブロツク選択信号があるときにも同様である。

以上の本発明の実施例では、連想メモリセルは、SRAM
に用いられるフリツプフロツプ形セルを用いたが、これ
はこれに限らずダイナミツク形（DRAMに用いられるセ
ル）などを用いてもよい。但しSRAM形セルは、高速・低
電力という特徴を有しており、製作プロセス的にも作り
易く、実現性が高い。

SRAM形セルは、インターナシヨナル・ソリツド・ステ
ートサーキツツ・コンフアレンス（アイ・エス・エス・
シー・シー），ダイジエストオブテクニカルペー
パーズ（1985年）第42頁から第43頁（′85 ISSCC Diges
t of Technical Papers,pp42−43）において論じられて
いる。又DRAM形セルはテクニカル・ダイジエスト・オブ
・インターナシヨナル・エレクトロ・デバイス・ミーテ
イング（アイ・イー・デイーエム）（1985年）第284頁
から第287頁（'85 Technical Digest of IEDM,pp284−2
87）において論じられている。

これら従来の連想メモリセルのうち、スタテイツク型
セルにおいては（ａ）１つのメモリセルを構成するトラ
ンジスタ数が多く集積度が低い、（ｂ）データの一致検
出に際して３値状態（1,0,ドントケア（don′t car
e））の処理を行うのが難しい（回路が、より複雑にな
る）、（ｃ）不揮発化するためには電源によるバツクア
ツプが必要、などの欠点がある。

また、ダイナミツク型セルにおいては、集積度が高い
反面、（ｄ）動作中にもリフレツシユを行う必要がある
ため、アクセス時間が一定せず、待たされる場合があ
る、（ｅ）待機時にもリフレツシユを行う必要があるた
め、スタテイツク型に比べてさらにバツクアツプのため
の電力が大きくなる、（ｆ）α線によるソフトエラーに
弱くメモリとしての信頼性に乏しい、などの欠点があ
る。

連想処理の中には、ある固定した処理を行うものが比
較的多く、そのためには連想メモリも不揮発化すること
が、連想処理装置の性能，使い易さの点で求められてい
た。

本発明は、従来の連想メモリにおける上記欠点を解消
した新規な連想メモリをも提供する。

上記問題点を解決するために、本発明では連想メモリ
セルを紫外線消去かつ電気的書込み可能な不揮発性メモ
リ（イー・ピー・ロム;EPROM＝Electrically Programma
ble Read Only Memory）素子あるいは電気的消去かつ書
込み可能な不揮発性メモリ（イー・イー・ピー・ロム;E
EPROMあるいはE²PROM＝Electrically Erasable and Pro
grammable Read Only Memory）素子により構成する。

不揮発性メモリ素子を用いることにより、電源により
バツクアツプを行わなくとも半永久的に情報を保持する
ことができる。また、連想メモリセルは２つのEPROM素
子、あるいはそれぞれ２つのMISトランジスタとE²PROM
素子のいずれかで構成でき、極めて高集積な不揮発性連
想メモリを提供することができる。

以下、図面を参照して、この発明の実施例を説明す
る。なお、以下の実施例では不揮発性メモリ素子として
浮遊ゲート型トランジスタを用いる場合につき説明する
が、その他の、例えばエム・エヌ・オー・エス（MNOS＝
Metal Nitride Oxide Semiconductor）構造などの不揮
発性メモリ素子についても全く同様に本発明が適用でき
る。

第４図と第５図は本発明の一実施例を示している。第
４図中、41は連想メモリセル、42はｎ個の連想メモリセ
ルよりなるｎビツトの単位連想メモリブロツク、43は参
照データの書込み回路、44は書込み制御スイツチ、45は
ワード線駆動回路、46はワード線制御スイツチ、47はワ
ード線選択回路、８は一致検出線分離スイツチ、49は信
号線駆動回路、410はスイツチ、411はANDゲート、412は
インバータ、413はプリチヤージ・ゲート、414は一致信
号処理回路、415,416は信号線、417はワード／一致検出
線、426は一致検出線をそれぞれ示している。また、V_P
は書込み時に印加するプログラム電圧、V_CCは動作電源
電圧、D_riA,D_riB（ｉ＝０〜ｎ−１）は、書込みデー
タ、D_Ii（ｉ＝０〜ｎ−１）は入力データ、φ_WEは書込
みエネーブル信号、_Ｐはプリチヤージ信号、φ_DEはデ
ータ、エネーブル信号、S_iA,S_iB,S_iC,S_iD（ｉ＝０〜ｎ
−１）はスイツチ、M_Ai,M_Bi（ｉ＝０〜ｎ−１）はEPROM
素子をそれぞれ示している。以下、本装置の動作を第４
図と第５図により説明する。

参照データの書込み時には、信号線415,416の電圧を
参照データ書込み回路43により制御し、かつ、ワード／
一致検出線417の電圧をワード線駆動回路により制御す
る。このため、ワード／一致検出線417と一致検出線26
とは一致検出線分離スイツチ８を開にすることで電気的
に分離し、信号線415,416もスイツチ410を開にすること
でANDゲート411から分離する。

また、逆に一致検出時には、スイツチ８や410は閉じ
られ、その代りに書込み制御スイツチ44やワード線制御
スイツチ46に含まれるスイツチは全て開の状態にされ
る。これらのスイツチ制御は、書込みエネーブル信号φ
_WEによつて行う。

以上述べたように、ワード／一致検出線417は参照デ
ータ書込み時にはワード線として、また一致検出時には
一致検出線として働く。このように２つの制御線を共通
化することができるため、従来の連想メモリセルに比べ
て高集積化することができる。

さて、次に参照データの書込み動作を詳細に説明す
る。参照データとしては、２進信号“1"と“0"および
“常に一致（don′t care）”“常に不一致”の４状態
がある。“常に一致”および“常に不一致”とは入力デ
ータに関係なく、それぞれ常に一致および不一致と判断
するような参照データを示している。

このような４状態は一つの連想メモリセルを構成する
２つのEPROM素子M_AiとM_Biのしきい値電圧V_Tを制御する
ことにより実現できる。第２図中“高”と記したのは、
EPROM素子をプログラムすることにより、そのしきい値
電圧を高くすることを意味する。ここでプログラムと
は、EPROM素子のドレインとゲートに同時に、通常の電
源電圧V_CCよりも高いプログラム電圧V_Pを印加し、アバ
ランシエ降伏を誘起し、その際に発生する高エネルギー
の電子を浮遊ゲートに注入することである。プログラム
によりEPROM素子のしきい値電圧は正方向にシフトす
る。プログラム電圧V_Pやプログラム時間を適当に選ぶこ
とによりしきい値電圧が“高”のときには、ゲートにV
_CCを印加してもEPROM素子が導通せず、“低”のときに
は導通するようにする。参照データが“1"や“0"のとき
には、２つのEPROM素子のいずれか一方をプログラムす
る。また、参照データが“常に一致”のときには両方の
EPROM素子をプログラムし、“常に不一致”のときには
両方ともプログラムしない。

プログラム時は書込み制御スイツチS_iA〜S_iD（ｉ＝０
〜ｎ−１）を第５図中に示すような状態にする。これ
は、各書込み制御スイツチ毎に２ビツトの書込みデータ
D_riA,D_riB（ｉ＝０〜ｎ−１）により制御する。またワ
ード線選択回路407とワード線制御スイツチ406とにより
特定の１つのワード線にプログラム電圧V_Pを印加する。
これにより、ワード線選択回路により指定された１つの
単位連想メモリブロツク402に参照データが書込まれ
る。この際、非選択の連想メモリブロツクのワード線は
ワード線制御スイツチにより接地する。

なお、参照データの消去（クリア）は素子上部から紫
外線を照射することにより行う。

次に、参照データと入力データの一致検出の動作につ
いて説明する。一致検出を行う際には、各信号線対（例
えば415と416）は信号線駆動回路により駆動される。例
えば入力D_IOが“1"すなわちHighのときには、データエ
ネーブルパルスφ_DEに同期して信号線415にHighが416に
Lowが出力される。このときあらかじめ書込まれている
参照データが“1"のときにはEPROM素子M_AOのV_Tは高く、
M_BOのV_Tは低いため、両方の素子は導通しない。また、
参照データが“常に一致”の場合にも、同じく両方の素
子は導通しない。すなわち、参照データと入力デーダが
一致した場合にはメモリセルの両方のEPROM素子が非導
通、一致しない場合にはメモリセルのいずれか一方のEP
ROM素子が導通する。

一方、一致検出線は一致検出を行う前にプリチヤージ
ゲート413によりV_CCにプリチヤージされている。したが
つて、一致検出線につながるｎ個のメモリセルで参照デ
ータと入力データが一致した時だけ、一致検出線の電位
はV_CCに保たれ、それ以外の場合には導通したEPROM素子
を通して接地電位に引落とされる。このように、一致検
出線の電位変化を知ることによりｎビツトの入力データ
がすでに書込まれているｎビツトの参照データと一致し
ているか否かを判定することができる。

以上、説明したように、本発明によれば、電源のバツ
クアツプなしに、不揮発性の連想メモリを提供できる。
また、例えば通常のDRAMとEPROMを比較したとき、メモ
リセルの大きさは、DRAMが１トランジスタ、１容量、EP
ROMが１トランジスタ（接地線が必要）で各々構成され
るので、EPROMの方が少し小さい程度であるが、連想メ
モリの場合にはダイナミツク型の連想メモリセルが５つ
のMISトランジスタで構成されているのに対し、本発明
によれば、わずか２つのEPROMトランジスタでメモリセ
ルを構成できる。したがつて、従来、高集積性をうたつ
ていたダイナミツク型連想メモリに比較し２倍以上の集
積度の優位性を有し、また、その不揮発性と相まつて、
ある定められた連想処理にはきわめて好適な装置を提供
できる。

また、情報の保持には外部から印加する電源電圧は寄
与しないため、電源電圧の変動などにより情報が破壊さ
れる等の心配がない。さらには、情報保持部（浮遊ゲー
ト）が基板とは分離されているため、ダイナミツク型や
スタテイツク型のメモリにおいて問題となる、α線によ
るソフトエラーの問題からも逃れることができる。

以上、述べたように、本発明によれば、高集積，高信
頼の不揮発性連想メモリ装置を提供することができる。

第６図と第７図は電気的に書換え可能なE²PROM素子を
用いた連想メモリセルの構成と動作条件の一例である。
第６図中454,456はMISトランジスタ、455,457は浮遊ゲ
ート型のE²PROM素子、450〜453は信号線、417はワード
／一致検出線、458はトンネル酸化膜部をそれぞれ示し
ている。MISトランジスタのドレインがワード／一致検
出線に、ソースがE²PROM素子のドレインに接続される。
またE²PROM素子のソースは接地される。E²PROM素子とMI
Sトランジスタのゲートはそれぞれ別の信号線に接続さ
れる。

E²PROM素子へのプログラムはEPROM素子へのプログラ
ムと同様、浮遊ゲートへ電子を注入することにより行
う。ただしE²PROM素子の場合、ドレイン部に設けられた
トンネル酸化膜を通してトンネル現象により電子を注入
する。

第７図は、クリヤ（リセツト）時、参照データ書込み
時、一致検出時の各場合における信号線D_A,D_AP,D_BP,
D_B、およびワード／一致検出線Ｗの電位関係を示してい
る。

クリアとは、プログラム前の初期状態に設定すること
である。すなわち、２つのE²PROM素子のしきい値電圧を
低い値とする。そのためにE²PROM素子のゲートを接地す
ると同時に、ドレインにプログラム電圧を印加し、浮遊
ゲートからドレインに電子を引抜く。これにより、E²PR
OM素子のしきい値電圧は低くなり、ゲートに0Vを印加し
てもドレイン−ソース間が導通する状態、すなわちデイ
プレツシヨン状態になる。

次に、参照データを書込むときの動作を説明する。EP
ROM素子への書込みの場合と同様、参照データが“1"ま
たは“0"のときには、２つのうち、いずれか一方の素子
を、また、“常に一致”のときには、両方の素子をプロ
グラムする。プログラムには、ゲートにプログラム電圧
を印加し、ドレインを接地する。これにより、電子がト
ンネル酸化膜を通してドレインから浮遊ゲートに注入さ
れる。プログラムされたE²PROM素子は、ゲートに0Vを印
加したときに導通しない状態、すなわち、エンハンスメ
ント状態になる。

一致検出時には、E²PROM素子のゲートは共に接地し、
入力データに対応した信号がMISトランジスタのゲート
に印加される。縦続接続されたMISトランジスタとE²PRO
M素子対が導通したときに、一致検出線が接地電位に接
続される。参照データと入力データが一致したときに
は、２つの対はともに導通しないため、一致検出線の電
位はプリチヤージ時の電位に保たれる。

以上、説明したようにE²PROM素子を用いた場合にもメ
モリセル当りMISトランジスタを２個つけ加えることに
より、EPROM素子と同様、不揮発性の連想記憶装置を提
供できる。また、E²PROM素子は、EPROM素子に比較し
て、集積度は低下するが、反面（ｉ）電気的に消去（書
き換え）が可能、（ii）書き換え回数がEPROM素子より
大きい、という２つの利点を有しており、より使い易い
システムを実現することができる。

第８図は、一致信号処理回路として、ｍビツトのデー
タを出力する２次メモリを用いた連想処理装置の一実施
例を示している。第８図中461は一致検出信号により起
動される単位２次メモリブロツク、462は参照データD_ri
（ｉ＝０〜ｎ−１）および入力データD_Ii（ｉ＝０〜ｎ
−１）の入力信号処理回路、463は参照出力データd
_rj（ｊ＝０〜ｎ−１）および出力データd_j（ｊ＝０〜ｍ
−１）の出力信号処理回路、465は入力端子、466は出力
端子、467は２次データ線、468は入力データを入力し、
一致検出信号を出力する１次メモリ、469は一致検出信
号を入力し、出力データを出力する２次メモリをそれぞ
れ示している。

参照データを１次メモリ内の特定の単位連想メモリブ
ロツクに書込むのと同時に、それに対応する単位２次メ
モリブロツクには参照出力データを書込んでおく。

一致検出時には、一致検出線上の一致検出信号を受け
て、先に書込まれた参照出力データd_riを出力データd_i
として出力端子に出力する。

これにより、入力データを入力し、それと参照データ
との一致情報をもとに、入力データとは独立な出力デー
タを出力する連想処理装置を構成できる。例えば、入力
データおよび出力データとして、コンピユータのアドレ
ス信号を与えれば、アドレス変換機構を実現できる。

２次メモリとしては、従来の半導体メモリをそのまま
用いることができるが、連想メモリの不揮発性を生かす
ためには、２次メモリも不揮発性にすることが好まし
い。第９図には、EPROM素子を用いた単位２次メモリブ
ロツクの構成例を示す。図中470はEPROM素子、471は２
次メモリ駆動ワード線、φ_XEはワード線エネーブル信号
である。参照データと入力データが一致したときには、
一致検出線がV_CCに保たれるため、φ_XEパルスに同期し
てワード71が駆動され、あらかじめEPROM素子に書込ま
れている参照出力データに応じたデータを２次データ線
に出力する。

第10図は、先の実施例で述べた連想処理装置を不良メ
モリの修復技術に適用した例である。図中、460は連想
処理装置、480はメモリ、481はメモリの一部に不良があ
る場合、その不良箇所を置換するための予備メモリ、48
2はメモリ内の特定のメモリセルの箇所（番地）を指定
するためのアドレス線、483はメモリの内容を伝送する
ためのI/O線、484は予備メモリのアドレス線、をそれぞ
れ示している。

メモリ480の特定の番地に不良がある場合、そのアド
レスを参照データとして連想処理装置内に記憶してお
く。また、同時に不良番地を置換する予備メモリの特定
の番地を参照出力データとして記憶する。こうすること
により、外部からメモリの不良番地を指定したときに、
不良のデータは、I/O線に出力されない。その代り、連
想処理装置から不良置換用の出力データが予備アドレス
線に出力され、予備メモリの特定の番地が指定される。

このように、連想処理装置のアドレス変換機構を用い
ることにより、不良メモリを修復する技術が実現でき
る。特に、メモリの場合、ワード線やデータ線単位で不
良を起すことが多く、メモリの全アドレスのうちの一部
のアドレスに着目して予備アドレスに置換したいという
要求がある。これに対しては、着目するアドレス以外
を、無視するように“常に一致”（don′t care）とい
う参照データを書込んでおけば良い。本発明によれば、
特に素子をつけ加えることなしにこの状態を実現でき
る。不良番地は、一度、記憶した後は半永久的に保持す
る必要がある。それ故、連想メモリとしては本発明に述
べたような不揮発性の連想記憶装置が好適である。

第11図は連想処理装置を用い、メモリの内容に付加し
た索引（インデクス）で読み出すようにしたメモリ装置
の構成例である。図中491はデータを伝送するI/O線、49
2はメモリ内の番地を指定するアドレス線をそれぞれ示
している。

メモリの内容を読み出すためには、通常のようにアド
レスを指定するのではなく、I/O線を通して、索引デー
タをI/O線に与える。連想処理装置内には、あらかじ
め、メモリの内容に対応するアドレスを参照出力デー
タ，索引データを参照データとして記憶させておく。そ
うすることにより、参照データに一致する索引データが
入力されたときにメモリの内容がI/O線上に読み出され
る。

また、半導体メモリをフアイルメモリのように連続デ
ータの記憶に用いるときには、連想処理装置内の参照出
力データとして連続データを格納するメモリの先頭番地
と、終点番地（あるいはデータの総量）も記憶してお
く。こうすれば、索引データ（たとえばフアイル名）に
対応して、任意の大きさ（ビツト数）のデータを読み出
すことができる。

このように、索引で読み出す方式を用いれば、全アド
レスを外部から指定する必要がなく、フアイルメモリに
おけるような連続データの入出力を効率的に行うことが
できる。

先の例と同様、連想メモリとしては、揮発性の半導体
メモリを用いても良い。ただ、読み出し専用のメモリ装
置においては、電源によるバツクアツプを必要としない
不揮発性メモリにより連想処理装置を構成することが望
ましい。

第12図は、一致検出機構に加えて、あらかじめ書込ま
れている参照データをそのまま信号線から読み出すこと
もできるようにした連想メモリセルの構成例である。図
中、4100はワード／一致検出線、4101,4104は信号線、4
102,4103はセンス線、4105,4106はEPROM素子をそれぞれ
示している。

参照データの書込み、および一致検出時は２つのセン
ス線をともに接地電位にする。それ以外の信号線やワー
ド／一致検出線の電位の条件はEPROMを用いた連想メモ
リセルと同様である。

参照データの読み出しにあたつては、まず、全センス
線，全ワード／一致検出線，全信号線をV_CCにプリチヤ
ージする。そして読み出しを行う１つの単位連想メモリ
ブロツクのワード／一致検出線を接地電位に引き落と
す。これによりEPROM素子のV_Tが低い（プログラムされ
ていない）場合には、それに接続するセンス線の電位が
接地電位に落ちる。このように、２つのセンス線の電位
変化を知ることにより、EPROM素子に書込まれた４とお
りの参照データ“1"“0"“常に一致”“常に不一致”を
識別することができる。

このように、２つのトランジスタによる単純な構成に
よつても、従来、複雑な回路で実現していた連想メモリ
の機能を持たせることができ、連想処理装置の高集積化
を実現できる。

〔発明の効果〕

本発明によれば参照データのマスク機能を連想メモリ
セル構造を変えずに、あるいは直接周辺回路を拡大させ
ずに、簡単なフラグメモリを付加するだけで実現でき
る。さらに、参照データの書き込み及び検索アクセス時
間は、マスクレジスタ等の機能回路がなくなるため、速
くなる。

又、本発明によれば、電源によるバツクアツプを必要
としない高集積の連想メモリを提供できる。また、電源
雑音やα線照射などの外部雑音に対する耐性が従来の連
想メモリに比べて優れている。

したがつて、従来、（ｉ）価格，（ii）集積度，（ii
i）信頼性などの諸条件がネツクとなつてあまりとり入
れられることのなかつた連想処理装置をコンピユータな
どの情報機器に広く応用することが可能となる。これに
より、従来の制御方式にとらわれない新たな処理方式が
実現でき、コンピユータなどの処理性能を向上させるこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例の連想メモリの構成図、第２
図は第１図中の一致検出線とスイツチ回路の構成図、第
３図（Ａ）は本発明の連想メモリの具体的な応用例であ
る半導体メモリ装置の構成図、第３図（Ｂ）は第３図
（Ａ）の参照データとフラグメモリの関係を示す図、第
４図は本発明の一実施例のメモリ構成図、第５図は参照
データを書込むときの電圧印加条件図、第６図と第７図
はE²PROM素子による連想メモリセルの構成図と動作時の
電圧印加条件図、第８図は本発明のより具体的な実施例
のメモリ構成図、第９図はそれに用いる２次メモリの回
路図、第10図は本発明による不良メモリ修復方式の実施
例を示す構成図、第11図は本発明による索引データによ
る読み出し方式を有するメモリの実施例を示す構成図、
第12図は不揮発性連想メモリセルの別の実施例を示す回
路図である。 41……連想メモリセル、42……単位連想メモリブロツ
ク、43……参照データ書込み回路、47……ワード線選択
回路、49……信号線駆動回路、413……プリチヤージ・
ゲート、414……一致信号処理回路、415,416……信号
線、417……ワード／一致検出線、454,456……MISトラ
ンジスタ、426……一致検出線、460……連想処理装置、
468……１次メモリ、469……２次メモリ、480,490……
メモリ、481……予備メモリ、482,492……アドレス線、
483,491……I/O線、4102,4103……センス線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者中込儀延国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者池永伸一国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者増原利明国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭62−250599（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】主メモリと、該主メモリの不良部を救済す
る予備メモリとを含むメモリ群と、外部から入力されるワード線アドレスと上記予備メモリ
をアクセスするための新ワード線アドレスを受けて、い
ずれかのアドレスを上記メモリ群に供給するワード線切
り換え回路と、外部から入力されるデータ線アドレスと上記予備メモリ
をアクセスするための新データ線アドレスを受けて、い
ずれかのアドレスを上記メモリ群に供給するデータ線切
り換え回路と、上記ワード線アドレス及び上記データ線アドレスを受け
ていずれかのアドレスが上記主メモリの上記不良部に対
応するアドレスの少なくとも一部に一致することを検出
し、この検出結果に基づき上記新ワード線アドレスと上
記新データ線アドレスのいずれかもしくは両方となる新
アドレスを形成し、ここで形成された該新アドレスを上
記ワード線切り換え回路と上記データ線切り換え回路の
いずれかもしくは両方に供給し、かつ該新アドレスが上
記メモリ群に供給されるように上記ワード線選択回路及
び上記データ線選択回路を制御する信号を発生する回路
手段とを具備してなり、上記回路手段は第１メモリ手段を含んでなり、該第１メ
モリ手段は上記主メモリの上記不良部をビット不良、ワ
ード線不良、データ線不良に区別した情報を蓄積し、上
記不良部がワード線不良である場合は上記情報に基づき
上記回路手段はアドレス一致検出に際しデータ線アドレ
スに関してドントケアとなり、上記不良部がデータ線不
良である場合は上記情報に基づき上記回路手段はアドレ
ス一致検出に際しワード線アドレスに関してドントケア
となる如く構成されてなることを特徴とする半導体メモ
リ装置。
【請求項２】上記第１メモリ手段は参照データと該参照
データに対応した出力データを蓄積し、問合せデータが
入力されると上記参照データを比較して一致したときに
は一致検出信号を発生するとともに上記出力データを出
力することのできる連想メモリであり、上記参照データとして上記不良部に対応するアドレスを
蓄積し、上記出力データとして上記新ワード線アドレス
と上記新データ線アドレスのいずれかもしくは両方を蓄
積し、上記問い合わせデータは上記ワード線アドレス及
び上記データ線アドレスであることを特徴とする特許請
求の範囲第１項に記載の半導体装置。
【請求項３】上記連想メモリは、参照データを蓄積する
メモリセルと該参照データと問合せデータとを比較し一
致検出信号を発生する比較器とを有する複数の連想メモ
リセルを具備してなり、上記複数の連想メモリセルのそれぞれの上記参照データ
を蓄積する部分は電気的に書き込み可能な不揮発性半導
体記憶素子を含み、上記不揮発性半導体記憶素子はソース、ドレイン、浮遊
ゲート、制御ゲートを有する２つの浮遊ゲート型不揮発
性半導体記憶素子からなり、上記２つの浮遊ゲート型不揮発性半導体記憶素子のドレ
インは共通接続され、上記２つの浮遊ゲート型不揮発性
半導体記憶素子のゲートは異なる信号線に接続され、上記参照データの蓄積は上記２つの浮遊ゲート型不揮発
性半導体記憶素子の上記ドレインおよび上記制御ゲート
への信号印加による上記２つの浮遊ゲート型不揮発性半
導体記憶素子のしきい値電圧の高および低の組合せによ
り行われ、上記参照データと問合せデータとの比較は上記信号線へ
の信号印加に基づく上記２つの浮遊ゲート型不揮発性半
導体記憶素子の導通および非導通の組合せに応答した上
記共通接続ドレインの信号レベル検出により行われるこ
とを特徴とする特許請求の範囲第２項に記載の半導体装
置。