JPH087595A - 読み出しモードにおける寄生を減じた、特にメモリ冗長回路用の不揮発性でプログラム可能な双安定マルチバイブレータ - Google Patents
読み出しモードにおける寄生を減じた、特にメモリ冗長回路用の不揮発性でプログラム可能な双安定マルチバイブレータInfo
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- JPH087595A JPH087595A JP3452995A JP3452995A JPH087595A JP H087595 A JPH087595 A JP H087595A JP 3452995 A JP3452995 A JP 3452995A JP 3452995 A JP3452995 A JP 3452995A JP H087595 A JPH087595 A JP H087595A
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】集積回路メモリ、特に、双安定型のプログラム
可能で不揮発性メモリの読み出し時の寄生影響を減少す
る。 【構成】プログラミング電圧ＶＰＲＧを印加するために
２つのトランジスタＴ５、Ｔ６に対し、プログラミング
パスを通過する信号（特にアドレス信号）が読み出しモ
ードにおけるセルの状態を妨害しないようにするため
に、プログラミング電圧印加用のトランジスタとフロー
ティングゲートトランジスタのドレインとの間に２つの
分離トランジスタＴ15、Ｔ16を配置する。これらの分離
トランジスタは、該当するセルのプログラミングモード
ではオンされる。
可能で不揮発性メモリの読み出し時の寄生影響を減少す
る。 【構成】プログラミング電圧ＶＰＲＧを印加するために
２つのトランジスタＴ５、Ｔ６に対し、プログラミング
パスを通過する信号（特にアドレス信号）が読み出しモ
ードにおけるセルの状態を妨害しないようにするため
に、プログラミング電圧印加用のトランジスタとフロー
ティングゲートトランジスタのドレインとの間に２つの
分離トランジスタＴ15、Ｔ16を配置する。これらの分離
トランジスタは、該当するセルのプログラミングモード
ではオンされる。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路に関するもの
である。更に具体的には、本発明は、不揮発性の電気的
にプログラム可能な双安定マルチバイブレータに関する
ものである。これは、限定的ではないが、主に集積回路
メモリの冗長回路で使用されるように構造されている。
である。更に具体的には、本発明は、不揮発性の電気的
にプログラム可能な双安定マルチバイブレータに関する
ものである。これは、限定的ではないが、主に集積回路
メモリの冗長回路で使用されるように構造されている。
【０００２】
【従来の技術】本発明が考えられた状況において本発明
がより良く理解されるように、最初に大容量メモリで現
在使用されている冗長回路の原理を簡単に説明する。メ
モリの冗長回路は、行（メモリをアドレスするために使
用されるワード線）または列（読み出すべきまたはメモ
リに書込むべきデータ要素を転送するビット線）に欠陥
がある時、形成される。例えば、列に欠陥がある時、そ
の欠陥列は、以下のように冗長列によって置換される。
すなわち、欠陥列のアドレスが欠陥アドレスメモリに記
憶される。この欠陥アドレスメモリは、その内容によっ
てアドレス可能な型のメモリ（以下、ＣＡＭ(contents
addressable memory) と呼ぶ）である。アドレスが主メ
モリに入力されると常にこのアドレスはＣＡＭにも入力
される。入力されたアドレスが、記憶されたアドレスと
同じである時、冗長回路は作動され、欠陥列の接続を切
り離し、その場所に冗長列をユーザに見えないように接
続するように動作する。
がより良く理解されるように、最初に大容量メモリで現
在使用されている冗長回路の原理を簡単に説明する。メ
モリの冗長回路は、行（メモリをアドレスするために使
用されるワード線）または列（読み出すべきまたはメモ
リに書込むべきデータ要素を転送するビット線）に欠陥
がある時、形成される。例えば、列に欠陥がある時、そ
の欠陥列は、以下のように冗長列によって置換される。
すなわち、欠陥列のアドレスが欠陥アドレスメモリに記
憶される。この欠陥アドレスメモリは、その内容によっ
てアドレス可能な型のメモリ（以下、ＣＡＭ(contents
addressable memory) と呼ぶ）である。アドレスが主メ
モリに入力されると常にこのアドレスはＣＡＭにも入力
される。入力されたアドレスが、記憶されたアドレスと
同じである時、冗長回路は作動され、欠陥列の接続を切
り離し、その場所に冗長列をユーザに見えないように接
続するように動作する。
【０００３】実際、主メモリの組織によると、列に欠陥
がある時、冗長列の組によって置換されるのはこの欠陥
列を含む列の組である。一般的に、列の組が大容量メモ
リのアドレスビットによって決定される時、この列の組
が全体として置換される。以下の記載では、説明を簡単
にするために列の組の置換よりむしろ単一の列の置換を
説明する。
がある時、冗長列の組によって置換されるのはこの欠陥
列を含む列の組である。一般的に、列の組が大容量メモ
リのアドレスビットによって決定される時、この列の組
が全体として置換される。以下の記載では、説明を簡単
にするために列の組の置換よりむしろ単一の列の置換を
説明する。
【０００４】数メガビットの主メモリでは、数個の欠陥
を修復する可能性が予想される。従って、修復すること
が可能である欠陥列または行と同数の冗長列が存在す
る。各冗長列には、欠陥列のアドレスを含むＣＡＭが各
々組み合わされている。Ｎ個の欠陥を修復しなければな
らない時、Ｎ個の冗長列とＮ個のＣＡＭが必要である。
４メガビットまたは16メガビットのメモリの場合、Ｎ＝
36である。主メモリの列をＭビットアドレス（例えば、
Ｍ＝５）とすると、その時各ＣＡＭは少なくともＭ＋１
ビットを含む。すなわち、欠陥列のアドレスを示すＭビ
ットと欠陥アドレスがＣＡＭに入力された時このＣＡＭ
に対応する冗長回路が実際にアクティブにされなければ
ならないことを示す１つの有効化ビットである。
を修復する可能性が予想される。従って、修復すること
が可能である欠陥列または行と同数の冗長列が存在す
る。各冗長列には、欠陥列のアドレスを含むＣＡＭが各
々組み合わされている。Ｎ個の欠陥を修復しなければな
らない時、Ｎ個の冗長列とＮ個のＣＡＭが必要である。
４メガビットまたは16メガビットのメモリの場合、Ｎ＝
36である。主メモリの列をＭビットアドレス（例えば、
Ｍ＝５）とすると、その時各ＣＡＭは少なくともＭ＋１
ビットを含む。すなわち、欠陥列のアドレスを示すＭビ
ットと欠陥アドレスがＣＡＭに入力された時このＣＡＭ
に対応する冗長回路が実際にアクティブにされなければ
ならないことを示す１つの有効化ビットである。
【０００５】ＣＡＭを形成するために、使用される第１
の装置は電気的にヒューズが飛ばされるまたはレーザビ
ームによってヒューズが飛ばされる物理的なヒューズで
あった。各ヒューズは、アドレスビットまたは有効化ビ
ットを示す。これらのヒューズには（信頼性、大きさ、
消費電力及びプログラミングの困難に関して）欠点があ
り、消去不可能な不揮発性メモリセルにすぐに置換され
た。しかし、この不揮発性メモリセルもまた欠点（かな
りの電流を消費する）を有していた。各アドレスビット
または有効化ビットごとに２つのフローティングゲート
トランジスタを備えるプログラム可能な双安定マルチバ
イブレータを次第に使用する傾向があった。
の装置は電気的にヒューズが飛ばされるまたはレーザビ
ームによってヒューズが飛ばされる物理的なヒューズで
あった。各ヒューズは、アドレスビットまたは有効化ビ
ットを示す。これらのヒューズには（信頼性、大きさ、
消費電力及びプログラミングの困難に関して）欠点があ
り、消去不可能な不揮発性メモリセルにすぐに置換され
た。しかし、この不揮発性メモリセルもまた欠点（かな
りの電流を消費する）を有していた。各アドレスビット
または有効化ビットごとに２つのフローティングゲート
トランジスタを備えるプログラム可能な双安定マルチバ
イブレータを次第に使用する傾向があった。
【０００６】図１は、１つの可能な方法として、欠陥ア
ドレスビット（または有効化ビット）の記憶セルを構成
し、従って、欠陥アドレスＣＡＭのＭ＋１個のセルの１
つを構成している不発性のプログラム可能な双安定マル
チバイブレータを図示したものである。このセルの出力
ＯＵＴは、双安定マルチバイブレータがプログラムされ
るとその状態に応じて論理レベル０または１をとる。従
って、この出力は、アドレスビットの値（または有効化
ビットの値）を決定する。
ドレスビット（または有効化ビット）の記憶セルを構成
し、従って、欠陥アドレスＣＡＭのＭ＋１個のセルの１
つを構成している不発性のプログラム可能な双安定マル
チバイブレータを図示したものである。このセルの出力
ＯＵＴは、双安定マルチバイブレータがプログラムされ
るとその状態に応じて論理レベル０または１をとる。従
って、この出力は、アドレスビットの値（または有効化
ビットの値）を決定する。
【０００７】セルがＭ個の欠陥アドレスビットの１つに
対応する時、これらのＭ個のアドレスビットの各セルの
出力は排他的ＯＲゲート（図示せず）の入力に入力され
る。排他的ＯＲゲートの別の入力は、主メモリが受けた
対応するアドレスビットを受ける。１つの同じ欠陥アド
レスメモリの異なるアドレスビットにそれぞれ対応する
排他的ＯＲゲートの出力は、ＮＯＲゲート（図示せず）
の入力に入力される。このＮＯＲゲートの出力は、入力
された全てのアドレスビットと欠陥アドレスメモリの全
ての対応するビットとのが一致する時だけ、論理レベル
１を出力する。ＮＯＲゲートの出力は、例えばＡＮＤゲ
ート（図示せず）によって有効化ビットに対応するメモ
リセルの出力によって有効化される。ＡＮＤゲートの出
力はＣＡＭの出力であり、主メモリに入力されたアドレ
スが記録された欠陥アドレスに対応する時、冗長パスを
動作させるために使用される。
対応する時、これらのＭ個のアドレスビットの各セルの
出力は排他的ＯＲゲート（図示せず）の入力に入力され
る。排他的ＯＲゲートの別の入力は、主メモリが受けた
対応するアドレスビットを受ける。１つの同じ欠陥アド
レスメモリの異なるアドレスビットにそれぞれ対応する
排他的ＯＲゲートの出力は、ＮＯＲゲート（図示せず）
の入力に入力される。このＮＯＲゲートの出力は、入力
された全てのアドレスビットと欠陥アドレスメモリの全
ての対応するビットとのが一致する時だけ、論理レベル
１を出力する。ＮＯＲゲートの出力は、例えばＡＮＤゲ
ート（図示せず）によって有効化ビットに対応するメモ
リセルの出力によって有効化される。ＡＮＤゲートの出
力はＣＡＭの出力であり、主メモリに入力されたアドレ
スが記録された欠陥アドレスに対応する時、冗長パスを
動作させるために使用される。
【０００８】一般に、欠陥アドレスを備えるＮ個のメモ
リが存在する（例えばＮ＝36）。主メモリのテスト中、
欠陥列の検出により、ＣＡＭの１つにこの欠陥列のアド
レスを記憶することをアクティブにする。従って、欠陥
が検出されるにつれて各ＣＡＭは順次プログラムされ
る。主メモリの正常な動作時、このメモリのアドレスは
全ＣＡＭに同時に入力される。入力されたアドレスとＣ
ＡＭの１つに記憶されたアドレスとが対応する時、この
アドレスに対応する冗長パスがアクティブにされる。従
って、ＣＡＭに欠陥アドレスをプログラミングすること
を可能にするために、主メモリの各アドレスビットはＣ
ＡＭの各セルに入力される。テスト中のアドレスで欠陥
が検出された場合、テスト装置の命令によってプログラ
ミングが実行される。
リが存在する（例えばＮ＝36）。主メモリのテスト中、
欠陥列の検出により、ＣＡＭの１つにこの欠陥列のアド
レスを記憶することをアクティブにする。従って、欠陥
が検出されるにつれて各ＣＡＭは順次プログラムされ
る。主メモリの正常な動作時、このメモリのアドレスは
全ＣＡＭに同時に入力される。入力されたアドレスとＣ
ＡＭの１つに記憶されたアドレスとが対応する時、この
アドレスに対応する冗長パスがアクティブにされる。従
って、ＣＡＭに欠陥アドレスをプログラミングすること
を可能にするために、主メモリの各アドレスビットはＣ
ＡＭの各セルに入力される。テスト中のアドレスで欠陥
が検出された場合、テスト装置の命令によってプログラ
ミングが実行される。
【０００９】図１に図示した各メモリセルは２つのアー
ムを備え、各アームには各々フローティングゲートトラ
ンジスタＴＧＦ１またはＴＧＦ２を備える。アームは、
これらの２つのトランジスタのうち１つがプログラムさ
れるとすぐに双安定マルチバイブレータを形成するよう
に配置されている。その時、出力ＯＵＴによって示さ
れ、アドレスビットまたは有効化ビットに対応する双安
定マルチバイブレータの状態は、２つのトランジスタの
うちプログラムされている方の関数である。最初、２つ
のトランジスタはプログラムされていないすなわち空白
状態である。メモリのテスト中、セルの出力ＯＵＴが０
または１をとるように２つのトランジスタのうち１つを
プログラムして、従って、セルの最終的な安定状態０ま
たは１を決定する。
ムを備え、各アームには各々フローティングゲートトラ
ンジスタＴＧＦ１またはＴＧＦ２を備える。アームは、
これらの２つのトランジスタのうち１つがプログラムさ
れるとすぐに双安定マルチバイブレータを形成するよう
に配置されている。その時、出力ＯＵＴによって示さ
れ、アドレスビットまたは有効化ビットに対応する双安
定マルチバイブレータの状態は、２つのトランジスタの
うちプログラムされている方の関数である。最初、２つ
のトランジスタはプログラムされていないすなわち空白
状態である。メモリのテスト中、セルの出力ＯＵＴが０
または１をとるように２つのトランジスタのうち１つを
プログラムして、従って、セルの最終的な安定状態０ま
たは１を決定する。
【００１０】さらに詳しく言えば、図１のセルは電源端
子Ａ（約３Ｖの電位Ｖcc) と端子Ｂとの間に平行な２つ
の同じアームを備える。端子Ｂは読み出しまたはプログ
ラミングモードで零電位ＶＳであり、消去モードが設計
されると（例えばフラッシュＥＰＲＯＭ）消去モードで
は高い電位（12Ｖ）にされることがある。各アームと直
列にＰチャネルトランジスタ（Ｔ１またはＴ２）、Ｎチ
ャネルトランジスタ（Ｔ３またはＴ４）及びフローティ
ングゲートトランジスタ（ＴＧＦ１またはＴＧＦ２）が
ある。各アームの１つのＰチャネルトランジスタ（Ｔ１
またはＴ２）のゲートは、他方のアームのＰチャネルト
ランジスタ（Ｔ２またはＴ１）のドレインに接続され
る。Ｎチャネルトランジスタ（Ｔ３またはＴ４）のゲー
トは、共に共通電位ＶＢに接続されるが、その値は動作
モードによって決定される（読み出しモードで 1.8Ｖで
あり、読み出しモードでセルのドレインで１Ｖを得るた
めにはプログラミングまたは消去モードで０Ｖであ
る）。トランジスタＴ３及びＴ４は、分離用１ランジス
タであり、プログラミングまたは消去モードでフローテ
ィングゲートトランジスタに入力される比較的高い電圧
をトランジスタＴ１及びＴ２に伝送することを妨げる。
子Ａ（約３Ｖの電位Ｖcc) と端子Ｂとの間に平行な２つ
の同じアームを備える。端子Ｂは読み出しまたはプログ
ラミングモードで零電位ＶＳであり、消去モードが設計
されると（例えばフラッシュＥＰＲＯＭ）消去モードで
は高い電位（12Ｖ）にされることがある。各アームと直
列にＰチャネルトランジスタ（Ｔ１またはＴ２）、Ｎチ
ャネルトランジスタ（Ｔ３またはＴ４）及びフローティ
ングゲートトランジスタ（ＴＧＦ１またはＴＧＦ２）が
ある。各アームの１つのＰチャネルトランジスタ（Ｔ１
またはＴ２）のゲートは、他方のアームのＰチャネルト
ランジスタ（Ｔ２またはＴ１）のドレインに接続され
る。Ｎチャネルトランジスタ（Ｔ３またはＴ４）のゲー
トは、共に共通電位ＶＢに接続されるが、その値は動作
モードによって決定される（読み出しモードで 1.8Ｖで
あり、読み出しモードでセルのドレインで１Ｖを得るた
めにはプログラミングまたは消去モードで０Ｖであ
る）。トランジスタＴ３及びＴ４は、分離用１ランジス
タであり、プログラミングまたは消去モードでフローテ
ィングゲートトランジスタに入力される比較的高い電圧
をトランジスタＴ１及びＴ２に伝送することを妨げる。
【００１１】フローティングゲートトランジスタＴＧＦ
１、ＴＧＦ２のゲートは、共通電位ＶＧＦに接続され
る。その共通電位ＶＧＦは、動作に応じる（読み出しモ
ードで約３Ｖであり、プログラミングモードで約12
Ｖ）。これらのトランジスタのソースは、ノードＢ（電
位ＶＳ）に接続される。フローティングゲートトランジ
スタのドレイン電位は、トランジスタＴ５及びＴ６によ
って各々制御される。これらトランジスタＴ５及びＴ６
は、ドレインをプログラミング電位ＶＰＲＧに接続する
か（トランジスタＴ５またはＴ６はオン）、またはドレ
インを高インピーダンスにする（トランジスタＴ５また
はＴ６はオフ）。プログラミングモードでは、トランジ
スタＴ５のゲートはプログラミング信号ＰＲＯＧによっ
て制御され、Ｔ６のゲートは、その反転プログラミング
信号ＮＰＲＯＧによって制御される。その結果、信号Ｐ
ＲＯＧの状態に応じて、プログラムしなければならない
２つのフローティングトランジスタのうちの１つと空白
のままでなければならないトランジスタが選択される。
読み出しモードでは、トランジスタＴ５及びＴ６のドレ
インは高インピーダンスのままであり、電圧ＶＰＲＧは
これらのドレインには印加されない。
１、ＴＧＦ２のゲートは、共通電位ＶＧＦに接続され
る。その共通電位ＶＧＦは、動作に応じる（読み出しモ
ードで約３Ｖであり、プログラミングモードで約12
Ｖ）。これらのトランジスタのソースは、ノードＢ（電
位ＶＳ）に接続される。フローティングゲートトランジ
スタのドレイン電位は、トランジスタＴ５及びＴ６によ
って各々制御される。これらトランジスタＴ５及びＴ６
は、ドレインをプログラミング電位ＶＰＲＧに接続する
か（トランジスタＴ５またはＴ６はオン）、またはドレ
インを高インピーダンスにする（トランジスタＴ５また
はＴ６はオフ）。プログラミングモードでは、トランジ
スタＴ５のゲートはプログラミング信号ＰＲＯＧによっ
て制御され、Ｔ６のゲートは、その反転プログラミング
信号ＮＰＲＯＧによって制御される。その結果、信号Ｐ
ＲＯＧの状態に応じて、プログラムしなければならない
２つのフローティングトランジスタのうちの１つと空白
のままでなければならないトランジスタが選択される。
読み出しモードでは、トランジスタＴ５及びＴ６のドレ
インは高インピーダンスのままであり、電圧ＶＰＲＧは
これらのドレインには印加されない。
【００１２】セルは、２つの可能な状態のうち１つの安
定した状態を有するので双安定セルと呼ばれ、その安定
した状態は、２つのトランジスタのうちプログラムされ
ているトランジスタに従って取るものである。セルの状
態はＰチャネルトランジスタ１つ（例えばＴ２）のドレ
インで読み出される。このドレインは、第１のインバー
タＩＮＶ１の入力に接続され、その出力に第２のインバ
ータＩＮＶ２が続いている。ＩＮＶ２の出力は、セルの
出力ＯＵＴである。ＩＮＶ１の出力は、必要な時、反転
出力ＮＯＵＴとして使用される。最後に、追加トランジ
スタＴ７が、テストモードのときだけではあるが、Ｔ３
またはＴ４がオフの時フローティングノードを避けて、
一時的にインバータＩＮＶ１の入力をアースすることが
できる（パワーオンリセット動作毎のセルの状態の初期
化のため）。このトランジスタのゲートは、標準的なパ
ワーオンリセット回路（図示せず）によって生成される
初期化矩形波信号ＩＮＩＴによってアクティブにされ
る。
定した状態を有するので双安定セルと呼ばれ、その安定
した状態は、２つのトランジスタのうちプログラムされ
ているトランジスタに従って取るものである。セルの状
態はＰチャネルトランジスタ１つ（例えばＴ２）のドレ
インで読み出される。このドレインは、第１のインバー
タＩＮＶ１の入力に接続され、その出力に第２のインバ
ータＩＮＶ２が続いている。ＩＮＶ２の出力は、セルの
出力ＯＵＴである。ＩＮＶ１の出力は、必要な時、反転
出力ＮＯＵＴとして使用される。最後に、追加トランジ
スタＴ７が、テストモードのときだけではあるが、Ｔ３
またはＴ４がオフの時フローティングノードを避けて、
一時的にインバータＩＮＶ１の入力をアースすることが
できる（パワーオンリセット動作毎のセルの状態の初期
化のため）。このトランジスタのゲートは、標準的なパ
ワーオンリセット回路（図示せず）によって生成される
初期化矩形波信号ＩＮＩＴによってアクティブにされ
る。
【００１３】
【発明が解決しようとする課題】本発明は、従来技術の
双安定マルチバイブレータを改良して、特に上記のよう
な用途（メモリ冗長）における使用を容易にすることを
目的としている。
双安定マルチバイブレータを改良して、特に上記のよう
な用途（メモリ冗長）における使用を容易にすることを
目的としている。
【００１４】
【課題を解決するための手段】本発明では、フローティ
ングゲートトランジスタのドレインと、このドレインに
プログラミング電圧を印加するために使用されるトラン
ジスタ（Ｔ５、Ｔ６）との間にそれぞれ分離トランジス
タを介在させる。従って、本発明によるならば、２つの
フローティングゲートトランジスタが、２つのトランジ
スタのうちの１つのプログラミングによってその状態が
決定される双安定マルチバイブレータを構成しており、
２つのフローティングゲートトランジスタの一方のみ
に、プログラミング電圧を選択的に印加し、もう一方は
この電圧を受けないようにするための２つのトランジス
タを備えている、タイプのプログラム可能なメモリセル
であって、プログラミング電圧を印加するための各トラ
ンジスタとこれに対応するフローティングゲートトラン
ジスタのドレインとの間に分離トランジスタが介在され
ていることを特徴とするメモリセルが提供される。
ングゲートトランジスタのドレインと、このドレインに
プログラミング電圧を印加するために使用されるトラン
ジスタ（Ｔ５、Ｔ６）との間にそれぞれ分離トランジス
タを介在させる。従って、本発明によるならば、２つの
フローティングゲートトランジスタが、２つのトランジ
スタのうちの１つのプログラミングによってその状態が
決定される双安定マルチバイブレータを構成しており、
２つのフローティングゲートトランジスタの一方のみ
に、プログラミング電圧を選択的に印加し、もう一方は
この電圧を受けないようにするための２つのトランジス
タを備えている、タイプのプログラム可能なメモリセル
であって、プログラミング電圧を印加するための各トラ
ンジスタとこれに対応するフローティングゲートトラン
ジスタのドレインとの間に分離トランジスタが介在され
ていることを特徴とするメモリセルが提供される。
【００１５】本発明は、図１に示されるようなタイプの
セル、つまり２つのアームを有し、各アームがこのアー
ムのそれぞれのフローティングゲートトランジスタと直
列になされたＰチャンネルトランジスタを備えており、
一方のアームのＰチャンネルトランジスタのドレインが
もう一方のアームのＰチャンネルトランジスタのゲート
に接続されているタイプのセルに適用される。分離トラ
ンジスタは、該当するセルのプログラミングモードでは
オンになされるが、その他のモードでは（例えば、その
他の双安定セルのプログラミングモードや、読み出しモ
ードで）オフになされていてもよい。
セル、つまり２つのアームを有し、各アームがこのアー
ムのそれぞれのフローティングゲートトランジスタと直
列になされたＰチャンネルトランジスタを備えており、
一方のアームのＰチャンネルトランジスタのドレインが
もう一方のアームのＰチャンネルトランジスタのゲート
に接続されているタイプのセルに適用される。分離トラ
ンジスタは、該当するセルのプログラミングモードでは
オンになされるが、その他のモードでは（例えば、その
他の双安定セルのプログラミングモードや、読み出しモ
ードで）オフになされていてもよい。
【００１６】特に、これらの分離トランジスタは、異な
るセルのプログラミングのためにパスを通過する信号の
影響を大きく減少させる。主メモリの冗長回路への切換
においては、これらのプログラミングパスは、主メモリ
のアドレスデコーダからフローティングゲートトランジ
スタまでの回路である。それらはメモリの使用中は作動
している。その中を流れる信号は、寄生容量のために、
双安定マルチバイブレータの機能、特にその状態に間接
的に好ましくない作用を及ぼすことがある。
るセルのプログラミングのためにパスを通過する信号の
影響を大きく減少させる。主メモリの冗長回路への切換
においては、これらのプログラミングパスは、主メモリ
のアドレスデコーダからフローティングゲートトランジ
スタまでの回路である。それらはメモリの使用中は作動
している。その中を流れる信号は、寄生容量のために、
双安定マルチバイブレータの機能、特にその状態に間接
的に好ましくない作用を及ぼすことがある。
【００１７】本発明による分離トランジスタは、もしそ
れらがオフであるならば、これらの寄生的な影響を減少
させることができる。本発明は主に主メモリと冗長回路
とを有する集積回路メモリに適用されるものである。メ
モリセルは主メモリの欠陥要素のアドレスを記憶するた
めに使用される。分離トランジスタはそれらをオンにす
るアクティブ信号によって制御されるのが好ましく、ア
クティブ信号は、欠陥要素のアドレスがメモリセル群に
記憶されなければならない場合に、テスト回路からこの
メモリセル群に与えられる。この信号は、メモリの通常
使用モードにおいてはインアクティブになされる。以下
添付した図を参照しながら本発明の説明を行う。図は本
発明の重要な実施例を示したもので、参考として本明細
書の一部をなすものである。
れらがオフであるならば、これらの寄生的な影響を減少
させることができる。本発明は主に主メモリと冗長回路
とを有する集積回路メモリに適用されるものである。メ
モリセルは主メモリの欠陥要素のアドレスを記憶するた
めに使用される。分離トランジスタはそれらをオンにす
るアクティブ信号によって制御されるのが好ましく、ア
クティブ信号は、欠陥要素のアドレスがメモリセル群に
記憶されなければならない場合に、テスト回路からこの
メモリセル群に与えられる。この信号は、メモリの通常
使用モードにおいてはインアクティブになされる。以下
添付した図を参照しながら本発明の説明を行う。図は本
発明の重要な実施例を示したもので、参考として本明細
書の一部をなすものである。
【００１８】
【実施例】本発明の好ましい具体例（非限定的な例とし
て）を参照しながら、本出願におけるさまざまな革新的
ポイントを説明しよう。図２には、本発明の不揮発性記
憶セルが示されている。これはほぼ図１のセルと類似の
構造を有するが、それに加えて２つのトンジスタＴ15と
Ｔ16（以下分離トランジスタと称する）を備えている。
以下の変更点を除いて、図１を参照して行った説明は図
２についてもそのまま当てはまる。つまり、トランジス
タＴ５（プログラミング電圧ＶＰＲＧを印加するための
トランジスタ）とフローティングゲートトランジスタＴ
ＧＦ１のドレインとの間に、第１の分離トランジスタＴ
15を介在させる。第２の分離トランジスタＴ16を、トラ
ンジスタＴ６（電圧ＶＰＲＧを印加するための第２のト
ランジスタ）ともう１つのフローティングゲートトラン
ジスタＴＧＦ２のドレインとの間に介在させる。
て）を参照しながら、本出願におけるさまざまな革新的
ポイントを説明しよう。図２には、本発明の不揮発性記
憶セルが示されている。これはほぼ図１のセルと類似の
構造を有するが、それに加えて２つのトンジスタＴ15と
Ｔ16（以下分離トランジスタと称する）を備えている。
以下の変更点を除いて、図１を参照して行った説明は図
２についてもそのまま当てはまる。つまり、トランジス
タＴ５（プログラミング電圧ＶＰＲＧを印加するための
トランジスタ）とフローティングゲートトランジスタＴ
ＧＦ１のドレインとの間に、第１の分離トランジスタＴ
15を介在させる。第２の分離トランジスタＴ16を、トラ
ンジスタＴ６（電圧ＶＰＲＧを印加するための第２のト
ランジスタ）ともう１つのフローティングゲートトラン
ジスタＴＧＦ２のドレインとの間に介在させる。
【００１９】トランジスタＴ15とＴ16は、原則として、
同一の信号ＣＡＭＳＥＬによって制御される。信号ＣＡ
ＭＳＥＬは、トランジスタＴ15とＴ16が読み出しモード
でオフでセルのプログラミングモードでオンとなるよう
な信号である。更に、アクティブ状態の信号ＣＡＭＳＥ
Ｌ（これはトランジスタをオンにする）が１つのセル群
の全ての双安定セルに同時に与えられて、その他のセル
群には与えられないようにすることができる。ここで、
主メモリの冗長回路への切換は、メモリのテスト中に欠
陥アドレスが発見されて、欠陥アドレスを記憶するよう
に設計されているセル群内にこのアドレスがプログラミ
ングされることを意味する。
同一の信号ＣＡＭＳＥＬによって制御される。信号ＣＡ
ＭＳＥＬは、トランジスタＴ15とＴ16が読み出しモード
でオフでセルのプログラミングモードでオンとなるよう
な信号である。更に、アクティブ状態の信号ＣＡＭＳＥ
Ｌ（これはトランジスタをオンにする）が１つのセル群
の全ての双安定セルに同時に与えられて、その他のセル
群には与えられないようにすることができる。ここで、
主メモリの冗長回路への切換は、メモリのテスト中に欠
陥アドレスが発見されて、欠陥アドレスを記憶するよう
に設計されているセル群内にこのアドレスがプログラミ
ングされることを意味する。
【００２０】その時、アクティブ状態の信号ＣＡＭＳＥ
Ｌを受けとるのは、このセル群である。その他のセル群
（すでに記憶済のアドレスまたは、その時点ではフリー
であって主メモリのその後のテストを受けるアドレスに
対応するセル群）は信号ＣＡＭＳＥＬを受けず、それら
にはプログラミング電圧が印加されない。従って、通常
インアクティブである信号ＣＡＭＳＥＬは、主メモリの
（内部および／または外部の）テスト回路によって与え
られ、欠陥が発見されてアドレスの記憶が必要となった
時点で、異なるセル群ごとに順次、アクティブ状態にさ
れる。
Ｌを受けとるのは、このセル群である。その他のセル群
（すでに記憶済のアドレスまたは、その時点ではフリー
であって主メモリのその後のテストを受けるアドレスに
対応するセル群）は信号ＣＡＭＳＥＬを受けず、それら
にはプログラミング電圧が印加されない。従って、通常
インアクティブである信号ＣＡＭＳＥＬは、主メモリの
（内部および／または外部の）テスト回路によって与え
られ、欠陥が発見されてアドレスの記憶が必要となった
時点で、異なるセル群ごとに順次、アクティブ状態にさ
れる。
【００２１】読み出しモードでは、信号ＣＡＭＳＥＬは
インアクティブのままである。トランジスタＴ15とＴ16
はオフのままである。いずれにしても、読み出しモード
では、電圧ＶＰＲＧはフローティングゲートトランジス
タのドレインに送られる必要はない。主メモリの欠陥ア
ドレスを記憶する場合には、セルのプログラミングが主
メモリのテスト中にだけ起こるので、読み出しモードが
通常の作動モードである。
インアクティブのままである。トランジスタＴ15とＴ16
はオフのままである。いずれにしても、読み出しモード
では、電圧ＶＰＲＧはフローティングゲートトランジス
タのドレインに送られる必要はない。主メモリの欠陥ア
ドレスを記憶する場合には、セルのプログラミングが主
メモリのテスト中にだけ起こるので、読み出しモードが
通常の作動モードである。
【００２２】読み出しモードでは、トランジスタＴ５と
Ｔ６のゲートは、主メモリに印加されるアドレス信号を
永続的に受ける。これらのトランジスタのドレインは電
圧を受ることはないが（高インピーダンスにあるドレイ
ン）、トランジスタＴ５とＴ６のゲートとソース間の容
量結合が、フローティングゲートトランジスタのドレイ
ンに寄生信号を伝達し、これらの寄生信号がセルの状態
に不均衡を生じさせ、出力ＯＵＴ、ＮＯＵＴを妨害する
危険がある。分離トランジスタＴ15とＴ16はこの危険を
減少させる。
Ｔ６のゲートは、主メモリに印加されるアドレス信号を
永続的に受ける。これらのトランジスタのドレインは電
圧を受ることはないが（高インピーダンスにあるドレイ
ン）、トランジスタＴ５とＴ６のゲートとソース間の容
量結合が、フローティングゲートトランジスタのドレイ
ンに寄生信号を伝達し、これらの寄生信号がセルの状態
に不均衡を生じさせ、出力ＯＵＴ、ＮＯＵＴを妨害する
危険がある。分離トランジスタＴ15とＴ16はこの危険を
減少させる。
【００２３】本発明はさらに、その他の種類の双安定セ
ルにも適用可能である。例えば、いずれも1994年１月31
日に出願されたフランス国特許出願第 9401034号、第 9
401035号（対応する日本特許出願は、平成７年１月31日
に整理番号ＦＭ−０００７ＫＯＳ及び整理番号ＦＭ−０
００８ＫＯＳ）（引用してその内容を本明細書に含め
る）に記載のようなタイプのセルにも適用が可能であ
る。それら出願では、出力ＯＵＴによって制御される追
加のトランジスタがトランジスタＴ２とトランジスタＴ
４の間に配置されるか、あるいはソースを接地した状態
でドレインに５〜７ボルトの電圧を印加するのではな
く、むしろソースに５〜７ボルトの電圧を印加すること
によってプログラミングが行われ、プログラムされるべ
きトランジスタについてはドレインが接地されて、プロ
グラムされないトランジスタについては高インピーダン
ス状態を維持される。後者の場合には、ここで考慮され
るべきプログラミング電圧ＶＰＲＧは接地電位である。
ルにも適用可能である。例えば、いずれも1994年１月31
日に出願されたフランス国特許出願第 9401034号、第 9
401035号（対応する日本特許出願は、平成７年１月31日
に整理番号ＦＭ−０００７ＫＯＳ及び整理番号ＦＭ−０
００８ＫＯＳ）（引用してその内容を本明細書に含め
る）に記載のようなタイプのセルにも適用が可能であ
る。それら出願では、出力ＯＵＴによって制御される追
加のトランジスタがトランジスタＴ２とトランジスタＴ
４の間に配置されるか、あるいはソースを接地した状態
でドレインに５〜７ボルトの電圧を印加するのではな
く、むしろソースに５〜７ボルトの電圧を印加すること
によってプログラミングが行われ、プログラムされるべ
きトランジスタについてはドレインが接地されて、プロ
グラムされないトランジスタについては高インピーダン
ス状態を維持される。後者の場合には、ここで考慮され
るべきプログラミング電圧ＶＰＲＧは接地電位である。
【００２４】２つのフローティングゲートトランジスタ
の差動接続によって、非常に良好な読み出しマージンが
提供されることに注意されたい。図３は、図２に示した
ＣＡＭセルを組み込んだ冗長選択論理を示す。図２のセ
ルは「冗長ＣＡＭ」ブロックで使用される。図４は、冗
長選択論理回路に図２のＣＡＭセルを組み込んだ不揮発
性メモリのより詳細なブロック図を示す。この具体例
は、主メモリアレイにおけるセル技術がＣＡＭセル内の
不揮発性トランジスタにも使用されている場合に特に有
利である。
の差動接続によって、非常に良好な読み出しマージンが
提供されることに注意されたい。図３は、図２に示した
ＣＡＭセルを組み込んだ冗長選択論理を示す。図２のセ
ルは「冗長ＣＡＭ」ブロックで使用される。図４は、冗
長選択論理回路に図２のＣＡＭセルを組み込んだ不揮発
性メモリのより詳細なブロック図を示す。この具体例
は、主メモリアレイにおけるセル技術がＣＡＭセル内の
不揮発性トランジスタにも使用されている場合に特に有
利である。
【００２５】本明細書に記載された革新的コンセプトは
広い適用範囲に渡って変更および変形可能であることが
当業者らには理解されよう。従って発明の範囲は、本明
細書に記載した具体例のいずれにも制限されるものでは
ない。例えば、当業者には明らかなように、ここに示す
特定の回路構成にその他の回路要素を加える、または置
き換えることが可能である。
広い適用範囲に渡って変更および変形可能であることが
当業者らには理解されよう。従って発明の範囲は、本明
細書に記載した具体例のいずれにも制限されるものでは
ない。例えば、当業者には明らかなように、ここに示す
特定の回路構成にその他の回路要素を加える、または置
き換えることが可能である。
【００２６】本発明は、「ＣＡＭＳＥＬ」信号が装置内
で使用可能であれば、冗長以外の各種の不揮発性ＣＡＭ
用途、例えば電子ロック回路、セット−トップボックス
(set-top boxes) および神経ネットワークなどで利用可
能である。図２の革新的セルは、その他の不揮発性メモ
リ用途にも使用可能である。本発明はさらに再書き込み
可能な不揮発性トランジスタと共に用いて再書き込み可
能な不揮発性ＣＡＭメモリを提供することが可能で、非
常に有利である。この例では、（例えば）強制的に、Ｖ
Ｓを高電圧とし、ＶＧＦをゼロとし、さらにＶＢとＣＡ
ＭＳＥＬをゼロとすることによって、消去が作動され
る。その後、セルのうちの１つを再度プログラムして所
望のデータ状態を保存する。
で使用可能であれば、冗長以外の各種の不揮発性ＣＡＭ
用途、例えば電子ロック回路、セット−トップボックス
(set-top boxes) および神経ネットワークなどで利用可
能である。図２の革新的セルは、その他の不揮発性メモ
リ用途にも使用可能である。本発明はさらに再書き込み
可能な不揮発性トランジスタと共に用いて再書き込み可
能な不揮発性ＣＡＭメモリを提供することが可能で、非
常に有利である。この例では、（例えば）強制的に、Ｖ
Ｓを高電圧とし、ＶＧＦをゼロとし、さらにＶＢとＣＡ
ＭＳＥＬをゼロとすることによって、消去が作動され
る。その後、セルのうちの１つを再度プログラムして所
望のデータ状態を保存する。
【図１】 従来の記憶セルを示す。
【図２】 本発明のセルの具体例を示す。
【図３】 図２に示すＣＡＭセルを組み込んだ冗長選択
論理回路を示す。
論理回路を示す。
【図４】 冗長選択論理回路に図２のＣＡＭセルを組み
込んでいる不揮発性メモリのより詳細なブロック図を示
す。
込んでいる不揮発性メモリのより詳細なブロック図を示
す。
Ｔ１〜Ｔ９ トランジスタ ＴＧＦ１、ＴＧＦ２ フローティングゲートトランジ
スタ ＩＮＶ１、ＩＮＶ２ インバータ ＯＵＴ 出力 ＮＯＵＴ 反転出力 ＩＮＩＴ 初期化矩形波信号 Ｖｃｃ 電位 ＶＰＲＧ プログラミング電圧 ＶＳ 零電位 ＶＢ、ＶＧＦ 共通電位 ＰＲＯＧ プログラミング信号 ＮＰＲＯＧ 反転プログラミング信号
スタ ＩＮＶ１、ＩＮＶ２ インバータ ＯＵＴ 出力 ＮＯＵＴ 反転出力 ＩＮＩＴ 初期化矩形波信号 Ｖｃｃ 電位 ＶＰＲＧ プログラミング電圧 ＶＳ 零電位 ＶＢ、ＶＧＦ 共通電位 ＰＲＯＧ プログラミング信号 ＮＰＲＯＧ 反転プログラミング信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャン−ミシェル ミラベル フランス国 13120 ガルダンヌ シュマ ン エストレル レジダンス ル マネ バティマン ベー．（番地なし)
Claims (36)
- 【請求項１】 各々が第１の電源接続線に動作的に接続
された第１のソース／ドレイン端子を有する１対の不揮
発性メモリトランジスタと、 上記一対のメモリトランジスタと直列に動作的に接続さ
れて、第１の電源接続線と第２の電源接続線との間に２
つの回路ブランチを形成する一対のラッチトランジスタ
と、 各々が上記メモリトランジスタのそれぞれの第２のソー
ス／ドレイン端子に接続されており、共通の選択信号で
制御される一対の分離トランジスタと、 各々が上記分離トランジスタのそれぞれと共通のプログ
ラミング電圧との間に接続されており、少なくともある
状況下ではそのそれぞれのゲートに互いに反転した信号
を受けるように接続されている一対のプログラミング電
界効果トランジスタとを具備して構成される集積回路。 - 【請求項２】 さらに、上記一対のメモリトランジスタ
と上記一対のラッチトランジスタの間に配置された一対
のカスコード接続されたトランジスタを備えていること
を特徴とする請求項１に記載の集積回路。 - 【請求項３】 上記ラッチトランジスタが、上記メモリ
トランジスタと反対の導電型を有する電界効果トランジ
スタであることを特徴とする請求項１に記載の集積回
路。 - 【請求項４】 上記不揮発性メモリトランジスタが整合
されていることを特徴とする請求項１に記載の集積回
路。 - 【請求項５】 さらに、上記ラッチトランジスタの１つ
以上によって駆動されるように動作的に接続された論理
ゲートを有することを特徴とする請求項１に記載の集積
回路。 - 【請求項６】 上記第１の電源接続線が接地接続線であ
ることを特徴とする請求項１に記載の集積回路。 - 【請求項７】 上記プログラミング電圧が接地接続線電
位であることを特徴とする請求項１に記載の集積回路。 - 【請求項８】 上記プログラミング電圧が高い正電圧Ｖ
ｐｐであることを特徴とする請求項１に記載の集積回
路。 - 【請求項９】 さらに、上記ラッチトランジスタの状態
を選択可能に初期化するように動作的に接続された１つ
以上のリセットトランジスタを有することを特徴とする
請求項１に記載の集積回路。 - 【請求項１０】 各々が第１の電源接続線に動作的に接
続された第１のソース／ドレイン端子を有する一対の不
揮発性メモリトランジスタと、 上記一対のメモリトランジスタと直列に動作的に接続さ
れて、第１の電源接続線と第２の電源接続線との間に２
つの回路ブランチを形成する一対のラッチトランジスタ
と、 各々が上記メモリトランジスタのそれぞれの第２のソー
ス／ドレイン端子に接続されており、共通の選択信号で
制御される一対の分離トランジスタと、 各々が上記分離トランジスタのそれぞれと共通のプログ
ラミング電圧との間に接続されており、少なくともある
状況下ではそのそれぞれのゲートに互いに反転した信号
を受けるように接続されている一対のプログラミング電
界効果トランジスタとを各々含むメモリセルを複数有し
ているＣＡＭと、上記プログラミングトランジスタのゲ
ートに書き込みデータを選択可能に供給するように接続
されたプログラミング回路を備え、 上記ＣＡＭが更に、デコードされたアドレス信号を受け
て、そのデコードされたアドレス信号と、複数のセルに
記憶されたデータとが一致したとき、冗長選択出力を出
力する一致検出論理回路を更に含むメモリ冗長選択回
路。 - 【請求項１１】 さらに、上記一対のメモリトランジス
タと上記一対のラッチトランジスタの間に配置された一
対のカスコード接続されたトランジスタを有することを
特徴とする請求項10に記載の集積回路。 - 【請求項１２】 上記ラッチトランジスタが、上記メモ
リトランジスタと反対の導電型の電界効果トランジスタ
であることを特徴とする請求項10に記載の集積回路。 - 【請求項１３】 上記不揮発性メモリトランジスタが整
合されていることを特徴とする請求項10に記載の集積回
路。 - 【請求項１４】 さらに、上記ラッチトランジスタの１
つ以上によって駆動されるように動作的に接続された論
理ゲートを有することを特徴とする請求項10に記載の集
積回路。 - 【請求項１５】 上記第１の電源接続線が接地接続線で
あることを特徴とする請求項10に記載の集積回路。 - 【請求項１６】 上記プログラミング電圧が接地接続線
電位であることを特徴とする請求項10に記載の集積回
路。 - 【請求項１７】 上記プログラミング電圧が高い正電圧
Ｖｐｐであることを特徴とする請求項10に記載の集積回
路。 - 【請求項１８】 さらに、上記ラッチトランジスタの状
態を選択可能に初期化するように動作的に接続された１
つ以上のリセットトランジスタを有することを特徴とす
る請求項10に記載の集積回路。 - 【請求項１９】 複数の冗長セル群を含むメモリセルア
レイと、 アドレスビットを受けてデコードされたアドレスを供給
するように接続されたアドレスデコード論理回路と上記
のデコードされたアドレスを受けるように接続された行
と列の選択論理回路と、 上記デコードされたアドレスを受けるように接続された
冗長群選択論理回路とを備え、該冗長群選択論理回路
が、複数の冗長アドレス記憶メモリセルを有しており、
それら複数の冗長アドレス記憶メモリセルの各々は、 各々が第１の電源接続線に動作的に接続された第１のソ
ース／ドレイン端子を有する一対の不揮発性メモリトラ
ンジスタと、 上記一対のメモリトランジスタと直列に動作的に接続さ
れて、第１の電源接続線と第２の電源接続線との間に２
つの回路ブランチを形成する一対のラッチトランジスタ
と、 各々が上記メモリトランジスタのそれぞれの第２のソー
ス／ドレイン端子に接続されており、共通の選択信号で
制御される一対の分離トランジスタと、各々が上記分離
トランジスタのそれぞれと共通のプログラミング電圧と
の間に接続されており、少なくともある状況下ではその
それぞれのゲートに互いに反転した信号を受けるように
接続されている一対のプログラミング電界効果トランジ
スタとを含み、上記冗長群選択論理回路は、デコードさ
れたアドレス信号を受けて、そのデコードされたアドレ
ス信号と、複数のセルに記憶されたデータとが一致した
とき、冗長選択出力を出力する一致検出論理回路を更に
含み、 更に、上記プログラミングトランジスタのゲートに書き
込みデータを選択可能に供給するように接続されたプロ
グラミング回路を備える集積回路メモリ。 - 【請求項２０】 上記冗長アドレス記憶メモリセルがさ
らに、上記一対のメモリトランジスタと上記一対のラッ
チトランジスタの間に配置された一対のカスコード接続
されたトランジスタを有することを特徴とする請求項19
に記載の集積回路。 - 【請求項２１】 上記ラッチトランジスタが、上記メモ
リトランジスタと反対の導電型の電界効果トランジスタ
であることを特徴とする請求項19に記載の集積回路。 - 【請求項２２】 上記不揮発性メモリトランジスタが整
合されていることを特徴とする請求項19に記載の集積回
路。 - 【請求項２３】 上記冗長アドレス記憶メモリセルがさ
らに、上記ラッチトランジスタの１つ以上によって駆動
されるように動作的に接続された論理ゲートを有するこ
とを特徴とする請求項19に記載の集積回路。 - 【請求項２４】 上記第１の電源接続線が接地接続線で
あることを特徴とする請求項19に記載の集積回路。 - 【請求項２５】 上記プログラミング電圧が接地接続線
電位であることを特徴とする請求項19に記載の集積回
路。 - 【請求項２６】 上記プログラミング電圧が高い正電圧
Ｖｐｐであることを特徴とする請求項19に記載の集積回
路。 - 【請求項２７】 さらに、上記冗長アドレス記憶メモリ
セルがさらに、上記ラッチトランジスタの状態を選択可
能に初期化するように動作的に接続された１つ以上のリ
セットトランジスタを有することを特徴とする請求項19
に記載の集積回路。 - 【請求項２８】 以下（ａ）各々が第１の電源接続線に
動作的に接続された第１のソース／ドレイン端子を有す
る一対の不揮発性メモリトランジスタと、 上記一対のメモリトランジスタと直列に動作的に接続さ
れて、第１の電源接続線と第２の電源接続線との間に２
つの回路ブランチを形成する一対のラッチトランジスタ
と、 各々が上記メモリトランジスタのそれぞれの第２のソー
ス／ドレイン端子に接続されており、共通の選択信号で
制御される一対の分離トランジスタと、 各々が上記分離トランジスタのそれぞれと共通のプログ
ラミング電圧との間に接続されており、少なくともある
状況下ではそのそれぞれのゲートに互いに反転した信号
を受けるように接続されている一対の電界効果プログラ
ミングトランジスタとを備えた集積回路を設け、（ｂ）
書き込みが必要な場合には、上記分離トランジスタをオ
ンにして、上記プログラミングトランジスタに、互いに
反転したデータ信号を印加して上記メモリトランジスタ
をプログラムし、さらに（ｃ）読み出しが必要な場合に
は、上記分離トランジスタをオフにして、それによって
上記分離トランジスタが、上記プログラミングトランジ
スタのゲートに存在する可能性のある信号による妨害を
防ぐという段階を含む不揮発性ＣＡＭセルの操作方法。 - 【請求項２９】 ２つのフローティングゲートトランジ
スタが、２つのトランジスタのうちの１つのプログラミ
ングによってその状態が決定される双安定マルチバイブ
レータを構成しており、２つのフローティングゲートト
ランジスタの一方のみに、プログラム電圧を選択的に印
加する一方、他方のフローティングゲートトランジスタ
は、そのプログラム電圧を受けないようにするための２
つのトランジスタを備えているタイプのプログラム可能
なメモリセルであって、プログラミング電圧を印加する
ための各トランジスタとこれに対応するフローティング
ゲートトランジスタのドレインとの間に分離トランジス
タが介在されていることを特徴とするプログラム可能な
メモリセル。 - 【請求項３０】 メモリセルが２つのアームを有し、各
アームがこのアームのそれぞれのフローティングゲート
トランジスタと直列に接続されたＰチャンネルトランジ
スタを有し、一方のアームのＰチャンネルトランジスタ
のドレインがもう一方のアームのＰチャンネルトランジ
スタのゲートに接続されていることを特徴とする請求項
29に記載のメモリセル。 - 【請求項３１】 主メモリと冗長回路を有し、冗長回路
が、主メモリの欠陥要素のアドレスを記憶するために請
求項30に記載のメモリセルを備えていることを特徴とす
る集積回路メモリ。 - 【請求項３２】 主メモリと冗長回路を有し、冗長回路
が、主メモリの欠陥要素のアドレスを記憶するために請
求項29に記載のメモリセルを備えていることを特徴とす
る集積回路。 - 【請求項３３】 上記分離トランジスタがそれらをオン
にするためのアクティブ信号によって制御されており、
アクティブ信号が、欠陥要素のアドレスがモメリセル群
に記憶されなければならない場合にテスト回路よりこの
セル群に与えられることを特徴とする請求項32に記載の
集積回路メモリ。 - 【請求項３４】 上記信号が、メモリの通常使用モード
でインアクティブになされていることを特徴とする請求
項33に記載の集積回路メモリ。 - 【請求項３５】 上記分離トランジスタがそれらをオン
にするためのアクティブ信号によって制御されており、
アクティブ信号が、欠陥要素のアドレスがモメリセル群
に記憶されなければならない場合にテスト回路よりこの
セル群に与えられることを特徴とする請求項31に記載の
集積回路メモリ。 - 【請求項３６】 上記信号が、メモリの通常使用モード
でインアクティブになされていることを特徴とする請求
項35に記載の集積回路メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9401036 | 1994-01-31 | ||
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