JPH03272100A

JPH03272100A - 不揮発性半導体記憶装置

Info

Publication number: JPH03272100A
Application number: JP2069721A
Authority: JP
Inventors: Shigeru Atsumi; 渥美　滋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-03-22
Filing date: 1990-03-22
Publication date: 1991-12-03
Anticipated expiration: 2009-10-05
Also published as: EP0448118A2; US5243569A; EP0448118A3; JPH0679440B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、不揮発性半導体記憶装置に係り、特にＥＰＲ
ＯＭのストレステスト回路に関する。

（従来の技術）紫外線によりデータの消去が行なえ、データの再書込み
が可能な読み出し専用メモリはＥＦＲＯＭとしてよく知
られている。このようなＥＰＲＯＭでメモリセルとして
使用される不揮発性トランジスタの概略的な断面構造を
第３図に示している。このトランジスタは、例えばＮチ
ャネルの場合であり、ｐ型の半導体基板３１の表面には
ｎ＋型の拡散領域からなるソース３２およびドレイン３
３が設けられている。そして、このソース３２とドレイ
ン３３との間のチャネル領域３４上には第１ゲート絶縁
膜３５を介して浮遊ゲート３６が設けられ、さらに、こ
の浮遊ゲート３６上には第２ゲート絶縁膜３７を介して
制御ゲート３８が設けられている。

このような構造のメモリセルでデータの書込みを行う場
合には、ドレイン３３および制御ゲート３８に高電位Ｖ
ｌ）ｐを印加する。なお、ソースは接地電位Ｖｓｓに固
定しておく。高電位Ｖｐ１）が印加されると、チャネル
領域３４のドレイン近傍に高電界が加えられてチャネル
ホットエレクトロンが発生する。この電子は、制御ゲー
ト３８に印加された高電位ｖｐｐ＋：よる高電界により
浮遊ゲート３６に注入され、これによりデータの書込み
が行われる。

電子が浮遊ゲート３６に注入された結果、浮遊ゲート３
６のポテンシャルが低下し、書込みを行う前に比べて制
御ゲート３８に一層高い電位を印加しないと、チャネル
領域３４に導電チャネルが形成されなくなる。即ち、制
御ゲート３８からみたメモリセルの閾値電圧（以下、Ｖ
　ＴｔｌＣ！ＬＬと記す。）が上昇する。このＶ　ＴＨ
ＣＥＬＬは、メモリセルの書込み後に電源電位Ｖｃｃま
で達することもある。

この結果、データの読み出し時に、選択されたメモリセ
ルでは、データの書込み／非書込みに応して、流れる電
流が多い／少ない、あるいは、電流が流れる／流れない
というように異なった状態が発生スる。そして、このメ
モリセル電流の差を検出することにより、データの１’
　／　’Ｏ”を判定するようにしている。また、前記Ｖ
　ＴＨＣＥＬＬのシフト量はＶ　Ｃｅ１ａＸに反映しｓ
　ＶＴＨＣＥＬＬが上がる程〜ｖ　ｃｃｓａｘも上がる
。このＶｃｃ■ａＸとは、ある閾値電圧の下でメモリセ
ルのデータがａＯ″レベルであると判定できる最大の電
源電圧である。

第４図は、第３図に示したような構造を持つメモリセル
を採用したＥ　Ｆ　ＲＯＭの概略的な回路構成を示して
いる。なお、ここでは、説明を簡単にするために、メモ
リセルはＭ１〜Ｍ４０４個のみが示されている。図にお
いて、ＷＬＩおよびＷＬ２はワード線、ＢＬＩおよびＢ
Ｌ２はビット線、４１および４２は列選択用トランジス
タ、４３はワード線ＷＬ１およびＷＬ２を選択する行デ
コーダ、４４は列選択用トランジスタ４ユおよび４２を
選択駆動する列デコーダである。そして、列選択用トラ
ンジスタ４１および４２の一端には、データ書込み用負
荷として書込み用トランジスタ４５が接続されている。

なお、図示しないが、上記列選択用トランジスタ４１お
よび４２の一端には、通常のデータ読み出しのための読
み出し用負荷回路が接続されている。

このようなＥＦＲＯＭにおいて、４個のメモリセルはＭ
１〜Ｍ４それぞれは、それ自体が選択されていなくとも
、その制御ゲートまたはドレインに高電位Ｖｌ）ｐが印
加されることがある。即ち、いま、１つのメモリセルＭ
１が選択されている状態の時には、ワードｌ！ＷＬ１と
ビット線ＢＬ１とがそれぞれ高電位Ｖｌ）Ｉ）にされて
いる。この時、メモリセルＭ２、Ｍ３は、非選択状態で
はあるが、Ｍ３のドレインおよびＭ２の制御ゲートには
それぞれ高電位ＶｐＩ）が印加されている。

このようなＥＦＲＯＭにおいては、ドレインに高電位が
印加されているメモリセルＭ３が問題になる。このメモ
リセルＭ３の状態は、１つのビット線に接続されている
メモリセルの個数がＮ個の場合には、（Ｎ−１）回起こ
り得る。

ＥＦＲＯＭの信頼性を評価する上でしばしば問題となる
のは、メモリセルのドレインに電位的ストレスが加えら
れる時のデータの保持特性である。

ＥＦＲＯＭでは、メモリセルの製造工程の途中に後酸化
膜の形成工程がある。この後酸化膜の形成工程とは、前
記した第３図のような構造のメモリセルの製造工程にお
いて、浮遊ゲート３６および制御ゲート３８からなるゲ
ート構造を形成した後に、ソース３２、ドレイン３３を
拡散により形成し、さらに、この後、特に良質の後酸化
膜を形成する工程である。このような後酸化膜の形成に
より、メモリセルの信頼性が大幅に向上する。即ち、デ
ータの書込みにより浮遊ゲート３６に蓄えられた電子は
、この後酸化膜によるポテンシャルの障壁によって囲ま
れていることになる。そして、この後酸化膜が良質であ
る程、その障壁が高く、多少の電界が加えられても電子
は浮遊ゲート３６から抜は出すことはない。

ところが、製造プロセス上の何等かの原因で、この後酸
化膜の膜質が十分に良質でないと、上記のようなことが
らは成り立たなくなる。この時、データの書込みが行わ
れたメモリセルの制御ゲート３８が接地電位Ｖｓｓ（Ｏ
Ｖ）にされ、ドレインに高電位Ｖ９９が印加される（こ
のような状態は、書込み時に選択されているメモリセル
のドレインにそのドレインが接続されているメモリセル
で起こる）と、浮遊ゲート３６とドレイン３３との間に
高電界が加わることになる。この時、膜質の悪い後酸化
膜に電位的なストレスが加えられることになり、最悪の
場合には浮遊ゲート３６から電子が抜は出してしまう。

この結果、−度、データの書込みが行われて上がってい
たＶＴＩ（ＣＥＬＬが、再び下がってしまうおそれがあ
る。つまり、−度書込まれていたデータが消えてしまう
ことがあり得る。

このため、メモリセルのドレイン側のデータ保持特性を
知るための信頼性試験が必要となる。この試験は、従来
、次のような順序で行われている。

■　全てのメモリセルにデータを書込む。

■　Ｖｃｃ■ａｘを測定する。

■　１つのメモリセルにデータを書込み、同一ビット線
に接続されている他のメモリセルについては、ドレイン
にのみ電位的なストレスが受は続けるようにする。

■　再び、Ｖ　ｅｅａａＸを測定する・■　前記■のス
テップで測定されたＶＣＣ■ａＸと上記■のステップで
測定されたＶ　ｅｅｌａＸとを比較する。

ここで、■のステップにおいて、比較される両方のＶＣ
Ｃ■ａＸが等しい場合には、浮遊ゲート３６から電子が
抜は出しておらず、後酸化膜は良好な状態で形成されて
いるといえる。

ところで、上記のような試験は、選択されたビット線に
接続されたメモリセルに対してのみ行うことができる。

従って、全てのメモリセルのドレインに電位的なストレ
スを加えるためには、全てのビット線について上記のよ
うな試験を行う必要がある。この回数は、列アドレスが
ｎビットの場合に２″′回となり、単純に上記のような
試験を各ビット線について行おうとすると、試験に要す
る時間が極めて長くなってしまう。

そこで、従来は、上記のような試験に要する時間の短縮
化を図るため、ＥＰＲＯＭ内にドレインストレステスト
機能を備えるようにしている。このドレインストレステ
スト機能は、上記のようなデータ保持特性を知るための
信頼性試験の際に全ての列選択用トランジスタをオンさ
せて全てのメモリセルのドレインに書込み用の高電位Ｖ
ｐｐが同時に印加されるように、前記行デコーダ４３お
よび列デコーダ４４を制御するものである。そして、こ
のような機能は、信頼性試験と通常動作とを切替えるた
めの切替信号を発生する回路、全てのワード線を非選択
状態に設定する回路、全ての列選択用トランジスタをオ
ンさせる回路などにより実現されている。

第５図は、上記のようなドレインストレステスト機能の
切替信号を発生する回路の一例として三値制御回路を示
している。図において、５１は１つの外部入力端子（例
えばあるアドレス入力端子）であり、このアドレス入力
端子５１と接地電位ＶＳＳとの間には、２個のＰチャネ
ルＭＯＳトランジスタ５２．５３および１個のＮチャネ
ルＭＯＳトランジスタ５４が直列に接続されている。そ
して、上記トランジスタ５２はゲート・ドレイン相互が
接続され、トランジスタ５３．５４のゲートには電源電
位Ｖｃｃが供給されている。また、トランジスタ５３お
よび５４の直列接続点には、２段のインバータ５５．５
６が接続されている。

このような三値制御回路において、上記アドレス入力端
子５１に通常の“Ｈ″レベル　ｃｃ）や“Ｌ°レベル（
Ｖ　ｓｓ）の電位が印加される場合、トランジスタ５２
はオフ状態となり、インバータ５５の入力端子の電位は
オン状態のトランジスタ５４により“Ｌ”に設定される
。このため、インバータ５６から出力されるドレインス
トレステスト信号ＴＥＳＴ１は“Ｌ”　　（非活性状態
）になる。

他方、上記アドレス入力端子５１に電源電位ｖｃｃより
はるかに高い制御電圧、Ｖ　ｃｃ＋　２　Ｖ　ＴＩＰ（
ここで％ＶＴ）ＩＦ’はＰチャネルＭＯＳトランジスタ
の閾値電圧）以上の電圧が印加された場合、トランジス
タ５２がオンしてインバータ５５の入力端子の電位がＶ
ｅｃ以上となり、インバータ５６から出力されるドレイ
ンストレステスト信号ＴＥＳＴＩはＨ”　（活性状態）
になる。

第６図は、上記のようなドレインストレステスト機能を
達成する列アドレスバッファ回路の１ビット分の構成を
示している。通常、この列アドレスバッファ回路は、入
力された列アドレス信号Ａｉから、この信号Ａｉと同相
の信号Ａｉ率および逆相の信号Ａｉｌを形成して前記列
デコーダ４４に出力するものである。ところが、ドレイ
ンストレステスト信号ＴＥＳＴＩが“Ｈ＃にされる信頼
性試験の場合には、どのような列アドレス信号が入力さ
れても列デコーダ出力が全て“Ｈｏとなるような制御を
行う必要がある。そこで、この列アドレスバッファ回路
では、図示するように、入力された列アドレス信号Ａｉ
を反転するインバータ６１の前段にノアゲート６２を挿
入し、このノアゲート６２にドレインストレステスト信
号ＴＥＳＴＩを入力すると共に、入力された列アドレス
信号Ａｉを二回反転する二段のインバータ６３および６
４の中間にノアゲート６５を挿入し、このノアゲート６
５にもドレインストレステスト信号ＴＥＳＴＩを入力す
るようにしている。

このような列アドレスバッファ回路において、ドレイン
ストレステスト信号ＴＥＳＴＩが“Ｌ。

にされている通常動作の時には、ノアゲート６２および
６５はそれぞれ単なるインバータとして動作するので、
入力された列アドレス信号Ａｉと同相の信号Ａｉ車およ
び逆相の信号ＡＩ＊が形成される。これに対して、ドレ
インストレステスト信号ＴＥＳＴＩが“Ｈ”にされる信
頼性試験の時には、ノアゲート６２および６５の出力は
それぞれ入力された列アドレス信号Ａｉとは無関係に“
Ｌ。

にされるので、出力される列アドレス信号Ａｉ本および
Ａｉ＊は共に“Ｈ“にされる。

第７図は、上記のようなドレインストレステスト機能を
達成する行デコーダ４３の１つのワード線を駆動する部
分デコーダの構成を示している。

通常、この部分デコーダは、入力された複数ビットの行
アドレス信号のみに基ずいて対応ｊるワード線を選択駆
動するものである。ところが、ドレインストレステスト
信号ＴＥＳＴＩが“Ｈｏにされる信頼性試験の時には、
どのような行アドレス信号が入力されても、対応するワ
ード線を選択駆動しない、即ち、ワード線に“Ｌｏの信
号を出力するような制御を行う必要がある。そこで、こ
の部分デコーダでは、図示しない行アドレスバツフア回
路から出力される複数ビットの行アドレス信号が入力さ
れるナントゲート７１の１つの入力端子にインバータ７
２を介してドレインストレステスト信号ＴＥＳＴＩを入
力し、このナントゲート７１の出力信号を反転するイン
バータ７３の出力により対応するワード線を駆動するよ
うにしている。

このような部分デコーダにおいて、ドレインストレステ
スト信号ＴＥＳＴＩが“Ｈ”にされる信頼性試験の時に
は、インバータ７２の出力信号が“Ｌ”にされ、これに
より、ナントゲート７１の出力信号が行アドレス信号と
は無関係に“Ｈｏにされ、さらに、インバータ７３の出
力信号が“Ｌ”にされる。このため、ワード線は入力さ
れた行アドレス信号とは無関係に非選択状態にされる。

上記したようなドレインストレステスト機能を使用する
ことにより、前記した第４図の回路中の全ての列選択用
トランジスタ４１．４２がオンする。この時、書込みデ
ータ入力を書込み状態にして書込み用トランジスタ４５
のゲートに高電位ｖｐｐの書込み電圧（はぼ１２．５Ｖ
）を印加して書込み用トランジスタ４５をオンさせるこ
とにより、全てのビット線ＢＬＩ、ＢＬ２は高電位ｖｐ
ｐにほぼ近い電位に設定される。他方、全てのワード線
ＷＬＩ、ＷＬ２は非選択状態、即ち、それぞれの電位が
Ｏｖに設定されている。これにより、全てのメモリセル
Ｍ１〜Ｍ４のドレインには電位的なス゛トレスが同時に
加えられることになる。

従って、このようなドレインストレステスト機能を使用
することにより、メモリセルのドレインに電位的なスト
レスを加えるのに要する時間が従来の１／２°で済み、
テスト時間の大幅な短縮化が達成される。

第８図は、ＥＦＲＯＭにおける書込みデータ入力回路の
一例を示している。書込みイネーブル信号ＷＥが活性状
態（本例では“Ｌ”）の時に、１つの外部入力端子（例
えば入／出力ビン）８１から入力される書込みデータ入
力Ｄｉｎがノアゲート８２、インバータ８３、電圧変換
回路８４を介して書込み用トランジスタ４５のゲートに
与えられ、書込みデータ入力Ｄｉｎの書込み状態（“Ｌ
”）／非書込み状態（“Ｈ″）に対応してＶｌ）す電圧
１０Ｖが上記書込み用トランジスタ４５のゲートに与え
られる。

上記電圧変換回路８４は、Ｖｃｅ系の信号をｖｐｐ系に
レベルシフトするためのものであり、図示のように、Ｎ
チャネルＭＯＳトランジスタ８５゜８６と、Ｐチャネル
ＭＯＳトランジスタ８７゜８８が接続されている。いま
、前記インバータ８３の出力が“Ｌ”になると、トラン
ジスタ８７および８５を介して高電位Ｖｌ）ｐから電流
が流れ出す。この電流により、トランジスタ８８のゲー
ト電位が上昇し、これがＶ　ｐＩ）　−Ｖ　ｔｈｐ　　
（Ｖ　ｔｈｐはＰチャネルＭＯＳトランジスタの閾値電
圧）に到達するまでトランジスタ８８がオンになる。こ
のトランジスタ８８がオンしている時、高電位ｖｐｐに
より出力ノード８９が充電される。そして、出力ノード
８９の電位がＶ　ｐｐ　−Ｖ　ｔｈｐに到達すると、ト
ランジスタ８７がオフになる。この時には、トランジス
タ８８もオフにされており、高電位ｖｐｐからの電流流
出経路がなくなる。これに対して、前記インバータ８３
の出力が“Ｈ”になると、トランジスタ８６がオンし、
出力ノード８９が放電される。

一方、上記したようなメモリセルのドレインに電位的ス
トレスが加えられる時のデータの保持特性の信頼性試験
とは別に、メモリセルの制御ゲート３８に電位的ストレ
スが加えられる時のデータの保持特性の信頼性試験を行
う必要がある。即ち、データの書込み時に、選択セルと
同じワード線に接続されているがビット線は選択されて
いない非選択セルを考える。この非選択セルが書込み状
態であると、その浮遊ゲート３６には電子が注入されて
おり、浮遊ゲート３６のポテンシャルは下がっているの
で、この状態でワード線のみが選択されると、制御ゲー
ト３８と浮遊ゲート３６との間に高電界が加わることに
なる。ここで、もし、第２ゲート絶縁膜３７の膜質が悪
いと、この第２ゲート絶縁膜３７を通って浮遊ゲート３
６から電子が抜は出してしまい　データの書込み量ΔＶ
　ＴＨＣＦ、ＬＬが低下するという不良モードを招くお
それがあるので、第２ゲート絶縁膜３７の信頼性を試験
する必要がある。この場合、全てのメモリセルＭ１〜Ｍ
４の制御ゲート３８に電位的なストレスを加えるために
は、全てのワード線ＷＬＩ、ＷＬ２について上記のよう
な試験を行う必要があり、単純に各ワード線毎に試験を
行おうとすると、試験に要する時間が極めて長くなって
しまう。

そこで、従来、上記のような試験に要する時間の短縮化
を図るため、ＥＰＲＯＭ内にゲートストレステスト機能
を備えるようにしている。このゲートストレステスト機
能は、全てのワード線ＷＬ１、ＷＬ２を選択状態、全て
の列選択用トランジスタ４１．４２を選択状態、書込み
用トランジスタ４５をオフ状態にして全てのメモリセル
Ｍ１〜Ｍ４のドレインをＯｖに設定にすることにより、
全てのメモリセルＭ１〜Ｍ４の制御ゲート３８に電位的
なストレスを同時に印加するように制御するものである
。このゲートストレステストのテストモード選択、テス
トシーケンスは、書込み用トランジスタ４５をオフさせ
るように書込みデータ入力Ｄｉｎを非書込み状態にして
おくこと以外は、前述したドレインストレステストの場
合と全く同様である。

即ち、ドレインストレステスト／ゲートストレステスト
の場合に対応して、書込みデータ入力Ｄｉｎを”Ｌ”　
／“Ｈ”にしてｖｐｐ電圧１０Ｖを上記書込み用トラン
ジスタ４５のゲートに与え、書込み用トランジスタ４５
をオン／オフ状態にしなければならない。

また、前記したようなドレインストレステスト機能は、
列選択用トランジスタ４１．４２のゲート絶縁膜のスト
レステストにも使用することができる。即ち、ドレイン
ストレステストの場合に、全ての列選択用トランジスタ
４１．４２をオン状態にする必要があるためにそれぞれ
のゲートには高電位ｖｐｐが与えられるが、書込みデー
タ入力Ｄ１ｎを“Ｈ”にすると、書込み用トランジスタ
４５はゲートにＯｖが与えられてオフ状態になり、全て
の列選択用トランジスタ４１．４２のドレインがＯｖに
設定されるので、それぞれのゲート絶縁膜に電位的なス
トレスをかけることができる。

このように、書込みデータ入力Ｄｉｎを反転させること
により、ドレインストレステストおよび列選択ストレス
テストを選択的に行うことが可能になる。

また、前記したようなゲートストレステストおよび上記
したような列選択ストレステストは、書込みデータ入力
Ｄｉｎを“Ｈ”にする点で共通であるので、全てのワー
ド線ＷＬＩ、ＷＬ２を選択状態にすることにより、これ
らの２つのテストを同時に行うことも可能である。

ところで、最近の技術の流れとして、他のメモリと同様
に、Ｅ　Ｆ　ＲＯＭ分野でも高速化の傾向が大キイ。高
速のアクセスタイムを実現するには様々なアプローチの
仕方があるが、１つの方法として、ディファレンシャル
・セル方式がある。このディファレンシャル・セル方式
とは、それぞれ浮遊ゲートを有する２つのセルトランジ
スタで１つのメモリセルを構成する２トランジスタセル
を用い、この２つのセルトランジスタに相補的なデータ
を書込み、この２つのセルトランジスタからの読み出し
電位を差動増幅器に入力してデータを読み出す方式であ
る。

第９図は、ディファレンシャル・セル方式を用いたＥＦ
ＲＯＭのデータ読み出し系の一例およびデータ書込み系
の一例を示している。データ読み出し系において、ある
−群のメモリセルをそれぞれ構成する２つのセルトラン
ジスタ（ＭＣＩ、対応して接続される。そして、一方の
ビット線（ＢＬＩ、ＢＬ２、　・・・　ＢＬｉ）群は、
それぞれ対応して列選択信号ＣＤ１、ＣＤ２、・・・Ｃ
Ｄｉにより制御される列選択用トランジスタ（Ｃ５Ｉ、
Ｃ５２、・・・　ＣＳ　ｉ）を介して差動増幅器ＤＦＡ
の一方の入力端子に共通に接続されている。同様に、他
方のビット線（ＢＬＩ、ＢＬ２、・・・　ＢＬｉ）群は
、それぞれ対応して前記列選択信号ＣＤＩ、ＣＤ２、・
・・　ＣＤｉにより制御される列選択用トランジスタ（
Ｃ５Ｉ、ＣＳ２、・・Ｃ８ｉ）を介して差動増幅器ＤＦ
Ａの他方の入力端子に共通に接続されている。

また、データ書込み系においては、前記一方の列選択用
トランジスタ（Ｃ８１、Ｃ８２、・・・Ｃ８ｉ）群の負
荷として書込み用トランジスタＷＴＩが接続されており
、他方の列選択用トランジスタ（ＣＳＩ、Ｃ５２、・・
・　Ｃ５ｉ）群の負荷として書込み用トランジスタＷＴ
２が接続されている。即ち、これらの書込み用トランジ
スタＷＴＩ、ＷＴ２は、各メモリセルの２つのセルトラ
ンジスタにそれぞれ対応して設けられている。

そして、９１は書込みイネーブル信号ＷＥおよび書込み
データ入力Ｄｉｎが入力する二入力のノアゲート、９２
は第１のインバータ、９４は第２のインバータ、９３お
よび９５はそれぞれ第８図中の電圧変換回路８４と同様
の第１の電圧変換回路および第２の電圧変換回路である
。

これにより、書込みイネーブル信号ＷＥが活性状態の時
には、書込みデータ入力Ｄｉｎがノアゲート９１、第１
のインバータ９２および第１の電圧変換回路９３を介し
て一方の書込み用トランジスタＷＴ１のゲートに与えら
れ、同じく、書込みデータ入力Ｄｉｎが上記ノアゲート
９１、上記第１のインバータ９２、第２のインバータ９
４および第２の電圧変換回路９５を介して他方の書込み
用トランジスタＷＴ２のゲートに与えられるので、各メ
モリセルの２つのセルトランジスタに相補的なデータが
書込まれるようになる。

しかし、このようなディファレンシャル・セル方式を用
いた従来のＥＦＲＯＭに、前述したような１トランジス
タで１つのメモリセルを構成するシングルエンド型セル
方式のＥＦＲＯＭにおけるようなストレステスト機能を
採用した場合、ストレステストモードに際して書込みデ
ータ入力Ｄｉｎを印加すると、各メモリセルの２つのセ
ルトランジスタに対応する２つの書込み用トランジスタ
ＷＴ１、ＷＴ２が相補的に制御される（つまり、書込み
用トランジスタのうちの半分しかオン状態にならない。

）ことに起因して以下に述べるような問題が生じる。

■　ドレインストレステストあるいは列選択ストレステ
ストの場合には、全ての書込み用トランジスタをオンあ
るいはオフ状態にする必要があるが、書込みデータ入力
Ｄｉｎを“Ｌｌあるいは“Ｈ”にすると、２つの書込み
用トランジスタＷＴＩ、ＷＴ２の一方がオン、他方がオ
フ状態になるので、このオン状態の書込み用トランジス
タに接続されている一方のビット線群に接続されている
メモリセル群のドレインにはストレスが印加されるが、
オフ状態の書込み用トランジスタに接続されている他方
のビット線群に接続されているメモリセル群のドレイン
にはストレスが印加されなくなる。

そこで、この他方のビット線群に接続されているメモリ
セル群のドレインにストレスを印加するためには、書込
みデータ入力Ｄｉｎを“Ｈ゛に反転させる必要があり、
１トランジスタ／１セル構成のＥＦＲＯＭに比べてテス
ト時間が倍になる。

■　ゲートストレステストあるいはゲートストレス◆列
選択ストレス同時テストの場合には、全ての書込み用ト
ランジスタをオフ状態にする必要があるが、書込みデー
タ入力Ｄｉｎを“Ｈ”にすると、２つの書込み用トラン
ジスタＷＴ１、ＷＴ２の一方がオン、他方がオフ状態に
なるので、このオン状態の書込み用トランジスタは、ゲ
ートおよびドレインに高電位■ｐｐが印加され、ソース
はほぼＯＶになるので、破壊を招くおそれがある。

（発明が解決しようとする課題）上記したようにディファレンシャル・セル方式を用いた
従来のＥＦＲＯＭは、ストレステストモードに際しであ
る論理レベルの書込みデータ入力を印加した場合に書込
み用トランジスタのうちの半分しかオン状態にならない
ので、シングルエンド型セル方式のＥＦＲＯＭにおける
ようなドレインストレステスト機能、ゲートストレステ
スト機能をそのまま適用すると、テスト時間が倍になる
、オン状態の書込み用トランジスタの破壊を招くおそれ
があるという問題が生じる。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、ストレステストを短時間で支障なく行うこと
が可能なディファレンシャル・セル方式の不揮発性半導
体記憶装置を提供することにある。

［発明の構成］（課題を解決するための手段）本発明は、それぞれ浮遊ゲートを有する２つのセルトラ
ンジスタでつ１つのメモリセルを構成する２トランジス
タセルを用い、この２つのセルトランジスタに相補的な
データを書込み、この２つのセルトランジスタからの読
み出し電位を差動増幅器に入力してデータを読み出すデ
ィファレンシャル・セル方式の不揮発性半導体記憶装置
において、ストレステストモード時には上記書込み用ト
ランジスタの全てが共にオン状態あるいはオフ状態にな
るように制御するストレステスト制御回路を具備するこ
とを特徴とする。

（作　用）ストレステストモード時には、書込みデータ入力に応じ
て書込み用トランジスタの全てが共にオン状態あるいは
オフ状態になるように制御され、各メモリセルの２つの
セルトランジスタに同一データが書込まれるので、各セ
ルトランジスタに対して同時に電位的なストレスをかけ
ることができ、ストレステストを短時間で支障なく行う
ことが可能になる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、前記第５図、第６図、第７図の回路むどから
なる内部テスト機能が備えられているディファレンシャ
ル・セル方式のＥ　Ｐ　ＲＯＭにおけるデータ読み出し
系およびデータ書込み系を示しており、第９図を参照し
て前述したディファレンシャル・セル方式のＥＦＲＯＭ
と比べて、ストレステストモード時には書込み用トラン
ジスタＷ、ＴＩ、ＷＴ２の全てが共にオン状態あるいは
オフ状態になるように制御するストレステスト制御回路
１０が設けられ、このストレステスト制御回路１０を制
御するストレステスト信号生成回路２０が付加されてい
る点が異なり、その他は同じであるので、第９図中と同
一符号を付してその説明を省略する。

即ち、第１のインバータ９２の出力が第１の電圧変換回
路９３の入力に与えられるのは前述の通りであるが、第
２のインバータ９４の入力が第１のインバータ９２の出
力から切り離され、前記ノアゲート９１の出力が同相／
逆相切替スイッチ回路（ストレステスト制御回路）１０
を介して上記第２のインバータ９４の入力に与えられる
ようになっている点が異なる。この同相／逆相切替スイ
ッチ回路１０は、第１のＣＭＯＳトランスファゲートＴ
ＧＩと、第２のＣＭＯＳトランスフアゲ−）ＴＧ２と、
第３のインバータＩＶとからなり、上記第１のＣＭＯＳ
）ランスファゲートＴＧＩは前記ノアゲート９１の出力
と第２のインバータ９４の入力との間に直列に挿入され
ており、この第１のＣＭＯＳトランスフアゲ−）ＴＧｌ
の両端間に上記第３のインバータＩＶおよび第２のＣＭ
ＯＳトランスファゲートＴＧ２が直列に接続されている
。このｍｌのＣＭＯＳ）ランスファゲートＴＧ１と第２
のＣＭＯＳ）ランスフアゲ−）ＴＧ２とは、例えば第２
図に示すようなストレステスト信号生成回路２０から供
給されるストレステスト信号ＴＥＳＴ＊およびその反転
信号ＴＥＳＴ＊により相補的にスイッチング制御される
。この場合、ストレステスト信号ＴＥＳＴ＊は、ドレイ
ンストレステスト機能、ゲートストレステスト機能のい
ずれの時も活性状態（Ｈ”）になり、通常動作時には非
活性状態（“Ｌ”）になる。

従って、通常動作時には、第２のＣＭＯＳトランスファ
ゲートＴＧ２がオン状態、第１のＣＭＯＳトランスフア
ゲ−）ＴＧ　１かオフ状態になり、書込みイネーブル信
号ＷＥが活性状態（“Ｌ”）の時の書込みデータ入力Ｄ
ｉｎによって、第１の電圧変換回路９３の入力と第２の
電圧変換回路９５の入力とは逆相になり、各メモリセル
の２つのセルトランジスタに対応する書込み用トランジ
スタＷＴ１、ＷＴ２が相補的に制御されるので、ディフ
ァレンシャル・セル方式の動作が可能になる。

これに対して、ストレステスト時には、第１のＣＭＯＳ
トランスファゲートＴＧＩがオン状態、第２のＣＭＯＳ
トランスファゲートＴＧ２がオフ状態になり、第１の電
圧変換回路９３の入力と第２の電圧変換回路９５の入力
とは同相になり、全ての書込み用トランジスタＷＴＩ、
ＷＴ２が書込みデータ入力Ｄｉｎに応じて共にオン状態
あるいはオフ状態になるように制御され、各メモリセル
の２つのセルトランジスタに同一データが書込まれるの
で、各セルトランジスタに対して同時に電位的なストレ
スをかけることができ、ストレステストを短時間で支障
なく行うことが可能になる。

なお、第２図は、前記ストレステスト信号生成回路２０
の一例を示しており、ドレインストレステストあるいは
列選択ストレステストに際して発生するドレインストレ
ステスト信号ＴＥＳＴ１およびゲートストレステストあ
るいはゲートストレス・列選択ストレス同時テストに際
して発生するゲートストレステスト信号ＴＥＳＴ２が入
力してストレステスト信号ＴＥＳＴ＊を出力する二入力
のオアゲート２１と、このオアゲート２１の出力が入力
して前記反転信号ＴＥＳＴ＊を出力するインバータ２２
とからなる。上記ドレインストレステスト信号ＴＥＳＴ
Ｉおよびゲートストレステスト信号ＴＥＳＴ２は、それ
ぞれ例えば別のアドレス入力ビンから入力する三値制御
電圧に基ずいて第５図に示したような回路により発生さ
れる。

［発明の効果］上述したように本発明によれば、ストレステストモード
時には書込みデータ入力に応じて上記書込み用トランジ
スタの全てが共にオン状態あるいはオフ状態になるよう
に制御するストレステスト制御回路を具備しているので
、ストレステストを短時間で支障なく行うことが可能な
ディファレンシャル・セル方式の不揮発性半導体記憶装
置を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るディファレンシャル・
セル方式の一部を示す回路図、第２図は第１図中のスト
レステスト信号生成回路の一例を示す回路図、第３図は
ＥＦＲＯＭでメモリセルとして使用される不揮発性トラ
ンジスタの概略的な断面構造を示す図、第４図は第３図
に示した構造を持つメモリセルを採用したＥＰＲＯＭの
概略的な回路構成を示す図、第５図は第４図のＥＦＲＯ
Ｍにおけるドレインストレステスト機能の切替信号を発
生する回路の一例を示す図、第６図は第４図のＥＦＲＯ
Ｍにおけるドレインストレステスト機能を達成する列ア
ドレスバッファ回路の１ビット分の構成を示す図、第７
図は第４図のＥＰＲＯＭにおけるドレインストレステス
ト機能を達成する行デコーダの１つのワード線を駆動す
る部分デコーダの構成を示す図、第８図は第４図のＥＦ
ＲＯＭにおける書込みデータ入力回路の一例を示す図、
第９図はディファレンシャル・セル方式を用いたＥＦＲ
ＯＭにおけるデータ読み出し系の一例およびデータ書込
み系の一例を示す回路図である。１０・・・同相／逆相切替スイッチ回路（ストレステス
ト制御回路）　　２０・・・ストレステスト信号生成回
路、２１・・・オアゲート、２２・・・インバータ、９
１・・・ノアゲート、９２・・・第１のインバータ、９
３・・・第１の電圧変換回路、９４・・・第２のインバ
ータ、９５・・・第２の電圧変換回路、ＴＧｌ・・・第
１のＣＭＯＳ）ランスファゲート、ＴＧ２・・・第２の
ＣＭＯＳ）ランスファゲート、ｒｖ−・第３のインバー
タ、（ＭＣＩ、ＭＣＩ）、（ＭＣ２、ＭＣ２）セルトランジスタ、（ＢＬ２、ＢＬ２）ビット線、（ＣＳ１、（ＭＣｎ　　Ｓ　ＭＣｉ）　　− （ＢＬＩ　　、　ＢＬＩ）（ＢＬ　　ｉ、　　ＢＬ　　ｉ）　　・・・Ｃ３１）　
　　　（Ｃ５２、

Claims

【特許請求の範囲】

（１）それぞれ浮遊ゲートを有する２つのセルトランジ
スタでつ１つのメモリセルを構成する２トランジスタセ
ルを用い、この２つのセルトランジスタに相補的なデー
タを書込み、この２つのセルトランジスタからの読み出
し電位を差動増幅器に入力してデータを読み出すディフ
ァレンシャル・セル方式の不揮発性半導体記憶装置にお
いて、ストレステストモード時には上記書込み用トラン
ジスタの全てが共にオン状態あるいはオフ状態になるよ
うに制御するストレステスト制御回路を具備することを
特徴とする不揮発性半導体記憶装置。
（２）前記ストレステスト制御回路は、外部からの書込
みデータ入力に応じて前記書込み用トランジスタの全て
が共にオン状態あるいはオフ状態になるように制御する
ことを特徴とする請求項１記載の不揮発性半導体記憶装
置。
（３）前記ストレステストモードは、外部から入力する
三値制御電圧に基ずいて検出されることを特徴とする請
求項１または２記載の不揮発性半導体記憶装置。