JPH08235878A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】一括読み出しの高速化が可能な不揮発性半導体
記憶装置を得る。 【構成】メモリマットを２つのバンクに分けて、センス
ラッチ回路を共有する。バンクＡのメモリアレイＭＡａ
のワード線ＷＬ1ａにつながる４本のビット線ＢＬ11ａ
〜ＢＬ14ａのブロックのメモリセルの情報を一時保持し
たセンスラッチ回路ＳＬ11〜ＳＬ14から、副入出力線Ｉ
Ｏ1ａとＩＯ2ａを介して外部クロックの倍の周期で動作
するスイッチＹＳ1ａ，ＹＳ2ａによりセンスラッチＳＬ
ａに各ビット線の情報を交互にラッチし、スイッチＳＷ
ａにより入出力線ＩＯａへクロックに同期して出力す
る。４本のビット線の読み出し終了後、そのブロックの
ＳＬ11〜ＳＬ14をリセットし、バンクＡ側の出力中にバ
ンクＢ側のビット線のプリチャージを行う。バンクＡ側
の読み出し後バンクＢのワード線を立ち上げて同様に読
み出し、２つのバンクのワード線を交互に立ち上げ連続
して読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は不揮発性半導体記憶装
置に係り、特にメモリの大容量化に対応した高速一括読
み出しやビット線の狭ピッチ化に好適な不揮発性半導体
記憶装置に関する。

【０００２】

【従来の技術】従来、この種の不揮発性半導体記憶装
置、例えば、フラッシュメモリについては、１９９４シ
ンポジウム オン ブイエルエスアイ サーキッツ ダ
イジェスト オブ テクニカル ペーパーズの第６１〜
第６２頁（1994 Symposium on VLSI Circuits Digest o
f Technical Papers, pp.61-62）に記載されている。以
下、この従来のフラッシュメモリの（１）読み出し、
（２）書き込み、及び（３）消去の各動作について図９
を用いて説明する。

【０００３】図９は、従来のフラッシュメモリの動作を
説明するために、ワード線とビット線に接続される１個
のメモリセルを示す要部回路図である。図９において、
参照符号ＭＣはフローティングゲートを有するメモリセ
ル、１０〜１７はスイッチ動作をするｎチャネルＭＯＳ
トランジスタ（以下、単にＮＭＯＳスイッチと称する）
を示し、以下の説明においては、特にことわらない限
り、各ＮＭＯＳスイッチはそれを制御するゲートに接続
される信号線の符号名で呼ぶことにする。

【０００４】(１)読み出し動作：読み出し動作はメモリ
セルＭＣに流れる電流により、メモリセルＭＣの“１”
または“０”の状態を判定する。図９において、信号線
ＰＲＣと信号線ＴＲを立ち上げてＮＭＯＳスイッチ１
３，１５をオンさせてビット線ＢＬとセンスラッチ回路
ＳＬを共通ソース線ＶＳＡの電圧にプリチャージした
後、信号線ＰＲＣ線と信号線ＴＲの電圧を下げてＮＭＯ
Ｓスイッチ１３，１５をオフさせる。次に、ワード線Ｗ
Ｌに電源電圧Ｖｃｃ（不図示）を印加した後、３本の信
号線ＳＴ１，ＳＴ２，ＴＲを立ち上げ、それぞれのＮＭ
ＯＳスイッチ１０，１１，１５をオンさせて、セル情報
に対応したビット線ＢＬの電圧の変化を各ビット線ごと
に設けられたセンスラッチ回路ＳＬに一括して一時的に
保持させる。この後、各ビット線ＢＬに設けられたＮＭ
ＯＳスイッチ１７をＳＷ線によってオンすることによ
り、メモリセルＭＣに保持させた情報をＩＯ線に出力さ
せる。

【０００５】(２)書き込み動作：一方、書き込み動作は
まず、ＩＯ線からＮＭＯＳスイッチＳＷを介してセンス
ラッチ回路ＳＬに“１”または“０”の情報を保持させ
る。センスラッチ回路ＳＬに“１”が保持されている場
合にはＮＭＯＳスイッチ１６がオンしているので、ＮＭ
ＯＳスイッチＰＧをオンすることにより、ビット線ＢＬ
は共通ソースＶＳＡの電圧４Ｖにプリチャージされる。
尚、センスラッチ回路ＳＬに“０”が保持されている場
合には、ＮＭＯＳスイッチ１６はオフのままであるから
ビット線ＢＬはプリチャージされない。次にワード線Ｗ
Ｌの電圧を−９Ｖにし、ＮＭＯＳスイッチＴＲとＳＴ２
をオンさせる。この時、情報“１”が保持されているセ
ンスラッチ回路ＳＬに接続されているビット線の電圧は
４Ｖにプリチャージされていて、情報“０”が保持され
ているセンスラッチ回路ＳＬに接続されているビット線
の電圧はプリチャージされずに０Ｖである。従って、書
き込みは情報“１”が保持されているセンスラッチ回路
ＳＬにつながるメモリセルＭＣに情報“１”が書き込ま
れる。

【０００６】その後、ＮＭＯＳスイッチＤＤＣをオンさ
せてビット線ＢＬを共通ソースＶ２に接続し、ビット線
ＢＬをディスチャージさせる。情報“１”または“０”
が保持されているセンスラッチ回路ＳＬにつながる各ビ
ット線ＢＬを、ＮＭＯＳスイッチＰＧをオンさせること
によって、それぞれのセンスラッチ回路の情報データに
対応して情報“１”の場合ＮＭＯＳスイッチ１６がオン
しているので共通ソースＶＳＡの電圧を１Ｖにして１Ｖ
に再びプリチャージし、情報“０”の場合ＮＭＯＳスイ
ッチ１６がオフしたままなのでプリチャージしない。

【０００７】次に、書き込みが終了したかどうかを確認
するベリファイ動作を行なう。ベリファイ動作はワード
線ＷＬの電圧を１．５Ｖにして、ＮＭＯＳスイッチＳＴ
１，ＳＴ２をオンさせた後でＮＭＯＳスイッチＴＲをオ
ンさせる。センスラッチ回路ＳＬに情報“１”が保持さ
れていてかつ、書き込まれたメモリセルＭＣのしきい値
が１．５Ｖよりも低くなっていると、ワード線ＷＬの電
圧１．５ＶでメモリセルＭＣがオンするのでビット線Ｂ
Ｌの電圧が低くなり、センスラッチ回路ＳＬに記憶され
ていた情報“１”は“０”に変化する。これにより、メ
モリセルＭＣに情報が書き込まれたことを確認して、こ
のメモリセルＭＣへの書き込みを終了する。書き込み動
作をした後、ベリファイ動作でメモリセルＭＣのしきい
値が１．５Ｖ以上であることが確認されると、センスラ
ッチ回路ＳＬに記憶された情報“１”はそのままで、再
び、このメモリセルＭＣには書き込み動作が行なわれ、
メモリセルＭＣのしきい値が１．５Ｖよりも低くなり、
センスラッチ回路ＳＬに保持された情報が“１”から
“０”に変化するまで再書き込み及びベリファイ動作が
続けられる。

【０００８】(３)消去動作：消去動作は、ワード線ごと
に行なう。このためにワード線ＷＬの電圧を１２Ｖと
し、基板（不図示）に−４Ｖを印加し、ＮＭＯＳスイッ
チ１０の信号線ＳＴ１を電源電圧Ｖｃｃ、ＮＭＯＳスイ
ッチ１０のソースに接続される共通ソース線Ｖ１を−４
Ｖにし、かつＮＭＯＳスイッチＤＤＣ，ＳＴ２のゲート
電圧を０Ｖ、ＮＭＯＳスイッチＤＤＣのソースに接続さ
れる共通ソース線Ｖ２の電圧を０Ｖにしてビット線ＢＬ
をフローティングとすることで消去動作を行なう。な
お、図９において、信号線ＳＥＴは、センスラッチ回路
ＳＬを駆動するＮＭＯＳスイッチ１８を切り換える信号
線である。

【０００９】また、従来のフラッシュメモリにおいて、
ビット線のショートなどによる欠陥に対するＤＣ的な救
済措置については、まだ行なわれていない。

【００１０】

【発明が解決しようとする課題】しかしながら前述した
従来のフラッシュメモリでは、ワード線ごとに一括して
読み出すメモリ構成であり、１本のワード線の読み出し
が終了したらセンスラッチ回路をリセッしてビット線と
センス回路をディスチャージし、次に再びビット線とセ
ンスラッチ回路のプリチャージを行ってから次のワード
線を選択して読み出すという動作を全部のワード線に対
して繰り返すことによりメモリ内容を一括して読み出す
ため、メモリ容量が大きくなればなるほどプリチャー
ジ、ディスチャージに要する時間がかかり、メモリの大
容量化と共に高速に一括読み出しを行うことが困難にな
るという問題点が生じてきている。

【００１１】また、従来のフラッシュメモリのようにビ
ット線１本ごとにセンスラッチ回路を設ける構成では、
メモリの大容量化に伴うメモリセルの微細化によってレ
イアウト上のビット線間隔は狭くできるけれども、対応
するセンスラッチ回路の大きさはこのビット線の狭ピッ
チ化に対応しきれないという問題点があった。更に、メ
モリセルの微細化によってビット線間のショートなどの
欠陥が生じた場合のＤＣ的な救済措置を解決する必要が
あるけれども、従来のフラッシュメモリにおいてはこの
ような救済措置がまだ行われていなかった。

【００１２】そこで、本発明の目的は、メモリの大容量
化に対応して高速に一括読み出しを行うことができると
共に、メモリセルの微細化に伴うビット線間のショート
不良などに対するＤＣ救済措置を容易に備えることが可
能な不揮発性半導体記憶装置を提供することである。ま
た、本発明の他の目的は、メモリの大容量化によるメモ
リセルの微細化に対応したセンスラッチ回路の狭ピッチ
化が可能であると共に、メモリセルの微細化に伴うビッ
ト線間のショート不良などに対するＤＣ救済措置を容易
に備えることが可能な不揮発性半導体記憶装置を提供す
ることである。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、メモリマットを２つのバンクに分割
し、これら２つのバンクで１組の増幅・情報保持手段す
なわちセンスラッチ回路を共有し、センスラッチ回路が
各々ブロックごとに独立に動作できるように構成すると
共に、外部クロックに同期させて読み出し動作を行うよ
うに構成して読み出しの高速化を図る。また、複数対の
ビット線で１個のセンスラッチ回路を共有するブロック
からなる複数ブロック構成とすることにより狭ピッチ化
に対応する。そして、各ブロックごとに、センスラッチ
回路の電源スイッチ、プリチャージ回路の電源スイッ
チ、及びディスチャージ用のスイッチを設けると共に、
微細化に伴うビット線間のショート不良などの欠陥に対
するＤＣ救済用にこれらのスイッチを兼用して用いる構
成とする。更に具体的に本発明の上記目的達成手段につ
いて詳述すれば、以下の通りである。

【００１４】本発明に係る不揮発性半導体記憶装値は、
図１で示すように、複数のワード線と、複数のビット線
と、前記複数のワード線と複数のビット線との各交点に
配置され、それぞれフローティングゲートを有する複数
のメモリセルＭＣからなるメモリアレイと、ビット線上
の信号を増幅し保持する複数の増幅・情報保持手段すな
わちセンスラッチ回路と、を少なくとも備えた不揮発性
半導体記憶装置において、前記メモリアレイを含むメモ
リマットが第１及び第２のバンクに分割されて構成さ
れ、第１のバンクに属するビット線すなわちＢＬ１１
ａ，……ＢＬｎ４ａと第２のバンクに属するビット線Ｂ
Ｌ１１ｂ，……ＢＬｎ４ｂとがそれぞれ対となって前記
センスラッチ回路をそれぞれ共有すると共に、複数の前
記ビット線対ＢＬ１１ａとＢＬ１１ｂ，……ＢＬｎ４ａ
とＢＬｎ４ｂ及び該ビット線対と同数のセンスラッチ回
路ＳＬ１１，……ＳＬｎ４とからなる各ブロックを選択
的に制御するスイッチ手段を設けたことを特徴とするも
のである。

【００１５】前記不揮発性半導体記憶装置において、前
記各ブロックを選択的に制御するスイッチ手段は、図１
の実施例で言えば、ビット線をプリチャージするときに
電荷を供給するための電源線ＰＰと接続する経路を各ブ
ロック単位で選択的に制御するスイッチＤＣＰＣ１，…
…ＤＣＰＣｎと、ビット線をディスチャージするときに
各ブロック単位で選択的に制御するスイッチ／ＤＣＰＣ
１ａ，……／ＤＣＰＣｎａ，／ＤＣＰＣ１ｂ，……／Ｄ
ＣＰＣｎｂと、増幅・情報保持手段の電源のオン・オフ
をブロック単位で選択的に制御するためのスイッチＤＣ
Ｄ１，……ＤＣＤｎとから構成される。

【００１６】また、この場合、各バンクは外部クロック
の倍の周期で動作するスイッチ手段すなわち図１に示す
ようにスイッチＹＳ１ａ，ｂとＹＳ２ａ，ｂを介してそ
れぞれ出力用増幅・情報保持手段すなわち出力用センス
ラッチ回路ＳＬａ，ｂに並列接続される第１及び第２の
副入出力線ＩＯ１ａ，ｂとＩＯ２ａ，ｂを有し、出力用
センスラッチ回路は外部クロックと半周期ずれて動作す
る出力用スイッチ手段ＳＷａ，ｂを介してそれぞれ各バ
ンクの出力線ＩＯａ，ｂに接続され、各バンクの第１の
副入出力線ＩＯ１ａ，ｂは外部クロックに同期して動作
する各スイッチ手段Ｓ１１ａ，Ｓ１３ａ，……Ｓｎ１
ａ，Ｓｎ３ａ，Ｓ１１ｂ，Ｓ１３ｂ，……Ｓｎ１ｂ，Ｓ
ｎ３ｂを介して前記各ブロック内の第１の組の複数のセ
ンスラッチ回路に並列接続され、第２の副入出力線ＩＯ
２ａ，ｂは外部クロックに同期して動作する各スイッチ
手段Ｓ１２ａ，Ｓ１４ａ，……Ｓｎ２ａ，Ｓｎ４ａ，Ｓ
１２ｂ，Ｓ１４ｂ，……Ｓｎ２ｂ，Ｓｎ４ｂを介して前
記各ブロック内の第２の組の複数のセンスラッチ回路に
並列接続されて構成されれば好適である。

【００１７】更に、前記第１の副入出力線ＩＯ１ａ，ｂ
と接続される第１の組のセンスラッチ回路に格納された
同一ワード線に接続されるメモリセルの情報が前記出力
用センスラッチ回路ＳＬａ，ｂを介してバンクの出力線
ＩＯａ，ｂから出力される動作と並行して、前記第２の
副入出力線ＩＯ２ａ，ｂに接続される第２の組のセンス
ラッチ回路に格納された前記同一ワード線に接続される
メモリセルの情報を前記出力用センスラッチ回路ＳＬ
ａ，ｂに格納する動作を行なうように構成すれば好適で
ある。

【００１８】前記第１の組センスラッチ回路は各ブロッ
ク内の奇数番目のセンスラッチ回路ＳＬ１１，ＳＬ１
３，……ＳＬｎ１，ＳＬｎ３からなる組とし、前記第２
の組のセンスラッチ回路は各ブロック内の偶数番目のセ
ンスラッチ回路ＳＬ１２，ＳＬ１４，……ＳＬｎ２，Ｓ
Ｌｎ４からなる組とすることができる。また、一方のバ
ンクのワード線、例えば、図１で言えばワード線ＷＬ１
ａに対して接続されるメモリセルの情報をバンクＡの出
力線ＩＯａから出力を行なっている間に、他方のバンク
Ｂのワード線ＷＬ１ｂを選択する動作を行なうように構
成すれば好適である。この場合、前記動作は外部クロッ
ク信号に同期して行なうように構成すれば好適である。

【００１９】また、本発明に係る不揮発性半導体記憶装
置は、図４に示すように、複数のワード線と、複数のビ
ット線と、前記複数のワード線と複数のビット線との各
交点に配置され、それぞれフローティングゲートを有す
る複数のメモリセルからなるメモリアレイと、ビット線
上の信号を増幅し保持する複数の増幅・情報保持手段す
なわちセンスラッチ回路と、を少なくとも備えた不揮発
性半導体記憶装置において、前記メモリアレイを含むメ
モリマットが読み出し側メモリマットＭＡａとリファレ
ンスマットＭＡｂに分割されて構成され、読み出し側メ
モリマットＭＡａに属するビット線ＢＬ１１ａ，……Ｂ
Ｌｎ４ａとリファレンスマットに属するビット線ＢＬ１
１ｂ，……ＢＬｎ４ｂとがそれぞれ対になると共に、該
複数のビット線対ＢＬ１１ａとＢＬ１１ｂ，……ＢＬｎ
４ａとＢＬｎ４ｂと１個のセンスラッチ回路ＳＬ１，…
…ＳＬｎとからなる各ブロックを選択的に制御するスイ
ッチ手段を設けたことを特徴とする。

【００２０】この場合、前記各ブロックを選択的に制御
するスイッチ手段は、図４で言えば、ビット線をプリチ
ャージするときに電荷を供給するための電源線Ｖｃｃと
接続する経路を各ブロック単位で選択的に制御するスイ
ッチＤＣＰＣ１，……ＤＣＰＣｎと、ビット線をディス
チャージするときに各ブロック単位で選択的に制御する
スイッチ／ＤＣＰＣ１ａ，……／ＤＣＰＣｎａ，／ＤＣ
ＰＣ１ｂ，……／ＤＣＰＣｎｂと、センスラッチ回路の
電源のオン・オフをブロック単位で選択的に制御するた
めのスイッチＤＣＤ１，……ＤＣＤｎとから構成され
る。

【００２１】前記不揮発性半導体記憶装置において、ビ
ット線同士が結線不良や異物による導通不良を生じた場
合に、導通不良を生じたブロックの、前記ブロックを選
択的に制御するスイッチ手段を、選択的に切断する第１
の信号線選択手段、すなわち、図８に示すように、アド
レスバッファ２１とヒューズＲＯＭ２２とＡＮＤ回路２
３とデコーダ２４から構成される信号線選択回路３０を
複数ブロックごとに更に設ければ好適である。

【００２２】また、前記第１及び第２のバンクの各ワー
ド線に共通接続された各ワード線を有する予備メモリマ
ット、予備メモリマットと、予備メモリマット内の複数
ビット線対及び該ビット線対と同数のセンスラッチ回路
からなる各ブロック、例えば図１のメモリマットのよう
に、ビット線対ＢＬ１１ａとＢＬ１１ｂ，……ＢＬ１４
ａとＢＬ４ｂの４対と４個のセンスラッチ回路ＳＬ１
１，……ＳＬ１４からなるブロックの、各ブロックを選
択的に制御するスイッチ手段すなわちスイッチＤＣＰＣ
１，……ＤＣＰＣｎと、スイッチ／ＤＣＰＣ１ａ，……
…／ＤＣＰＣｎａ，／ＤＣＰＣ１ｂ，……／ＤＣＰＣｎ
ｂと、スイッチＤＣＤ１，……ＤＣＤｎを更に選択する
第２の信号線選択手段すなわち図８に示すような比較回
路２５とヒューズＲＯＭ２６，２７とＡＮＤ回路２８と
デコーダ２９からなる信号線選択回路３１と、を設ける
ことができる。

【００２３】或いは、図８に示すように、前記読み出し
側メモリマットとリファレンスマットの各ワード線に共
通接続された各ワード線を有する予備メモリマットＲＭ
と、予備メモリマット内の複数ビット線対と１個の増幅
・情報保持手段からなる各ブロックを選択的に制御する
スイッチ手段を更に選択する信号線選択回路３１と、を
設けた構成とすれば良い。

【００２４】この場合、前記予備メモリマット内の各ブ
ロックを選択的に制御するスイッチ手段は、図７（ｂ）
に示すように、ビット線をプリチャージするときに電荷
を供給するための電源線Ｖｃｃと接続する経路を各ブロ
ック単位で選択的に制御するスイッチＤＣＰＣと、ビッ
ト線をディスチャージするときに各ブロック単位で選択
的に制御するスイッチ／ＤＣＰＣａ，ＤＣＰＣｂと、セ
ンスラッチ回路ＳＬの電源のオン・オフをブロック単位
で選択的に制御するためのスイッチＤＣＤとから構成さ
れるスイッチである。

【００２５】

【作用】本発明に係る不揮発性半導体記憶装置によれ
ば、メモリアレイを含むメモリマットが第１及び第２の
バンクに分割されて構成され、第１のバンクに属するビ
ット線と第２のバンクに属するビット線とがそれぞれ対
となってセンスラッチ回路をそれぞれ共有すると共に、
複数の前記ビット線対及び該ビット線対と同数のセンス
ラッチ回路とからなる各ブロックを選択的に制御するス
イッチ手段を設けたことにより、第１のバンクのワード
線につながるメモリセルの情報を読み出している最中に
第２のバンクのワード線につながるブロックのビット線
をプリチャージすることができる。

【００２６】前記各ブロックを選択的に制御するスイッ
チ手段を、ビット線をプリチャージするときに電荷を供
給するための電源線と接続する経路を各ブロック単位で
選択的に制御するスイッチと、ビット線をディスチャー
ジするときに各ブロック単位で選択的に制御するスイッ
チと、増幅・情報保持手段の電源のオン・オフをブロッ
ク単位で選択的に制御するためのスイッチとしたことに
より、後述するようにビット線ショートなどの欠陥のあ
る不良ブロックをブロック単位で救済することが可能に
なる。

【００２７】各バンクは外部クロックの倍の周期で動作
するスイッチ手段を介してそれぞれ出力用センスラッチ
回路に並列接続される第１及び第２の副入出力線を有
し、出力用センスラッチ回路は外部クロックと半周期ず
れて動作する出力用スイッチ手段を介してそれぞれ各バ
ンクの出力線に接続され、各バンクの第１の副入出力線
は外部クロックに同期して動作する各スイッチ手段を介
して前記各ブロック内の第１の組の複数のセンスラッチ
回路に並列接続され、第２の副入出力線は外部クロック
に同期して動作する各スイッチ手段を介して前記各ブロ
ック内の第２の組の複数のセンスラッチ回路に並列接続
されて成るように構成したことにより、各バンクのワー
ド線に接続されるメモリセルの情報を外部クロックに同
期して読み出すことができる。

【００２８】前記第１の副入出力線と接続される第１の
組のセンスラッチ回路に格納された同一ワード線に接続
されるメモリセルの情報が前記出力用センスラッチ回路
を介してバンクの出力線から出力される動作と並行し
て、前記第２の副入出力線に接続される第２の組のセン
スラッチ回路に格納された前記同一ワード線に接続され
るメモリセルの情報を前記出力用センスラッチ回路に格
納するように動作するため、同一ワード線に接続された
メモリセルの情報を外部クロックに同期して高速に読み
出すことができる。

【００２９】また、前記第１の組のセンスラッチ回路を
各ブロック内の奇数番目のセンスラッチ回路からなる組
とし、前記第２の組のセンスラッチ回路を各ブロック内
の偶数番目のセンスラッチ回路からなる組とすることに
より、同一ワード線に接続されたメモリセルの情報を連
続して外部クロックに同期しながら高速に読み出すこと
ができる。

【００３０】さらに、一方のバンクのワード線に対して
接続されるメモリセルの情報を前記一方のバンクの出力
線から出力を行なっている間に、他方のバンクのワード
線を選択するようにワード線単位でバンクが交互に動作
するので、ビット線のプリチャージ、ディスチャージに
よる遅れをなくして高速にメモリの一括読み出しを行な
える。特に、前記動作は外部クロック信号に同期して行
なうことにより、外部クロックに同期して高速にメモリ
の一括読み出しを行なうことができる。

【００３１】このように、読み出しの高速化について
は、アドレスの発生から一連の読み出し動作までを外部
クロックに同期させて行ない、各々独立に動作できる一
組のセンスラッチ回路を共有した２つのバンクを切り換
えてワード線ごとに読みだすことにより、従来の方式よ
りも高速にメモリの一括読み出し動作が可能となる。

【００３２】また、メモリアレイを含むメモリマットが
読み出し側メモリマットとリファレンスマットに分割さ
れて構成され、読み出し側メモリマットに属するビット
線とリファレンスマットに属するビット線とがそれぞれ
対になると共に、該複数のビット線対と１個の前記増幅
・情報保持手段とからなる各ブロックを選択的に制御す
るスイッチ手段を設けたことにより、大容量化に伴うメ
モリセルの微細化によるビット線の狭ピッチ化に対応す
ることができる。

【００３３】そして、この場合も前記各ブロックを選択
的に制御するスイッチ手段を、ビット線をプリチャージ
するときに電荷を供給するための電源線と接続する経路
を各ブロック単位で選択的に制御するスイッチと、ビッ
ト線をディスチャージするときに各ブロック単位で選択
的に制御するスイッチと、増幅・情報保持手段の電源の
オン・オフをブロック単位で選択的に制御するためのス
イッチとしたことにより、次に述べるようにビット線シ
ョートなどの欠陥のある不良ブロックをブロック単位で
救済することが可能になる。

【００３４】ビット線同士が結線不良や異物による導通
不良を生じた場合に、導通不良を生じたブロックの、前
記ブロックを選択的に制御するスイッチ手段を、選択的
に切断する第１の信号線選択手段を複数ブロックごとに
更に設けることにより、不良ビット線を有するメモリセ
ルのブロック単位で、電源線を介して流れる異常電流を
遮断することができると共に、不良ビット線につながる
メモリセルのアドレス指定がなされても選択されないよ
うにできる。

【００３５】また、前記第１及び第２のバンクの各ワー
ド線に共通接続された各ワード線を有する予備メモリマ
ットと、予備メモリマット内の複数ビット線対及び該ビ
ット線対と同数の増幅・情報保持手段からなる各ブロッ
クを選択的に制御するスイッチ手段を更に選択する第２
の信号線選択手段と、を設けることにより、不良ブロッ
ク内のメモリセルがアドレス指定されたときに、不良ブ
ロック内のメモリセルの代わりに予備メモリマット内の
ブロックの対応するメモリセルが選択されるようにする
ことができる。

【００３６】同様に、読み出し側メモリマットとリファ
レンスマットの各ワード線に共通接続された各ワード線
を有する予備メモリマットと、予備メモリマット内の複
数ビット線対と１個の増幅・情報保持手段からなる各ブ
ロックを選択的に制御するスイッチ手段を更に選択する
第２の信号線選択手段と、を設けることにより、不良ブ
ロック内のメモリセルがアドレス指定されたときに、不
良ブロック内のメモリセルの代わりに予備メモリマット
内のブロックの対応するメモリセルが選択されるように
することができる。すなわち、複数あるビット線とこれ
と対応するセンスラッチ回路をもってひとつのブロック
とし、センスラッチ回路の電源スイッチとブロックごと
に設けたプリチャージ回路の電源スイッチ、及びビット
線をディスチャージするスイッチを切ることによって、
ビット線のショートなどによる電源電圧が異常に低下す
る不良が生じた場合、予備に用意したメモリマットとブ
ロック単位で置換してメモリの欠陥を救済することが可
能となる。

【００３７】この場合、予備メモリマット内の各ブロッ
クを選択的に制御するスイッチ手段を、ビット線をプリ
チャージするときに電荷を供給するための電源線と接続
する経路を各ブロック単位で選択的に制御するスイッチ
と、ビット線をディスチャージするときに各ブロック単
位で選択的に制御するスイッチと、増幅・情報保持手段
の電源のオン・オフをブロック単位で選択的に制御する
ためのスイッチとから構成することにより、予備のメモ
リブロックへの電源供給スイッチとして動作する。

【００３８】

【実施例】次に、本発明に係る不揮発性半導体記憶装置
の実施例につき、添付図面を参照しながら以下詳細に説
明する。なお、図面中で参照符号の上に線を引いて示し
たコンプリメンタリ信号は、本文中では参照符号の前に
／を付けて示す。

【００３９】＜実施例１＞図１は、本発明に係る不揮発
性半導体記憶装置の一実施例を示す要部回路図である。
図１において、メモリマットを２つのバンクＡ，Ｂに分
け、各信号線などの参照符号の末尾の小文字ａ，ｂは、
それぞれのバンクＡ，Ｂのものであることを示す。ま
た、同図中において、外部クロックおよび外部クロック
取り込み回路は示されていない（尚、シンクロナスＤＲ
ＡＭに用いられている一般的な外部クロック取り込み回
路を用いればよい。）が、後述するように本実施例では
外部クロックに同期し、２つのバンクＡ，Ｂをワード線
ごとに切り換えることにより、読み出し動作の高速化を
図る。

【００４０】図１に示すように、バンクＡには４ｎ本の
ビット線ＢＬ１１ａ，……ＢＬｎ４ａとｍ本のワード線
ＷＬ１ａ，……ＷＬｍａがあり、同様にバンクＢには４
ｎ本のビット線ＢＬ１１ｂ，……ＢＬｎ４ｂとｍ本のワ
ード線ＷＬ１ｂ，……ＷＬｍｂがある。ビット線とワー
ド線の各交点には、フローティングゲートを有し、ドレ
インがＮＭＯＳスイッチＳＴ２ａまたはＳＴ２ｂを介し
てビット線に、ソースがＮＭＯＳスイッチＳＴ１ａまた
はＳＴ１ｂを介して共通ソース線ＶＳＡに、制御ゲート
がワード線にそれぞれ接続されたメモリセルＭＣが接続
される。従って、バンクＡ，Ｂには、４ｎ本のビット線
とｍ本のワード線の各交点にメモリセルＭＣが設けられ
た、それぞれ４ｎ行ｍ列のメモリアレイＭＡａ，ＭＡｂ
がある。

【００４１】そして、バンクＡのビット線ＢＬ１１ａと
バンクＢのビット線ＢＬ１１ｂがセンスラッチ回路ＳＬ
１１を、ビット線ＢＬ１２ａとビット線ＢＬ１２ｂがセ
ンスラッチ回路ＳＬ１２を、……ビット線ＢＬｎ４ａと
ビット線ＢＬｎ４ｂがセンスラッチ回路ＳＬｎ４を、そ
れぞれ共有するように接続し、４個のセンスラッチ回路
を１ブロックとして同時に駆動・リセットをするための
ｎ個のスイッチＤＣＤ１，……ＤＣＤｎを設けている。
なお、スイッチＤＣＤ１，……ＤＣＤｎは、それぞれＮ
ＭＯＳスイッチとインバータを介したｐチャネルＭＯＳ
トランジスタのスイッチ（以下、ＰＭＯＳスイッチと称
する。）とから構成される。

【００４２】同図において、ｎ個のＰＭＯＳスイッチＤ
ＣＰＣ１，……ＤＣＰＣｎと、バンクＡ側にｎ個のＮＭ
ＯＳスイッチ／ＤＣＰＣ１ａ，……／ＤＣＰＣｎａと、
バンクＢ側にｎ個のＮＭＯＳスイッチ／ＤＣＰＣ１ｂ，
……／ＤＣＰＣｎｂとは、それぞれ４本ずつのビット線
をプリチャージおよびディスチャージするために設けた
スイッチであり、ＤＣ救済用にも用いられるスイッチで
ある。また、各バンクに設けた４ｎ個のＮＭＯＳスイッ
チＤ１１ａ，Ｄ１２ａ，……Ｄｎ４ａ及びＤ１１ｂ，Ｄ
１２ｂ，……Ｄｎ４ｂは、それぞれに接続されたビット
線をディスチャージするためのスイッチである。ＮＭＯ
ＳスイッチＰＲＣａとＰＲＣｂは読み出し時にビット線
をプリチャージするときに用いるスイッチであり、ＮＭ
ＯＳスイッチＹＷａとＹＷｂは書き込み時にビット線を
プリチャージするときに用いるスイッチである。

【００４３】それぞれのセンスラッチ回路ＳＬ１１，…
…ＳＬｎ４に一時的に保持された対応するビット線上の
選択されたメモリセルＭＣの情報は、バンクＡ側のメモ
リセルの場合、外部クロックＣＬＫ（不図示）にそれぞ
れ同期して動作するＮＭＯＳスイッチＳ１１ａ，Ｓ１２
ａ，……Ｓｎ４ａ，Ｓ１ａ，……Ｓｎａ，ＹＳ１ａ，Ｙ
Ｓ２ａ，ＳＷａを介して入出力信号線ＩＯａに出力し、
バンクＢ側のメモリセルの場合、外部クロックＣＬＫに
それぞれ同期して動作するＮＭＯＳスイッチＳ１１ｂ，
Ｓ１２ｂ，……Ｓｎ４ｂ，Ｓ１ｂ，……Ｓｎｂ，ＹＳ１
ｂ，ＹＳ２ｂ，ＳＷｂを介して入出力信号線ＩＯｂに出
力するように接続される。また、ＷＤａはバンクＡ側の
ワードデコーダを示し、ＷＤｂはバンクＢ側のワードデ
コーダを示す。このように構成される本実施例の不揮発
性半導体記憶装置の（１）読み出し、（２）書き込み、
及び（３）消去の各動作について以下説明する。

【００４４】(１)読み出し動作：メモリ一括読み出し動
作について、図２に示した動作タイミングチャートを用
いて説明する。読み出す順番はワード線でいうと、バン
クＡのワード線ＷＬ１ａ、バンクＢのワード線ＷＬ１
ｂ、以下、ＷＬ２ａ，ＷＬ２ｂ，……ＷＬｍａ，ＷＬｍ
ｂと２つのバンクのワード線を交互に選択して読み出
す。図２のタイミングチャートには示していないが、先
ず始めにＮＭＯＳスイッチＰＲＣａと、ｎ個のＰＭＯＳ
スイッチＤＣＰＣ１，……ＤＣＰＣｎと、ＮＭＯＳスイ
ッチＳＴ２ａを閉じて、すなわちオン状態にしてバンク
Ａのビット線すべてをプリチャージする。

【００４５】次に、ＮＭＯＳスイッチＰＲＣａとＰＭＯ
ＳスイッチＤＣＰＣ１，……ＤＣＰＣｎを開いた後、す
なわちオフ状態とした後、共通ソース線ＶＳＡを０Ｖに
し、ＮＭＯＳスイッチＳＴ１ａを閉じ、ワード線ＷＬ１
ａをワードデコーダＷＤａにより選択して電源電圧Ｖｃ
ｃに立ち上げてハイ（High)状態にする。なお、ＮＭＯ
ＳスイッチＳＴ１ａ，ＳＴ２ａは、バンクＡの読み出し
終了後に開く。次の外部クロックＣＬＫの立ち上がりに
あわせてＮＭＯＳスイッチＳ１ａを閉じ、同時にスイッ
チＤＣＤ１を閉じて４個のセンスラッチ回路ＳＬ１１，
ＳＬ１２，ＳＬ１３，ＳＬ１４を駆動し、バンクＡの４
本のビット線ＢＬ１１ａ，ＢＬ１２ａ，ＢＬ１３ａ，Ｂ
Ｌ１４ａにつながる各メモリセルＭＣの情報をそれぞれ
のセンスラッチ回路ＳＬ１１，……ＳＬ１４に一時的に
保持させる。ＮＭＯＳスイッチＳ１ａは外部クロックＣ
ＬＫの立ち下がりと同時に開き、スイッチＤＣＤ１は閉
じたままである。以後、特にことわらない限り、各ＮＭ
ＯＳスイッチは外部クロックＣＬＫの立ち上がり、立ち
下がりに合わせて「閉じる」、「開く」の動作をするも
のとする。

【００４６】次の外部クロックＣＬＫに合わせてＮＭＯ
ＳスイッチＳ１１ａとＹＳ１ａが閉じ、センスラッチ回
路ＳＬ１１に保持されていた情報は副入出力信号線ＩＯ
１ａを介してセンスラッチ回路ＳＬａに送られて、ここ
でまた一時的に保持される。ＮＭＯＳスイッチＳＷａは
外部クロックＣＬＫに対して半周期ずれて動作し、ＮＭ
ＯＳスイッチＳ１１ａとＹＳ１ａが開くと同時に、この
ＮＭＯＳスイッチＳＷａが閉じて、ワード線ＷＬ１ａと
ビット線ＢＬ１１ａの交点につながる１つのメモリセル
ＭＣの情報が入出力信号線ＩＯａを通して出力される。
これと同時に、ＮＭＯＳスイッチＳ１２ａとＹＳ２ａが
閉じて、センスラッチ回路ＳＬ１２に保持されていた情
報は副入出力信号線ＩＯ２ａを介してセンスラッチ回路
ＳＬａに送られ、一時的に保持される。すぐにＮＭＯＳ
スイッチＳＷａが閉じて、この情報が入出力信号線ＩＯ
ａを介して外部に出力される。

【００４７】次の外部クロックＣＬＫで、センスラッチ
回路ＳＬ１３に保持されていた情報は、ＮＭＯＳスイッ
チＳ１３ａとＹＳ１ａが接続される副入出力信号線ＩＯ
１ａを介して、またセンスラッチ回路ＳＬａに送られ、
保持される。ＮＭＯＳスイッチＹＳ１ａとＹＳ２ａは、
外部クロックＣＬＫの倍の周期で動作してメモリセルＭ
Ｃの情報をセンスラッチ回路ＳＬａに送る。

【００４８】センスラッチ回路ＳＬ１１，……ＳＬ１４
の駆動スイッチＤＣＤ１は、ＮＭＯＳスイッチＳ１４ａ
とＹＳ２ａが開き、４番目のセンスラッチ回路ＳＬ１４
に保持されていた情報が副入出力信号線ＩＯ２ａを介し
てセンスラッチ回路ＳＬａに送られると同時に開いて、
４個のセンスラッチ回路ＳＬ１１，ＳＬ１２，ＳＬ１
３，ＳＬ１４をリセットする。

【００４９】このようにして、各スイッチを外部クロッ
クＣＬＫに同期させることにより、ワード線ＷＬ１ａに
つながるメモリセルＭＣの情報を絶え間無く出力させる
ことができる。尚、メモリセルＭＣはフローティングゲ
ートを有する不揮発性のメモリセルであるから、読み出
し動作を行ってもメモリセルの情報は消えないので、シ
ンクロナスＤＲＡＭ（Dynamic Random Access Memory）
のように読み出し後に再書き込みを行うリフレッシュ動
作が必要でないことは言うまでもない。

【００５０】更に、バンクＡの出力中にバンクＢのＮＭ
ＯＳスイッチＰＲＣｂを閉じると共に、既に入出力信号
線ＩＯａに情報を出力したブロックのセンスラッチ回路
のスイッチ、この場合ＰＭＯＳスイッチＤＣＰＣ１を閉
じて、そのブロックの４本のビット線ＢＬ１１ｂ，……
ＢＬ１４ｂと４個のセンスラッチ回路ＳＬ１１，……Ｓ
Ｌ１４をプリチャージする。

【００５１】バンクＡのワード線ＷＬ１ａの立ち下がり
と同時に、バンクＢのワード線ＷＬ１ｂをワードデコー
ダＷＤｂにより選択してハイに立ち上げておくと、外部
クロックＣＬＫに同期させて各スイッチＳ１ｂ，ＤＣＤ
１，……ＤＣＤｎ，Ｓ１１ｂ，……Ｓｎ４ｂ，ＹＳ１
ｂ，ＹＳ２ｂ，ＳＷｂを前述したバンクＡでの一連の動
作と同様に動作させることにより、ワード線ＷＬ１ｂに
つながるメモリセルの情報を副入出力信号線ＩＯ１ｂ，
ＩＯ２ｂを介して入出力信号線ＩＯｂから外部へ出力さ
せることができる。この時、またバンクＡのビット線を
プリチャージしておけば、バンクＡの１本のワード線に
つながるメモリセルの情報を引き続き出力させることが
できる。

【００５２】このようにして、各スイッチの動作を外部
クロックＣＬＫに同期させて行い、２つのバンクをワー
ド線ごとに交互に切り換えることにより、一括読み出し
の高速化を図ることができる。尚、読み出し動作時にお
いては、共通ソース線ＶＳＡとＰＮをロー（Low）状
態、この場合０Ｖにし、共通ソース線ＰＰを１Ｖの電圧
にする。また、ＮＭＯＳスイッチＤ１１ａ，……Ｄｎ４
ａ，Ｄ１１ｂ，……Ｄｎ４ｂはオフ状態にする。

【００５３】(２)書き込み動作：次に、図１の回路にお
ける書き込み動作について、図３を用いて説明する。図
３は、書き込み動作時の各スイッチ及び選択されたワー
ド線の動作を示すタイミングチャートである。書き込み
動作はワード線ごとに一括して行なわれ、バンクＡに書
き込む場合は、入出力信号線ＩＯａと、副入出力信号線
ＩＯ１ａ又はＩＯ２ａとを通して、バンクＢに書き込む
場合は、入出力線ＩＯｂと、副入出力信号線ＩＯ１ｂ又
はＩＯ２ｂを通してそれぞれ書き込む情報を送る。

【００５４】例えば、バンクＡのワード線ＷＬ１ａにつ
ながるメモリセルＭＣに書き込みを行なう場合について
説明する。尚、書き込み対象のワード線に対して後述す
る消去動作を行なってから書き込み動作を行なう。ま
ず、センスラッチ回路ＳＬ１１，……ＳＬｎ４を駆動す
るためスイッチＤＣＤ１，……ＤＣＤｎを閉じ、書き込
みが行なわれるメモリセルＭＣにつながるビット線に対
応する各センスラッチ回路ＳＬ１１，……ＳＬｎ４に情
報を保持させるため、各ＮＭＯＳスイッチＳＷａ，Ｓ１
１ａ，……Ｓｎ４ａ，ＹＳ１ａまたはＹＳ２ａを閉じ
る。ここで、ビット線ＢＬ１１ａにつながるメモリセル
ＭＣに書き込みを行なうとする場合、ビット線ＢＬ１１
ａを含む４本のビット線のブロックを共通ソース線ＰＰ
の電圧４ＶにプリチャージするためにＮＭＯＳスイッチ
ＹＷａとＳＴ２ａ、及びＰＭＯＳスイッチＤＣＰＣ１を
閉じる。

【００５５】次に、ＮＭＯＳスイッチＳ１ａを閉じ、共
通ソース線ＶＳＡを０Ｖにし、ＮＭＯＳスイッチＳＴ１
ａを閉じて、ワードデコーダＷＤａにより選択されたワ
ード線ＷＬ１ａに−９Ｖの電圧を印加し、その他の非選
択のワード線ＷＬ２ａ，……ＷＬｍａの電圧は０Ｖとす
る。

【００５６】この後、ＮＭＯＳスイッチＤ１１ａと／Ｄ
ＣＰＣ１ａを閉じてビット線ＢＬ１１ａをディスチャー
ジした後でＮＭＯＳスイッチＤ１１ａを開き、ＮＭＯＳ
スイッチＹＷａとＳＴ２ａを閉じて再びビット線ＢＬ１
１ａを共通ソース線ＰＰの電圧１Ｖにプリチャージす
る。ワード線ＷＬ１ａを例えば１．５Ｖに立ち上げ、共
通ソース線ＶＳＡを０Ｖにし、ＮＭＯＳスイッチＳ１ａ
を開いてベリファイ動作を行ない、メモリセルＭＣのし
きい値により書き込み動作の検証を行なう。このベリフ
ァイ動作において、書き込みが行なわれたメモリセルＭ
Ｃのしきい値が１．５Ｖよりも高く、書き込みが不十分
であると再び書き込み動作が行なわれ、メモリセルＭＣ
のしきい値が１．５Ｖよりも低くなりセンスラッチ回路
ＳＬ１１に保持されていた情報が「ハイ」から「ロー」
に反転するまで、書き込みとベリファイの動作が繰り返
される。

【００５７】（３）消去動作：図１の回路における消去
動作について説明する。この消去動作は、ワード線単位
で行なわれる。一例として、ワード線ＷＬ１ａにつなが
るメモリセルＭＣについて消去を行なうとする。ワード
デコーダＷＤａにより選択されたワード線ＷＬ１ａに１
２Ｖ、基板（不図示）に−４Ｖ、非選択のワード線ＷＬ
２ａ，……ＷＬｍａには０Ｖを印加し、共通ソース線Ｖ
ＳＡには−４Ｖを印加した後、ＮＭＯＳスイッチＳＴ１
ａを閉じてメモリセルのソース側に−４Ｖを印加するこ
とにより行なわれる。この時、消去されたメモリセルＭ
Ｃのしきい値は１．５Ｖよりも充分に高い電圧値とな
る。

【００５８】本実施例の不揮発性半導体記憶装置は、ビ
ット線間にショートなどの欠陥が生じた場合のＤＣ救済
措置を容易に備えることができるが、このＤＣ救済措置
については後述する実施例３において詳細に説明する。

【００５９】＜実施例２＞図４は、本発明に係る不揮発
性半導体記憶装置の別の実施例を示す要部回路図であ
る。本実施例は、ビット線の狭ピッチ化に好適な構成と
なっている。図４において参照符号ＭＡａ，ＭＡｂはメ
モリアレイを示し、メモリアレイＭＡａ，ＭＡｂは実施
例１の図１で示したフローティングゲートを有するそれ
ぞれ４ｎ行ｍ列のメモリアレイＭＡａ，ＭＡｂと同じ構
成である。尚、本実施例の場合、図４における各信号線
及び各スイッチの参照符号の末尾の小文字ａは読み出し
側のメモリマットのものであることを示し、ｂはリファ
レンスマットのものであることを示す。

【００６０】本実施例では、４本のビット線に対して１
個のセンスラッチ回路を設けて、ビット線の狭ピッチ化
に対応している。例えば、図４中に点線で囲った部分を
１つのブロックとし、このブロック中に４対のビット線
ＢＬ１１ａとＢＬ１１ｂ，ＢＬ１２ａとＢＬ１２ｂ，Ｂ
Ｌ１３ａとＢＬ１３ｂ，ＢＬ１４ａとＢＬ１４ｂ、及び
これらに対応したセンスラッチ回路ＳＬ１が設けられて
いる。スイッチＤＣＤ１は、ゲート同士がインバータを
介して接続されると共に共通ソースＰＮ，ＰＰに一方の
端子がそれぞれ接続されたＮＭＯＳとＰＭＯＳからなる
スイッチであり、センスラッチ回路ＳＬ１の駆動・リセ
ットを行なう。４対のビット線には読み出し側にそれぞ
れＮＭＯＳスイッチＳ１ａ，Ｓ２ａ，Ｓ３ａ，Ｓ４ａが
接続され、リファレンス側にそれぞれＮＭＯＳスイッチ
Ｓ１ｂ，Ｓ２ｂ，Ｓ３ｂ，Ｓ４ｂが接続されていて、こ
れらのスイッチにより各ビット線対とセンスラッチとの
接続を切り換える。各ビット線対を通してメモリセルの
情報を、信号線ＳＷａ，ＳＷｂにより制御されるＮＭＯ
Ｓスイッチを介してセンスラッチ回路ＳＬ１に送る。Ｎ
ＭＯＳスイッチＹＳ１ａは、センスラッチ回路ＳＬ１に
一時的に保持された情報を入出力信号線ＩＯａに出力さ
せるためのスイッチである。ＮＭＯＳスイッチＰＲＣ
ａ，ＰＲＣｂは、読み出し時にビット線をプリチャージ
するときに用いられるスイッチであり、一方の端子が電
源電圧Ｖｃｃに接続されるＰＭＯＳスイッチＤＣＰＣ１
は、ビット線をプリチャージするときに用いられるほ
か、ＤＣ救済を必要とする場合にも用いられるスイッチ
である。ＮＭＯＳスイッチＹＷａは、書き込み時におい
てビット線をプリチャージするためのスイッチであり、
ＮＭＯＳスイッチＹＷｂは、ベリファイ時にビット線を
プリチャージするためのスイッチである。ＷＬ１ａはワ
ード線であり、１本しか示していないが図１のメモリア
レイと同様にＷＬ１ａ，……ＷＬｍａのｍ本から成る。
また、図４では、４本のビット線毎にセンスラッチ回路
を設ける構成例を示したが、２本毎でも或いは８本毎で
あっても良い。

【００６１】本実施例の不揮発性半導体記憶装置はいわ
ゆる一括消去型のフラッシュメモリと呼ばれるものであ
り、上記したようなブロックがｎ個から構成される。以
下、このように構成されるフラッシュメモリの（１）読
み出し、（２）書き込み、及び（３）消去の各動作につ
いて説明する。

【００６２】(１)読み出し動作：読み出し動作につい
て、図５に示したタイミングチャートを用いて説明す
る。読み出し側メモリアレイＭＡａ内の選択された１本
のワード線ＷＬ１ａ上の４ｎ個のメモリセル（不図示）
の読み出し動作は以下の通りである。

【００６３】まず、各ブロックの第１番目のビット線対
ＢＬ１１ａとＢＬ１１ｂ，ＢＬ２１ａとＢＬ２１ｂ，…
…ＢＬｎ１ａとＢＬｎ１ｂを電源電圧Ｖｃｃにプリチャ
ージするために、ＮＭＯＳスイッチＳ１ａ，Ｓ１ｂを閉
じ、更にＮＭＯＳスイッチＰＲＣａ，ＰＲＣｂとＰＭＯ
ＳスイッチＤＣＰＣ１，ＤＣＰＣ２，……ＤＣＰＣｎを
閉じる。これらのスイッチを開いた後、選択された１本
のワード線ＷＬ１ａを電源電圧Ｖｃｃに立ち上げてか
ら、センスラッチ回路ＳＬ１，ＳＬ２，……ＳＬｎを駆
動するために、スイッチＤＣＤ１，ＤＣＤ２，……ＤＣ
Ｄｎを閉じる。

【００６４】次に、ＮＭＯＳスイッチＳ１ａ，Ｓ１ｂ，
ＳＷａ，ＳＷｂを閉じ、１対のビット線ＢＬ１１ａとＢ
Ｌ１１ｂの電位差によって、ビット線ＢＬ１１ａにつな
がるメモリセルに記憶された情報をセンスラッチ回路Ｓ
Ｌ１に一時的に保持させる。同様に、ビット線ＢＬ２１
ａ，……ＢＬｎ１ａにつながる各メモリセルの情報をそ
れぞれのセンスラッチ回路ＳＬ２，……ＳＬｎに一時的
に保持させる。

【００６５】この後、順次ＮＭＯＳスイッチＹＳ１ａ，
ＹＳ２ａ，……ＹＳｎａの順で閉じ、各メモリセルの情
報を入出力信号線ＩＯａに出力させる。このとき、全ワ
ード線の電圧を下げておく。ＮＭＯＳスイッチＹＳｎａ
が閉じてビット線ＢＬｎ１ａにつながるメモリセルの情
報が入出力信号線ＩＯａに出力された後、各ブロックの
第２番目のビット線対ＢＬ１２ａとＢＬ１２ｂ，ＢＬ２
２ａとＢＬ２２ｂ，……ＢＬｎ２ａとＢＬｎ２ｂをプリ
チャージするめに、ＮＭＯＳスイッチＳ２ａ，Ｓ２ｂを
閉じ、ＮＭＯＳスイッチＰＲＣａ，ＰＲＣｂを閉じ、Ｐ
ＭＯＳスイッチＤＣＰＣ１，ＤＣＰＣ２，……ＤＣＰＣ
ｎを閉じる。これらのスイッチを開いた後、再びワード
線ＷＬ１ａを電源電圧Ｖｃｃに立ち上げる。これと同時
に、スイッチＤＣＤ１，ＤＣＤ２，……ＤＣＤｎを開い
て、センスラッチ回路ＳＬ１，ＳＬ２，……ＳＬｎを一
時リセットした後で、再びセンスラッチ回路ＳＬ１，Ｓ
Ｌ２，……ＳＬｎを駆動するために、スイッチＤＣＤ
１，ＤＣＤ２，……ＤＣＤｎを閉じる。

【００６６】次に、ＮＭＯＳスイッチＳ２ａ，Ｓ２ｂ，
ＳＷａ，ＳＷｂを閉じ、ビット線ＢＬ１２ａ，ＢＬ２２
ａ，……ＢＬｎ２ａにつながるメモリセルの情報をそれ
ぞれのセンスラッチ回路ＳＬ１，ＳＬ２，……ＳＬｎに
一時的に保持させる。

【００６７】この後、ＮＭＯＳスイッチＹＳ１ａ，ＹＳ
２ａ，……ＹＳｎａの順で閉じ、入出力信号線ＩＯａに
メモリセルの情報を出力させる。以下、同様にワード線
ＷＬ１ａの電圧を下げる、電源電圧Ｖｃｃに立ち上げ
る、センスラッチ回路ＳＬ１，ＳＬ２，……ＳＬｎのリ
セット、駆動を繰り返しつつ、ＮＭＯＳスイッチＳ３ａ
とＳ３ｂ，Ｓ４ａとＳ４ｂを開閉することにより、各ブ
ロックの第３番目のビット線ＢＬ１３ａ，ＢＬ２３ａ，
……ＢＬｎ３ａ、および第４番目のビット線ＢＬ１４
ａ，ＢＬ２４ａ，……ＢＬｎ４ａの順にこれらにつなが
るメモリセルの情報を出力する。

【００６８】(２)書き込み動作：次に、書き込み動作に
ついて、各スイッチの動作を示す図６のタイミングチャ
ートを用いて説明する。書き込み動作は、ワード線単位
で行なわれ、各メモリセルに書き込まれる情報はブロッ
クごとに設けられたセンスラッチ回路に一時保持され
る。ここでは、読み出し側のメモリアレイＭＡａの選択
されたワード線ＷＬ１ａとビット線ＢＬ１１ａにつなが
るメモリセルに書き込むものとする。尚、書き込みを行
なう前に、選択されワード線ＷＬ１ａを後述する消去動
作により消去しておく。

【００６９】先ず、スイッチＤＣＤ１とＰＭＯＳスイッ
チＤＣＰＣ１を閉じてセンスラッチ回路ＳＬ１を駆動
し、入出力信号線ＩＯａから、ＮＭＯＳスイッチＹＳ１
ａを介して書き込む情報をセンスラッチ回路ＳＬ１に保
持させる。次に、ＮＭＯＳスイッチＳ１ａ，ＹＷａを閉
じてビット線ＢＬ１１ａを電源電圧Ｖｃｃにプリチャー
ジし、図示しないワードデコーダにより選択されたワー
ド線ＷＬ１ａに−９Ｖを印加し、ＮＭＯＳスイッチＳＷ
ａとＳ１ａを閉じる。この後、ＮＭＯＳスイッチＳＷ
ａ，Ｓ１ａを開き、ＮＭＯＳスイッチ／ＤＣＰＣ１ａ，
Ｄ１１ａを閉じて、ビット線ＢＬ１１ａをディスチャー
ジする。

【００７０】これらのスイッチを開いた後、ベリファイ
動作をするために先ずＮＭＯＳスイッチＹＷａ，ＹＷ
ｂ，Ｓ１ａ，Ｓ１ｂを閉じてビット線ＢＬ１１ａとＢＬ
１１ｂを１Ｖにプリチャージさせた後、ワード線ＷＬ１
ａを例えば１．５Ｖに立ち上げてから、ＮＭＯＳスイッ
チＳＷａ，ＳＷｂ，Ｓ１ａ，Ｓ１ｂを閉じる。このベリ
ファイ動作で書き込みが行なわれたメモリセルのしきい
値が１．５Ｖよりも高く、書き込みが不十分であると再
び書き込み動作が行なわれ、書き込みとベリファイの動
作は、メモリセルのしきい値が１．５Ｖより低くなっ
て、センスラッチ回路ＳＬ１に保持されていた情報が
「ハイ」から「ロー」に反転するまで繰り返される。

【００７１】(３)消去動作：消去動作は、ワード線単位
で行なわれる。例えば、ワード線ＷＬ１ａにつながるメ
モリセルについて消去を行なう場合は、選択されたワー
ド線ＷＬ１ａに１２Ｖ、非選択のワード線には０Ｖ、基
板（不図示）に−４Ｖを印加し、メモリセルのソース側
を−４Ｖにすることにより行なわれる。この場合、消去
されたメモリセルのしきい値は１．５Ｖよりも充分に高
い電圧値となる。

【００７２】このように本実施例のフラッシュメモリ
は、複数のビット線に対して１個のセンスラッチ回路を
用いる構成としたことにより、メモリセルの微細化に伴
うレイアウト上のビット線の狭ピッチ化に対応すること
ができる。また、本実施例のフラッシュメモリもビット
線間にショートなどの欠陥が生じた場合のＤＣ救済措置
を容易に備えることができるが、ＤＣ救済措置について
は後述の実施例３において詳細に説明する。

【００７３】＜実施例３＞図７は、本発明に係る不揮発
性半導体記憶装置のまた別の実施例を示す図である。本
実施例では、ビット線ショートによる欠陥が生じた場合
のＤＣ救済措置を説明する。なお、図７において、説明
の便宜上、実施例２の図４で示した構成部分と同一構成
部分については、同一の参照符号を付してその詳細な説
明を省略する。

【００７４】図７（ａ）に示した概略ブロック図から分
かるように、本実施例のフラッシュメモリは、実施例２
の図４の回路と同様に、メモリアレイＭＡａ側とＭＡｂ
側の１ブロック当たり４対のビット線に対して１個のセ
ンスラッチ回路ＳＬを共有し、このようなブロックから
なる多数のブロックで構成したメモリマットＭＭを有す
るが、更にＤＣ救済用に数ブロックの予備メモリマット
ＲＭを備えている点が相違する。図７（ｂ）は、同図
（ａ）中にビット線ショート（両端矢印で示す）による
欠陥が生じている一点鎖線で囲ったブロックの要部回路
図である。

【００７５】ビット線がショートしていると、ビット線
のプリチャージができず、電源電圧の低下を引き起こし
て正しい読み出しまたは書き込み動作ができなくなる。
この動作不良を本実施例では、次のようにして救済す
る。図７（ｂ）に示す回路において、メモリセルの情報
を読み出すために、ショートしたビット線につながるメ
モリアレイＭＡａ内のメモリセルに対応したアドレス指
定がなされたとき、センスラッチ回路ＳＬ１を駆動する
ためのスイッチＤＣＤと、ビット線をプリチャージする
ときに電荷を供給するためのＰＭＯＳスイッチＤＣＰＣ
と、ビット線をディスチャージするときに用いるＮＭＯ
Ｓスイッチ／ＤＣＰＣａ，／ＤＣＰＣｂとの４個のスイ
ッチを開、すなわちオフ状態にし、ショートしたビット
線を含む４対のビット線とセンスラッチ回路とからなる
ブロックを、予備のメモリマットＲＭ内のブロックに置
き換えて、以後用いないようにする。

【００７６】この不良ブロックの４個のスイッチをオフ
して、予備メモリマットＲＭのブロックに置き換える動
作を、図８に示した概略構成図を用いて更に詳細に説明
する。図８において、参照符号２２，２６，２７はそれ
ぞれヒューズＲＯＭを示し、各ヒューズＲＯＭには予め
アドレス信号が記憶されている。ＡＮＤ回路２３は、ア
ドレス線２０からアドレスバッファ２１に入るアドレス
信号と、ヒューズＲＯＭ２２からの信号とが一致したと
きにデコーダ２４を駆動し、そのアドレス信号に対応す
るブロックの信号線／ＤＣＰＣａ，／ＤＣＰＣｂ，ＤＣ
ＰＣ，ＤＣＤが選択される。尚、これらの回路２１〜２
４からなる信号線選択回路３０は、メモリマットＭＭ内
に複数ブロック毎に１つの割合で設けられる。

【００７７】ビット線ショート等の不良がウェーハ状態
でのチップ検査の際に検出された場合、その不良ビット
線を含むブロックの４種類の信号線／ＤＣＰＣａ，／Ｄ
ＣＰＣｂ，ＤＣＰＣ，ＤＣＤをメモリマットＭＭ上で選
択せずに、予備メモリマットＲＭで選択するために、先
ずヒューズＲＯＭ２２の中の不良部分に対応したアドレ
ス信号を発生する部分のヒューズを切断し、アドレス線
２０から不良部分を選択するアドレス信号がメモリマッ
トＭＭのアドレスバッファ２１に入っても、不良部分の
４種類の信号線／ＤＣＰＣａ，／ＤＣＰＣｂ，ＤＣＰ
Ｃ，ＤＣＤが選択されないようにする。すなわち、不良
ブロックの４個のスイッチ／ＤＣＰＣａ，／ＤＣＰＣ
ｂ，ＤＣＰＣ，ＤＣＤは常にオフ状態となる。

【００７８】次に、この不良ブロックの代わりに予備メ
モリマットＲＭ内のブロックを選択するために、ヒュー
ズＲＯＭ２６の中の不良部分に対応したブロックのアド
レス信号以外のヒューズを切断し、更に比較回路２５を
動作するように、例えば比較回路への電源供給スイッチ
（不図示）をオンさせる。これにより、メモリマットＭ
Ｍの不良ブロック部分のビット線を選択するアドレス信
号がアドレス線２０から比較回路２５に入り、ヒューズ
ＲＯＭ２６からの信号と一致したとき比較回路２５は出
力信号を出す。ヒューズＲＯＭ２７からの信号と比較回
路２５からの信号が一致するとＡＮＤ回路２８によりデ
コーダ２９が駆動され、メモリマットＭＭ内の不良部分
の代わりに、予備メモリマットＲＭのそのアドレス信号
に対応するブロックの４種類の信号線／ＤＣＰＣａ，／
ＤＣＰＣｂ，ＤＣＰＣ，ＤＣＤが選択される。尚、これ
らの回路２５〜２９からなる信号線選択回路３１は、予
備メモリマットＲＭの規模が小さくて良いので、１つあ
れば足りる。

【００７９】このように欠陥を含んだメモリマットＭＭ
のブロック内のメモリセルに対応したアドレス指定が行
われた場合、予備メモリマットＲＭに用意されたブロッ
クのスイッチＤＣＤと、ＰＭＯＳスイッチＤＣＰＣと、
ＮＭＯＳスイッチ／ＤＣＰＣａ，／ＤＣＰＣｂの４個の
スイッチを動作可能にして代わりに用いるので、ブロッ
クごと置換して予備メモリマットＲＭのブロックを使う
ことにより、ビット線ショートの不良の救済を行うこと
ができる。これによって、ビット線がショートしても４
対のビット線と１個のセンスラッチ回路とからなる小さ
なブロック単位で救済が可能となり、歩留まりが大きく
向上する。尚、本実施例において、センスラッチ回路当
たりのビット線数は２本でも８本でも或いは他の本数で
も良いことは実施例２と同様である。

【００８０】上述したようなビット線ショートをブロッ
ク単位で救済するための４種類のスイッチＤＣＤ，ＤＣ
ＰＣ，／ＤＣＰＣａ，／ＤＣＰＣｂが実施例１にも設け
られているので、すなわちセンスラッチ回路を駆動・リ
セットするスイッチＤＣＤ１，……ＤＣＤｎ、ビット線
をプリチャージするＰＭＯＳスイッチＤＣＰＣと、ビッ
ト線をデイスチャージするためのＮＭＯＳスイッチ／Ｄ
ＣＰＣ１ａ，……／ＤＣＰＣｎａ，／ＤＣＰＣ１ｂ，…
…／ＤＣＰＣｎｂがブロックごとに設けられているの
で、４個のセンスラッチ回路とこれを共有する４対のビ
ット線からなるブロック単位で、ワード線を共通とする
予備のブロックを数ブロック設けるか或いはバンクＡ，
Ｂのｎブロックのうち数ブロックを予備のブロックとし
て用いる予備メモリマットと、例えばヒューズＲＯＭか
らなる信号線選択回路３０及びスイッチ選択回路３１と
を有する冗長構成にすることにより、本実施例と同様に
ブロック単位のＤＣ救済を行うことができ、歩留まり向
上を図ることができる。

【００８１】これまでに述べた実施例のメモリアレイの
構成は、ＡＮＤ型のメモリアレイ構成であるが、他の構
成、例えば、日経マイクロデバイスの１９９３年１月号
第９１巻第５９〜６３頁に記載されているＮＯＲ型、Ｄ
ＩＮＯＲ型、ＮＡＮＤ型のメモリアレイ構成においても
実施できる。また、フラッシュメモリ以外にも、強誘電
体メモリなどの他の不揮発性メモリにも適用できる。

【００８２】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内で種々の設計変更をなし
得ることは勿論である。

【００８３】

【発明の効果】前述した実施例から明らかなように、本
発明によれば、メモリマットを２つのバンクに分割し、
各バンクのワード線を交互に立ち上げて、１本のワード
線ごとの読み出し動作を外部クロックに同期させて行な
う構成とすることにより、メモリアレイの情報を高速
に、かつ連続的に読み出すことが可能となる。

【００８４】また、１つのセンスラッチ回路を複数のビ
ット線で共有する構成とすることにより、メモリの大容
量化によるメモリセルの微細化に伴うビット線の狭ピッ
チ化に対応することができる。

【００８５】更に、ビット線とセンスラッチ回路をこの
様ないずれかの構成とし、これらビット線とセンスラッ
チ回路を１つのブロックとして、このブロックごとにセ
ンスラッチ回路の駆動・リセットを制御するスイッチと
ビット線のプリチャージに用いるスイッチとビット線の
ディスチャージに用いるスイッチとを、予備のメモリマ
ットに切り換えるＤＣ救済用のスイッチとして兼用でき
るように設け、信号線選択回路をヒューズＲＯＭを含む
構成とすることにより、ビット線間のショートなどによ
り引き起こされる電源電圧が異常に低下する欠陥が生じ
た場合、予備メモリマット内に用意されたブロックと、
ブロックごと置換することで、電源電圧の異常な低下に
よる不良を救済することが可能となる。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の一実施
例を示す要部回路図である。

【図２】図１に示した回路の読み出し動作例を示すタイ
ミングチャート図である。

【図３】図１に示した回路の書き込み動作例を示すタイ
ミングチャート図である。

【図４】本発明に係る不揮発性半導体記憶装置の別の実
施例を示す要部回路図である。

【図５】図４に示した回路の読み出し動作例を示すタイ
ミングチャート図である。

【図６】図４に示した回路の書き込み動作例を示すタイ
ミングチャート図である。

【図７】本発明に係る不揮発性半導体記憶装置の更に実
施例を示す図であり、（ａ）は概略構成図、（ｂ）は同
図（ａ）に一点鎖線で示したブロックの要部回路図であ
る。

【図８】図７の（ａ）に示した構成のメモリマットと予
備メモリマット内のブロックの切り換えを説明するため
の概略構成図である。

【図９】従来のフラッシュメモリの構成例を示す要部回
路図である。

【符号の説明】

２０…アドレス線、 ２１…アドレスバッファ、 ２２，２６，２７…ヒューズＲＯＭ、 ２３，２８…ＡＮＤ回路、 ２４，２９…デコーダ、 ３０，３１…信号線選択回路、 ＢＬ１１ａ〜ＢＬｎ４ａ，ＢＬ１１ｂ〜ＢＬｎ４ｂ…ビ
ット線、 Ｄ１１ａ〜Ｄｎ４ａ，Ｄ１１ｂ〜Ｄｎ４ｂ…ＭＯＳスイ
ッチ切換え信号線、 ＤＣＤ１〜ＤＣＤｎ…センスラッチ回路の駆動スイッチ
切り換え信号線、 ＤＣＰＣ１〜ＤＣＰＣｎ…ＤＣ救済用のスイッチ切換え
信号線、 ／ＤＣＰＣ１ａ〜／ＤＣＰＣｎａ…ＤＣ救済用のスイッ
チ切換え信号線、 ／ＤＣＰＣ１ｂ〜／ＤＣＰＣｎｂ…ＤＣ救済用のスイッ
チ切換え信号線、 ＧＮＤ…接地電位、 ＩＯａ，ＩＯｂ…入出力信号線、 ＩＯ１ａ，ＩＯ２ａ，ＩＯ１ｂ，ＩＯ２ｂ…副入出力
線、 ＭＡａ，ＭＡｂ…メモリアレイ ＭＭ…メモリマット、 ＲＭ…予備メモリマット、 ＰＮ，ＰＰ，ＶＳＡ，Ｖ１，Ｖ２…共通ソース線、 ＰＲＣａ，ＰＲＣｂ…ＭＯＳスイッチ切換え信号線、 Ｓ１ａ〜Ｓｎａ，Ｓ１ｂ〜Ｓｎｂ…ＭＯＳスイッチ切換
え信号線、 Ｓ１１ａ〜Ｓｎ４ａ，Ｓ１１ｂ〜Ｓｎ４ｂ…ＭＯＳスイ
ッチ切換え信号線、 ＳＥＴ…センスラッチ回路の駆動スイッチ切り換え信号
線、 ＳＬ１〜ＳＬｎ，ＳＬ１１〜ＳＬｎ４…センスラッチ回
路、 ＳＬａ，ＳＬｂ…センスラッチ回路、 ＳＷａ，ＳＷｂ，ＹＳ１ａ〜ＹＳｎａ…ＭＯＳスイッチ
切換え信号線、 Ｖｃｃ…電源電圧、 ＷＬ１ａ〜ＷＬｍａ，ＷＬ１ｂ〜ＷＬｍｂ…ワード線、 ＷＤａ，ＷＤｂ…ワードデコーダ、 ＹＳ１ｂ〜ＹＳｎｂ，ＳＴ１ａ，ＳＴ２ａ…ＭＯＳスイ
ッチ切換え信号線、 ＹＷａ，ＹＷｂ…ＭＯＳスイッチ切換え用信号線。

Claims (13)

【特許請求の範囲】
1. 【請求項１】複数のワード線と、 複数のビット線と、 前記複数のワード線と複数のビット線との各交点に配置
   され、それぞれフローティングゲートを有する複数のメ
   モリセルからなるメモリアレイと、 ビット線上の信号を増幅し保持する複数の増幅・情報保
   持手段と、を少なくとも備えた不揮発性半導体記憶装置
   において、 前記メモリアレイを含むメモリマットが第１及び第２の
   バンクに分割されて構成され、第１のバンクに属するビ
   ット線と第２のバンクに属するビット線とがそれぞれ対
   となって前記増幅・情報保持手段をそれぞれ共有すると
   共に、複数の前記ビット線対及び該ビット線対と同数の
   増幅・情報保持手段とからなる各ブロックを選択的に制
   御するスイッチ手段を設けたことを特徴とする不揮発性
   半導体記憶装置。
2. 【請求項２】前記各ブロックを選択的に制御するスイッ
   チ手段は、ビット線をプリチャージするときに電荷を供
   給するための電源線と接続する経路を各ブロック単位で
   選択的に制御するスイッチと、ビット線をディスチャー
   ジするときに各ブロック単位で選択的に制御するスイッ
   チと、増幅・情報保持手段の電源のオン・オフをブロッ
   ク単位で選択的に制御するためのスイッチとから構成さ
   れる請求項１記載の不揮発性半導体記憶装置。
3. 【請求項３】各バンクは外部クロックの倍の周期で動作
   するスイッチ手段を介してそれぞれ出力用増幅・情報保
   持手段に並列接続される第１及び第２の副入出力線を有
   し、出力用増幅・情報保持手段は外部クロックと半周期
   ずれて動作する出力用スイッチ手段を介してそれぞれ各
   バンクの出力線に接続され、各バンクの第１の副入出力
   線は外部クロックに同期して動作する各スイッチ手段を
   介して前記各ブロック内の第１の組の複数の増幅・情報
   保持手段に並列接続され、第２の副入出力線は外部クロ
   ックに同期して動作する各スイッチ手段を介して前記各
   ブロック内の第２の組の複数の増幅・情報保持手段に並
   列接続されて成る請求項１または請求項２記載の不揮発
   性半導体記憶装置。
4. 【請求項４】前記第１の副入出力線と接続される第１の
   組の増幅・情報保持手段に格納された同一ワード線に接
   続されるメモリセルの情報が前記出力用増幅・情報保持
   手段を介してバンクの出力線から出力される動作と並行
   して、前記第２の副入出力線に接続される第２の組の増
   幅・情報保持手段に格納された前記同一ワード線に接続
   されるメモリセルの情報を前記出力用増幅・情報保持手
   段に格納するように動作して成る請求項３記載の不揮発
   性半導体記憶装置。
5. 【請求項５】前記第１の組の増幅・情報保持手段は各ブ
   ロック内の奇数番目の増幅・情報保持手段からなる組で
   あり、前記第２の組の増幅・情報保持手段は各ブロック
   内の偶数番目の増幅・情報保持手段からなる組である請
   求項３または請求項４記載の不揮発性半導体記憶装置。
6. 【請求項６】一方のバンクのワード線に対して接続され
   るメモリセルの情報を前記一方のバンクの出力線から出
   力を行なっている間に、他方のバンクのワード線を選択
   するように動作して成る請求項４または請求項５記載の
   不揮発性半導体記憶装置。
7. 【請求項７】前記動作は外部クロック信号に同期して行
   なうことを特徴とする請求項４〜６のいずれか１項に記
   載の不揮発性半導体記憶装置。
8. 【請求項８】複数のワード線と、 複数のビット線と、 前記複数のワード線と複数のビット線との各交点に配置
   され、それぞれフローティングゲートを有する複数のメ
   モリセルからなるメモリアレイと、 ビット線上の信号を増幅し保持する複数の増幅・情報保
   持手段と、を少なくとも備えた不揮発性半導体記憶装置
   において、 前記メモリアレイを含むメモリマットが読み出し側メモ
   リマットとリファレンスマットに分割されて構成され、
   読み出し側メモリマットに属するビット線とリファレン
   スマットに属するビット線とがそれぞれ対になると共
   に、該複数のビット線対と１個の前記増幅・情報保持手
   段とからなる各ブロックを選択的に制御するスイッチ手
   段を設けたことを特徴とする不揮発性半導体記憶装置。
9. 【請求項９】前記各ブロックを選択的に制御するスイッ
   チ手段は、ビット線をプリチャージするときに電荷を供
   給するための電源線と接続する経路を各ブロック単位で
   選択的に制御するスイッチと、ビット線をディスチャー
   ジするときに各ブロック単位で選択的に制御するスイッ
   チと、増幅・情報保持手段の電源のオン・オフをブロッ
   ク単位で選択的に制御するためのスイッチとから構成さ
   れる請求項８記載の不揮発性半導体記憶装置。
10. 【請求項１０】ビット線同士が結線不良や異物による導
    通不良を生じた場合に、導通不良を生じたブロックの、
    前記ブロックを選択的に制御するスイッチ手段を、選択
    的に切断する第１の信号線選択手段を複数ブロックごと
    に更に設けて成る請求項１〜９のいずれか１項に記載の
    不揮発性半導体記憶装置。
11. 【請求項１１】前記第１及び第２のバンクの各ワード線
    に共通接続された各ワード線を有する予備メモリマット
    と、予備メモリマット内の複数ビット線対及び該ビット
    線対と同数の増幅・情報保持手段からなる各ブロックを
    選択的に制御するスイッチ手段を更に選択する第２の信
    号線選択手段と、を設けて成る請求項１０記載の不揮発
    性半導体記憶装置。
12. 【請求項１２】前記読み出し側メモリマットとリファレ
    ンスマットの各ワード線に共通接続された各ワード線を
    有する予備メモリマットと、予備メモリマット内の複数
    ビット線対と１個の増幅・情報保持手段からなる各ブロ
    ックを選択的に制御するスイッチ手段を更に選択する第
    ２の信号線選択手段と、を設けて成る請求項１０記載の
    不揮発性半導体記憶装置。
13. 【請求項１３】前記予備メモリマット内の各ブロックを
    選択的に制御するスイッチ手段は、ビット線をプリチャ
    ージするときに電荷を供給するための電源線と接続する
    経路を各ブロック単位で選択的に制御するスイッチと、
    ビット線をディスチャージするときに各ブロック単位で
    選択的に制御するスイッチと、増幅・情報保持手段の電
    源のオン・オフをブロック単位で選択的に制御するため
    のスイッチとから構成される請求項１１または請求項１
    ２記載の不揮発性半導体記憶装置。