JP2004253115A - 半導体記憶装置 - Google Patents

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Abstract

【課題】
仮想接地線を用いたメモリセルアレイ構成において、選択されたビット線に非選択のビット線等から迂回して注入してくる電流による読み出し動作マージンの低下を防止し、大容量化、高速動作が可能な半導体記憶装置を提供する。
【解決手段】
メモリセルアレイ１が、少なくとも複数列のサブアレイ２に分割して構成され、サブアレイ２の両端のメモリセル列は、サブアレイ２間の境界を挟んで行方向に隣接する２つのメモリセル間で第２電極同士が接続せず分離し、夫々独立したビット線または仮想接地線に接続し、サブアレイ単位で、ワード線とビット線と仮想接地線が夫々１本選択されて読み出し対象のメモリセルが１つ選択されるように構成されている。
【選択図】 図１

Description

本発明は、半導体記憶装置に関し、詳しくは、読み出し対象のメモリセルに接続するワード線とビット線と仮想接地線を夫々選択して当該メモリセルを選択することにより、記憶データの読み出しを行う半導体記憶装置に関する。
従来、マスクＲＯＭ（マスクプログラマブル読み出し専用メモリ）やフラッシュメモリ等の不揮発性半導体記憶装置で、ビット線と仮想接地線を用いてメモリセルの読み出しを行う方式がある。以下、メモリセル構造の簡単なマスクＲＯＭのメモリセルを用いて説明する。図８に当該仮想接地線を用いた読み出し方式の概念図を示す。該方式は、メモリセルを行及び列方向にマトリクス状に配列したメモリセルアレイに対し、ビット線と仮想接地線を交互に列方向に沿って、ワード線を行方向に沿って夫々配置し、隣接するビット線と仮想接地線の間にＭＯＳＦＥＴからなるメモリセルトランジスタが配置され、メモリセルトランジスタのドレイン及びソース電極が夫々ビット線と仮想接地線に接続する。また、メモリセルトランジスタのゲート電極はワード線に接続する。１本のワード線に複数個のメモリセルトランジスタが接続され、メモリセルの面積効率を上げている。このメモリセルトランジスタは、閾値が高いトランジスタ（ゲート電極となるワード線の高レベル電位より閾値が高くワード線電位に拘らず常時オフとなるＯＦＦトランジスタ）と閾値が低いトランジスタ（ワード線電位が閾値より高い場合にオンするＯＮトランジスタ）の何れかのトランジスタとなるように製造段階で閾値が設定される（メモリセル当たり２値データの書き込み）。読み出し動作では、読み出し対象のトランジスタに接続するワード線とビット線と仮想接地線を選択し、選択されたビット線を所定電位に充電し、選択された仮想接地線をグランド電位に接地し、選択されたワード線を高レベルにする。この状態のＯＮトランジスタとＯＦＦトランジスタの電流の違いをセンス回路にて検出してメモリセルに記憶された２値データを判別する。
一般に、大容量半導体記憶装置に対して、これらのメモリセルアレイに記憶されたデータを高速に読み出す方式として階層ビット線方式が知られている。この階層ビット線方式のメモリセルアレイは、メモリセルアレイを複数のブロックに分割し、各ブロックのビット線を副ビット線（ローカルビット線とも称される）とし、各ブロックの副ビット線を、ブロック選択トランジスタを介して複数本まとめて主ビット線（グローバルビット線とも称される）に接続して構成され、メモリセルの選択に係るビット線の選択は、主ビット線を選択し、選択された主ビット線に接続する副ビット線をブロック選択トランジスタにより選択することで行われる。以下、階層ビット線方式の読み出し動作につき図面に基づき説明する。図９に階層ビット線方式のメモリセルアレイの構成例を示す。尚、図９に例示するメモリセルアレイでは、仮想接地線もビット線と同様の階層構造を採用している。
ブロック選択トランジスタの制御信号ＢＫＬ１，２とＢＫＬ３，４に挟まれた領域内にあるワード線ＷＬ０〜ＷＬｎをゲート電極とするメモリセル群をブロックといい、メモリセルの面積効率を上げるため、各主ビット線ＭＢｉ（ｉ＝偶数）にはブロック単位でブロック選択トランジスタＢＫ１−１等を介して複数（図９では２本）の副ビット線ＳＢｉ（ｉ＝偶数）が接続されている。この主ビット線を介してのブロック単位でメモリセルをアクセスすることにより高速読み出しが可能となる。
図９に示すように、ブロック選択トランジスタＢＫ１−１等はバンク選択線ＢＫＬ１等にて選択される。主ビット線ＭＢ２等はブロック選択トランジスタＢＫ１−１を通じて副ビット線ＳＢ４等に接続される。これらのメモリアレイの主ビット線ＭＢｉ（ｉ＝偶数）は読み出しブロックを選択するブロック選択回路２０と充電・接地選択回路２１を介して充電回路２２、センス回路２３等に接続され、主仮想接地線ＭＢｉ（ｉ＝奇数）は、ブロック選択回路２０と充電・接地選択回路２１を介して、充電回路２２または接地線２４等に接続される。充電・接地選択回路２１や充電回路２２、センス回路２３は複数のブロック選択回路２０に接続される場合もある。
図９に示すメモリセルアレイ回路の読み出し動作を説明する。今、メモリセルトランジスタＭ４を選択して読み出す場合を考える。トランジスタＭ４のゲートに接続するワード線ＷＬ０を高レベルに、その他のワード線（ＷＬｎ）を低レベルにする。ブロック選択トランジスタＢＫ１−１をオンさせるために、ブロック選択トランジスタの制御信号ＢＫＬ１を高レベルに、ブロック選択トランジスタＢＫ３−２をオンさせるために、制御信号ＢＫＬ３を高レベルに、そして、その他の制御信号ＢＫＬ２、 ＢＫＬ４を低レベルにする。すると、トランジスタＭ４には主ビット線からメモリセルに至る電流経路（ＭＢ２）−（ＢＫ１−１）−（ＳＢ４）と、メモリセルから主仮想接地線に至る電流経路（ＳＢ５）−（ＢＫ３−２）−（ＭＢ３）が形成される。トランジスタＭ４がＯＮトランジスタである場合、ＢＳＥＬ２を高レベルに、ＶＧＳＥＬ１を高レベルに、ＢＬＯＣＫＳＥＬ１を高レベルに、ＢＳＥＬ１を低レベルに、ＶＧＳＥＬ２を低レベルにすると、選択された主ビット線ＭＢ２が充電電位に、選択された主仮想接地線ＭＢ３がグランド電位になり、（ＭＢ２）−（ＢＫ１−１）−（ＳＢ４）−（Ｍ４）−（ＳＢ５）−（ＢＫ３−２）−（ＭＢ３）という経路で電流が流れる。選択された主ビット線ＭＢ２からブロック選択回路２０のトランジスタＴＲ１と充電・接地選択回路２１のトランジスタＴＲ２を介して接続されるセンス回路２４にて選択された主ビット線ＭＢ２の充電電位の変化等を検出することによりメモリセルトランジスタＭ４がＯＮトランジスタであることを判別する。
しかしながら、メモリセルトランジスタＭ４がＯＦＦトランジスタで、トランジスタＭ４と同一行にある非選択メモリセルのトランジスタＭ３、Ｍ２、Ｍ１、Ｍ０等がＯＮトランジスタの場合、夫々のトランジスタのゲート線であるワード線ＷＬ０が共通であるので、たとえトランジスタＭ４がＯＦＦトランジスタであっても、トランジスタＭ３、Ｍ２、Ｍ１を経由する電流経路が形成される。つまり選択された主ビット線ＭＢ２を充電電位にした場合、（ＭＢ２）−（ＢＫ１−１）−（ＳＢ４）−（Ｍ３）−（Ｍ２）−（Ｍ１）…という経路で夫々のメモリセルに接続されたビット線や仮想接地線の寄生容量を充電する過渡的な電流が流れる。この電流経路にて流れ出る電流を迂回排出電流と仮称する。この結果、読み出し対象のトランジスタＭ４がＯＦＦトランジスタであるにも拘らず、あたかもＯＮトランジスタであるかのよう、選択された主ビット線から夫々のビット線、仮想接地線に至る電流経路が形成され、誤読み出し動作或いは読み出し動作の動作マージンが低下する。このような誤読み出し動作等を防止するため、従来では非選択のビット線と非選択の仮想接地線を所定の充電電位に充電する方法が採られている。
図９に例示する回路では、非選択の主ビット線ＭＢ０、非選択の主仮想接地線ＭＢ１を充電電位にする。ブロック選択トランジスタを介して副ビット線ＳＢ０、副仮想接地線ＳＢ１が充電電位となる。このようにするとメモリセルトランジスタＭ３、Ｍ２、Ｍ１、Ｍ０等がＯＮトランジスタの場合でも、メモリセルトランジスタＭ４を読み出す場合の迂回排出電流はなくなり、トランジスタＭ４がＯＮトランジスタである場合とＯＦＦトランジスタである場合で、選択された主ビット線ＭＢ２の電位変化に違いが現れ、安定したメモリセルの読み出し動作が可能となる。
しかしながら、迂回排出電流を防止するための非選択のビット線と非選択の仮想接地線を充電する方式は、他方で読み出し対象のメモリセルトランジスタがＯＮトランジスタの場合の読み出し動作マージンを低下させることになる。かかる動作マージン低下を解決するため、メモリセルトランジスタとブロック選択トランジスタの接続方式を工夫した提案がなされている（例えば、特許文献１を参照）。
特開平１０−１１９９１号公報
次に、図９に例示する回路を例に、迂回排出電流を防止するための非選択のビット線と非選択の仮想接地線を充電する方式によって、読み出し動作マージンが低下する説明をする。
上述の説明と同様にメモリセルトランジスタＭ４を読み出す場合、選択された主ビット線がＭＢ２で選択された主仮想接地線がＭＢ３となり、非選択のビット線と非選択の仮想接地線を充電するので、非選択の主ビット線ＭＢ０、非選択の主仮想接地線ＭＢ１が充電電位となることは、既に説明した通りであるが、更に、非選択の主ビット線ＭＢ４と非選択の主仮想接地線ＭＢ５も同時に充電される。トランジスタＭ４と同一行の非選択のトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８等がＯＮトランジスタの場合、非選択の主ビット線ＭＢ４と非選択の主仮想接地線ＭＢ５が夫々のブロック選択トランジスタを通じて副ビット線ＳＢ８と副仮想接地線ＳＢ９が充電電位となり、（ＳＢ８）−（Ｍ７）−（Ｍ６）−（Ｍ５）−（ＳＢ５）へと流れる選択された副仮想接地線ＳＢ５を充電する電流経路ができてしまう。この電流経路にて流れ込む電流を迂回注入電流と仮称する。メモリセルトランジスタＭ４がＯＮトランジスタの場合、この迂回注入電流は、副仮想接地線ＳＢ５のグランド電位を上昇させ、（ＭＢ２）−（ＢＫ１−１）−（ＳＢ４）−（Ｍ４）−（ＳＢ５）−（ＢＫ３−２）−（ＭＢ３）へと流れる選択された主ビット線ＭＢ２の読み出し電流を減少させる。この読み出し電流の減少はメモリセルの読み出し速度を遅くするだけでなく、選択されたメモリセルトランジスタの誤読み出しの可能性も考えられ、読み出し動作マージンを低下させる。
また、一回の読み出し動作で、複数のメモリセルトランジスタの読み出しを並行して行うのが一般的であるが、図９に例示する回路の場合、メモリセルトランジスタＭ４の読み出しと同時にメモリセルトランジスタＭ１２の読み出しも可能となっている。このメモリセルトランジスタＭ１２の読み出しに対するトランジスタＭ４の迂回排出電流に相当する電流を防止する充電が、非選択の主ビット線ＭＢ４と非選択の主仮想接地線ＭＢ５の充電に相当する。従って、非選択の主ビット線ＭＢ４と非選択の主仮想接地線ＭＢ５の充電はトランジスタＭ４がＯＮトランジスタの場合、読み出し電流を減少させているが、トランジスタＭ１２がＯＦＦトランジスタの場合の読み出しを考えた場合、必要な充電となっている。
トランジスタＭ１２とＭ４の間にある非選択のメモリセルトランジスタを増加させて、非選択のビット線と非選択の仮想接地線の充電を最低限必要な充電にして、上記説明の選択されたビット線に流れ込む迂回注入電流に相当する電流を減少させることも可能であるが、根本的に迂回注入電流に相当する電流は存在する。つまり、トランジスタＭ１２とＭ４の間にある非選択のメモリセルトランジスタが全てＯＮトランジスタの場合、トランジスタＭ１２がＯＦＦトランジスタの場合の読み出しに必要な非選択のビット線と非選択の仮想接地線の充電は、トランジスタＭ４がＯＮトランジスタの場合の読み出し電流にとって、迂回注入電流に相当する電流だけ減少させることになり、トランジスタＭ４がＯＮトランジスタである場合の読み出し電流を減少させていることは変わらない。
特許文献１に開示された動作マージン低下対策においても、選択されたビット線に流れ込むこの迂回注入電流を減少させている。また、これらのビット線、仮想接地線の制御に対する制約のため、あるワード線長において、同一ワード線で同時に読み出すセル数の制約が存在し、メモリセルアレイの大容量化の妨げとなっている。
本発明は、上述の問題点に鑑みてなされたものであり、その目的は、上記問題点を解消し、仮想接地線を用いたメモリセルアレイ構成において、選択されたビット線に非選択のビット線等から迂回して注入してくる電流による読み出し動作マージンの低下を防止し、大容量化、高速動作が可能な半導体記憶装置を提供することにある。
この目的を達成するための本発明に係る半導体記憶装置は、１つの第１電極と１対の第２電極を有し、前記第１電極の電位に応じて前記第２電極間の導通状態により記憶内容を読み出し可能なメモリセルを、行及び列方向にマトリクス状に配列し、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通のビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の仮想接地線に接続してなるメモリセルアレイを備えてなり、前記メモリセルアレイが、少なくとも複数列のサブアレイに分割して構成され、前記サブアレイの両端のメモリセル列は、前記サブアレイ間の境界を挟んで行方向に隣接する２つの前記メモリセル間で前記第２電極同士が接続せず分離し、夫々独立したビット線または仮想接地線に接続し、前記サブアレイ単位で、前記ワード線と前記ビット線と前記仮想接地線が夫々１本選択されて読み出し対象のメモリセルが１つ選択されるように構成されていることを特徴とする。
上記特徴構成によれば、サブアレイ単位で１つのメモリセルを読み出す構成において、従来の技術の欄で説明した迂回排出電流を回避するために読み出し対象のメモリセルの位置に対して適切に非選択のビット線や仮想接地線の充電を行うことで、当該充電による迂回注入電流がサブアレイの境界で遮断されるため、当該迂回注入電流による誤読み出しや読み出し動作マージンの低下を回避できる。つまり、サブアレイ内のメモリセルの列数とビット線や仮想接地線の選択に係るデコードを適切に行うことで、上述の迂回排出電流と迂回注入電流の影響を完全に排除して、読み出し動作マージン及び読み出し速度の低下を防止できるメモリセルアレイ構成が実現できる。
更に、この目的を達成するための本発明に係る半導体記憶装置は、上記特徴構成において、前記サブアレイ単位で、前記ワード線と前記ビット線と前記仮想接地線が夫々１本選択されて読み出し対象のメモリセルが１つ選択されるように構成されていることに代えて或は追加して、前記ビット線と前記仮想接地線が夫々両方の機能を有し、一方が他方の機能を奏する場合に他方が一方の機能を奏するように構成されていることを特徴とする。
ところで、本発明が読み出しの対象としているメモリセルは、１つの第１電極と１対の第２電極を有し、第１電極の電位に応じて第２電極間の導通状態により記憶内容を読み出し可能なメモリセルであるが、メモリセルの構造上、第２電極間を流れる電流の方向が固定されている場合や書き込み状態によって非対称になる場合があり得る。かかる場合において、１対の第２電極の何れをビット線に接続し、何れを仮想接地線に接続するかが書き込み状態に応じて変化する場合がある。例えば、１つのメモリセルに２ビットのデータを記憶可能なメモリセルにおいて、各１ビットのデータの読み出しにおいて夫々電流の流れる方向が逆になる場合は、ビット線と仮想接地線を適宜交代させることで、２ビットデータを１ビットずつ分離して読み出せることになる。このようなメモリセルアレイの大容量化に適した多値メモリセルの場合でも、上述の迂回排出電流と迂回注入電流の問題は同様に発生するが、本特徴構成によれば、これらの影響を排除して誤読み出しや動作マージンの低下を回避できる。
以上、本発明によれば、従来のメモリセルアレイ構成より同一ワード線上に読み出せるメモリセルの数を多くすることが可能であり、一回の読み出し動作で多数のメモリセルを読み出し、その後の読み出し動作を高速に行う高機能型のメモリアレイ構成としても活用可能となる。
本発明に係る半導体記憶装置（以下、適宜「本発明装置」という。）の実施の形態につき、図面に基づいて説明する。
〈第１実施形態〉
図１は、本発明装置のメモリセルアレイ１の構成の第１実施形態を示す要部回路図である。本実施形態はデータの読み出し動作に関する技術内容であるので、メモリセル構造の簡単な１トランジスタ構成のマスクＲＯＭのメモリセルを用いて説明する。メモリセルは、一般に１つの第１電極と１対の第２電極を有し、第１電極の電位に応じて第２電極間の導通状態により記憶内容を読み出し可能な構成となっており、上記マスクＲＯＭのメモリセルの場合、図２に示すように、メモリセルトランジスタ３を構成するｎチャンネル型のＭＯＳＦＥＴのゲート電極が第１電極に、ドレイン及びソース電極が夫々第２電極に相当する。第２電極間の導通状態はＭＯＳＦＥＴの閾値電圧で決定され、この閾値電圧は製造段階で書き込みデータに応じて設定される。尚、メモリセル単体の読み出し動作やデータの記憶方法については従来の技術の欄で説明した内容と同じであり、重複する説明は割愛するとともに、同じ用語を同様に使用する。
図１に示すように、メモリセルアレイ１は複数のメモリセルが行方向（ワード線の延長方向）と列方向（ビット線の延長方向）にマトリクス状に配列されて構成され、更に、行方向に４セル毎に列方向に沿って設けられた素子分離帯によって複数のサブアレイ２に分割されている。各サブアレイ２は（ｎ＋１）行×４列のメモリセル配列となっている。
各サブアレイ２では、メモリセルトランジスタ（以下、適宜、メモリセルと称す）のゲート電極を夫々共通のワード線ＷＬｉ（ｉ＝０〜ｎ）に接続し、行方向に隣接する２つのメモリセル間でソース電極同士、ドレイン電極同士を夫々接続し、同一列にある前記メモリセルのドレイン電極を共通のビット線ＬＢｊ（ｊ＝１，２）に、ソース電極を共通の仮想接地線ＬＳｋ（ｋ＝１，２，３）に接続する。行方向を左右方向とすると、左から１列目と２列目、及び、３列目と４列目のメモリセルは夫々隣同士でビット線を共用し、２列目と３列目のメモリセルは夫々隣同士で仮想接地線を共用する。尚、１列目と４列目のメモリセルはソース電極が素子分離帯によって隣のサブアレイと分離されているので、夫々独立の仮想接地線に接続されている。本実施形態では、従来の技術の欄で説明した階層ビット線方式を採用している。尚、以下の説明において、単にビット線、仮想接地線と呼ぶ場合は、夫々、副ビット線（ローカルビット線）と副仮想接地線（ローカル仮想接地線）を意味する。
各サブアレイ２は、夫々１本のグローバルビット線ＧＢと１本のグローバル仮想接地線ＧＳを有し、２本のビット線ＬＢ１，２が夫々第１選択トランジスタＢＫ１とＢＫ２を介してグローバルビット線ＧＢに接続し、３本の仮想接地線ＬＳ１，２，３が夫々第２選択トランジスタＢＫ３とＢＫ４とＢＫ５を介してグローバル仮想接地線ＧＳに接続する。第１選択トランジスタＢＫ１，２はサブアレイ２の列方向の一端側に、第２選択トランジスタＢＫ３，４，５はサブアレイ２の列方向の他端側に纏めて配置されており、第１選択トランジスタＢＫ１，２のゲート電極を夫々制御するブロック選択線Ａ，Ｂと第２選択トランジスタＢＫ３，４，５のゲート電極を夫々制御するブロック選択線Ｃ，Ｄ，Ｅの間に、ワード線ＷＬ０〜ｎが配置されている。
次に、図１に示すサブアレイ２の図中左端のものを選択して、その中のメモリセルＭ１〜４を読み出す場合について、その動作を説明する。
先ず、メモリセルＭ１を読み出す場合、メモリセルＭ１を行方向に選択すべくワード線ＷＬ０を選択的に高レベルに設定する。そして、メモリセルＭ１を列方向に選択すべく、メモリセルＭ１に接続するビット線ＬＢ１と仮想接地線ＬＳ１を選択する。ビット線ＬＢ１と仮想接地線ＬＳ１の選択は、グローバルビット線ＧＢとグローバル仮想接地線ＧＳを読み出し対象として選択し、ブロック選択線ＢとＣを高レベルに設定し、第１選択トランジスタＢＫ１と第２選択トランジスタＢＫ３をオン状態にして、ビット線ＬＢ１と仮想接地線ＬＳ１を夫々第１選択トランジスタＢＫ１と第２選択トランジスタＢＫ３を介して、グローバルビット線ＧＢとグローバル仮想接地線ＧＳに接続する。
更に、この状態に加えて、ブロック選択線Ａを高レベルに設定し、第１選択トランジスタＢＫ２をオン状態とする。この状態で、充電回路（図示せず）からグローバルビット線ＧＢを所定の充電電位に充電を行い、グローバル仮想接地線ＧＳをグランド電位にすると、ビット線ＬＢ１とビット線ＬＢ２が充電状態となり、仮想接地線ＬＳ１がグランド電位となる。この結果、読み出し対象のメモリセルＭ１のゲート電極が高レベルに設定され、ドレイン電極に充電電位が、ソース電極にグランド電位が印加されている状態になっている。また、同時にビット線ＬＢ２にも充電電位が印加されている。
メモリセルＭ１の読み出しは、メモリセルＭ１がＯＮトランジスタ（低閾値電圧）かＯＦＦトランジスタ（高閾値電圧）かによって、ビット線ＬＢ１の充電電位が下がるか下がらないかが決まるため、ビット線ＬＢ１の電位変化に追従するグローバルビット線ＧＢの電位変化をセンス回路（図示せず）で検出することで実行する。ここで、このビット線ＬＢ１の電位変化振幅が小さくなると、読み出し動作マージンが低下し、読み出し速度が遅くなる。
さて、上述のビット線ＬＢ２の充電は、メモリセルＭ１がＯＦＦトランジスタで、非選択のメモリセルＭ２〜Ｍ４がＯＮトランジスタの場合に問題となる従来の技術の欄で説明した迂回排出電流を防止する働きをする。図９に示す従来のメモリセルアレイ構成（従来例）では、この迂回排出電流を防止するための充電は、読み出し対象のメモリセルＭ１がＯＮトランジスタの場合、当該充電のために、発明が解決しようとする課題の欄で説明した迂回注入電流が発生し、メモリセルＭ１の読み出し動作マージンを低下させる結果となっていた。
しかしながら、本実施形態では、メモリセルＭ１がＯＮトランジスタの場合、つまり、ビット線ＬＢ１の充電電位が下がる場合、グローバルビット線ＧＢの電位も下がり、更に、第１選択トランジスタＢＫ２を介してビット線ＬＢ２の電位もこれらに追従して下がるため、迂回注入電流の発生が回避され、読み出し動作マージンの低下に至らない。
次に、メモリセルＭ２を読み出す場合を説明する。メモリセルＭ２を行方向に選択すべくワード線ＷＬ０を選択的に高レベルに設定する。そして、メモリセルＭ２を列方向に選択すべく、メモリセルＭ２に接続するビット線ＬＢ１と仮想接地線ＬＳ２を選択する。ビット線ＬＢ１と仮想接地線ＬＳ２の選択は、グローバルビット線ＧＢとグローバル仮想接地線ＧＳを読み出し対象として選択し、ブロック選択線ＢとＤを高レベルに設定し、第１選択トランジスタＢＫ１と第２選択トランジスタＢＫ４をオン状態にして、ビット線ＬＢ１と仮想接地線ＬＳ２を夫々第１選択トランジスタＢＫ１と第２選択トランジスタＢＫ４を介して、グローバルビット線ＧＢとグローバル仮想接地線ＧＳに接続する。
この状態で、充電回路（図示せず）からグローバルビット線ＧＢを所定の充電電位に充電を行い、グローバル仮想接地線ＧＳをグランド電位にすると、ビット線ＬＢ１が充電状態となり、仮想接地線ＬＳ２がグランド電位となる。この結果、読み出し対象のメモリセルＭ２のゲート電極が高レベルに設定され、ドレイン電極に充電電位が、ソース電極にグランド電位が印加されている状態になっている。メモリセルＭ２の読み出し動作自体は、上記メモリセルＭ１の場合と同様である。
ここで、迂回排出電流は、隣のメモリセルＭ１がＯＮトランジスタの場合に問題となるが、メモリセルＭ１は、メモリセルＭ２の反対側は素子分離帯で隣のサブアレイとは電気的に完全に分離されているので、メモリセルＭ１を通して仮想接地線ＬＳ１の充電が終了すれば、それ以上の迂回排出電流は発生しない。また、メモリセルＭ２が読み出し対象として選択されている場合、非選択メモリセルにのみ接続するビット線ＬＢ２は充電されないため、迂回注入電流は当然ながら発生しない。従って、メモリセルＭ２が読み出し対象の場合も、読み出し動作マージンの低下は発生しない。ここで、ブロック選択線Ｅを高レベルにして第２選択トランジスタＢＫ５をオン状態にし、仮想接地線ＬＳ３を第２選択トランジスタＢＫ５を介してグローバル仮想接地線ＧＳに接続しても、メモリセルＭ２が読み出し動作に対して、悪影響を及ぼさない。もし、何らかの理由で、ビット線ＬＢ２と仮想接地線ＬＳ３が充電されていた場合に、メモリセルＭ３とＭ４がＯＮトランジスタの場合に、選択された仮想接地線ＬＳ２をグランド電位にするのに、ビット線ＬＢ２と仮想接地線ＬＳ３の充電状態が悪影響を与える虞もあるので、第２選択トランジスタＢＫ５をオン状態にして仮想接地線ＬＳ３をグランド電位にするとかかる問題を未然に防止できる効果が期待できる。
次に、メモリセルＭ３を読み出す場合を説明する。メモリセルＭ３を行方向に選択すべくワード線ＷＬ０を選択的に高レベルに設定する。そして、メモリセルＭ３を列方向に選択すべく、メモリセルＭ３に接続するビット線ＬＢ２と仮想接地線ＬＳ２を選択する。ビット線ＬＢ２と仮想接地線ＬＳ２の選択は、グローバルビット線ＧＢとグローバル仮想接地線ＧＳを読み出し対象として選択し、ブロック選択線ＡとＤを高レベルに設定し、第１選択トランジスタＢＫ２と第２選択トランジスタＢＫ４をオン状態にして、ビット線ＬＢ２と仮想接地線ＬＳ２を夫々第１選択トランジスタＢＫ２と第２選択トランジスタＢＫ４を介して、グローバルビット線ＧＢとグローバル仮想接地線ＧＳに接続する。ここで、メモリセルＭ２の読み出し時に、ブロック選択線Ｅを高レベルにして第２選択トランジスタＢＫ５をオン状態にするのと同様の理由で、メモリセルＭ３の読み出し動作においても、ブロック選択線Ｃを高レベルにして第２選択トランジスタＢＫ３をオン状態にするのも好ましい。
メモリセルＭ３とメモリセルＭ２はサブアレイ２において、仮想接地線ＬＳ２に対して左右対称な関係にあるため、メモリセルＭ３を読み出しは、メモリセルＭ２の読み出しと選択するビット線が異なるだけで、後はメモリセルＭ２の読み出しと同じである。よって、読み出し動作及び動作マージンに関する説明は省略する。
尚、上述のメモリセルＭ２を読み出し時に、ブロック選択線Ｅを高レベルにして第２選択トランジスタＢＫ５をオン状態にしたのと同様に、メモリセルＭ３を読み出し時にも、ブロック選択線Ｃを高レベルにして左右対称な関係にある第２選択トランジスタＢＫ３をオン状態にするのも好ましい。
次に、メモリセルＭ４を読み出す場合を説明する。メモリセルＭ４を行方向に選択すべくワード線ＷＬ０を選択的に高レベルに設定する。そして、メモリセルＭ４を列方向に選択すべく、メモリセルＭ４に接続するビット線ＬＢ２と仮想接地線ＬＳ３を選択する。ビット線ＬＢ２と仮想接地線ＬＳ３の選択は、グローバルビット線ＧＢとグローバル仮想接地線ＧＳを読み出し対象として選択し、ブロック選択線ＡとＥを高レベルに設定し、第１選択トランジスタＢＫ２と第２選択トランジスタＢＫ５をオン状態にして、ビット線ＬＢ２と仮想接地線ＬＳ３を夫々第１選択トランジスタＢＫ２と第２選択トランジスタＢＫ４を介して、グローバルビット線ＧＢとグローバル仮想接地線ＧＳに接続する。更に、この状態に加えて、ブロック選択線Ｂを高レベルに設定し、第１選択トランジスタＢＫ１をオン状態とする。
メモリセルＭ４とメモリセルＭ１はサブアレイ２において、仮想接地線ＬＳ２に対して左右対称な関係にあるため、メモリセルＭ４を読み出しは、メモリセルＭ１の読み出しと選択するビット線と仮想接地線が異なるだけで、後はメモリセルＭ１の読み出しと同じである。よって、読み出し動作及び動作マージンに関する説明は省略する。
以上、図１に基づいてメモリセルＭ１〜４の読み出しについて説明したが、メモリセルＭ１とＭ４、つまり、サブアレイ２の左右両端のメモリセルの読み出しでは、非選択のビット線（非選択のメモリセルのみ接続するビット線）にも充電を行うことで、動作マージンの低下を防いでいる。また、メモリセルＭ２とＭ３、つまり、サブアレイ２の中央の２列のメモリセルの読み出しでは、非選択のビット線の充電は行わず、動作マージンの低下を防いでいる。換言すれば、読み出し対象のメモリセルのサブアレイ２内の位置に応じて、非選択のビット線の充電を行うか行わないかを決定している。
また、メモリセルＭ２とＭ３の読み出しでは、非選択の仮想接地線（非選択のメモリセルのみ接続する仮想接地線）の内、読み出し対象のメモリセルから遠い方の仮想接地線をグランド電位にすべく対応する第２選択トランジスタをオン状態にしている。この結果、何れのメモリセルを読み出す場合でも、２つの第１選択トランジスタと３つの第２選択トランジスタの内、第１選択トランジスタと第２選択トランジスタの各１つを含む合計３つの選択トランジスタがオン状態になっていることになる。この結果、第１及び第２選択トランジスタの制御ロジックの簡素化が図れる。
ここで、上記充電回路による充電のタイミングについて説明すると、選択されたワード線が高レベルに遷移した後を読み出し動作期間とすると、読み出し動作期間に先行して開始し、読み出し動作期間に開始前或は開始後に終了する充電期間中に当該充電を行ってもよく、また、かかる充電期間を特別に設けずに、読み出し動作期間中に当該充電を行っても、或は、充電期間と読み出し動作期間の両期間中に当該充電を行っても構わない。
また、サブアレイ２における、ビット線と仮想接地線の配置について、両者の配置を入れ替えても構わない。つまり、２本のビット線ＬＢ１，２を２本の仮想接地線ＬＳ１，２とし、３本の仮想接地線ＬＳ１，２，３を３本のビット線ＬＢ１，２，３とし、第１選択トランジスタＢＫ１とＢＫ２を第２選択トランジスタとしてグローバル仮想接地線ＧＳに接続し、第２選択トランジスタＢＫ３とＢＫ４とＢＫ５を第１選択トランジスタとしてグローバルビット線ＧＢに接続すればよい。これにより、物理的なトランジスタと各制御信号線の接続を変えずに、グローバルビット線ＧＢとグローバル仮想接地線ＧＳが入れ替わる形態となる。但し、グローバルビット線ＧＢとグローバル仮想接地線ＧＳが接続する、充電回路やセンス回路等の周辺回路との接続は物理的に変更しなければならない。読み出し動作は基本的に図１に示す構成と同様であり、迂回排出電流を防止するための非選択ビット線の充電も同様の考え方で決定すればよい。
〈第２実施形態〉
図３は、本発明装置のメモリセルアレイ１０の構成の第２実施形態を示す要部回路図である。第１実施形態と同様、マスクＲＯＭのメモリセルを用いて説明する。メモリセルアレイ１０が複数のサブアレイ２に分割されている構成は、第１実施形態と同様であり、サブアレイ２の構成も第１実施形態と全く同様である。階層ビット線方式、及び、これに関連する第１選択トランジスタＢＫ１とＢＫ２及び第２選択トランジスタＢＫ３とＢＫ４とＢＫ５の具体的態様についても第１実施形態と同様である。
第１実施形態との相違点は、２本のビット線ＬＢ１，２と３本の仮想接地線ＬＳ１，２，３の夫々隣接するもの同士の間に、両者を電気的に導通させるための４つのスイッチトランジスタＥＱ１〜ＥＱ４を設けてある点である。具体的には、スイッチトランジスタＥＱ１が仮想接地線ＬＳ１とビット線ＬＢ１の間に、スイッチトランジスタＥＱ２が仮想接地線ＬＳ３とビット線ＬＢ２の間に、スイッチトランジスタＥＱ３が仮想接地線ＬＳ２とビット線ＬＢ１の間に、スイッチトランジスタＥＱ４が仮想接地線ＬＳ２とビット線ＬＢ２の間に、夫々設けられている。スイッチトランジスタＥＱ１のゲート電極はＥＱ線Ｂにより、スイッチトランジスタＥＱ２のゲート電極はＥＱ線Ａにより、スイッチトランジスタＥＱ３とＥＱ４のゲート電極はＥＱ線Ｃにより夫々制御される。４つのスイッチトランジスタＥＱ１〜ＥＱ４に対して３本の制御信号ＥＱ線Ａ〜Ｃが用いられる。
次に、図３に示すサブアレイ２の図中左端のものを選択して、その中のメモリセルＭ１〜４を読み出す場合について、その動作を説明する。尚、読み出しの基本的動作については、第１実施形態と同様であるので、重複する説明は適宜割愛する。
先ず、メモリセルＭ１を読み出す場合について説明する。メモリセルＭ１の選択に関しては、第１実施形態と同様であり、第１選択トランジスタＢＫ１とＢＫ２及び第２選択トランジスタＢＫ３がオン状態に設定される点も同様である。以下、主として第２実施形態に特有のスイッチトランジスタＥＱ１〜４の制御について説明する。
第１選択トランジスタＢＫ１とＢＫ２及び第２選択トランジスタＢＫ３の制御と同時に、ＥＱ線ＡとＥＱ線Ｃを高レベルに設定し、スイッチトランジスタＥＱ２〜４をオン状態とする。この結果、第１実施形態では、仮想接地線ＬＳ２、ＬＳ３はメモリセルＭ３とＭ４がＯＮトランジスタの場合に、該トランジスタ経由で充電されていたが、スイッチトランジスタＥＱ２〜４経由で充電される。つまり、本実施形態では、メモリセルＭ３とＭ４の記憶状態や選択ワード線の電位レベルに拘わらず、ビット線の充電が、スイッチトランジスタＥＱ２〜４経由で、非選択の仮想接地線（非選択メモリセルにのみ接続する仮想接地線）にも行われるので、第１実施形態に比べより効果的に迂回排出電流が抑制される。
また、迂回注入電流の影響に関して言えば、非選択のビット線及び仮想接地線に対する当該充電が、第１実施形態の場合と同様に、同じグローバルビット線ＧＢからの充電のため、読み出し動作マージン及び読み出し動作速度を低下させる要因にはならない。
次に、メモリセルＭ２を読み出す場合を説明する。メモリセルＭ２の選択に関しては、第１実施形態と同様であり、ブロック選択線ＢとＤ或はＢとＤとＥを高レベルに設定し、第１選択トランジスタＢＫ１と第２選択トランジスタＢＫ４またはＢＫ４とＢＫ５をオン状態にする点も第１実施形態と同様である。以下、主として第２実施形態に特有のスイッチトランジスタＥＱ１〜４の制御について説明する。
第１選択トランジスタＢＫ１と第２選択トランジスタＢＫ４またはＢＫ４とＢＫ５の制御と同時に、ＥＱ線Ｂを高レベルに設定し、スイッチトランジスタＥＱ１をオン状態とする。これにより、スイッチトランジスタＥＱ１を通じて非選択の仮想接地線ＬＳ１もビット線ＬＢ１の充電電位に充電されることになり、当該充電が、より効果的に迂回排出電流を防止する。
尚、ＥＱ線Ｂと同時にＥＱ線Ａも高レベルに設定しても構わない。選択されている仮想接地線ＬＳ２がグランド電位まで低下しているので、スイッチトランジスタＥＱ２がオン状態となって、非選択のビット線ＬＢ２の電位が低下しても何ら充電動作や読み出し動作に影響を与えないからである。これにより、メモリセルＭ１を読み出す場合と同様に、２本のＥＱ線が高レベルに設定されることになり、ＥＱ線の制御ロジックが簡素化できる。
次に、メモリセルＭ３を読み出す場合を説明する。メモリセルＭ３の選択に関しては、第１実施形態と同様であり、ブロック選択線ＡとＤ或はＡとＤとＣを高レベルに設定し、第１選択トランジスタＢＫ２と第２選択トランジスタＢＫ４またはＢＫ４とＢＫ３をオン状態にする点も第１実施形態と同様である。メモリセルＭ３の読み出し動作では、上記ブロック選択線の制御と同時に、ＥＱ線Ａを高レベルに設定し、スイッチトランジスタＥＱ２をオン状態とする。これにより、スイッチトランジスタＥＱ２を通じて非選択の仮想接地線ＬＳ３もビット線ＬＢ２の充電電位に充電されることになり、当該充電が、より効果的に迂回排出電流を防止する。また、メモリセルＭ２の読み出しと同様の理由により、ＥＱ線Ａと同時にＥＱ線Ｂを高レベルに設定しても構わない。
次に、メモリセルＭ４を読み出す場合について説明する。メモリセルＭ４の選択に関しては、第１実施形態と同様であり、第１選択トランジスタＢＫ１とＢＫ２及び第２選択トランジスタＢＫ５がオン状態に設定される点も同様である。第１選択トランジスタＢＫ１とＢＫ２及び第２選択トランジスタＢＫ５の制御と同時に、ＥＱ線ＢとＥＱ線Ｃを高レベルに設定し、スイッチトランジスタＥＱ１，３，４をオン状態とする。この結果、第１実施形態では、仮想接地線ＬＳ１、ＬＳ２はメモリセルＭ１とＭ２がＯＮトランジスタの場合に、該トランジスタ経由で充電されていたが、スイッチトランジスタＥＱ１，３，４経由で充電され、効果的に迂回排出電流が抑制される。この点、仮想接地線ＬＳ２に対して左右対称の関係にあるメモリセルＭ１の読み出しと同様である。また、迂回注入電流の影響についても同様に、非選択のビット線及び仮想接地線に対する当該充電が、同じグローバルビット線ＧＢからの充電のため、読み出し動作マージン及び読み出し動作速度を低下させる要因にはならない。
以上、図３に基づいてメモリセルＭ１〜４の読み出しについて説明したが、メモリセルＭ１とＭ４、つまり、サブアレイ２の左右両端のメモリセルの読み出しでは、非選択のビット線と仮想接地線にも充電を行うことで、動作マージンの低下を防いでいる。また、メモリセルＭ２とＭ３、つまり、サブアレイ２の中央の２列のメモリセルの読み出しでは、非選択のビット線の充電は行わず、スイッチトランジスタを介して非選択の仮想接地線の充電を行うことで、動作マージンの低下を防いでいる。換言すれば、読み出し対象のメモリセルのサブアレイ２内の位置に応じて、非選択のビット線と仮想接地線の何れに充電を行うかを決定している。
以上のように、スイッチトランジスタＥＱ１〜ＥＱ４を追加することで、更に確実に迂回排出電流を防止し、読み出し動作マージンの低下が抑制され、高速読み出し動作が可能となる。また、スイッチトランジスタＥＱ１〜ＥＱ４を選択的にオン状態にする制御は、第１実施形態で説明した充電期間中、読み出し動作期間中、或はその両方の期間中に行っても構わない。
本第２実施形態においても、第１実施形態と同様に、サブアレイ２における、ビット線と仮想接地線の配置を入れ替え、グローバルビット線ＧＢとグローバル仮想接地線ＧＳを入れ替えることが可能である。図４に、ビット線と仮想接地線を入れ替えた回路構成を示す。第１実施形態の場合は、物理的なトランジスタと各制御信号線の接続変更は不要であったが、第２実施形態では、スイッチトランジスタＥＱ１〜ＥＱ４とその制御信号ＥＱ線Ａ〜Ｃとの接続関係が変更となる。具体的には、ＥＱ線Ｂが不要となり、スイッチトランジスタＥＱ１のゲート電極がＥＱ線Ａにより制御されるようになる。
図４に示すように、第１実施形態の場合と同様に、図３に示すサブアレイ２の構成に対して、ビット線と仮想接地線の配置を入れ替えると、グローバルビット線ＧＢとグローバル仮想接地線ＧＳが入れ替わる。また、逆に言えば、グローバルビット線ＧＢとグローバル仮想接地線ＧＳを入れ替えれば、サブアレイ２のビット線と仮想接地線の配置が入れ替わる結果となる。読み出し動作は基本的に図３に示す構成と同様であり、迂回排出電流を防止するための非選択ビット線及び仮想接地線の充電に対する、ブロック選択線Ａ〜Ｅ及びスイッチトランジスタＥＱ１〜ＥＱ４の制御も同様の考え方で決定すればよい。
〈第３実施形態〉
図５は、本発明装置の第３実施形態を示す要部回路図である。第３実施形態では、第２実施形態の場合において、グローバルビット線とグローバル仮想接地線或はビット線と仮想接地線の製造プロセス工程時に発生する隣接ビット線間或は隣接仮想接地線間のショートチェック（短絡検査）を行う回路が追加されている。図５に示す回路構成とすることでグローバルビット線またはグローバル仮想接地線のショートだけでなく、ビット線及び仮想接地線のショートチェックも可能となる。以下、本実施形態におけるショートチェックの動作説明を行う。
グローバルビット線、グローバル仮想接地線（以下、適宜、両者をまとめて、単にグローバル線という）のショートチェックを行う場合、図５のビット線ＧＮＤＡ信号を高レベルとし、ビット線ＧＮＤＢ信号を低レベルとする。この結果、グローバルビット線ＧＢ２、グローバル仮想接地線ＧＳ１、ＧＳ３がグランド電位となる。この状態で各ブロック選択線、全ワード線、及び、全ＥＱ線を、全て低レベルにする。そして、グローバル仮想接地線ＧＳ２をＶＣＣレベル（電源電位）として、グローバル仮想接地線ＧＳ２に流れる電流を測定する。隣接するグローバル仮想接地線ＧＳ１、または、グローバルビット線ＧＢ２とショートが発生している場合は、ビット線ＧＮＤＡ信号をゲート信号とするトランジスタを通じて電流が流れる。一方、ショートがない場合は、流れる電流は第１または第２選択トランジスタ等のジャンクション（拡散層の接合部）のリーク電流程度となり、ショートの有無で流れる電流値のオーダーの差によりグローバル線の隣接ショートチェックが可能となる。同様の方法にて、全てのグローバル線のショートチェックが可能である。
次に、ビット線または仮想接地線（以下、適宜、両者をまとめて、単にビット線等という）のショートチェック例を示す。今、仮想接地線ＬＳ３のショートチェックの場合を説明する。グローバル線のショートチェック完了後、図５のビット線ＧＮＤＡ信号を低レベルにして、グローバル仮想接地線ＧＳ１にＶＣＣレベルを外部より印加する。次に、グローバルビット線ＧＢ１と、グローバル仮想接地線ＧＳ２をグランド電位になるように、図５のビット線ＧＮＤＢ信号を高レベルとする。この状態で、ブロック選択線Ａと、ブロック選択線Ｅを高レベルにする。その他のブロック選択線、全ワード線、全てのＥＱ線を低レベルとする。この状態で、グローバル仮想接地線ＧＳ１に流れる電流測定を行う。ビット線ＬＢ２、仮想接地線ＬＳ４がグランド電位となり、仮想接地線ＬＳ３がＶＣＣレベルとなるので、仮想接地線ＬＳ３がビット線ＬＢ２、または、仮想接地線ＬＳ４とショートしている場合、ショート電流が流れる。同様な考え方により、全てのビット線等のショートチェックが可能である。
図５の回路例では、グローバル線のみにグランド電位にプルダウンするトランジスタを接続しているが、ローカルビット線毎にショートをチェックする為のビット線等をグランド電位にプルダウンするトランジスタを追加してもよい。この場合は、グローバル線のショートチェックとビット線等のショートチェックは順不同で可能となる。
〈別実施形態〉
次に、上記各実施形態に対する別実施形態を説明する。
上記各実施形態では、メモリセルとしてマスクＲＯＭのメモリセルを用いたが、フラッシュメモリ素子や可変抵抗素子を用いたメモリセルを用いてもよい。各素子をメモリセルとして用いた場合のメモリセルの等価回路図と代表的断面図を図６及び図７に示す。何れの場合も、第１電極と１対の第２電極を有し、第１電極の電位に応じて第２電極間の導通状態により記憶内容を読み出し可能な構成となっている。
図６に示すように、フラッシュメモリ素子４を用いたメモリセルの場合、メモリセルトランジスタを構成するフローティングゲート構造のＭＯＳＦＥＴのゲート電極が第１電極に、ドレイン及びソース電極が夫々第２電極に相当する。メモリセルの記憶状態の変更は、フローティングゲートへの電子の出し入れによってメモリセルトランジスタの閾値電圧を制御することで行われる。尚、当該閾値電圧の制御は公知のフラッシュメモリの書き込み・消去技術を用いて行えばよい。
図７に示すように、可変抵抗素子５を用いたメモリセルの場合、可変抵抗素子５の一端とメモリセルを選択するためのｎチャンネル型のＭＯＳＦＥＴからなる選択トランジスタ６のドレイン電極を接続し、選択トランジスタ６のゲート電極を第１電極、可変抵抗素子５の他端と選択トランジスタ６のソース電極を夫々第２電極とし、可変抵抗素子５側の第２電極をビット線に、選択トランジスタ６側の第２電極を仮想接地線に接続する。メモリセルの記憶状態の変更は、可変抵抗素子５の抵抗値を外部からの制御によって変更することにより行う。当該外部からの制御を、電気的なストレスで行う場合、磁気的なストレスで行う場合、熱的なストレスで行う場合など、種々の可変抵抗素子が提案されている。
例えば、電気的ストレス（電圧パルス等）で抵抗値が変化する可変抵抗素子として、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ ｃｏｎｔｒｏｌ ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子がある。ＲＲＡＭ素子は、電気的ストレスの印加により電気抵抗が変化し、電気的ストレス解除後も変化した電気抵抗が保持されることにより、その抵抗変化でデータの記憶が可能な不揮発性の記憶素子で、例えば、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ）ＣａｘＭｎＯ３、または、Ｌａ（１−ｘ―ｙ）ＣａｘＰｂｙＭｎＯ３（但し、ｘ＜１、ｙ＜１、ｘ＋ｙ＜１）で表される何れかの物質、例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、Ｌａ０．６５Ｃａ０．３５ＭｎＯ３、Ｌａ０．６５Ｃａ０．１７５Ｐｂ０．１７５ＭｎＯ３等のマンガン酸化膜をＭＯＣＶＤ法、スピンコーティング法、レーザアブレーション、スパッタリング法等で成膜して作成される。また、電気的ストレスとしてＲＲＡＭ素子の電極間に電圧パルスを印加し、そのパルス幅、電圧振幅またはその両方を調整することによりＲＲＡＭ素子の抵抗変化量を制御できる。
ところで、本発明が読み出しの対象としているメモリセルは、１つの第１電極と１対の第２電極を有し、第１電極の電位に応じて第２電極間の導通状態により記憶内容を読み出し可能なメモリセルであるが、上記各実施形態及び別実施形態では、１対の第２電極に対し、一方をビット線に他方を仮想接地線に固定して接続している。これは、メモリセルトランジスタがドレイン電極とソース電極が対称な構造になっていて、何れかをドレイン電極に固定して一方向の読み出し電流を規定すれば十分で、ビット線と仮想接地線を入れ替えても機能的に変化しない場合、或は、メモリセルが１対の第２電極間で非対称な構造で、一方の第２電極をビット線に他方を仮想接地線に固定する必要がある場合等の理由による。
しかしながら、上記各実施形態におけるメモリセルアレイの構成は、双方向に読み出し電流を独立して流せるマルチビットタイプのメモリ素子を用いたメモリセルの場合においても利用可能であり、上記各実施形態と同様の効果が期待できる。例えば、１つのメモリセルに２ビットデータを記憶可能なメモリセルにおいて、各１ビットのデータの読み出しにおいて夫々電流の流れる方向が逆になる場合は、ビット線と仮想接地線を適宜交代させることで、２ビットデータを１ビットずつ分離して読み出せることになる。このようなメモリセルアレイの大容量化に適した多値メモリセルの場合でも、上述の迂回排出電流と迂回注入電流の問題は同様に発生するが、本発明によれば、これらの影響を排除して誤読み出しや動作マージンの低下を回避できる。
以下、１つのメモリセルに２ビットデータを記憶可能なメモリセルとして、サイドウォールメモリ素子を用いて構成した場合の実施形態について説明する。
先ず、サイドウォールメモリ素子の構造について簡単に説明する。尚、サイドウォールメモリ素子に関しては、本願出願人によるＰＣＴ国際出願の国際公開パンフレット（国際公開番号：ＷＯ０３／０４４８６８）に詳細に解説されている。図１０（Ａ）に示すように、サイドウォールメモリ素子１００は半導体層１０２上にゲート絶縁膜１０３を介して形成されたゲート電極１０４と、該ゲート電極１０４下に配置されたチャネル領域１０１と、該チャネル領域１０１の両側に配置され、該チャネル領域１０１と逆導電型を有する拡散領域１０５，１０６と、該ゲート電極１０４の両側のサイドウォールに形成され、電荷を保持する機能を有するメモリ機能体１０７，１０８とからなることを特徴とする素子である。同図（Ｂ）にサイドウォールメモリ素子のシンボルを示す。図１０（Ｂ）において、ノードＧ、ノードＳ、ノードＤが、夫々ゲート電極１０４、ソース電極１０５、ドレイン電極１０６であり、ｍ１、ｍ２が夫々メモリ機能体とする。
メモリ機能体ｍ１に書き込みを行うためには、ノードＧに高電圧を印加し、ノードＳに高電圧、ノードＤをＧＮＤレベルにし、ノードＳからノードＤに電流を流す。これにより発生するホットエレクトロンがメモリ機能体ｍ１に注入され書き込みが行われる。逆に、メモリ機能体ｍ２に書き込みを行うためには、ノードＳとノードＤの電圧条件を逆にし、電流の流れる向きをノードＤからノードＳに変更する。
次に、メモリ機能体に書き込まれた情報を読み出し動作を説明する。メモリ機能体ｍ１に書き込まれた情報を読み出す場合、ノードＧに例えば３Ｖの電圧印加を行い、ノードＤに１．２Ｖの電圧印加を行い、ノードＳをＧＮＤレベルにする。この際、メモリ機能体ｍ１に電子が蓄積されていない場合には、ドレイン電流が流れ易い。一方、メモリ機能体ｍ１に電子が蓄積されている場合は、メモリ機能体ｍ１の近傍で反転層が形成され難くなり、ドレイン電流が流れ難くなる。このドレイン電流の大小を検出することにより、メモリ機能体ｍ１の記憶情報を読み出すことができる。この時、メモリ機能体ｍ１の電荷蓄積の有無は、ノードＤ近傍がピンチオフしているため、ドレイン電流に影響を与えない。尚、メモリ機能体ｍ２の情報を読み出す場合は、ノードＳとノードＤの電圧条件を入れ替えればよい。このように、１つのメモリ素子で２ビットの情報を記憶し、読み出すことが実現可能となる。
次に、上記サイドウォールメモリ素子をメモリセルとして用いた本発明に係るメモリセルアレイ構成について説明する。図１１に、当該メモリセルアレイ構成を示す。図１１に示すメモリセルアレイ２０の構成は、図３に示す第２実施形態に係るメモリセルアレイ１０の構成と実質的に同じであり、相違点は、メモリセルのメモリ素子をサイドウォールメモリ素子に置き換えた点である。但し、サイドウォールメモリ素子は上述のように、ノードＳとノードＤに接続するビット線または仮想接地線が、１つのメモリセル内の何れのメモリ機能体を選択するかによって、ビット線と仮想接地線の機能が交替するため、図１１の実施形態では、ビット線と仮想接地線を敢えて区別せず、ビット・ソース線と呼ぶ。
次に、図１１に示すメモリセルアレイ２０における書き込み及び読み出し動作を説明する。図１１中、メモリセルＭ１のｍ１とｍ２がサイドウォールメモリ素子のメモリ機能体とする。今、メモリ機能体ｍ２に書き込み動作を行う場合を説明する。始めに、ワード線ＷＬ０を選択的に高レベルの電圧に設定する。次に、グローバルビット・ソース線ＧＢＳ１を高レベルの電圧に設定し、グローバルビット・ソース線ＧＢＳ２を低レベル（ＧＮＤレベル）とする。次に、ブロック選択線Ａ、Ｂを第１選択トランジスタＢＫ１、ＢＫ２がオン状態になるように高レベルとし、ブロック選択線Ｃを第２選択トランジスタＢＫ３がオン状態になるように高レベルにする。同時に、ＬＥＱ線ＡをスイッチトランジスタＥＱ２がオン状態に、ＬＥＱ線ＣをスイッチトランジスタＥＱ３、ＥＱ４がオン状態になるように高レベルにする。このような状態にすることで、メモリセルＭ１を介するビット・ソース線ＬＢＳ２からビット・ソース線ＬＢＳ１への電流経路ができ、メモリセルＭ１にビット・ソース線ＬＢＳ２からビット・ソース線ＬＢＳ１への電流が流れる。この結果、メモリ機能体ｍ２に電子注入が行われ、書き込み動作が行われる。また、上述の選択状態にすることで、スイッチトランジスタＥＱ３、ＥＱ４、ＥＱ２により、ビット・ソース線ＬＢＳ２とビット・ソース線ＬＢＳ３、ビット・ソース線ＬＢＳ４、ビット・ソース線ＬＢＳ５は同電位となり、メモリセルＭ２、Ｍ３、Ｍ４に電流が流れないため、当該メモリセルに対しては書き込み動作が行われることはない。
次に、メモリセルＭ１のメモリ機能体ｍ１に書き込み動作を行う場合について説明する。上述したメモリ機能体ｍ２に書き込む動作と同様のブロック選択線及びＬＥＱ線の制御を行う。この状態で、グローバルビット・ソース線ＧＢＳ１をＧＮＤレベルとし、グローバルビット・ソース線ＧＢＳ２を高レベルの電圧と設定することで、ビット・ソース線ＬＢＳ１からビット・ソース線ＬＢＳ２へメモリセルＭ１を介して電流が流れる。この結果、メモリ機能体ｍ１に電子注入が行われ、書き込み動作が行われる。この時、ビット・ソース線ＬＢＳ２、ＬＢＳ３、ＬＢＳ４はＧＮＤレベルで同電位となり、メモリセルＭ２、Ｍ３、Ｍ４には電流が流れないため、当該メモリセルに対して書き込み動作が行われることはない。
図１１のメモリセルアレイ２０において、メモリセルＭ２のビット・ソース線ＬＢＳ２側のメモリ機能体への書き込み動作の場合、第１選択トランジスタＢＫ１、第２選択トランジスタＢＫ４、ＢＫ５、スイッチトランジスタＥＱ１、ＥＱ２を夫々オン状態にし、グローバルビット・ソース線ＧＢＳ１を高レベル、グローバルビット・ソース線ＧＢＳ２をＧＮＤレベルにすることで書き込み可能となる。一方、メモリセルＭ２のビット・ソース線ＬＢＳ３側のメモリ機能体への書き込み動作の場合、グローバルビット・ソースＧＢＳ１をＧＮＤレベル、グローバルビット・ソース線ＧＢＳ２を高レベルにすることで実行可能である。メモリセルＭ２のビット・ソース線ＬＢＳ２側のメモリ機能体への書き込み動作との違いは、グローバルビット・ソース線ＧＢＳ１，ＧＢＳ２の電圧条件が逆転しているだけである。
メモリセルＭ３のビット・ソース線ＬＢＳ３側のメモリ機能体への書き込み動作の場合、第１選択トランジスタＢＫ２、第２選択トランジスタＢＫ３、ＢＫ４、スイッチトランジスタＥＱ１、ＥＱ２を夫々オン状態にし、グローバルビット・ソース線ＧＢＳ１をＧＮＤレベル、グローバルビット・ソース線ＧＢＳ２を高レベルにすることで書き込み可能となる。メモリセルＭ３のビット・ソース線ＬＢＳ４側のメモリ機能体への書き込みの場合、グローバルビット・ソース線ＧＢＳ１を高レベル、グローバルビット・ソース線ＧＢＳ２をＧＮＤレベルにすることで実行可能である。メモリセルＭ３のビット・ソース線ＬＢＳ３側のメモリ機能体への書き込み動作との違いは、グローバルビット・ソース線ＧＢＳ１，ＧＢＳ２の電圧条件が逆転しているだけである。
メモリセルＭ４のＬＢＳ４側のメモリ機能体への書き込み動作の場合、第１選択トランジスタＢＫ１、ＢＫ２、第２選択トランジスタＢＫ５、スイッチトランジスタＥＱ１、ＥＱ３、ＥＱ４を夫々オン状態にし、グローバルビット・ソース線ＧＢＳ１を高レベル、グローバルビット・ソース線ＧＢＳ２をＧＮＤレベルにすることで実行可能となる。メモリセルＭ４のＬＢＳ５側のメモリ機能体への書き込み動作の場合、グローバルビット・ソース線ＧＢＳ１をＧＮＤレベル、グローバルビット・ソース線ＧＢＳ２を高レベルとすることで実行可能である。メモリセルＭ４のＬＢＳ４側のメモリ機能体への書き込み動作との違いは、グローバルビット・ソース線ＧＢＳ１，ＧＢＳ２の電圧条件が逆転しているだけである。
図１２に、グローバルビット・ソース線ＧＢＳ１，ＧＢＳ２に高レベル電圧と低レベル電圧の書き込み電圧を供給する回路の回路構成例を示す。制御信号ＡとＤを高レベル、制御信号ＢとＣをＧＮＤレベルに設定することにより、グローバルビット・ソース線ＧＢＳ１をＧＮＤレベル、グローバルビット・ソース線ＧＢＳ２を高レベルにすることが可能である。この制御信号Ａ、Ｂ、Ｃ、Ｄの動作は、半導体記憶装置に入力されるアドレス信号によって制御することで実現可能である。また、同一アドレスで、これらの制御を時間分割、つまりシリアル動作させて行うことも可能である。
次に、読み出し動作を説明する。読み出し動作も書き込み動作と同様な操作により、メモリセルの２つのメモリ機能体に記憶された情報の読み出しが可能となる。ここで、読み出し動作及び書き込み動作における、グローバルビット・ソース線ＧＢＳ１とＧＢＳ２、ワード線ＷＬ、ブロック選択線Ａ〜Ｅ、ＬＥＱ線Ａ〜Ｃに印加される高レベル電圧は、夫々の動作に最適な電圧とする。
本発明に係る半導体記憶装置のメモリセルアレイ構成の第１実施形態を示す要部回路図 マスクＲＯＭのメモリセルの等価回路図及び概略断面図 本発明に係る半導体記憶装置のメモリセルアレイ構成の第２実施形態を示す要部回路図 本発明に係る半導体記憶装置の第２実施形態のメモリセルアレイ構成における、ビット線と仮想接地線を入れ替えた場合の実施形態を示す要部回路図 本発明に係る半導体記憶装置の第３実施形態を示す要部回路図 フラッシュメモリ素子を用いたメモリセルの等価回路図及び概略断面図 可変抵抗素子を用いたメモリセルの等価回路図及び概略断面図 仮想接地線を用いた読み出し方式の概念図 従来の半導体記憶装置の階層ビット線方式を用いたメモリセルアレイ構成の一例を示す要部回路図 サイドウォールメモリ素子の概略断面図とシンボル図 本発明に係る半導体記憶装置のメモリセルアレイ構成のメモリセルとしてサイドウォールメモリ素子を用いた別実施形態を示す要部回路図 図１１に示す本発明に係る半導体記憶装置のメモリセルアレイ構成のグローバルビット・ソース線に書き込み電圧を供給する回路の一回路構成例を示す回路図
符号の説明
１： メモリセルアレイ
１０： メモリセルアレイ
２： サブアレイ
３： マスクＲＯＭのメモリセルのメモリセルトランジスタ
４： フラッシュメモリ素子
５： 可変抵抗素子
６： 選択トランジスタ
２０： メモリセルアレイ
１００： サイドウォールメモリ素子
１０１： チャネル領域
１０２： 半導体層
１０３： ゲート絶縁膜
１０４： ゲート電極
１０５： ソース電極（拡散領域）
１０６： ドレイン電極（拡散領域）
Ｍ１、Ｍ２、Ｍ３、Ｍ４： メモリセル
ｍ１、ｍ２： メモリ機能体
ＷＬ０、ＷＬｎ： ワード線
ＬＢ１、ＬＢ２： ビット線（ローカルビット線）
ＬＳ１、ＬＳ２，ＬＳ３： 仮想接地線（ローカル仮想接地線）
ＬＢＳ１、ＬＢＳ２、ＬＢＳ３、ＬＢＳ４、ＬＢＳ５： ビット・ソース線
ＧＢ、ＧＢ１、ＧＢ２、ＧＢ３： グローバルビット線
ＧＳ、ＧＳ１、ＧＳ２、ＧＳ３： グローバル仮想接地線
ＧＢＳ１、ＧＢＳ２： グローバルビット・ソース線
ＢＫ１、ＢＫ２： 第１選択トランジスタ
ＢＫ３、ＢＫ４、ＢＫ５： 第２選択トランジスタ
ＥＱ１、ＥＱ２、ＥＱ３、ＥＱ４： スイッチトランジスタ

Claims (21)

  1. １つの第１電極と１対の第２電極を有し、前記第１電極の電位に応じて前記第２電極間の導通状態により記憶内容を読み出し可能なメモリセルを、行及び列方向にマトリクス状に配列し、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通のビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の仮想接地線に接続してなるメモリセルアレイを備えてなり、
    前記メモリセルアレイが、少なくとも複数列のサブアレイに分割して構成され、
    前記サブアレイの両端のメモリセル列は、前記サブアレイ間の境界を挟んで行方向に隣接する２つの前記メモリセル間で前記第２電極同士が接続せず分離し、夫々独立したビット線または仮想接地線に接続し、
    前記サブアレイ単位で、前記ワード線と前記ビット線と前記仮想接地線が夫々１本選択されて読み出し対象のメモリセルが１つ選択されるように構成されていることを特徴とする半導体記憶装置。
  2. １つの第１電極と１対の第２電極を有し、前記第１電極の電位に応じて前記第２電極間の導通状態により記憶内容を読み出し可能なメモリセルを、行及び列方向にマトリクス状に配列し、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通のビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の仮想接地線に接続してなるメモリセルアレイを備えてなり、
    前記メモリセルアレイが、少なくとも複数列のサブアレイに分割して構成され、
    前記サブアレイの両端のメモリセル列は、前記サブアレイ間の境界を挟んで行方向に隣接する２つの前記メモリセル間で前記第２電極同士が接続せず分離し、夫々独立したビット線または仮想接地線に接続し、
    前記ビット線と前記仮想接地線が夫々両方の機能を有し、一方が他方の機能を奏する場合に他方が一方の機能を奏するように構成されていることを特徴とする半導体記憶装置。
  3. 前記ビット線と前記仮想接地線が夫々両方の機能を有し、一方が他方の機能を奏する場合に他方が一方の機能を奏するように構成されていることを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記サブアレイを構成する前記メモリセルの列数が４であることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
  5. 前記サブアレイ毎に、前記ビット線が第１選択トランジスタを介して共通のグローバルビット線に接続し、前記仮想接地線が第２選択トランジスタを介して共通のグローバル仮想接地線に接続していることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
  6. 読み出し動作のために、前記サブアレイの前記ビット線と前記仮想接地線の一部または全部に対し、所定の充電電位を供給する充電回路を備えていることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。
  7. 前記サブアレイ毎に、前記ビット線が第１選択トランジスタを介して共通のグローバルビット線に接続し、前記仮想接地線が第２選択トランジスタを介して共通のグローバル仮想接地線に接続し、
    前記充電回路が、前記グローバルビット線と前記グローバル仮想接地線を介して、充電対象の前記ビット線と前記仮想接地線を充電することを特徴とする請求項６に記載の半導体記憶装置。
  8. 読み出し対象の前記メモリセルを含む前記サブアレイにおいて、前記充電対象の前記ビット線と前記仮想接地線として、前記サブアレイ内での読み出し対象の前記メモリセルの位置に応じて、読み出し対象でない前記メモリセルにのみ接続する前記ビット線と前記仮想接地線の少なくとも一つが含まれ、
    前記充電回路が、読み出し動作時に前記充電対象の前記ビット線と前記仮想接地線を充電することを特徴とする請求項７に記載の半導体記憶装置。
  9. 読み出し対象の前記メモリセルを含む前記サブアレイにおいて、前記充電対象の前記ビット線と前記仮想接地線として、前記サブアレイ内での読み出し対象の前記メモリセルの位置に応じて、読み出し対象でない前記メモリセルにのみ接続する前記ビット線と前記仮想接地線の少なくとも一つが含まれ、
    前記充電回路が、読み出し動作に伴う充電期間中に前記充電対象の前記ビット線と前記仮想接地線を充電することを特徴とする請求項７に記載の半導体記憶装置。
  10. 前記サブアレイ内で隣接する前記ビット線と前記仮想接地線間にスイッチトランジスタを設けていることを特徴とする請求項１〜９の何れか１項に記載の半導体記憶装置。
  11. 前記サブアレイを構成する前記メモリセルの列数が４であり、前記サブアレイの夫々に設けられた４つの前記スイッチトランジスタの内の２つが共通に制御され、他の２つは夫々独立して制御されることを特徴とする請求項１０に記載の半導体記憶装置。
  12. 読み出し対象の前記メモリセルを含む前記サブアレイにおいて、読み出し対象の前記メモリセルに接続する前記ビット線と前記仮想接地線間に設けられた前記スイッチトランジスタは、読み出し動作時にはオフしていることを特徴とする請求項１０または１１に記載の半導体記憶装置。
  13. 読み出し対象の前記メモリセルを含む前記サブアレイにおいて、読み出し対象の前記メモリセルに接続する前記ビット線と前記仮想接地線間に設けられた前記スイッチトランジスタは、読み出し動作に伴う充電期間中はオフしていることを特徴とする請求項１０または１１に記載の半導体記憶装置。
  14. 前記サブアレイ毎に、前記ビット線が第１選択トランジスタを介して共通のグローバルビット線に接続し、前記仮想接地線が第２選択トランジスタを介して共通のグローバル仮想接地線に接続し、
    前記グローバルビット線と前記グローバル仮想接地線の夫々に、接地線と電気的に接続するための接地用スイッチトランジスタを設けていることを特徴とする請求項１〜１３の何れか１項に記載の半導体記憶装置。
  15. 前記サブアレイ毎に、前記ビット線が第１選択トランジスタを介して共通のグローバルビット線に接続し、前記仮想接地線が第２選択トランジスタを介して共通のグローバル仮想接地線に接続し、
    前記サブアレイの境界を挟んで隣接する前記ビット線または前記ソースに接続する２つの前記第１選択トランジスタまたは前記第２選択トランジスタは、夫々共通の制御信号で制御されることを特徴とする請求項１〜１４の何れか１項に記載の半導体記憶装置。
  16. 前記メモリセルは、フラッシュメモリ素子または可変抵抗素子の何れかを用いて構成されていることを特徴とする請求項１〜１５の何れか１項に記載の半導体記憶装置。
  17. 前記メモリセルは、ＭＯＳＦＥＴ構造を有し、ゲートに対してドレイン側とソース側の少なくとも一方側のサイドウォールにメモリ機能体を備えたサイドウォールメモリ素子で構成されていることを特徴とする請求項１〜１５の何れか１項に記載の半導体記憶装置。
  18. 前記サブアレイ内の前記メモリセルの書き込み動作のために、書き込み対象の前記メモリセルに接続する前記ビット線と前記仮想接地線に対し、夫々相異なる書き込み電圧を印加可能に、前記書き込み電圧を供給する回路と前記メモリセルアレイが構成されていることを特徴とする請求項１７に記載の半導体記憶装置。
  19. 前記サイドウォールメモリ素子が、ゲートに対してドレイン側とソース側の両側のサイドウォールにメモリ機能体を備え、
    前記メモリセル内の前記メモリ機能体の何れか一方を選択するためのメモリ機能体選択信号により、選択された前記メモリセルに接続する前記ビット線と前記仮想接地線に印加される電圧制御を行い、
    当該電圧制御によって前記選択されたメモリセルに対して電流の向きを変化させることにより、前記２つのメモリ機能体に対して各別に書き込み動作または読み出し動作を行うことを特徴とする請求項１８に記載の半導体記憶装置。
  20. 前記メモリ機能体選択信号がアドレス信号の一部であることを特徴とする請求項１９に記載の半導体記憶装置。
  21. 前記メモリセルの１つを選択して、前記メモリ機能体選択信号を変化させることにより、前記メモリ機能体選択信号の変化の前後において、選択された前記メモリセルに接続する前記ビット線と前記仮想接地線に印加される電圧を反転させ、選択された前記メモリセルの２つの前記メモリ機能体に対して、連続して書き込み動作または読み出し動作を行うことを特徴とする請求項１９に記載の半導体記憶装置。
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