JP2004253115A - 半導体記憶装置 - Google Patents
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Abstract
仮想接地線を用いたメモリセルアレイ構成において、選択されたビット線に非選択のビット線等から迂回して注入してくる電流による読み出し動作マージンの低下を防止し、大容量化、高速動作が可能な半導体記憶装置を提供する。
【解決手段】
メモリセルアレイ1が、少なくとも複数列のサブアレイ2に分割して構成され、サブアレイ2の両端のメモリセル列は、サブアレイ2間の境界を挟んで行方向に隣接する2つのメモリセル間で第2電極同士が接続せず分離し、夫々独立したビット線または仮想接地線に接続し、サブアレイ単位で、ワード線とビット線と仮想接地線が夫々1本選択されて読み出し対象のメモリセルが1つ選択されるように構成されている。
【選択図】 図1
Description
〈第1実施形態〉
図1は、本発明装置のメモリセルアレイ1の構成の第1実施形態を示す要部回路図である。本実施形態はデータの読み出し動作に関する技術内容であるので、メモリセル構造の簡単な1トランジスタ構成のマスクROMのメモリセルを用いて説明する。メモリセルは、一般に1つの第1電極と1対の第2電極を有し、第1電極の電位に応じて第2電極間の導通状態により記憶内容を読み出し可能な構成となっており、上記マスクROMのメモリセルの場合、図2に示すように、メモリセルトランジスタ3を構成するnチャンネル型のMOSFETのゲート電極が第1電極に、ドレイン及びソース電極が夫々第2電極に相当する。第2電極間の導通状態はMOSFETの閾値電圧で決定され、この閾値電圧は製造段階で書き込みデータに応じて設定される。尚、メモリセル単体の読み出し動作やデータの記憶方法については従来の技術の欄で説明した内容と同じであり、重複する説明は割愛するとともに、同じ用語を同様に使用する。
〈第2実施形態〉
図3は、本発明装置のメモリセルアレイ10の構成の第2実施形態を示す要部回路図である。第1実施形態と同様、マスクROMのメモリセルを用いて説明する。メモリセルアレイ10が複数のサブアレイ2に分割されている構成は、第1実施形態と同様であり、サブアレイ2の構成も第1実施形態と全く同様である。階層ビット線方式、及び、これに関連する第1選択トランジスタBK1とBK2及び第2選択トランジスタBK3とBK4とBK5の具体的態様についても第1実施形態と同様である。
〈第3実施形態〉
図5は、本発明装置の第3実施形態を示す要部回路図である。第3実施形態では、第2実施形態の場合において、グローバルビット線とグローバル仮想接地線或はビット線と仮想接地線の製造プロセス工程時に発生する隣接ビット線間或は隣接仮想接地線間のショートチェック(短絡検査)を行う回路が追加されている。図5に示す回路構成とすることでグローバルビット線またはグローバル仮想接地線のショートだけでなく、ビット線及び仮想接地線のショートチェックも可能となる。以下、本実施形態におけるショートチェックの動作説明を行う。
〈別実施形態〉
次に、上記各実施形態に対する別実施形態を説明する。
10: メモリセルアレイ
2: サブアレイ
3: マスクROMのメモリセルのメモリセルトランジスタ
4: フラッシュメモリ素子
5: 可変抵抗素子
6: 選択トランジスタ
20: メモリセルアレイ
100: サイドウォールメモリ素子
101: チャネル領域
102: 半導体層
103: ゲート絶縁膜
104: ゲート電極
105: ソース電極(拡散領域)
106: ドレイン電極(拡散領域)
M1、M2、M3、M4: メモリセル
m1、m2: メモリ機能体
WL0、WLn: ワード線
LB1、LB2: ビット線(ローカルビット線)
LS1、LS2,LS3: 仮想接地線(ローカル仮想接地線)
LBS1、LBS2、LBS3、LBS4、LBS5: ビット・ソース線
GB、GB1、GB2、GB3: グローバルビット線
GS、GS1、GS2、GS3: グローバル仮想接地線
GBS1、GBS2: グローバルビット・ソース線
BK1、BK2: 第1選択トランジスタ
BK3、BK4、BK5: 第2選択トランジスタ
EQ1、EQ2、EQ3、EQ4: スイッチトランジスタ
Claims (21)
- 1つの第1電極と1対の第2電極を有し、前記第1電極の電位に応じて前記第2電極間の導通状態により記憶内容を読み出し可能なメモリセルを、行及び列方向にマトリクス状に配列し、同一行にある前記メモリセルの前記第1電極を夫々共通のワード線に接続し、行方向に隣接する2つの前記メモリセル間で1つの前記第2電極同士を接続し、同一列にある前記メモリセルの一方の前記第2電極を共通のビット線に接続し、同一列にある前記メモリセルの他方の前記第2電極を共通の仮想接地線に接続してなるメモリセルアレイを備えてなり、
前記メモリセルアレイが、少なくとも複数列のサブアレイに分割して構成され、
前記サブアレイの両端のメモリセル列は、前記サブアレイ間の境界を挟んで行方向に隣接する2つの前記メモリセル間で前記第2電極同士が接続せず分離し、夫々独立したビット線または仮想接地線に接続し、
前記サブアレイ単位で、前記ワード線と前記ビット線と前記仮想接地線が夫々1本選択されて読み出し対象のメモリセルが1つ選択されるように構成されていることを特徴とする半導体記憶装置。 - 1つの第1電極と1対の第2電極を有し、前記第1電極の電位に応じて前記第2電極間の導通状態により記憶内容を読み出し可能なメモリセルを、行及び列方向にマトリクス状に配列し、同一行にある前記メモリセルの前記第1電極を夫々共通のワード線に接続し、行方向に隣接する2つの前記メモリセル間で1つの前記第2電極同士を接続し、同一列にある前記メモリセルの一方の前記第2電極を共通のビット線に接続し、同一列にある前記メモリセルの他方の前記第2電極を共通の仮想接地線に接続してなるメモリセルアレイを備えてなり、
前記メモリセルアレイが、少なくとも複数列のサブアレイに分割して構成され、
前記サブアレイの両端のメモリセル列は、前記サブアレイ間の境界を挟んで行方向に隣接する2つの前記メモリセル間で前記第2電極同士が接続せず分離し、夫々独立したビット線または仮想接地線に接続し、
前記ビット線と前記仮想接地線が夫々両方の機能を有し、一方が他方の機能を奏する場合に他方が一方の機能を奏するように構成されていることを特徴とする半導体記憶装置。 - 前記ビット線と前記仮想接地線が夫々両方の機能を有し、一方が他方の機能を奏する場合に他方が一方の機能を奏するように構成されていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記サブアレイを構成する前記メモリセルの列数が4であることを特徴とする請求項1〜3の何れか1項に記載の半導体記憶装置。
- 前記サブアレイ毎に、前記ビット線が第1選択トランジスタを介して共通のグローバルビット線に接続し、前記仮想接地線が第2選択トランジスタを介して共通のグローバル仮想接地線に接続していることを特徴とする請求項1〜4の何れか1項に記載の半導体記憶装置。
- 読み出し動作のために、前記サブアレイの前記ビット線と前記仮想接地線の一部または全部に対し、所定の充電電位を供給する充電回路を備えていることを特徴とする請求項1〜5の何れか1項に記載の半導体記憶装置。
- 前記サブアレイ毎に、前記ビット線が第1選択トランジスタを介して共通のグローバルビット線に接続し、前記仮想接地線が第2選択トランジスタを介して共通のグローバル仮想接地線に接続し、
前記充電回路が、前記グローバルビット線と前記グローバル仮想接地線を介して、充電対象の前記ビット線と前記仮想接地線を充電することを特徴とする請求項6に記載の半導体記憶装置。 - 読み出し対象の前記メモリセルを含む前記サブアレイにおいて、前記充電対象の前記ビット線と前記仮想接地線として、前記サブアレイ内での読み出し対象の前記メモリセルの位置に応じて、読み出し対象でない前記メモリセルにのみ接続する前記ビット線と前記仮想接地線の少なくとも一つが含まれ、
前記充電回路が、読み出し動作時に前記充電対象の前記ビット線と前記仮想接地線を充電することを特徴とする請求項7に記載の半導体記憶装置。 - 読み出し対象の前記メモリセルを含む前記サブアレイにおいて、前記充電対象の前記ビット線と前記仮想接地線として、前記サブアレイ内での読み出し対象の前記メモリセルの位置に応じて、読み出し対象でない前記メモリセルにのみ接続する前記ビット線と前記仮想接地線の少なくとも一つが含まれ、
前記充電回路が、読み出し動作に伴う充電期間中に前記充電対象の前記ビット線と前記仮想接地線を充電することを特徴とする請求項7に記載の半導体記憶装置。 - 前記サブアレイ内で隣接する前記ビット線と前記仮想接地線間にスイッチトランジスタを設けていることを特徴とする請求項1〜9の何れか1項に記載の半導体記憶装置。
- 前記サブアレイを構成する前記メモリセルの列数が4であり、前記サブアレイの夫々に設けられた4つの前記スイッチトランジスタの内の2つが共通に制御され、他の2つは夫々独立して制御されることを特徴とする請求項10に記載の半導体記憶装置。
- 読み出し対象の前記メモリセルを含む前記サブアレイにおいて、読み出し対象の前記メモリセルに接続する前記ビット線と前記仮想接地線間に設けられた前記スイッチトランジスタは、読み出し動作時にはオフしていることを特徴とする請求項10または11に記載の半導体記憶装置。
- 読み出し対象の前記メモリセルを含む前記サブアレイにおいて、読み出し対象の前記メモリセルに接続する前記ビット線と前記仮想接地線間に設けられた前記スイッチトランジスタは、読み出し動作に伴う充電期間中はオフしていることを特徴とする請求項10または11に記載の半導体記憶装置。
- 前記サブアレイ毎に、前記ビット線が第1選択トランジスタを介して共通のグローバルビット線に接続し、前記仮想接地線が第2選択トランジスタを介して共通のグローバル仮想接地線に接続し、
前記グローバルビット線と前記グローバル仮想接地線の夫々に、接地線と電気的に接続するための接地用スイッチトランジスタを設けていることを特徴とする請求項1〜13の何れか1項に記載の半導体記憶装置。 - 前記サブアレイ毎に、前記ビット線が第1選択トランジスタを介して共通のグローバルビット線に接続し、前記仮想接地線が第2選択トランジスタを介して共通のグローバル仮想接地線に接続し、
前記サブアレイの境界を挟んで隣接する前記ビット線または前記ソースに接続する2つの前記第1選択トランジスタまたは前記第2選択トランジスタは、夫々共通の制御信号で制御されることを特徴とする請求項1〜14の何れか1項に記載の半導体記憶装置。 - 前記メモリセルは、フラッシュメモリ素子または可変抵抗素子の何れかを用いて構成されていることを特徴とする請求項1〜15の何れか1項に記載の半導体記憶装置。
- 前記メモリセルは、MOSFET構造を有し、ゲートに対してドレイン側とソース側の少なくとも一方側のサイドウォールにメモリ機能体を備えたサイドウォールメモリ素子で構成されていることを特徴とする請求項1〜15の何れか1項に記載の半導体記憶装置。
- 前記サブアレイ内の前記メモリセルの書き込み動作のために、書き込み対象の前記メモリセルに接続する前記ビット線と前記仮想接地線に対し、夫々相異なる書き込み電圧を印加可能に、前記書き込み電圧を供給する回路と前記メモリセルアレイが構成されていることを特徴とする請求項17に記載の半導体記憶装置。
- 前記サイドウォールメモリ素子が、ゲートに対してドレイン側とソース側の両側のサイドウォールにメモリ機能体を備え、
前記メモリセル内の前記メモリ機能体の何れか一方を選択するためのメモリ機能体選択信号により、選択された前記メモリセルに接続する前記ビット線と前記仮想接地線に印加される電圧制御を行い、
当該電圧制御によって前記選択されたメモリセルに対して電流の向きを変化させることにより、前記2つのメモリ機能体に対して各別に書き込み動作または読み出し動作を行うことを特徴とする請求項18に記載の半導体記憶装置。 - 前記メモリ機能体選択信号がアドレス信号の一部であることを特徴とする請求項19に記載の半導体記憶装置。
- 前記メモリセルの1つを選択して、前記メモリ機能体選択信号を変化させることにより、前記メモリ機能体選択信号の変化の前後において、選択された前記メモリセルに接続する前記ビット線と前記仮想接地線に印加される電圧を反転させ、選択された前記メモリセルの2つの前記メモリ機能体に対して、連続して書き込み動作または読み出し動作を行うことを特徴とする請求項19に記載の半導体記憶装置。
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