KR20080009193A - 비휘발성 메모리 및 소스 라인 바이어스 에러들용 제어게이트 보상 방법 - Google Patents

비휘발성 메모리 및 소스 라인 바이어스 에러들용 제어게이트 보상 방법 Download PDF

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Abstract

소스 라인 바이어스는 판독/기록 회로들의 그라운드 루프(ground loop)에서 비제로 저항에 의해 초래된 에러이다. 감지중에, 메모리 셀의 소스는 저항 양단의 전압 강하에 의해 잘못 바이어스되고 인가된 제어 게이트 및 드레인 전압들의 에러들을 초래한다. 인가된 제어 게이트 및 드레인 전압들이 메모리 셀들의 소스들에 가능한 근접하여 위치되는 기준점들을 가질 때, 이 에러는 최소화된다. 바람직한 일 실시예에서, 기준점은 소스 제어 신호가 인가되는 노드에 위치된다. 메모리 어레이가 병렬로 감지되는 메모리 셀들의 페이지들로 구성될 때, 각 페이지의 소스들은 페이지 소스 라인에 결합되며, 기준점은 멀티플렉서를 통해서 선택된 페이지의 페이지 소스 라인에 위치되도록 선택된다.
소스 라인 바이어스, 판독/기록 회로들, 그라운드 루프, 소스 제어 신호, 기준점

Description

비휘발성 메모리 및 소스 라인 바이어스 에러들용 제어 게이트 보상 방법{NON-VOLATILE MEMORY AND METHOD WITH CONTROL GATE COMPENSATION FOR SOURCE LINE BIAS ERRORS}
본 발명은 일반적으로 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM) 및 플래시 EEPROM과 같은 비휘발성 반도체 메모리에 관한 것이며, 특히 그라운드 루프(ground loop)에서 유한 저항(finite resistance)으로 인한 소스 바이어스 에러들에 대한 인가된 제어 게이트 전압들을 보상하는 개선된 감지 회로들을 갖는 비휘발성 반도체 메모리에 관한 것이다.
특히 소형 팩터 카드로 패키지된 플래시 EEPROM 및 EEPROM 형태의 비휘발성으로 전하를 저장할 수 있는 고상 메모리는 최근에 각종 이동 및 휴대용 장치들, 특히 정보 기기들 및 가전 제품들에서 선택적인 저장장치가 되었다. 또한 고상 메모리인 RAM(Random Access Memory)과 달리, 플래시 메모리는 비휘발성임으로 전원이 턴오프된 후 조차도 저장된 데이터를 보유한다. 고비용에도 불구하고, 플래시 메모리는 대량 저장 애플리케이션들에서 사용이 늘고 있다. 하드 드라이브들 및 플로피 디스크들과 같은 회전 자기 매체를 기반으로 한 종래의 대량 저장장치는 이동 및 휴대용 환경에 부적합하다. 이는 디스크 드라이브들의 부피가 크며, 기계적 장 애를 입기 쉽고 높은 레이턴시와 고전력을 필요로 하기 때문이다. 이들 바람직하지 않은 속성들은 디스크 기반으로 한 저장장치를 대부분의 이동 및 휴대용 애플리케이션들에서 사용되지 못하게 한다. 한편, 임베드되고 탈착가능한 카드 형태의 플래시 메모리는 이동 및 휴대용 환경에서 매우 적합한데, 그 이유는 크기면에서 작고, 전력 소모가 적으며, 고속이고 신뢰성이 높은 특성들 때문이다.
EEPROM 및 전기적으로 프로그램가능한 판독 전용 메모리(EPROM)은 소거될 수 있고 자신들의 메모리 셀들에 기록되거나 "프로그램"되는 새로운 데이터를 가질 수 있는 비휘발성 메모리이다. 이들 둘 다는 소스 및 드레인 영역들 간에서 반도체 기판의 채널 영역 위에 위치되는 전계 효과 트랜지스터 구조의 플로우팅(비연결된) 도전성 게이트를 이용한다. 그 후, 제어 게이트는 플로우팅 게이트 위에 제공된다. 트랜지스터의 임계 전압 특성은 플로우팅 게이트상에 유지되는 전하량에 의해 제어된다. 즉, 플로우팅 게이트 상에 소정 레벨의 전하가 존재하는 경우에, 소스 및 드레인 영역들 간을 도통시키기 위하여 트랜지스터가 턴 '온'되기 전 제어 게이트에 인가되어야만 되는 해당 전압(임계)이 존재한다.
플로우팅 게이트는 전하들의 범위를 유지할 수 있음으로, 임계 전압 윈도우 내에서 임의의 임계 전압 레벨로 프로그램될 수 있다. 임계 전압 윈도우의 크기는 플로우팅 게이트상으로 프로그램될 수 있는 전하들의 범위에 대응하는 장치의 최대 및 최소 임계 레벨들에 의해 범위가 제한된다. 임계 윈도우는 일반적으로 메모리 장치의 특성들, 동작 조건들 및 내력(history)에 좌우된다. 윈도우 내에서 각각 별개의 분해가능한(resolvable) 임계 전압 레벨 범위는 원리적으로 셀의 유한 메모리 상태를 지정하도록 사용될 수 있다.
메모리 셀로서 작용하는 트랜지스터는 전형적으로 두 메커니즘들 중 한 메커니즘에 의해 "프로그램된" 상태로 프로그램된다. " 열전자 주입"에서, 드레인에 인가되는 고전압은 기판 채널 영역 양단에 전자들을 가속시킨다. 동시에, 제어 게이트로 인가되는 고전압은 얇은 게이트 유전체를 통해서 플로우팅 게이트 상으로 열전자들을 끌어당긴다. "터널링 주입"에서, 고전압은 기판에 대해서 제어 게이트로 인가된다. 이 방식으로, 전자들은 기판으로부터 개재한 플로우팅 게이트로 끌어당겨진다.
메모리 장치는 다수의 메커니즘들에 의해 소거될 수 있다. EPROM 경우에, 메모리는 자외선 조사에 의해 플로우팅 게이트로부터 전하를 제거함으로써 대량으로 소거될 수 있다. EEPROM의 경우에, 얇은 산화물을 통해서 기판 채널 영역(즉, Fowler-Nordheim 터널링)으로 터널링하기 위하여 플로우팅 게이트에서 전자들을 유도하도록 메모리 셀은 고전압을 제어 게이트에 대해서 기판으로 인가함으로써 전기적으로 소거될 수 있다. 전형적으로, EEPROM은 한 바이트씩 소거될 수 있다. 플래시 EEPROM의 경우에, 메모리는 한꺼번에 또는 한번에 하나 이상의 블록들을 전기적으로 소거될 수 있는데, 여기서 블록은 메모리의 512 바이트들 이상으로 이루어질 수 있다.
비휘발성 메모리 셀들의 예들
메모리 장치들은 전형적으로 카드상에 설치될 수 있는 하나 이상의 메모리 칩들을 포함한다. 각 메모리 칩은 디코더들 및 소거, 기록 및 판독 회로들과 같은 주변 회로들에 의해 지원되는 메모리 셀들의 어레이를 포함한다. 더욱 복잡한 메모리 장치들은 또한 지능적이고 더 높은 레벨의 메모리 동작들 및 인터페이싱을 수행하는 제어기에 따른다. 오늘날 사용되는 많은 상업적으로 성공한 비휘발성 고상 메모리 장치들이 존재한다. 이들 메모리 장치들은 다양한 유형들의 메모리 셀들을 사용할 수 있는데, 각 유형은 하나 이상의 전하 저장 소자를 갖는다.
도1A 내지 1E는 비휘발성 메모리 셀들의 다양한 예들을 개요적으로 도시한 것이다.
도1A는 전하를 저장하기 위한 플로우팅 게이트를 갖는 EEPROM 셀 형태의 비휘발성 메모리를 개요적으로 도시한 것이다. 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM)은 EPROM과 유사한 구조를 갖지만 부가적으로 UV 조사에 노출될 필요없이 적절한 전압들의 인가시 플로우팅 게이트로부터 전기적으로 전하를 로딩하고 제거하는 메커니즘을 부가적으로 제공한다. 이들을 제조하는 이와 같은 셀들 및 방법들의 예들이 미국 특허 5,595,924에 제공된다.
도1B는 선택 게이트 및 제어 또는 스티어링 게이트 둘 다를 갖는 플래시 EEPROM 셀을 개요적으로 도시한 것이다. 메모리 셀(10)은 소스(14) 및 드레인(16) 확산들 간에서 "스플릿-채널"(12)을 갖는다. 셀은 직렬의 2개의 트랜지스터들(T1 및 T2)로 효율적으로 형성된다. T1은 플로우팅 게이트(20) 및 제어 게이트(30)를 갖는 메모리 트랜지스터로서 작용한다. 플로우팅 게이트는 선택가능한 전하량을 저장할 수 있다. 채널의 T1의 부분을 통해서 흐를 수 있는 전류량은 제어 게이트(30)상의 전압과 개재한 플로우팅 게이트(20) 상에 존재하는 전하량에 좌우된다. T2는 선택 게이트(40)를 갖는 선택 트랜지스터로서 작용한다. T2가 선택 게이트(40)에서 전압에 의해 턴온될 때, 이는 채널의 T1 부분에서 전류를 소스 및 드레인 사이를 통과시킨다. 선택 트랜지스터는 제어 게이트에서 전압에 관계없이 소스-드레인 채널을 따라서 스위치를 제공한다. 한가지 이점은 플로우팅 게이트들에서 전하 공핍(포지티브)로 인해 제로 제어 게이트 전압으로 여전히 도통하는 이들 셀들을 턴오프시키도록 사용될 수 있다는 것이다. 다른 이점은 소스측 주입 프로그래밍이 더욱 손쉽게 구현되도록 한다는 것이다.
스플릿-채널 메모리 셀의 한 가지 간단한 실시예는 선택 게이트 및 제어 게이트가 도1B에 도시된 점선으로 개요적으로 도시된 바와 같은 동일한 워드 라인에 연결된다. 이는 채널의 일부분 위에 위치되는 전하 저장 소자(플로우팅 게이트) 및 다른 채널부 뿐만 아니라 전하 저장 소자 위에 위치되는 제어 게이트 구조(이는 워드 라인의 부분이다)를 가짐으로써 성취된다. 이는 직렬의 2개의 트랜지스터들을 갖는 셀을 유효하게 형성하는데, 한 트랜지스터(메모리 트랜지스터) 전하 저장 소자상의 전하량과 채널 부분을 통해서 흐를 수 있는 전하량을 제어하는 워드 라인 상의 전압의 조합이고 다른 한 트랜지스터(선택 트랜지스터)는 게이트로서 작용하는 워드 라인 만을 갖는다. 이와 같은 셀들의 예들, 메모리 시스템들에서 이들의 용도들 및 이들을 제조하는 방법들이 미국 특허 5,070,032, 5,095,344, 5,315,541, 5,343, 063, 및 5,661,053에 개시되어 있다.
도1B에 도시된 스플릿-채널 셀의 더욱 자세한 실시예는 선택 게이트 및 제어 게이트가 독립적이고 이들 간에 점선으로 연결되지 않는다. 한 가지 구현방식은 워 드 라인에 수직한 제어 (또는 스티어링) 라인에 연결되는 셀들의 어레이에서 하나의 칼럼의 제어 게이트들을 갖는다. 이 효과는 선택된 셀을 판독 또는 프로그래밍할 때와 동시에 워드 라인이 2가지 기능들을 수행하는 것을 경감시킨다는 것이다. 이들 2가지 기능들은 (1) 선택 트랜지스터의 게이트로서 작용하여 선택 트랜지스터를 턴온 또는 오프시키는 적절한 전압을 필요로 하고 (2) 워드 라인 및 전하 저장 소자간의 전계(용량) 결합을 통해서 원하는 레벨로 전하 저장 소자의 전압을 구동시키는 것이다. 단일 전압에 의해 최적의 방식으로 이들 기능들 둘 다를 수행하는 것은 어렵다. 제어 게이트 및 선택 게이트의 별도의 제어에 의해, 워드 라인은 기능(1)만을 수행하는 한편, 부가된 제어 라인이 기능(2)를 수행하도록 한다. 이 성능은 프로그래밍 전압이 타겟화된 데이터에 맞게 조정되는 고성능 프로그래밍의 설계를 요구한다. 플래시 EEPROM에서 독립적인 제어(또는 스티어링) 게이트들의 사용에 대해선 예를 들어 미국 특허 5,313,421 및 6,222,762에 서술되어 있다.
도1C는 듀얼 플로우팅 게이트들 및 독립적인 선택 및 제어 게이트들을 갖는 또 다른 플래시 EEPROM 셀을 개요적으로 도시한 것이다. 메모리 셀(10)은 유효하게 직렬의 3개의 트랜지스터들을 갖는다는 것을 제외하면 도1B의 메모리 셀과 유사하다. 이 유형의 셀에서, 2개의 저장 소자들(즉, T1-좌(left) 및 T1-우(right)의 저장 소자)는 이들 간에서 선택 트랜지스터(T1)와 함께 소스 및 드레인 확산들 간의 채널 위에 포함된다. 메모리 트랜지스터들은 플로우팅 게이트들(20 및 20') 및 제어 게이트들 (30 및 30') 각각을 갖는다. 선택 트랜지스터(T2)는 선택 게이트(40)에 의해 제어된다. 어쨌든, 한 쌍의 메모리 트랜지스터들 중 단지 한 트랜지스터가 판독 또는 기록을 위하여 액세스된다. 저장 유닛 T1-좌가 액세스될 때, T2 및 T1-우 둘 다는 턴온되어 채널의 T1-좌의 부분에서 전류를 소스 및 드레인 간을 통과시킨다. 유사하게, 저장 유닛 T1-우가 액세스될 때, T2 및 T1-좌는 턴온된다. 소거는 플로우팅 게이트에 근접한 선택 게이트 폴리실리콘의 일부를 갖고 실질적인 포지티브 전압(예를 들어, 20V)을 선택 게이트에 인가함으로써 실행되어, 플로우팅 게이트 내에 저장된 전자들이 선택 게이트 폴리실리콘으로 터널링될 수 있다.
도1D는 NAND 체인으로 구성된 메모리 셀들의 스트링을 개요적으로 도시한 것이다. NAND 체인(50)은 소스들 및 드레인들에 의해 데이지-체인되는(daisy-chained) 일련의 메모리 트랜지스터들(M1, M2, ...Mn)(n=4, 8, 16 또는 그 이상)로 이루어진다. 한 쌍의 선택 트랜지스터들(S1, S2)은 NAND 체인의 소스 단자(54) 및 드레인 단자(56)를 통해서 외부로 메모리 트랜지스터들 체인의 연결을 제어한다. 메모리 어레이에서, 소스 선택 트랜지스터(S1)가 턴온될 때, 소스 단자는 소스 라인에 결합된다. 유사하게, 드레인 선택 트랜지스터(S2)가 턴온될 때, NAND 체인의 드레인 단자는 메모리 어레이의 비트 라인에 결합된다. 이 체인의 각 메모리 트랜지스터는 의도된 메모리 상태를 나타내도록 주어진 전하량을 저장하기 위하여 전하 저장 소자를 갖는다. 각 메모리 트랜지스터의 제어 게이트는 판독 및 기록 동작들에 대해 제어한다. 각 선택 트랜지스터들(S1 및 S2)의 제어 게이트는 소스 단자(54) 및 드레인 단자(56) 각각을 통해서 NAND 체인에 제어 액세스를 제공한다.
NAND 체인 내의 어드레스된 메모리 트랜지스터가 프로그래밍 동안 판독되어 검증될 때, 이의 제어 게이트는 적절한 전압을 공급받는다. 동시에, NAND 체인(50) 내 비어드레스된 메모리 트랜지스터들의 나머지는 자신들의 제어 게이트들 상에 충분한 전압을 인가함으로써 완전히 턴온된다. 이 방식으로, 개별적인 메모리 트랜지스터의 소스로부터 NAND 체인의 소스 단자(54)까지의 도통 경로가 효율적으로 생성되고 마찬가지로 이 체인의 개별적인 메모리 트랜지스터의 드레인으로부터 드레인 단자(56)까지의 도통 경로가 효율적으로 생성된다. 이와 같은 NAND 체인 구조들을 갖는 메모리 장치들이 미국 특허 5,570,315, 5,903,495, 6,046,935에 개시되어 있다.
도1E는 전하를 저장하기 위한 유전층을 갖는 비휘발성 메모리를 개요적으로 도시한 것이다. 앞서 설명된 도전성 플로우팅 게이트 소자들 대신에, 유전층이 사용된다. 유전성 저장 소자를 이용하는 이와 같은 메모리 장치들은 Eitan 등이 2000년 11월 IEEE Electron Device Letters, vol. 21, no. 11, pp. 543-545호에 발표한 "NROM:A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell"에 개시되어 있다. ONO 유전층은 소스 및 드레인 확산들 간의 채널에 걸쳐서 확장되어 있다. 하나의 데이터 비트를 위한 전하는 드레인에 인접한 유전층에서 로컬(local)화되고 다른 데이터 비트를 위한 전하는 소스에 인접한 유전층에서 로컬화된다. 예를 들어, 미국 특허 5,768,192 및 6,011,725는 2개의 이산화규소층 사이에 샌드위치된 트래핑 유전체를 갖는 비휘발성 메모리 셀을 개시한다. 다상 데이터 저장장치는 유전체 내에서 공간적으로 분리된 전하 저장 영역들의 2진 상태들을 개별적으로 판독함으로써 구현된다.
메모리 어레이
메모리 장치는 전형적으로, 로우 및 칼럼들에 배열되고 워드 라인들 및 비트 라인들에 의해 어드레스가능한 메모리 셀들의 2차원 어레이로 이루어진다. 이 어레이는 NOR 형 또는 NAND 형 아키텍쳐에 따라서 형성될 수 있다.
NOR 어레이
도2는 메모리 셀들의 NOR 어레이의 예를 도시한다. NOR형 아키텍쳐를 갖는 메모리 장치들은 도1B 또는 1C에 도시된 유형의 셀들로 구현된다. 메모리 셀들의 각 로우는 데이지-체인 방식으로 자신들의 소스들 및 드레인들에 의해 연결된다. 이 설계를 때때로 가상 그라운드 설계라 칭한다. 각 메모리 셀(10)은 소스(14), 드레인(16), 제어 게이트(30) 및 선택 게이트(40)를 갖는다. 로우의 셀들은 워드 라인(42)에 연결된 자신들의 선택 게이트들을 갖는다. 칼럼의 셀들은 선택된 비트 라인들(34 및 36)에 각각 연결되는 소스들 및 드레인들을 갖는다. 메모리 셀들이 독립적으로 제어되는 제어 게이트 및 선택 게이트를 갖는 일부 실시예들에서, 스티어링 라인(30)은 또한 칼럼 내의 셀들의 제어 게이트들을 연결한다.
많은 플래시 EEPROM 장치들은 메모리 셀들로 구현되는데, 각 메모리 셀에 제어 모두 연결된 제어 게이트 및 선택 게이트가 형성되어 있다. 이 경우에, 각 로우를 따라서 셀들의 제어 게이트들 및 선택 게이트들 모두를 단지 연결하는 워드 라인 및 스티어링 라인들이 필요로 되지 않는다. 이들 설계들의 예들은 미국 특허 5,172,338 및 5,418,752에 개시되어 있다. 이들 설계들에서, 워드 라인은 필수적으로 2가지 기능들, 즉 로우 선택 및 제어 게이트 전압을 판독 또는 프로그램하기 위하여 로우내 모든 셀들에 공급하는 것을 수행한다.
NAND 어레이
도3은 도1D에 도시된 바와 같은 메모리 셀들의 NAND 어레이의 예를 도시한 것이다. NAND 체인들의 각 칼럼을 따라서, 비트 라인은 각 NAND 체인의 드레인 단자(56)에 결합된다. NAND 체인들의 각 로우를 따라서, 소스 라인은 모든 자신들의 소스 단자들(54)을 연결시킬 수 있다. 또한, 로우를 따른 NAND 체인들의 제어 게이트들은 일련의 대응하는 워드 라인들에 연결된다. NAND 체인들의 전체 로우는 연결된 워드 라인들을 통해서 자신들의 제어 게이트들 상의 적절한 전압들에 의해 선택 트랜지스터들의 쌍(도1D 참조)을 턴온시킴으로써 어드레스될 수 있다.
NAND 체인 내에 메모리 셀을 나타내는 메모리 트랜지스터가 판독될 때, 이 체인 내의 나머지 메모리 트랜지스터들은 자신들의 관련된 워드 라인들을 통해서 어렵게 턴온되어, 체인을 통해 흐르는 전류가 필수적으로, 판독되는 셀에 저장되는 전하 레벨에 좌우되도록 한다. NAND 아키텍쳐 어레이 및 메모리 시스템의 일부로서 이의 동작의 예는 미국 특허 5,570,315, 5,774,397 및 6,046,935에서 알 수 있다.
블록 소거
전하 저장 메모리 장치들의 프로그래밍은 더 많은 전하를 자신의 전하 저장 소자들에 부가함으로써만 이루어질 수 있다. 그러므로, 프로그램 동작 전, 전하 저장 소자의 기존 전하는 제거(또는 소거)되어야만 된다. 소거 회로들(도시되지 않음)은 메모리 셀들의 하나 이상의 블록들을 소거하도록 제공된다. EEPROM과 같은 비휘발성 메모리는 셀들의 전체 어레이 또는 이 어레이의 셀들의 상당한 그룹들이 모두 전기적으로(즉, 플래시로) 소거될 때 "플래시" EEPROM 이라 칭한다. 일단 소 거되면, 셀들의 그룹은 재프로그램될 수 있다. 모두 소거가능한 셀들의 그룹은 하나 이상의 어드레스가능한 소거 유닛으로 이루어질 수 있다. 소거 유닛 또는 블록은 전형적으로 데이터의 하나 이상의 페이지들을 저장하는데, 이 페이지는 프로그래밍 및 판독 단위이지만, 하나 이상의 페이지가 단일 동작으로 프로그램되거나 판독될 수 있다. 각 페이지는 전형적으로, 하나 이상의 데이터 섹터들을 저장하는데, 이 섹터의 크기는 호스트 시스템에 의해 규정된다. 일 예는 자기 디스크 드라이브들에 의해 확립된 표준을 따른 사용자 데이터의 512 바이트들의 섹터 더하기 사용자 데이터 및/또는 이를 저장하는 블록에 대한 오버헤드 정보의 일부 바이트들의 수이다.
판독/기록 회로들
통상의 2상태 EEPROM 셀에서, 적어도 하나의 전류 항복점 레벨은 2개의 영역들로 도통 윈도우를 분할하도록 설정된다. 셀이 소정의 고정된 전압들을 인가함으로써 판독될 때, 이의 소스/드레인 전류는 항복점 레벨(또는 기준 전류 (IREF))와 비교됨으로써 메모리 상태로 분해(resolve)된다. 판독된 전류가 항복점 레벨의 전류보다 높으면, 셀은 하나의 논리 상태(예를 들어, "제로" 상태)가 되도록 결정된다. 한편, 전류가 항복점 레벨의 전류보다 작으면, 이 셀은 다른 논리 상태(예를 들어 "1" 상태)가 되도록 결정된다. 따라서, 이와 같은 2 상태 셀은 디지털 정보의 1비트를 저장한다. 외부에서 프로그램될 수 있는 기준 전류원은 종종 항복점 레벨 전류를 발생시키기 위한 메모리 시스템의 부분으로서 제공된다.
메모리 용량을 증가시키기 위하여, 플래시 EEPROM 장치들은 반도체 기술 상태들이 진보됨에 따라서 더 높은 밀도로 제조된다. 저장 용량을 증가시키는 또 다른 방법은 각 메모리 셀이 2 이상의 상태들을 저장하도록 하는 것이다.
다상 또는 다중-레벨 EEPROM 메모리 셀에 대해서, 도통 윈도우는 하나 이상의 항복점에 의해 2개 이상의 영역들로 분할됨으로써, 각 셀이 하나 이상의 데이터 비트를 저장할 수 있도록 한다. 주어진 EEPROM 어레이가 저장할 수 있는 정보는 각 셀이 저장할 수 있는 상태들의 수에 따라서 증가된다. 다상 또는 다중-레벨 메모리 셀들을 갖는 EEPROM 또는 플래시 EEPROM이 미국 특허 5,172,338호에 개시되어 있다.
실제로, 셀의 메모리 상태는 통상적으로 기준 전압이 제어 게이트에 인가될 때 셀의 소스 및 드레인 전극들 양단의 도통 전류를 감지함으로써 판독된다. 따라서, 셀의 플로우팅 게이트 상에 각각 주어진 전하에 대해서, 고정된 기준 제어 게이트 전압에 대한 대응하는 도통 전류가 검출될 수 있다. 유사하게, 플로우팅 게이트 상으로 프로그램가능한 전하 범위는 대응하는 임계 전압 윈도우 또는 대응하는 도통 전류 윈도우를 규정한다.
대안적으로, 분할된 전류 윈도우 중 도통 전류를 검출하는 대신에, 제어 게이트에서 테스트 하의 소정 메모리 상태에 대한 임계 전압을 설정하거나 도통 전류가 임계 전류보다 낮거나 높은지를 검출할 수 있다. 한 가지 구현방식에서, 임계 전류에 대한 도통 전류의 검출은 도통 전류가 비트 라인 용량을 통해서 방전중인 레이트를 검사함으로써 성취된다.
도4는 플로우팅 게이트가 선택적으로 한번에 저장할 수 있는 4개의 상이한 전하들(Q1-Q4)에 대한 제어 게이트 전압(VCG) 및 소스-드레인 전류(ID)간의 관계를 도시한다. 4개의 실선 ID 대 VCG 곡선들은 4개의 가능한 메모리 상태들에 각각 대응하는 메모리 셀의 플로우팅 게이트상에 프로그램될 수 있는 4개의 가능한 전하 레벨들을 나타낸다. 예로서, 셀들의 모집단의 임계 전압 윈도우는 0.5V 내지 3.5V 범위일 수 있다. 6개의 메모리 상태들은 임계 윈도우를 0.5V 간격으로 5개의 영역들로 임계 윈도우를 분할함으로써 경계가 정해질 수 있다. 예를 들어, 2μA의 기준 전류(IREF)가 도시된 바와 같이 사용되면, Q1으로 프로그램되는 셀은 메모리 상태 "1"이 되는 것으로 간주될 수 있는데, 그 이유는 이의 곡선이 VCG=0.5V 및 1.0V로 경계가 정해진 임계 윈도우의 영역에서 IREF와 교차된다. 유사하게, Q4는 메모리 상태 "5"에 있게 된다.
상기 설명으로부터 알 수 있는 바와 같이, 메모리 셀이 저장할 상태들이 많으면 많을 수록, 임계 윈도우는 더욱 세밀하게 분할된다. 이는 필요로 되는 분해능을 성취할 수 있도록 프로그래밍 및 판독 동작들의 높은 정밀도를 필요로 할 것이다.
미국 특허 4,357,685는 셀이 주어진 상태로 프로그램될 때 플로우팅 게이트로 증가하는 전하를 부가할 때마다 연속적인 프로그래밍 전압 펄스들을 겪는 2상태 EPROM을 프로그램하는 방법을 개시한다. 펄스들 간에서, 셀은 다시 판독되거나 검 증되어 항복점 레벨에 대한 소스-드레인 전류를 결정한다. 전류 상태가 원하는 상태에 도달하는 것으로 검증될 때 프로그래밍은 중단된다. 사용된 프로그래밍 펄스 트레인은 증가하는 기간 또는 진폭을 가질 수 있다.
종래 기술의 프로그래밍 회로들은 타겟 상태가 도달될 때까지 소거되거나 그라운드 상태로부터 임계 윈도우를 통해서 스텝(step)에 단지 프로그래밍 펄스들을 인가한다. 실제로, 적절한 분해능을 허용하기 위해선, 각 분할되거나 경계가 정해진 영역은 횡(transverse)에 대해서 적어도 약 5개의 프로그래밍 단계들을 필요로 한다. 이 성능은 2상 메모리 셀들에 수용될 수 있다. 그러나, 다상 셀들에 대해서, 다상 셀들에 대해서, 필요로 되는 단계들의 수는 파티션들의 수에 따라서 증가함으로, 프로그래밍 정밀도 또는 분해능이 증가되어야 한다. 예를 들어, 16 상태 셀은 타겟 상태로 프로그램하기 위하여 평균적으로 적어도 40 프로그래밍을 필요로 할 수 있다.
도5는 로우 디코더(130) 및 칼럼 디코더(160)를 통해서 판독/기록 회로들(170)에 의해 액세스될 수 있는 메모리 어레이(100)의 전형적인 배열을 갖는 메모리 장치를 개요적으로 도시한 것이다. 도2 및 3과 관련하여 설명된 바와 같이, 메모리 어레이(100) 내의 메모리 셀의 메모리 트랜지스터는 선택된 워드 라인(들) 및 비트 라인(들)의 세트를 통해서 어드레스될 수 있다. 로우 디코더(130)는 하나 이상의 워드 라인들을 선택하고 칼럼 디코더(160)는 하나 이상의 비트 라인들을 선택하여, 적절한 전압들을 어드레스된 메모리 트랜지스터의 각 게이트들에 인가한다. 판독/기록 회로들(170)은 어드레스된 메모리 트랜지스터들의 메모리 상태들을 판독 또는 기록(프로그램)하도록 제공된다. 판독/기록 회로들(170)은 비트 라인들을 통해서 어레이 내 메모리 소자들에 접속될 수 있는 다수의 판독/기록 모듈을 포함한다.
판독 기록 성능 및 정확도에 영향을 미치는 팩터들
판독 및 프로그램 성능을 개선시키기 위하여, 어레이 내의 다수의 전하 저장 소자들 또는 메모리 트랜지스터들은 병렬로 판독되거나 프로그램된다. 따라서, 메모리 소자들의 논리적 "페이지"는 모두 판독되거나 프로그램된다. 기존 메모리 아키텍쳐들에서, 로우는 전형적으로 여러 인터리빙된 페이지들을 포함한다. 페이지의 모든 메모리 소자들은 모두 판독되거나 프로그램될 것이다. 칼럼 디코더는 인터리빙된 페이지들 중 각 페이지를 대응하는 수의 판독/기록 모듈에 선택적으로 연결시킬 것이다. 예를 들어, 한 가지 구현방식에서, 메모리 어레이는 532 바이트들(512 바이트들 더하기 오버헤드들의 20바이트들)의 페이지 크기를 갖도록 설계된다. 각 칼럼이 드레인 비트 라인을 포함하고 로우 당 2개의 인터리빙된 페이지들이 존재하면, 이는 8512 칼럼들에 이르고, 각 페이지는 4256 칼럼들과 관련된다. 모든 우수 비트 라인들 또는 기수 비트 라인들 중 하나와 병렬로 판독 또는 기록하도록 연결될 수 있는 4256 감지 모듈들이 존재하게 될 것이다. 이 방식으로, 병렬로 데이터의 4256 비트들(즉, 532 바이트들)의 페이지는 메모리 소자들의 페이지로부터 판독되거나 이 페이지로 프로그램된다. 판독/기록 회로들(170)을 형성하는 판독/기록 모듈들은 다양한 아키텍쳐들로 배열될 수 있다.
상술된 바와 같이, 종래의 메모리 장치들은 한번에 모든 우수 또는 모든 기 수 비트 라인들 상에서 대량 병렬 방식으로 동작됨으로써 판독/기록 동작들을 개선한다. 2개의 인터리빙된 페이지들로 이루어진 로우의 이 "교호-비트-라인" 아키텍쳐는 판독/기록 회로들의 블록에 맞는 문제를 경감시키도록 도울 것이다. 이는 또한 비트-라인간 용량 결합을 제어하는 것을 고려한다. 블록 디코더는 우수 페이지 또는 기수 페이지 중 하나에 판독/기록 모듈들의 세트를 멀티플렉스하도록 사용된다. 이 방식으로, 한 세트 비트 라인들이 판독되거나 프로그램될 때마다, 인터리빙 세트는 그라운드되어 중간 인접 결합을 최소화한다.
그러나, 인터리빙 페이지 아키텍쳐는 적어도 3가지 면에서 단점이 있다. 첫째, 이는 부가적인 멀티플렉싱 회로를 필요로 한다. 두번째 이는 수행성능면에서 느리다.워드 라인에 의해 또는 로우로 연결되는 메모리 셀들의 판독 또는 프로그램을 완료하기 위하여, 2개의 판독 또는 2개의 프로그램 동작들이 필요로 된다. 세번째, 2개의 이웃들이 상이한 시간에서, 가령 기수 및 우수 페이지들에서 별개로 프로그램될 때 플로우팅 게이트 레벨에서 이웃하는 전하 저장 소자들간의 필드 결합과 같은 다른 왜곡 영향들을 최적으로 처리하지 못한다.
미국 특허 공개 번호 2004-0057318-A1은 병렬로 다수의 인접 메모리 셀들을 감지하도록 하는 메모리 장치 및 이의 방법을 개시한다. 예를 들어, 동일한 워드 라인들을 공유하는 로우를 따른 모든 메모리 셀들은 페이지로서 모두 판독되거나 프로그램된다. 이 "모든-비트-라인" 아키텍쳐는 이웃하는 왜곡 영향들에 의해 초래되는 에러들을 최소화하면서 "교호-비트-라인" 아키텍쳐의 성능을 2배화한다. 그러나, 모든 비트 라인들을 감지하는 것은 자신들의 상호 커패시턴스로부터 유도된 전 류들로 인해 이웃하는 비트 라인들 간에 누화의 문제를 초래한다. 이는 도통 전류들이 감지되는 동안 실질적으로 시간에 무관하게 각 인접 비트 라인들의 쌍 간에 전압차를 유지시킴으로써 처리된다. 이 조건이 부여될 때, 각종 비트 라인들의 용량으로 인해 모든 변위 전류들은 드롭 아웃되는데, 그 이유는 이들 모두는 시변 전압차에 좌우되기 때문이다. 각 비트 라인에 결합되는 감지 회로는 비트 라인 상에 전압 클램프를 가짐으로, 연결된 비트 라인들의 임의의 인접쌍 상에서 전위차가 시간 독립적이 되도록 한다. 클램프된 비트 라인 용량으로 인해, 비트 라인 용량으로 인한 방전을 감지하는 종래 방법은 적용될 수 없다. 대신, 감지 회로 및 방법은 비트 라인과 관계없이 주어진 커패시터를 방전 또는 충전시키는 레이트를 통지함으로써 메모리 셀의 도통 전류를 결정한다. 이는 감지 회로가 메모리 어레이의 아키텍쳐와 (즉, 비트 라인 커패시턴스와 무관)관계없도록 한다. 특히, 비트 라인 누화를 피하도록 감지동안 비트 라인 전압들이 클램프되도록 한다.
상술된 바와 같이, 종래의 메모리 장치들은 대량 병렬 방식으로 동작됨으로써 판독/기록 동작들을 개선시킨다. 이 방법은 성능을 개선시키지만 판독 및 기록 동작들의 정확도에 영향을 미친다.
한가지 문제는 소스 라인 바이어스 에러이다. 이는 특히 많은 수의 메모리 셀들이 소스 라인에서 모두 그라운드에 결합되는 소스들을 갖는 메모리 아키텍쳐에 대해서 예민하게 된다. 공통 소스를 갖는 이들 메모리 셀들의 병렬 감지는 소스 라인을 통해서 상당한 전류를 발생시킨다. 소스 라인에서 비제로 저항으로 인해, 이는 각 메모리 셀의 소스 전극 및 트루 그라운드(true ground) 간에 인식가능한 전 위차를 발생시킨다. 감지 동안, 각 메모리 셀의 제어 게이트에 공급되는 임계 전압은 소스 전극에 대한 것이지만 시스템 전원은 트루 그라운드에 대한 것이다. 따라서, 감지는 소스 라인 바이어스 에러의 존재로 인해 부정확하게 될 수 있다.
미국 특허 공개 번호 2004-0057287-A1은 병렬로 다수의 인접 메모리 셀들을 감지하도록 하는 메모리 장치 및 이 방법을 개시한다. 소스 라인 바이어스의 감소는 멀티-패스 감지를 위한 특징들 및 기술을 갖는 판독/기록 회로들에 의해 성취된다. 메모리 셀들의 페이지가 병렬로 감지될 때, 각 패스는 주어진 경계를 정한 전류값보다 높은 도통 전류로 메모리 셀들을 식별하고 셧다운하도록 돕는다. 식별된 메모리 셀들은 관련된 비트 라인들을 그라운드로 당김으로써 셧다운된다. 다른 말로서, 더 높은 도통 전류를 갖고 이 감지와 무관한 이들 셀들은 식별되고 전류 감지의 실제 데이터가 판독되기 전 전류를 셧다운시킨다.
그러므로, 감소된 전력 소모를 갖는 고성능 및 고용량 비휘발성 메모리가 필요로 된다. 특히, 향상된 전력 효율적인 판독 및 프로그램 성능을 갖는 콤팩트한 비휘발성 메모리가 필요로 된다.
고용량 및 고성능 비휘발성 메모리 장치에 대한 이들 필요성은 판독/기록 회로들의 많은 페이지가 병렬로 메모리 셀들의 대응하는 페이지를 판독 및 기록하도록 함으로써 이루어진다. 특히, 판독 및 프로그래밍에서 에러들을 초래할 수 있는 고밀도 칩 집적도에 고유한 상호작용의 잡음들 영향들은 제거되거나 최소화된다.
소스 라인 바이어스는 판독/기록 회로들의 그라운드 루프에서 비제로 저항에 의해 초래되는 에러이다. 이 에러는 전류가 흐를 때 칩의 그라운드로의 소스 경로의 저항 양단의 전압 강하에 의해 야기된다.
본 발명의 한 양상을 따르면, 메모리 셀들의 페이지가 병렬로 감지되고 이들의 소스들이 모두 결합되어 집합 액세스 노드에서 셀 소스 신호를 수신할 때, 워드 라인에 공급되는 동작 전압은 칩의 그라운드라기보다 오히려 집합 액세스 노드와 동일한 기준점을 갖는다. 이 방식으로, 집합 액세스 노드 및 칩의 그라운드 간의 임의의 소스 바이어스 차는 추적될 것이고 워드 라인 전압에서 보상된다.
본 발명의 또 다른 양상을 따르면, 메모리 셀들의 페이지는 병렬로 감지되고 이들의 소스들은 동일한 페이지 소스 라인에 결합될 때, 워드 라인에 공급되는 동작 전압은 칩의 그라운드라기보다 오히려 페이지 소스 라인의 액세스 노드에 대해 기준이 된다. 이 방식으로, 페이지 액세스 노드로부터 칩의 그라운드까지의 임의의 소스 차들은 추적되고 공급된 워드 라인 전압에서 보상된다.
소스 바이어스를 추적하여 보상하기 위하여 한 가지 바람직한 전압 제어 회로에서, 전압 제어 회로는 집합 액세스 노드 또는 페이지 액세스 노드 중 하나에 대해서 자신의 베이스(base) 전압을 기준으로 한다. 이의 출력 전압은 조정가능한 레지스터 양단의 기준 전류(IREF)에 의해 발생된다. 캐소드(cascode) 전류 미러 회로(730)는 VBLC의 범위에 걸쳐서 IREF를 일정하게 유지시키도록 사용된다.
소스 바이어스를 추적하여 보상하기 위한 또 다른 바람직한 전압 제어 회로에서, 전압 제어 회로는 집합 액세스 노드 또는 페이지 액세스 노드 중 어느 하나에 대해서 베이스 전압을 기준으로 한다. 제어 회로는 원하는 출력 전압을 얻기 위하여 기준 전압에 대한 전위 분할기를 이용한다. 기준 전압은 프로그램된 출력 전압을 발생시키기 위하여 DAC-제어된 전위 분할기(840)에 의해 제어되는 출력 레벨을 갖기 전 조절된 출력 드라이버에 의해 구동된다.
본 발명의 부가적인 특징들 및 장점들은 첨부한 도면과 관련하여 관련된 바람직한 실시예들의 이하의 설명으로부터 이해할 수 있을 것이다.
도1A 내지 도1E는 비휘발성 메모리 셀들의 여러 예들을 개요적으로 도시한 도면.
도2는 메모리 셀들의 NOR 어레이의 예를 도시한 도면.
도3은 도1D에 도시된 바와 같은 메모리 셀들의 NAND 어레이의 예를 도시한 도면.
도4는 플로우팅 게이트는 한번에 저장될 수 있는 4개의 상이한 전하들 Q1-Q4에 대한 소스-드레인 전류 및 제어 게이트 전압 간의 관계를 도시한 도면.
도5는 로우 및 칼럼 디코더들을 통해서 판독/기록 회로들에 의해 액세스될 수 있는 메모리 어레이의 전형적인 배열을 개요적으로 도시한 도면.
도6A는 본 발명이 구현되는 콘텍스트를 제공하는 판독/기록 회로들의 뱅크를 갖는 콤팩트 메모리 장치를 개요적으로 도시한 도면.
도6B는 도6A에 도시된 콤팩트 메모리 장치의 바람직한 배열을 도시한 도면.
도7A는 비트 라인 전압 제어, 워드 라인 전압 제어 및 소스 전압 제어 모두 가 IC 메모리 칩의 동일한 그라운드로부터 기준이 되는 종래의 배열을 도시한 도면.
도7B는 소스 라인 전압 강하에 의해 초래되는 메모리 셀의 게이트 전압 및 드레인 전압 둘 다에서 에러를 도시한다.
도8은 4상태 메모리에 대한 메모리 셀들의 페이지의 일예의 모집단 분포의 소스 바이어스 에러들의 영향을 도시한 도면.
도9A는 비트 라인 전압 제어 및/또는 워드 라인 전압 제어가 본 발명의 한 바람직한 실시예에 따라서 셀 소스 신호가 소스 라인들에 액세스하는 노드에서의 기준점을 가짐으로써 소스 바이어스를 보상하는 배열을 도시한 도면.
도9B는 본 발명의 또 다른 바람직한 실시예를 따른 페이지 소스 라인에 대해기준이 됨으로써 소스 바이어스를 보상하는 비트 라인 전압 제어 및 워드 라인 전압 제어를 도시한 도면.
도10은 소스 바이어스를 보상하는 비트 라인 전압을 제공하기 위하여 추적 비트 라인 전압 제어 회로와 결합하여 동작하는 도9A 및 도9B에 도시된 바람직한 감지 모듈의 개요도.
도11은 도9A 및 도9B에 도시된 추적하는 비트 라인 전압 제어 회로의 바람직한 실시예를 도시한 도면.
도12는 도9A 및 도9B에 도시된 추적 워드 라인 전압 제어 회로의 바람직한 실시예를 도시한 도면.
도6A는 본 발명이 구현되는 콘텍스트를 제공하는 판독/기록 회로들의 뱅크를 갖는 콤팩트 메모리 장치를 개요적으로 도시한 것이다. 메모리 장치는 메모리 셀들(300), 제어 회로(310), 및 판독/기록 회로들(370)의 2차원 어레이를 포함한다. 메모리 어레이(300)는 로우 디코더(330)를 통해서 워드 라인들에 의해 그리고 칼럼 디코더(360)를 통해서 비트 라인들에 의해 어드레스될 수 있다. 판독/기록 회로들(370)은 감지 모듈들(480)의 뱅크로서 구현되고 메모리 셀들의 블록(또한 "페이지"라 칭함)이 병렬로 판독되거나 프로그램되도록 한다. 바람직한 실시예에서, 페이지는 메모리 셀들의 인접한 로우로부터 구성된다. 메모리 셀들의 로우는 다수의 블록들 또는 페이지들로 분할되는 또 다른 실시예에서, 블록 멀티플렉서(350)는 개별적인 블록들에 판독/기록 회로들(370)을 멀티플렉스하기 위하여 제공된다.
제어 회로(310)는 메모리 어레이(300) 상에 메모리 동작들을 수행하도록 판독/기록 회로들(370)과 협동한다. 제어 회로(310)는 상태 머신(312), 온-칩 어드레스 디코더(314), 및 전력 제어 모듈(316)을 포함한다. 상태 머신(312)은 메모리 동작들의 칩 레벨 제어를 제공한다. 온-칩 어드레스 디코더(314)는 메모리 제어기 또는 호스트에 의해 사용되는 것 간의 어드레스 인터페이스를 디코더들(330 및 370)에 의해 사용되는 하드웨어 어드레스에 제공한다. 전력 제어 모듈(316)은 메모리 동작들 동안 워드 라인들 및 비트 라인들에 공급되는 전력과 전압을 제어한다.
도6B는 도6A에 도시된 콤팩트 메모리 장치의 바람직한 배열을 도시한 것이다. 각종 주변 회로들에 의해 메모리 어레이(300)로 액세스는 양측상의 액세스 라인들 및 회로는 절반으로 감소되도록 어레이의 대향측들 상에서 대칭적인 방식으로 구현된다. 따라서, 로우 디코더는 로우 디코더들(330A 및 330B)로 분할되고 칼럼 디코더는 칼럼 디코더들(360A 및 360B)로 분할된다. 메모리 셀들의 로우가 다수의 블록들로 분할되는 실시예에서, 블록 멀티플렉서(350)는 블록 멀티플렉서들(350A 및 350B)로 분할된다. 유사하게, 판독/기록 회로들은 하부로부터 비트 라인들로 연결되는 판독 기록 회로들(370A) 및 어레이(300)의 최상부로부터 비트 라인들에 연결되는 판독/기록 회로들(370B)로 분할된다. 이 방식으로, 판독/기록 모듈들의 밀도 및 감지 모듈(480)의 뱅크의 밀도는 필수적으로 1/2만큼 감소된다.
병렬로 동작하는 p 감지 모듈들(480)의 전체 뱅크는 p 셀들의 블록 (또는 페이지)가 병렬로 판독되거나 프로그램될 로우를 따르도록 한다. 한 예의 메모리 어레이는 p=512 바이트들(512×8비트들)을 가질 수 있다. 바람직한 실시예에서, 블록은 셀들의 전체 로우의 런(run)이다. 또 다른 실시예에서, 블록은 로우의 셀들의 서브셋이다. 예를 들어, 셀들의 서브셋은 전체 로우의 1/2 또는 전체 로우의 1/4일 수 있다. 셀들의 서브셋은 인접 셀들의 런이거나 하나 거른 셀의 런일 수 있거나 소정 수의 셀들 마다의 런일 수 있다. 각 감지 모듈은 메모리 셀의 도통 전류를 감지하기 위한 감지 증폭기를 포함한다. 바람직한 감지 증폭기는 미국 특허 공개 번호 2004-0109357-A1에 개시되어 있으며, 이의 내용이 본원에 참조되어 있다.
소스 라인 에러 관리
메모리 셀들을 감지시의 한가지 잠재적인 문제는 소스 라인 바이어스이다. 많은 수의 메모리 셀들이 병렬로 감지될 때, 이들의 결합 전류들은 유한 저항을 지닌 그라운드 루프에서 상당한 전압 강하를 초래한다. 이는 임계 전압 감지를 사용 하는 감지 동작에서 에러를 초래하는 소스 라인 바이어스를 초래한다. 또한, 셀이 선형 영역에 근접하여 동작하면, 도통 전류는 이 영역에서 일단 소스-드레인 전압에 민감하게 되고 소스 라인 바이어스는 드레인 전압이 바이어스에 의해 오프셋될 때 감지 동작에서 에러를 초래할 것이다.
도7A는 비트 라인 전압 제어, 워드 라인 전압 제어 및 소스 전압 제어 모두가 IC 메모리 칩의 동일한 그라운드로부터 기준이 되는 종래의 배열을 도시한다. 판독/기록 회로들(370)은 메모리 셀들의 페이지 상에서 동시에 동작한다. 판독/기록 회로들에서 각 감지 모듈(480)은 비트 라인(36)과 같은 비트 라인을 통해서 대응하는 셀에 결합된다. 예를 들어, 감지 모듈(480)은 메모리 셀(10)의 도통 전류(i1)(소스-드레인 전류)를 감지한다. 도통 전류는 비트 라인(36)을 통해서 감지 모듈로부터 메모리 셀(10)의 드레인으로 흐르고 소스 라인(34) 및 통합된 소스 라인(40)을 통해서 진행하기 전 소스(14)로부터 나와서 소스 제어 회로(400)를 통해서 칩의 그라운드(401)로 흐른다. 소스 라인(34)은 전형적으로 메모리 어레이 내의 로우를 따라서 페이지 내의 메모리 셀들의 모든 소스들을 결합시킨다. 집적 회로 칩에서, 메모리 어레이 내의 개별적인 로우들의 소스 라인들(34) 모두는 소스 제어 회로(400)에 연결되는 통합된 소스 라인(40)의 다수의 분기들로서 모두 함께 연결된다. 소스 제어 회로(400)는 통합된 소스 라인(40)을 칩의 그라운드(401)로 당기도록 제어되는 풀-다운 트랜지스터(402)를 갖는데, 이는 결국 메모리 칩의 외부 그라운드 패드(예를 들어, Vss 패드)에 연결된다. 금속 스트랩핑이 소스 라인의 저항 을 감소시키도록 사용될 때 조차도, 비제로 저항(R)은 그라운드 패드 및 메모리 셀의 소스 전극 간에 유지된다. 전형적으로, 평균 그라운드 루프 저항(R)은 50 ohm 만큼 높게 될 수 있다.
병렬로 감지되는 메모리의 전체 페이지에 대해서, 통합된 소스 라인(40)을 통해서 흐르는 총 전류는 모든 도통 전류, 즉 iTOT=i1+i2+..., +ip 의 합이다. 일반적으로, 각 메모리 셀은 전하 저장 소자로 프로그램되는 전하량에 따른 도통 전류를 갖는다. 메모리 셀의 주어진 제어 게이트 전압에 대해서, 더 작게 프로그램된 전하는 비교적 더 높은 도통 전류를 발생시킬 것이다(도4 참조). 유한 저항이 그라운드 패드 및 메모리 셀의 소스 전극 사이의 통로에 존재할 때, 저항 양단의 전압 강하는 Vdrop ~iTOT R로 제공된다.
예를 들어, 1μA의 전류를 각각 갖는 4256 비트 라인들이 동시에 방전되면, 소스 라인 전압 강하는 4000라인들×1μA/라인×50ohms~0.2volts와 동일하게 될 것이다. 이는 접지 전위를 의미하고 유효한 소스는 현재 0.2V이다. 비트 라인 전압 및 워드 라인 전압이 동일한 칩의 그라운드(401)에 대해서 기준으로 되기 때문에, 0.2V의 이 소스 라인 바이어스는 0.2V만큼 감소되는 제어 게이트 전압 및 실효 드레인 전압을 가질 것이다.
도7B는 소스 라인 전압 강하에 의해 초래되는 메모리 셀의 임계 전압 레벨에서 에러를 도시한다. 메모리 셀(10)의 제어 게이트(30)에 공급되는 임계 전압(VT)은 칩의 그라운드(401)에 대한 것이다. 그러나, 메모리 셀에 의한 실효 VT는 제어 게이 트(30) 및 소스(14) 간의 전압차이다. 공급된 및 실효 VT (소스(14)로부터 소스라인까지의 작은 전압 강하 무시) 간에 대략 Vdrop 또는 △V의 차가 존재한다. 이 △V 또는 소스 라인 바이어스는 메모리 셀들의 임계 전압들이 감지될 때 예를 들어 0.2V의 감지 에러에 기여할 것이다. 이 바이어스는 데이터 의존성이기 때문에, 즉 페이지의 메모리 셀들의 메모리 상태들에 의존하기 때문에 손쉽게 제거될 수 없다.
도7B는 소스 라인 전압 강하에 의해 초래되는 메모리 셀의 드레인 전압 레벨에서 에러를 도시한다. 메모리 셀(10)의 드레인(16)에 인가되는 드레인 전압은 칩의 그라운드(401)에 대한 것이다. 그러나, 메모리 셀에 의한 실효 드레인 전압(VDS)은 드레인(16) 및 소스(14) 간의 전압차이다. 공급되고 실효 VDS 간에 대략 △V의 차가 존재한다. 이 △V 또는 소스 라인 바이어스는 메모리 셀들이 VDS에 민감한 동작 영역에서 감지될 때 감지 에러에 기여할 것이다. 상술된 바와 같이, 이 바이어스는 데이터 의존성이기 때문에, 즉 페이지의 메모리 셀들의 메모리 상태들에 의존하기 때문에 손쉽게 제거될 수 없다.
도8은 4상태 메모리에 대한 메모리 셀들의 페이지의 일예의 모집단 분포의 소스 바이어스 에러들의 영향을 도시한 것이다. 메모리 상태의 각 클러스터는 서로 명백하게 분리된 도통 전류들(ISD)의 범위 내에서 프로그램된다. 예를 들어, 항복점(381)은 "1" 및 "2" 메모리 상태들을 각각 표시하는 2개의 클러스터들 간의 한계가 정해진 전류 값이다. "2" 메모리 상태에 대한 필요한 조건은 항복점(381)보다 작은 도통 전류를 갖는다. 소스 라인 바이어스가 존재하지 않으면, 공급된 임계 전압(VT)에 대한 모집단 분포는 실선의 곡선으로 제공될 것이다. 그러나, 소스 라인 바이어스 에러 때문에, 제어 게이트에서 메모리 셀들 각각의 실효 임계 전압은 소스 라인 바이어스 △V 만큼 그라운드에 대한 공급된 전압으로부터 감소된다. 유사하게, 실효 드레인 전압은 또한 소스 라인 바이어스만큼 공급된 전압으로부터 감소된다.
소스 라인 바이어스는 실효 전압에서 쇼트폴(shortfall)을 구성하도록 더 높게 공급된 (VT)를 향하여 이 분포(파선)를 시프트시킨다. 이 시프팅은 더 높은(더 낮은 전류) 메모리 상태들의 시프팅에 비해서 더 크게 될 것이다. 항복점(381)이 소스 라인 에러 없는 경우에 대해서 설계되면, 소스 라인 에러의 존재는 도통 되지 않는 영역에서 나타나도록 도통 전류들을 갖는 "1" 상태들의 테일 끝(tail end)의 일부를 갖는데, 이는 항복점(381)보다 더 높다는 것을 의미한다. 이는 "2" 상태들(더 적은 도통)로서 실수로 한계 정해진 "1" 상태들(더 많은 도통)의 일부가 될 것이다.
소스 라인 바이어스의 드레인 보상
본 발명의 한 양상을 따르면, 메모리 셀들의 페이지가 병렬로 감지되고 이들의 소스들이 모두 결합되어 집합 액세스 노드에서 셀 소스 신호를 수신할 때, 비트 라인에 공급되는 동작 전압은 칩의 그라운드라기보다 오히려 집합 액세스 노드와 동일한 기준점을 갖는다. 이 방식으로, 집합 액세스 노드 및 칩의 그라운드 간의 임의의 소스 바이어스 차이들은 추적되어 공급된 비트 라인 전압에서 보상된다.
일반적으로, 각 메모리 셀로부터 칩의 그라운드까지의 소스 경로는 범위에 걸쳐서 가변되는데, 그 이유는 각 메모리 셀이 칩의 그라운드까지의 상이한 네트워크 경로를 갖기 때문이다. 또한, 각 메모리 셀의 도통 전류는 이로 프로그램되는 데이터에 좌우된다. 심지어 페이지의 메모리 셀들 중에서, 소스 바이어스의 일부가 변화될 것이다. 그러나, 기준점이 가능한 메모리 셀의 소스들에 근접한 것으로 간주될 때, 에러들은 적어도 최소화될 것이다.
도9A는 비트 라인 전압 제어 및/또는 워드 라인 전압 제어가 본 발명의 한 바람직한 실시예에 따라서 셀 소스 신호가 소스 라인들에 액세스하는 노드에서의 기준점을 가짐으로써 소스 바이어스를 보상하는 배열을 도시한 것이다. 도7A와 유사하게, 판독/기록 회로들(370)은 동시에 메모리 셀들의 페이지에 대해 동작한다. 판독/기록 회로들에서 각 감지 모듈(480)은 비트 라인(36)과 같은 비트 라인을 통해서 대응하는 셀에 결합된다. 페이지 소스 라인(34)은 메모리 어레이에서 로우를 따른 페이지의 각 메모리 셀의 소스에 결합된다. 다수의 로우들은 모두 결합되고 집합 액세스 노드(35)를 통해서 소스 제어 회로(400)에 결합된 페이지 소스 라인들을 갖는다. 소스 제어 회로(400)는 집합 액세스 노드(35)를 끌어당기도록 제어되는 풀-다운 트랜지스터(402)를 가짐으로 저항(RS)을 갖는 통합된 소스 라인에 의해 형성되는 그라운드 경로를 통해서 칩의 그라운드(401)로의 페이지 소스 라인(34)을 갖는다. 그라운드(401)는 결국 메모리 칩의 외부 그라운드 패드(예를 들어, Vss 패 드)에 연결된다. 따라서, 소스 제어 회로(400)는 집합 액세스 노드(35)에서 셀 소스 신호를 제어한다. 유한 저항 그라운드 경로로 인해, 셀 소스 신호는 0V에 있지 않고 △V1의 소스 바이어스를 갖는다.
추적 비트 라인 전압 클램프(700)로서 구현되는 비트 라인 전압 제어는 데이터 의존 소스 바이어스를 보상하도록 구현된다. 이는 외부 그라운드 패드 대신에 집합 액세스 노드(35)에서 셀 소스 신호와 동일한 지점에서 기준으로 되는 출력부(703)에서 출력 전압(VBLC)을 발생시킴으로써 성취된다. 이 방식으로, 통합된 소스 라인의 저항(RS)로 인한 적어도 소스 바이어스가 제거된다.
본 발명의 또 다른 양상을 따르면, 메모리 셀들의 페이지가 병렬로 감지되고 이들의 소스들이 동일한 페이지 소스 라인에 결합될 때, 비트 라인에 공급되는 동작 전압은 칩의 그라운드라기보다 오히려 페이지 소스 라인의 액세스 노드에 대한 기준이 된다. 이 방식으로, 액세스 노드로부터 칩의 그라운드까지의 임의의 소스 바이어스 차이들이 추적되어 공급된 비트 라인 전압에서 보상된다.
도9B는 본 발명의 또 다른 바람직한 실시예를 따른 페이지 소스 라인에 대해기준이 됨으로써 소스 바이어스를 보상하는 비트 라인 전압 제어 및 워드 라인 전압 제어를 도시한다.
이 배열은 비트 라인 전압 제어(700)에 대한 기준점과 워드 라인 전압 제어(800)가 현재 필수적으로 선택된 페이지 소스 라인에 있다는 것을 제외하면 도9A의 배열과 유사하다. 페이지 소스 라인 멀티플렉서(780)는 기준점으로서 작용하는 페이지 액세스 노드(37)에 선택된 페이지 소스 라인을 선택적으로 결합시키기 사용된다.
추적 비트 라인 전압 클램프(700)로서 구현되는 비트 라인 전압 제어는 데이터 의존 소스 바이어스를 보상하도록 구현된다. 이는 외부 그라운드 패드에 대해 기준이 되는 대신에 페이지 소스 라인(34)의 액세스 노드(38)에서 전압에 대해 기준이 되는 출력(703)에서 출력 전압(VBLC)을 발생시킴으로써 성취된다. 이 방식으로, 소스 바이어스는 페이지에 특정되는 액세스 노드(37)에서 기준점의 위치로 인해 더욱 양호하게 정정된다.
도10은 소스 바이어스를 보상하는 비트 라인 전압을 제공하기 위하여 추적 비트 라인 전압 제어 회로와 결합하여 동작하는 도9A 및 도9B에 도시된 바람직한 감지 모듈을 개요적으로 도시한 도면이다. 도시된 예에서, 감지 모듈(480)은 결합된 비트 라인(36)을 통해서 NAND 체인(50)에서 메모리 셀의 도통 전류를 감지한다. 이는 비트 라인, 감지 증폭기(600) 또는 판독출력 버스(499)에 선택적으로 결합될 수 있는 감지 노드(481)를 갖는다. 초기에, 신호(BLS)에 의해 인에이블될 때 절연 트랜지스터(482)는 비트 라인(36)을 감지 노드(481)에 연결시킨다. 감지 증폭기(600)는 감지 노드(481)를 감지한다. 감지 증폭기는 프리챠지/클램프 회로(640), 셀 전류 판별기(650) 및 래치(660)를 포함한다.
감지 모듈(480)은 NAND 체인에서 선택된 메모리 셀의 도통 전류를 감지한다. 도통 전류는 메모리 셀의 소스 및 드레인 간의 공칭 전압 차이가 존재할 때 인가된 VT(i) 및 메모리 셀로 프로그램되는 전하의 함수이다. 감지 전, 선택된 메모리 셀의 게이트들로의 전압들은 적절한 워드 라인들 및 비트 라인을 통해서 설정되어야 한다.
프리챠지 동작은 고려중 주어진 메모리 상태에 대한 소정의 임계 전압VT(i) 로 선택된 워드 라인을 충전하는 것보다 앞서 전압 Vread로 충전된 선택되지 않은 워드 라인으로 시작한다.
그 후, 프리챠지된 회로(640)은 비트 라인 전압을 감지에 적절한 소정 드레인 전압으로 이동시킨다. 이는 결합된 비트 라인(36)을 통해서 NAND 체인의 채널로부터 검출되는 NAND 체인(50)에서 선택된 메모리 셀에 흐르도록 소스-드레인 도통 전류를 유도할 것이다.
VT(i) 전압이 안정될 때, 선택된 메모리 셀의 프로그램된 임계 전압 또는 도통 전류는 결합된 비트 라인(36)을 통해서 감지될 수 있다. 그 후, 감지 증폭기(600)는 메모리 셀에서 도통 전류를 감지하도록 감지 노드에 결합된다. 셀 전류 판별기(650)는 전류 레벨들의 판별기 또는 비교기로서 작용한다. 이는 도통 전류가 주어진 한계가 정해진 전류 값 IO(j)보다 높거나 낮은지를 효율적으로 결정한다. 높다면, 래치(660)는 신호 INV-1를 갖는 소정 상태로 설정된다.
풀-다운 회로(486)는 신호 INV를 하이로 설정하는 래치(660)에 응답하여 활성된다. 이는 감지 노드(481)를 풀다운함으로 연결된 비트 라인(36)을 그라운드 전압으로 풀다운할 것이다. 이는 제어 게이트 전압과 관계없이 메모리 셀(10)에서 도 통 전류 흐름을 금지하는데, 그 이유는 소스 및 드레인 간의 전압차가 존재하지 않기 때문이다.
도9A 및 도9B에 도시된 바와 같이, 감지 모듈들(480)의 대응하는 수만큼 동작되는 메모리 셀들의 페이지가 존재할 것이다. 페이지 제어기(498)는 감지 모듈들 각각에 제어 및 타이밍 신호들을 공급한다. 페이지 제어기(498)는 소정순서의 동작들을 통해서 감지 모듈(480) 각각을 사이클링하고 또한 동작들 동안 소정의 한계가 정해진 전류값(I0(j))을 공급한다. 당업자에게 공지된 바와 같이, 한계가 정해진 전류값은 또한 한계가 정해진 임계 전압 또는 감지하기 위한 시간 기간으로서 구현될 수 있다. 최종 패스 후, 페이지 제어기(498)는 판독출력 버스(499)로 감지된 데이터로서 감지 노드(481)의 상태를 판독하도록 신호(NCO)로 전달 게이트(488)를 인에이블한다. 결국, 감지 데이터의 페이지는 모든 멀티-패스 모듈들(480)로부터 판독출력될 것이다. 유사한 감지 모듈들이 Cerena 등이 2004년 12월 16일에 출원된 발명의 명칭이 "IMPROVED MEMORY SENSING CIRCUIT AND METHOD FOR LOW VOLTAGE OPERATINS"인 미국 출원 11/015,199에 개시되어 있다. 이 미국 출원 11/015,199의 전반적인 내용이 본원에 참조되어 있다.
감지 모듈(480)은 정전압원과 결합되고 비트 라인 대 비트 라인 결합을 피하기 위하여 감지 동안 일정 전압으로 비트 라인을 유지한다. 이는 바람직하게는 비트 라인 전압 클램프(610)로 구현된다. 비트 라인 전압 클램프(610)는 비트 라인(36)과 직렬의 트랜지스터(612)를 갖는 다이오드 클램프처럼 동작한다. 이의 게 이트는 임계 전압(VTN)을 넘는 원하는 비트 라인 전압(VBL)과 동일한 정전압(VBLC)로 바이어스된다. 이 방식으로, 이는 감지 노드(481)로부터 비트 라인을 절연시키고 원하는 VBL=0.4 내지 0.7볼트와 같이 비트 라인에 대한 정전압 레벨을 설정한다. 일반적으로, 비트 라인 전압 레벨은 긴 프리챠지 시간을 피하도록 충분히 낮도록 하는 레벨로 설정되지만, VDC가 0.2볼트를 넘는 포화된 영역에서 동작하는 것과 같은 그라운드 잡음 및 다른 팩터들을 피하도록 할만큼 충분히 높게 된다.
따라서, 특히 선형 영역에 접근하는 낮은 VBL로 동작할 때, VBL이 정확하게 렌더링되는 것이 중요한데, 그 이유는 작은 변화들이 도통 전류를 크게 변화시키기 때문이다. 이는 VBLC=VBL+VTN이 소스 라인 바이어스를 최소화하도록 정확하게 설정되어야만 된다는 것을 의미한다.
도11은 도9A 및 도9B에 도시된 추척하는 비트 라인 전압 제어 회로의 바람직한 실시예를 도시한 것이다. 추적 비트 라인 전압 제어 회로(700)는 근본적으로 출력 라인(703) 상에 출력 전압(VBLC)를 제공한다. 출력 전압은 필수적으로, 조정가능한 저항(R)(720) 양단의 기준 전류(IREF)에 의해 발생된다. 캐소드 전류 미러 회로(730)는 VBLC의 범위에 걸쳐서 IREF 정전류를 유지하도록 하는데 사용된다. 캐소드 전류 미러 회로(730)는 2개의 분기들을 갖는데, 제1 분기는 직렬의 다이오드들로서 연결되는 2개의 n-트랜지스터들(732, 734)로 형성되고 제2 미러화된 분기는 직렬로 연결되는 2개의 다른 n-트랜지스터들(736, 738)로 형성된다. 트랜지스터들(732 및 736)의 게이트들은 상호연결되고 트랜지스터들(734 및 738)의 게이트들은 상호연결된다. IREF 소스는 트랜지스터(732)의 드레인에 연결되어, IREF는 제1 분기 아래로 흐르고 또한 제2 분기에서 미러화된다. VHIGH 소스는 트랜지스터(736)의 드레인에 연결된다. 트랜지스터들(734 및 738)의 소스들은 베이스 레일(701)을 형성하도록 상호연결된다.
출력 전압은 직렬로 연결된 트랜지스터들(736 및 738) 간의 탭으로부터 취해진다. 베이스 레일(701)의 전압이 V1에 있으면, VBLC=V1+VTN 이 된다. 이는 트랜지스터(734)의 드레인 상의 전압이 V1 더하기 n-트랜지스터의 임계 전압이고 동일한 IREF가 또한 제2 분기에서 미러화되어, 트랜지스터(738)의 드레인 상에 나타나는 동일한 전압을 발생시키기 때문이다.
베이스 레일(701)에서 전압(V1)은 노드(721)에서 베이스 전압 더하기 전류(2IREF)로 인해 저항(R) (720) 양단의 전압 강하에 의해 설정된다. 노드(721)에서 베이스 전압은 베이스 전압 선택기(740)에 의해 선택될 수 있다. 베이스 전압 선택기(740)는 노드(721)를 집합 액세스 노드(35)(도9A 참조)에 연결하거나 제어 신호(ConSL)가 자신의 게이트에서 어서트(assert)될 때 트랜지스터(742)를 통해서 페이지 소스 라인(도9B 참조)의 페이지 액세스 노드(37)로 연결한다. 대안적으로, 선택기 회로(720)는 제어 신호(ConGND)가 자신의 게이트에서 어서트될 때 노드(721)를 트랜지스터(744)를 통해서 그라운드(401)로 선택적으로 연결한다. 따라서, 신 호(ConSL)가 어서트될 때, V1=△V1+2IREFR 이고 추적 비트 라인 전압 제어 회로의 출력 VBLC=△V1+2IREFR+VTN라는 것을 알 수 있을 것이다. 비트 라인 전압 클램프(610)(도10 참조)을 제어하는 경우에, n-트랜지스터(734)는 비트 라인 전압 클램프(610)을 형성하는 트랜지스터와 동일한 VTN을 갖도록 선택된다. 그 후, 저항(R)은 조정되어, 원하는 비트 라인 전압(VBL)이 2IREFR에 의해 설정된다. 집합 액세스 노드(35) 또는 페이지 액세스 노드(37)에 대한 기준이 됨으로써, 그라운드 전위를 넘는 소스 바이어스(△V1)의 상당부분이 VBLC에서 자동적으로 보상될 것이다.
소스 라인 바이어스의 제어 게이트 보상
본 발명의 또 다른 양상을 따르면, 메모리 셀들의 페이지가 병렬로 감지되고 이들의 소스들이 모두 결합되어 집합 액세스 노드에서 셀 소스 신호를 수신할 때, 워드 라인에 공급되는 동작 전압은 칩의 그라운드라기 보다 오히려 집합 액세스 노드와 동일한 기준점을 갖는다. 이 방식으로, 집합 액세스노드 및 칩의 그라운드 간의 임의의 소스 바이어스 차들은 추적되어 워드 라인 전압에서 보상된다.
도9A에 도시된 바와 같이, 추적 워드 라인 전압 클램프(800)으로서 구현되는 워드 라인 전압 제어는 데이터 의존 소스 바이어스를 보상하도록 구현된다. 이는 외부 그라운드 패드 대신에 집합 노드(35)에서 셀 소스 신호와 동일한 지점에서 기준이 되는 출력(803)에서 출력 전압(VWL)을 발생시킴으로써 성취된다. 이 방식으로, 통합된 소스 라인(도7A를 참조)의 저항으로 인해 적어도 소스 바이어스가 제거된 다.
본 발명의 또 다른 양상을 따르면, 메모리 셀들의 페이지가 병렬로 감지되고 이들의 소스들이 동일한 페이지 소스 라인에 결합될 때, 워드 라인에 공급되는 동작 전압은 칩의 그라운드보다 오히려 페이지 소스 라인의 액세스 노드에 대해 기준이 된다. 이 방식으로, 페이지 액세스 노드로부터 칩의 그라운드까지의 임의의 소스 바이어스 차이들이 추적되어 공급된 워드 라인 전압에서 보상된다.
도9B에 도시된 바와 같이, 추척하는 워드 라인 전압 클램프(800)로서 구현되는 워드 라인 전압 제어는 데이터 의존 소스 바이어스를 보상하도록 구현된다. 이는 외부 접지 패드 대신에 선택된 페이지 소스 라인으로의 액세스 노드(38)와 동일한 지점에서 기준이 되는 출력(803)에서 출력 전압(VWL)을 발생시킴으로써 성취된다. 이 방식으로, 소스 바이어스는 페이지에 특정되는 액세스 노드(38)에서 기준점의 위치로 인해 더욱 양호하게 정정된다.
도12는 도9A 및 9B에 도시된 추적 워드 라인 전압 제어 회로의 바람직한 실시예를 도시한 것이다. 추적 워드 라인 전압 제어 회로(800)는 필수적으로 출력(803) 상의 원하는 출력 전압(VWL)을 얻도록 기준 전압 상에서 전위 분할기를 이용한다. 기준 전압(VREF)은 VREF 회로(820)에 의해 제공된다. VREF는 조절된 출력 드라이버(830)에 의해 구동된다. 구동된 (VREF)의 출력 레벨은 출력(803)에서 프로그램된 (VWL)을 발생시키도록 DAC-제어된 전위 분할기(840)에 의해 제어된다.
조절된 출력 드라이버(830)는 비교기(834)로부터 출력을 구동시키는 p-트랜지스터(832)를 포함한다. p-트랜지스터(832)의 드레인은 전압원(VHIGH)에 연결되고 이의 게이트는 비교기(834)의 출력에 의해 제어된다. 비교기(834)는 자신의 "-" 단자에서 VREF를 수신하고 이를 p-트랜지스터의 소스로부터 다시 공급되는 신호와 비교한다. 또한, 커패시터(836)는 비교기의 출력을 "+" 단자와 AC 결합시키도록 사용된다. p-트랜지스터(832)의 소스에서 전압이 VREF 보다 작으면, 비교기의 출력은 낮아져, p-트랜지스터(832)를 턴온시켜, VREF의 레벨로 상승하는 소스에서 전압으로 된다. 한편, VREF가 초과되면, 비교기 출력은 p-트랜지스터(832)를 턴오프시켜 조절을 실행함으로써, 구동되며 조절된 VREF가 전위 분할기(840) 양단에 나타난다. 전위 분할기(840)는 일련의 저항들로 형성되는데, 임의의 2개의 저항기들 간의 각 탭은 DAC1과 같은 신호에 턴온되는 트랜지스터(844)와 같은 트랜지스터에 의해 출력(803)으로 스위치될 수 있다. 이 방식으로, 출력(803)을 전위 분할기의 탭에 선택적으로 연결함으로써, VREF의 원하는 프랙션은 얻어질 수 있는데, 즉 (n*r/rTOT)*VREF 를 얻을 수 있는데, 여기서 n은 선택된 r DAC 세팅의 수이다.
VREF 및 VWL은 노드(821)에 대한 기준이 된다. 노드(821)에서 베이스 전압은 베이스 전압 선택기(850)에 의해 선택될 수 있다. 베이스 전압 선택기(740)는 제어 신호(ConSL)가 자신의 게이트에서 어서트될 때 트랜지스터(742)를 통해서 노 드(721)를 집합 액세스 노드(35)(도9A 참조)에 또는 페이지 소스 라인(도9B 참조)의 페이지 액세스 노드(37)에 선택적으로 연결한다. 대안적으로, 선택기 회로(850)는 제어 신호(ConGND)는 자신의 게이트에서 어서트될 때 트랜지스터(854)를 통해서 노드(821)를 그라운드(401)로 선택적으로 연결한다. 따라서, 신호(ConSL)이 어서트될 때, △V1은 노드(821)에서 나타나는데, 이는 VREF 회로(820) 및 전압 분할기(840)에 대한 베이스 전압이 될 것이다. 그러므로, 추적 워드 라인 전압 제어 회로(800)의 출력은 VWL=(n*r/rTOT)*VREF+△V1을 가질 것이다. 집합 액세스 노드(35) 또는 페이지 액세스 노드(37)에 대한 기준이 됨으로써, 그라운드 전위를 넘는 소스 바이어스 △V1의 상당 부분은 VWL에서 자동적으로 보상될 것이다.
추적 전압 제어 회로(800)는 대안적으로 비트 라인 전압 클램프(610)(도10 참조)을 제어하는데 사용되는 VBLC에 대한 소스 바이어스를 추적하도록 사용된다. 필수적으로, 출력 전압은 VBL+VTN+△V1을 제공하도록 설정된다.
본 발명의 각종 양상들이 특정 실시예들과 관련하여 설명되었지만, 본 발명은 첨부된 청구 범위 내에서 보호된다는 것을 이해할 것이다.

Claims (24)

  1. 병렬로 감지될 메모리 셀들의 개별 페이지들을 갖는 비휘발성 메모리 장치로서, 각 메모리 셀은 소스, 드레인, 전하 저장 유닛 및 상기 드레인 및 소스를 따라서 도통 전류를 제어하는 제어 게이트를 갖는, 비휘발성 메모리 장치로서, 메모리 셀들의 페이지를 감지하는 방법에 있어서,
    페이지 소스 라인을 제공하는 단계;
    상기 페이지의 각 메모리 셀의 소스를 상기 페이지 소스 라인에 결합시키는 단계;
    동작을 감지하기 위하여 소스 전압 제어 회로에 연결하기 위하여 집합 노드에 개별 페이지들의 페이지 소스 라인들을 결합시키는 단계;
    워드 라인에 상기 페이지의 각 메모리 셀의 제어 게이트를 결합시키는 단계; 및,
    동작을 감지하기 위하여 상기 페이지의 각 메모리 셀의 워드 라인에 소정 워드 라인 전압을 제공하는 단계를 포함하는데, 상기 소정의 워드 라인 전압은 상기 집합 노드 및 그라운드 기준 간의 임의의 전압 차들에 의해 영향받지 않도록 상기 집합 노드에 대한 기준이 되는, 메모리 셀들의 페이지를 감지하는 방법.
  2. 제1항에 있어서, 상기 페이지 소스 라인은 상기 소스 전압 제어 회로의 전위보다 높은 전위에 있는 메모리 셀들의 페이지를 감지하는 방법.
  3. 제1항에 있어서, 상기 소스 전압 제어 회로는 상기 그라운드 기준에 대한 기준이 되는 메모리 셀들의 페이지를 감지하는 방법.
  4. 제1항에 있어서, 상기 소정의 워드 라인 전압을 제공하는 단계는:
    조절된 기준 전압을 제공하는 단계;
    DAC-제어된 전위 분할기를 제공하는 단계; 및,
    상기 DAC-제어되는 전위 분할기를 이용하여 상기 조절된 기준 전압을 분할함으로써 소정의 워드 라인 전압을 발생시키는 단계를 더 포함하는 메모리 셀들의 페이지를 감지하는 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 메모리 셀들 각각은 1 비트의 데이터를 저장하는 메모리 셀들의 페이지를 감지하는 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 메모리 셀들 각각은 1 비트 이상의 데이터를 저장하는 메모리 셀들의 페이지를 감지하는 방법.
  7. 병렬로 감지될 메모리 셀들의 개별 페이지들을 갖는 비휘발성 메모리 장치로서, 각 메모리 셀은 소스, 드레인, 전하 저장 유닛 및 상기 드레인 및 소스를 따라서 도통 전류를 제어하는 제어 게이트를 갖는, 비휘발성 메모리 장치에 있어서,
    페이지 내의 각 메모리 셀의 소스에 결합되는 페이지 소스 라인;
    개별적인 페이지 소스 라인들에 결합되는 집합 노드;
    메모리 동작을 위한 선택된 페이지의 페이지 소스 라인에 상기 집합 노드를 통해서 결합된 소스 전압 제어 회로;
    상기 페이지의 각 메모리 셀의 제어 게이트에 결합되는 워드 라인; 및
    동작을 감지하기 위하여 상기 페이지의 각 메모리 셀의 워드 라인에 소정의 워드 라인 전압을 제공하는 워드 라인 전압원을 포함하는데, 상기 소정의 워드 라인 전압은 상기 집합 노드 및 그라운드 기준 간의 임의의 전압차들에 의해 영향받지 않도록 상기 집합 노드에 대한 기준이 되는 비휘발성 메모리 장치.
  8. 제7항에 있어서, 상기 페이지 소스 라인은 상기 소스 전압 제어 회로의 전위보다 높은 전위에 있는 비휘발성 메모리 장치.
  9. 제7항에 있어서, 상기 소스 전압 제어 회로는 상기 그라운드 기준에 대한 기준이 되는 비휘발성 메모리 장치.
  10. 제7항에 있어서, 상기 워드 라인 전압원은:
    조절된 기준 전압;
    DAC-제어된 전위 분할기; 및,
    상기 DAC-제어되는 전위 분할기를 이용하여 상기 조절된 기준 전압을 분할함 으로써 제공된 출력 소정의 워드 라인 전압을 더 포함하는 비휘발성 메모리 장치.
  11. 제7항 내지 제10항 중 어느 한 항에 있어서, 상기 메모리 셀들 각각은 1 비트의 데이터를 저장하는 비휘발성 메모리 장치.
  12. 제7항 내지 제10항 중 어느 한 항에 있어서, 상기 메모리 셀들 각각은 1 비트 이상의 데이터를 저장하는 비휘발성 메모리 장치.
  13. 병렬로 감지될 메모리 셀들의 개별 페이지들을 갖는 비휘발성 메모리 장치로서, 각 메모리 셀은 소스, 드레인, 전하 저장 유닛 및 상기 드레인 및 소스를 따라서 도통 전류를 제어하는 제어 게이트를 갖는, 비휘발성 메모리 장치로서, 메모리 셀들의 페이지를 감지하는 방법에 있어서,
    페이지 소스 라인을 제공하는 단계;
    상기 페이지의 각 메모리 셀의 소스를 상기 페이지 소스 라인에 결합시키는 단계;
    상기 페이지 소스 라인을 동작을 감지하기 위하여 소스 전압 제어 회로로 스위칭시키는 단계;
    상기 페이지의 각 메모리 셀의 제어 게이트를 워드 라인에 결합시키는 단계; 및,
    동작을 감지하기 위하여 상기 페이지의 각 메모리 셀의 워드 라인에 소정 워 드 라인 전압을 제공하는 단계를 포함하는데, 상기 소정의 워드 라인 전압은 상기 집합 노드 및 그라운드 기준 간의 임의의 전압 차들에 의해 영향받지 않도록 상기 집합 노드에 대한 기준이 되는, 메모리 셀들의 페이지를 감지하는 방법.
  14. 제13항에 있어서, 상기 페이지 소스 라인은 상기 소스 전압 제어 회로의 전위보다 높은 전위에 있는 메모리 셀들의 페이지를 감지하는 방법.
  15. 제13항에 있어서, 상기 소스 전압 제어 회로는 상기 그라운드 기준에 대한 기준이 되는 메모리 셀들의 페이지를 감지하는 방법.
  16. 제13항에 있어서, 상기 소정의 워드 라인 전압을 제공하는 단계는:
    조절된 기준 전압을 제공하는 단계;
    DAC-제어된 전위 분할기를 제공하는 단계; 및,
    상기 DAC-제어되는 전위 분할기를 이용하여 상기 조절된 기준 전압을 분할함으로써 소정의 워드 라인 전압을 발생시키는 단계를 더 포함하는 메모리 셀들의 페이지를 감지하는 방법.
  17. 제13항 내지 제16항 중 어느 한 항에 있어서, 상기 메모리 셀들 각각은 1 비트의 데이터를 저장하는 메모리 셀들의 페이지를 감지하는 방법.
  18. 제13항 내지 제16항 중 어느 한 항에 있어서, 상기 메모리 셀들 각각은 1 비트 이상의 데이터를 저장하는 메모리 셀들의 페이지를 감지하는 방법.
  19. 병렬로 감지될 메모리 셀들의 개별 페이지들을 갖는 비휘발성 메모리 장치로서, 각 메모리 셀은 소스, 드레인, 전하 저장 유닛 및 상기 드레인 및 소스를 따라서 도통 전류를 제어하는 제어 게이트를 갖는, 비휘발성 메모리 장치에 있어서,
    페이지 내의 각 메모리 셀의 소스에 결합되는 페이지 소스 라인;
    페이지 소스 라인 멀티플렉서;
    메모리 동작을 위한 선택된 페이지의 페이지 소스 라인에 상기 페이지 소스 라인 멀티플렉서를 통해서 결합되는 소스 전압 제어 회로;
    상기 페이지의 각 메모리 셀의 제어 게이트에 결합되는 워드 라인; 및
    동작을 감지하기 위하여 상기 페이지의 각 메모리 셀의 워드 라인에 소정의 워드 라인 전압을 제공하는 워드 라인 전압원을 포함하는데, 상기 소정의 워드 라인 전압은 상기 집합 노드 및 그라운드 기준 간의 임의의 전압차들에 의해 영향받지 않도록 상기 집합 노드에 대한 기준이 되는 비휘발성 메모리 장치.
  20. 제19항에 있어서, 상기 페이지 소스 라인은 상기 소스 전압 제어 회로의 전위보다 높은 전위에 있는 비휘발성 메모리 장치.
  21. 제19항에 있어서, 상기 소스 전압 제어 회로는 상기 그라운드 기준에 대한 기준이 되는 비휘발성 메모리 장치.
  22. 제19항에 있어서, 상기 워드 라인 전압원은:
    조절된 기준 전압;
    DAC-제어된 전위 분할기; 및,
    상기 DAC-제어되는 전위 분할기를 이용하여 상기 조절된 기준 전압을 분할함으로써 제공된 출력 소정의 워드 라인 전압을 더 포함하는 비휘발성 메모리 장치.
  23. 제19항 내지 제22항 중 어느 한 항에 있어서, 상기 메모리 셀들 각각은 1 비트의 데이터를 저장하는 비휘발성 메모리 장치.
  24. 제19항 내지 제22항 중 어느 한 항에 있어서, 상기 메모리 셀들 각각은 1 비트 이상의 데이터를 저장하는 비휘발성 메모리 장치.
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