KR20140029953A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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KR20140029953A
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Abstract

비휘발성 반도체 메모리 장치에 관한 것으로, 읽기 동작시 예정된 전류를 생성하여 소오스 라인으로 전달하기 위한 전류 생성부, 데이터를 저장하며, 상기 소오스 라인으로부터 상기 예정된 전류를 공급받는 메모리 셀 스트링, 및 상기 메모리 셀 스트링에서 비트 라인으로 전달된 상기 예정된 전류를 감지하여 데이터로 저장하기 위한 데이터 감지부를 구비하는 반도체 메모리 장치가 제공된다.

Description

반도체 메모리 장치 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 비휘발성 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 장치(volatile memory device)와 PROM(Programmable Read Only Memory), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 휘발성 메모리 장치와 비휘발성 메모리 장치를 구분하는 가장 큰 특징은 일정 시간 이후 메모리 셀에 저장된 데이터의 보존 여부이다.
데이터의 보존 여부는 메모리 셀 구조에 의하여 구분될 수 있다. 즉, 데이터가 저장되는 메모리 셀의 구조상 휘발성 메모리 장치는 메모리 셀에 저장된 데이터가 일정 시간 이후 사라지지만, 비휘발성 메모리 장치는 메모리 셀에 저장된 데이터가 일정 시간 이후에도 사라지지 않는다. 이에 따라, 휘발성 메모리 장치의 경우 데이터를 보존하기 위하여 리플레쉬 동작이 필수적으로 이루어져야만 하지만, 비휘발성 메모리 장치의 경우 이러한 리플레쉬 동작이 필수적이지만은 않다. 리플레쉬 동작이 필요하지 않다는 특징은 요즈음 저전력화 및 고집적화의 변화 추세에 적합하기 때문에 휴대용 장치의 저장 매체로 비휘발성 메모리 장치가 널리 사용되고 있다.
한편, 비휘발성 메모리 장치 중 플래시 메모리 장치는 프로그래밍 동작(programming operation)과 소거 동작(erasing operation)을 통해 메모리 셀에 데이터를 저장한다. 여기서, 프로그램 동작은 메모리 셀을 구성하는 트랜지스터의 플로팅 게이트(floating gate)에 전자를 축적하기 위한 동작을 의미하며, 소거 동작은 트랜지스터의 플로팅 게이트에 축적된 전자를 기판으로 방출하기 위한 동작을 의미한다. 플래시 메모리 장치는 이러한 동작을 통해 메모리 셀에 '0' 또는 '1' 의 데이터를 저장한다.
도 1 은 일반적인 플래시 메모리 장치의 일부 구성을 설명하기 위한 도면이다.
도 1 을 참조하면, 플래시 메모리 장치는 메모리 셀 스트링(110), 및 페이지 버퍼링부(120)를 구비한다.
메모리 셀 스트링(110)은 데이터를 저장하기 위한 것으로, 드레인 선택 라인(DSL)에 연결되어 스위칭 동작을 수행하는 드레인 선택 트랜지스터와, 소오스 선택 라인(SSL)에 연결되어 스위칭 동작을 수행하는 소오스 선택 트랜지스터와, 해당 워드 라인(WL1, WL2, ... , WLn)에 연결되어 데이터를 저장하는 메모리 셀 어레이를 구비한다. 그리고, 페이지 버퍼링부(120)는 메모리 셀 어레이에 데이터를 읽기 위한 것으로, 비트 라인(BL)에서 공통 소오스 라인(SL) 방향으로의 방전 동작을 통해 해당 메모리 셀 어레이에 저장딘 데이터를 읽는다.
이하, 플래시 메모리 장치의 간단한 읽기 동작을 살펴보기로 한다.
우선, 페이지 버퍼링부(120)는 프리차징되고, 이후 비트 라인 선택 신호(SEL_BL)가 활성화되면 프리차징된 전자는 비트 라인(BL)으로 전달된다. 이때, 공통 소오스 라인(SL)은 접지 전원 전압단(VSS)에 연결되며, 비트 라인(BL)에 전달된 프리차징된 전자는 메모리 셀 어레이에 저장된 데이터에 따라 공통 소오스 라인(SL)으로의 방전 여부가 결정된다. 다시 말하면, 메모리 셀 어레이 중 해당 메모리 셀이 프로그래밍 되지 않은 상태 즉, 문턱 전압이 낮은 상태에서는 페이지 버퍼링부(120)에 프리차징된 전자가 비트 라인(BL)과 메모리 셀 스트링(110)을 통해 공통 소오스 라인(SL)으로 방전된다. 반대로, 해당 메모리 셀이 프로그래밍 된 상태 즉, 문턱 전압이 높은 상태에서는 페이지 버퍼링부(120)에 프리차징된 전자가 메모리 셀 스트링(110)의 해당 메모리 셀에 가로막혀 공통 소오스 라인(SL)으로 방전되지 않는다.
한편, 공통 소오스 라인(SL)은 도 1 에 도시되어 있는 메모리 셀 스트링(110) 이외에 다수의 메모리 셀 스트링(도시되지 않음)에 공통으로 연결되어 있다. 따라서, 공통 소오스 라인(SL)은 읽기 동작시 다수의 메모리 셀 스트링으로부터 방전되는 많은 양의 전류가 흐르게 된다. 다수의 메모리 셀 스트링 각각의 입장에서는 공통 소오스 라인(SL)을 통해 흐르는 많은 양의 전류로 인하여 원활한 방전 동작을 보장받지 못한다. 그리고, 이는 곧 잘못된 읽기 동작을 야기하거나 읽기 동작 속도를 늦추는 요인으로 작용한다.
본 발명의 실시예는 읽기 동작시 소오스 라인과 비트 라인을 통해 흐르는 전류를 제어할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 읽기 동작시 예정된 전류를 생성하여 소오스 라인으로 전달하기 위한 전류 생성부; 데이터를 저장하며, 상기 소오스 라인으로부터 상기 예정된 전류를 공급받는 메모리 셀 스트링; 및 상기 메모리 셀 스트링에서 비트 라인으로 전달된 상기 예정된 전류를 감지하여 데이터로 저장하기 위한 데이터 감지부를 구비할 수 있다.
바람직하게, 상기 메모리 셀 스트링은, 데이터를 저장하기 위한 메모리 셀 어레이; 상기 읽기 동작시 상기 메모리 셀 어레이와 상기 소오스 라인을 연결하기 위한 소오스 선택 트랜지스터; 및 상기 읽기 동작시 상기 메모리 셀 어레이와 상기 비트 라인을 연결하기 위한 드레인 선택 트랜지스터를 구비하는 것을 특징으로 할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 읽기 동작시 소오스 라인으로 예정된 데이터 전류를 공급하기 위한 전류 공급부; 데이터를 저장하며, 상기 소오스 라인을 통해 상기 데이터 전류를 공급받는 메모리 셀 스트링; 상기 데이터 전류를 예정된 만큼 싱킹하기 위한 전류 싱킹부; 및 상기 데이터 전류를 감지하여 데이터로 저장하기 위한 데이터 감지부를 구비할 수 있다.
바람직하게, 상기 데이터 감지부는, 상기 읽기 동작시 상기 데이터 전류를 감지 노드로 전달하기 위한 전달부; 상기 감지 노드로 전달된 상기 데이터 전류를 감지하기 위한 감지부; 및 상기 감지부의 출력 신호를 저장하기 위한 저장부를 구비하는 것을 특징으로 할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은, 소오스 라인과 비트 라인 사이에 메모리 셀 스트링이 연결된 반도체 메모리 장치의 동작 방법에 있어서, 읽기 동작시 상기 소오스 라인에서 상기 비트 라인 방향으로 예정된 데이터 전류를 전달하는 단계; 및 상기 데이터 전류의 전류량을 감지하여 상기 메모리 셀 스트링에 저장된 데이터를 판단하는 단계를 포함할 수 있다.
바람직하게, 상기 예정된 데이터 전류는 상기 메모리 셀 스트링에 저장된 데이터에 따라 전류량이 조절되는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 읽기 동작시 소오스 라인에서 비트 라인 방향으로 전류를 전달하고, 이를 감지하여 출력하는 것이 가능하다.
소오스 라인에서 비트 라인 방향으로 흐르는 전류를 감지하여 읽기 동작을 수행함으로써, 읽기 동작 시간을 최소화할 수 있는 효과를 얻을 수 있다.
도 1 은 일반적인 플래시 메모리 장치의 일부 구성을 설명하기 위한 도면이다.
도 2 는 본 발명의 실시예에 따른 플래시 메모리 장치의 일부 구성을 설명하기 위한 도면이다.
도 3 은 본 발명의 실시예에 따른 플래시 메모리 장치를 설명하기 위한 회로도이다.
도 4 는 도 3 의 플래시 메모리 장치의 회로 동작을 설명하기 위한 동작 파형도이다.
도 5 는 도 3 의 다른 실시예를 설명하기 위한 회로도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 플래시 메모리 장치의 일부 구성을 설명하기 위한 도면이다.
도 2 를 참조하면, 플래시 메모리 장치는 메모리 셀 스트링(210)과, 전류 생성부(220), 및 데이터 감지부(230)를 구비한다.
메모리 셀 스트링(210)은 데이터를 저장하기 위한 것으로, 드레인 선택 라인(DSL)에 연결되어 스위칭 동작을 수행하는 드레인 선택 트랜지스터와, 소오스 선택 라인(SSL)에 연결되어 스위칭 동작을 수행하는 소오스 선택 트랜지스터와, 해당 워드 라인(WL1, WL2, ... , WLn)에 연결되어 데이터를 저장하는 메모리 셀 어레이를 구비한다. 여기서, 드레인 선택 라인(DSL)과 소오스 선택 라인(SSL)은 읽기 동작시 활성화되어 메모리 셀 스트링(210)과 소오스 라인(SL)과 그리고, 메모리 셀 스트링(210)과 비트 라인(BL)이 연결될 수 있도록 한다.
전류 생성부(220)는 읽기 동작시 활성화되는 읽기 명령(RD)에 응답하여 예정된 전류를 생성하고, 이를 소오스 라인(SL)을 통해 메모리 셀 스트링(210)에 공급한다. 여기서, 소오스 라인(SL)은 메모리 셀 스트링(210) 이외에 다수의 메모리 셀 스트링(도시되지 않음)에 연결될 수 있으며, 다수의 메모리 셀 스트링 각각에 대응하여 연결될 수도 있다.
데이터 감지부(230)는 소오스 라인(SL)과 메모리 셀 스트링(210)을 거쳐 비트 라인(BL)을 통해 전달된 데이터 전류(I_DAT)를 감지하고, 이 감지 결과에 따라 그에 대응하는 데이터를 저장하여 출력한다.
이하, 플래시 메모리 장치의 간단한 읽기 동작을 살펴보기로 한다. 설명의 편의를 위하여 비트 라인 선택 신호(SEL_BL)가 활성화되어 있다고 가정하기로 한다.
읽기 동작시 전류 생성부(220)는 예정된 전류를 생성하고, 이를 소오스 라인(SL)에 공급하다. 이렇게 공급된 예정된 전류는 메모리 셀 어레이에 저장된 데이터에 따라 메모리 셀 스트링(210)을 통해 비트 라인(BL)으로의 전달 여부가 결정된다. 다시 말하면, 메모리 셀 어레이 중 해당 메모리 셀이 프로그래밍 되지 않아 문턱 전압이 낮은 상태에서는 전류 생성부(220)에서 생성된 예정된 전류가 메모리 셀 스트링(210)을 통해 비트 라인(BL)으로 전달되고, 해당 메모리 셀이 프로그래밍 되어 문턱 전압이 높은 상태에서는 전류 생성부(220)에서 생성된 예정된 전류가 메모리 셀 스트링(210)에 가로막혀 비트 라인(BL)으로 전달되지 않는다. 이어서, 데이터 감지부(230)는 비트 라인(BL)을 통해 전달되는 데이터 전류(I_DAT)의 전류량에 따라 해당 메모리 셀에 저장된 데이터를 판단하고, 이를 저장하여 출력한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 읽기 동작시 소오스 라인(SL)에서 비트 라인(BL) 방향으로 데이터 전류(I_DAT)를 전달하고, 데이터 전류(I_DAT)의 전달 여부에 따라 해당 메모리 셀에 저장된 데이터를 판단하는 것이 가능하다.
도 3 은 본 발명의 실시예에 따른 플래시 메모리 장치를 설명하기 위한 회로도이다.
도 3 을 참조하면, 플래시 메모리 장치는 메모리 셀 스트링(310)과, 전류 공급부(320))와, 전류 싱킹부(330)와, 데이터 감지부(340)와, 프리차징부(350), 및 전압 유지부(360)를 구비한다.
메모리 셀 스트링(310)은 데이터를 저장하기 위한 것으로, 전류 공급부(320)로부터 전달되는 데이터 전류(I_DAT)를 공급받는다. 그리고, 전류 공급부(320)는 읽기 동작시 데이터 전류(I_DAT)를 소오스 라인(SL)에 공급하기 위한 것으로, 읽기 동작시 활성화되는 읽기 명령(RD)에 응답하여 데이터 전류(I_DAT)를 생성하는 제1 전류원(IS1)으로 구성된다.
전류 싱킹부(330)는 메모리 셀 스트링(310)를 통해 비트 라인(BL)으로 전달된 데이터 전류(I_DAT)를 예정된 기준 전류(I_REF) 만큼 싱킹하기 위한 것으로, 활성화 신호(EN)에 응답하여 기준 전류(I_REF)를 생성하는 제2 전류원(IS2)으로 구성된다. 여기서, 제2 전류원(IS2)은 원하는 회로 동작에 따라 다양하게 설계될 수 있다. 예컨대, 활성화 신호(EN)를 아날로그 신호 또는 디지털 신호로 설정할 수 있으며, 이를 이용하여 기준 전류(I_REF)의 전류량 역시 조절하는 것이 가능하다.
데이터 감지부(340)는 데이터 전류(I_DAT)를 감지하여 데이터로 저장하기 위한 것으로, 전달부(341)와, 감지부(342), 및 저장부(343)를 구비한다. 여기서, 전달부(341)는 읽기 동작시 데이터 전류(I_DAT)를 감지 노드(S_ND)로 전달하고, 감지부(342)는 감지 노드(S_ND)로 전달된 데이터 전류(I_DAT)를 감지하며, 저장부(343)는 감지부(342)의 출력 신호를 데이터로 저장한다.
이어서, 프리차징부(350)는 읽기 동작 이전에 감지 노드(S_ND)를 프리차징하여 초기화시키고, 전압 유지부(360)는 프리차징 동작 이후 감지 노드(S_ND)를 예정된 전압으로 유지하여 안정적인 회로 동작을 확보한다.
본 발명의 실시예에 따른 플래시 메모리 장치는 전류 싱킹부(330)를 구비하여 데이터 전류(I_DAT)를 기준 전류(I_REF) 만큼 방전하는 것이 가능하다. 이때 전류 싱킹부(330)는 활성화 신호(EN)에 따라 기준 전류(I_REF)의 전류량을 제어할 수 있기 때문에, 읽기 동작시 동작 효율을 최적화하는 것이 가능하다. 그리고, 전류 싱킹부(330)의 제2 전류원(IS2)은 전류 공급부(310)의 제1 전류원(IS1) 보다 매우 작은 저항으로 설계가 가능하기 때문에 읽기 동작시 회로 동작 속도를 높여줄 수 있다.
도 4 는 도 3 의 플래시 메모리 장치의 회로 동작을 설명하기 위한 동작 파형도이다. 이하, 도 3 및 도 4 를 참조하여 플래시 메모리 장치의 간단한 읽기 동작을 살펴보기로 한다.
우선, 리셋 신호(RST)가 논리'하이(high)'로 천이하면 데이터 저장 노드(QM)는 논리'하이'를 저장한다. 다음으로, 읽기 명령(RD)이 활성화되면 소오스 라인(SL)의 전압 레벨이 높아지면서 소오스 라인(SL)에서 메모리 셀 스트링(310) 방향으로 데이터 전류(I_DAT)가 공급된다. 이렇게 공급된 데이터 전류(I_DAT)는 해당 메모리 셀에 저장된 데이터에 따라 비트 라인(BL)으로 전달되는 전류량이 결정된다. 다시 말하면, 해당 메모리 셀이 프로그래밍 되지 않아 문턱 전압이 낮은 경우(①) 많은 전류량의 데이터 전류(I_DAT)가 비트 라인(BL)으로 전달되고, 해당 메모리 셀이 프로그래밍 되어 문턱 전압이 높은 경우(②) 적은 전류량의 데이터 전류(I_DAT)가 비트 라인(BL)으로 전달된다.
본 발명의 실시예에 따른 반도체 메모리 장치는 소오스 라인(SL)에서 메모리 셀 스트링(310)을 거쳐 비트 라인(BL) 방향으로 데이터 전류(D_DAT)를 전달하고 이 전류량을 감지하는 것이 가능하다. 이어서, 본 발명의 실시예에 따른 반도체 메모리 장치는 이러한 데이터 감지 동작을 보다 정밀하게 조절하기 위하여 데이터 방전부(330)를 구비하였다.
데이터 방전부(330)는 활성화 신호(EN)에 응답하여 기준 전류(I_REF)를 생성한다. 따라서, 데이터 전류(I_DAT)와 기준 전류(I_REF)의 상관 관계에 따라 ① 의 경우와 ② 의 경우로 구분되어 질 수 있다. ① 의 경우는 데이터 전류(I_DAT)의 전류량이 많은 경우로 기준 전류(I_REF)가 방전되더라도 비트 라인(BL)은 높은 전압 레벨을 가진다. 그리고, ② 의 경우는 데이터 전류(I_DAT)의 전류량이 적은 경우로 기준 전류(I_REF)에 의한 방전으로 인하여 비트 라인(BL)은 낮은 전압 레벨을 가진다.
한편, 감지 노드(S_ND)는 프리차징 신호(PRE)가 논리'로우'인 구간에서 프리차징 상태를 유지한다. 이때, 프리차징 신호(PRE)가 논리'하이'로 비활성화되고 전달 신호(SEN)가 활성화되면 공통 노드(SO)의 전류량에 따라 감지 노드(S_ND)의 전압 레벨이 값이 결정된다. 즉, 데이터 전류(I_DAT)의 전류량이 많은 ① 의 경우 감지 노드(S_ND)는 프리차징 상태를 유지하고, 데이터 전류(I_DAT)의 전류량이 적은 ② 의 경우 감지 노드(S_ND)는 그 만큼 전압 레벨이 낮아진다.
이어서, ① 의 경우 감지 노드(S_NS)는 감지부(342)의 NMOS 트랜지스터를 턴 온 시키고, 저장 노드(QM)는 셋 신호(SET)에 응답하여 논리'하이'에서 논리'로우'로 천이한다. 그리고, ② 의 경우 감지 노드(S_NS)는 감지부(342)의 NMOS 트랜지스터를 턴 오프 시키고, 셋 신호(SET)가 활성화되더라도 저장 노드(QM)는 논리'하이'를 유지한다.
도 5 는 도 3 의 다른 실시예를 설명하기 위한 회로도이다.
도 5 에는 감지부(510)와 저장부(520)가 개시되어 있으며, 도 5 의 감지부(510)와 저장부(520) 각각은 도 3 의 감지부(342)와 저장부(343) 각각에 대응한다. 감지부(510)와 저장부(520)의 동작 설명은 생략하기로 한다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 읽기 동작시 소오스 라인(SL)에서 비트 라인(BL) 방향으로 데이터 전류(I_DAT)를 전달하고, 데이터 전류(I_DAT)와 기준 전류(I_REF)의 전류량에 따라 해당 메모리 셀에 저장된 데이터를 판단하는 것이 가능하다. 이어서, 제2 전류원(IS2)은 매우 작은 저항으로 설계가 가능하며, 이를 통해 읽기 동작시 회로 동작 속도를 높여주는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
210 : 메모리 셀 스트링
220 : 전류 생성부
230 : 데이터 감지부

Claims (15)

  1. 읽기 동작시 예정된 전류를 생성하여 소오스 라인으로 전달하기 위한 전류 생성부;
    데이터를 저장하며, 상기 소오스 라인으로부터 상기 예정된 전류를 공급받는 메모리 셀 스트링; 및
    상기 메모리 셀 스트링에서 비트 라인으로 전달된 상기 예정된 전류를 감지하여 데이터로 저장하기 위한 데이터 감지부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 셀 스트링은,
    데이터를 저장하기 위한 메모리 셀 어레이;
    상기 읽기 동작시 상기 메모리 셀 어레이와 상기 소오스 라인을 연결하기 위한 소오스 선택 트랜지스터; 및
    상기 읽기 동작시 상기 메모리 셀 어레이와 상기 비트 라인을 연결하기 위한 드레인 선택 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 소오스 라인은 다수의 메모리 셀 스트링에 공통으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 소오스 라인은 다수의 메모리 셀 스트링 각각에 대응하여 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 읽기 동작시 소오스 라인으로 예정된 데이터 전류를 공급하기 위한 전류 공급부;
    데이터를 저장하며, 상기 소오스 라인을 통해 상기 데이터 전류를 공급받는 메모리 셀 스트링;
    상기 데이터 전류를 예정된 만큼 싱킹하기 위한 전류 싱킹부; 및
    상기 데이터 전류를 감지하여 데이터로 저장하기 위한 데이터 감지부
    를 구비하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 소오스 라인은 다수의 메모리 셀 스트링에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 소오스 라인은 다수의 메모리 셀 스트링 각각에 대응하여 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서,
    상기 데이터 감지부는,
    상기 읽기 동작시 상기 데이터 전류를 감지 노드로 전달하기 위한 전달부;
    상기 감지 노드로 전달된 상기 데이터 전류를 감지하기 위한 감지부; 및
    상기 감지부의 출력 신호를 저장하기 위한 저장부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 감지 노드를 프리차징하기 위한 프리차징부; 및
    상기 감지 노드를 예정된 전압으로 유지시키기 위한 전압 유지부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제5항에 있어서,
    상기 전류 싱킹부는 상기 전류 공급부 보다 작은 저항 값을 가지는 것을 특징으로하는 반도체 메모리 장치.
  11. 소오스 라인과 비트 라인 사이에 메모리 셀 스트링이 연결된 반도체 메모리 장치의 동작 방법에 있어서,
    읽기 동작시 상기 소오스 라인에서 상기 비트 라인 방향으로 예정된 데이터 전류를 전달하는 단계; 및
    상기 데이터 전류의 전류량을 감지하여 상기 메모리 셀 스트링에 저장된 데이터를 판단하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 예정된 데이터 전류는 상기 메모리 셀 스트링에 저장된 데이터에 따라 전류량이 조절되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  13. 제11항에 있어서,
    상기 데이터를 판단하는 단계는,
    상기 데이터 전류를 감지 노드로 전달하는 단계; 및
    상기 감지 노드의 전압 레벨을 판단하여 데이터로 저장하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  14. 제11항에 있어서,
    상기 데이터 전류를 예정된 기준 전류만큼 방전하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 데이터를 판단하는 단계는 상기 데이터 전류와 상기 기준 전류의 연산 동작을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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