JP2009259351A - 不揮発性記憶装置および不揮発性記憶装置の制御方法 - Google Patents

Abstract

【課題】リーク電流が存在するメモリセルから正確にデータを読み出すことができる不揮発性記憶装置および不揮発性記憶装置の制御方法を提供すること。
【解決手段】ＮＯＲ型フラッシュメモリ１は、電気的にデータの書き換えが可能な複数の不揮発性のメモリセルＭＣ１ないしＭＣ４が接続されたビット線ＢＬと、ビット線ＢＬに対応して備えられる電圧検出型センスアンプＶＳＡと、ビット線ＢＬと電圧検出型センスアンプＶＳＡとの接続経路間に備えられる選択トランジスタＳＱとを備える。選択トランジスタＳＱは、メモリセルＭＣ１ないしＭＣ４からデータを読み出す際にパルス時間Ｔの間導通状態とされ、パルス時間Ｔの経過後に非導通状態とされる。電圧検出型センスアンプＶＳＡは、選択トランジスタＳＱが非導通状態とされた後にセンス動作を行う。
【選択図】図１

Description

本発明は不揮発性記憶装置および不揮発性記憶装置の制御方法に関し、特に、リーク電流が存在するメモリセルから正確にデータを読み出すことができる不揮発性記憶装置および不揮発性記憶装置の制御方法に関するものである。

従来、リーク電流が存在するメモリセルからのデータ読み出しを行うためには、電流検出型のセンスアンプが用いられる。なお、リーク電流が存在するメモリセルの例としては、ＮＯＲ型フラッシュメモリのセルが挙げられる。

尚、上記の関連技術として特許文献１ないし３が開示されている。
特開平１０−２４１３８６号公報 特開平７−１４７０８７号公報 特開２００６−３０２４６５号公報

しかし電流検出型センスアンプは、回路面積が大きく、また消費電流が大きい。よって多数のセンスアンプを配置することができないため、問題である。

本発明は前記背景技術に鑑みなされたものであり、リーク電流が存在するメモリセルから正確にデータを読み出すことができる不揮発性記憶装置および不揮発性記憶装置の制御方法を提供することを目的とする。

前記目的を達成するためになされた本発明に係る不揮発性記憶装置は、電気的にデータの書き換えが可能な複数の不揮発性のメモリセルが接続されたビット線と、ビット線に対応して備えられる電圧検出型センスアンプと、ビット線と電圧検出型センスアンプとの接続経路間に備えられる選択トランジスタとを備え、選択トランジスタは、メモリセルからデータを読み出す際に所定時間の間導通状態とされ、所定時間の経過後に非導通状態とされ、電圧検出型センスアンプは、選択トランジスタが非導通状態とされた後にセンス動作を行うことを特徴とする。

メモリセルからデータを読み出す際には、選択トランジスタが所定時間の間導通状態とされ、ビット線と電圧検出型センスアンプとが電気的に接続される。そして電圧検出型センスアンプ、ビット線、メモリセルを含む電流経路をセル電流が流れる。ここでセル電流の値は、メモリセルに記憶されたデータに応じた値とされる。そしてビット線の電圧および電圧検出型センスアンプの入力端子の電圧は、セル電流の値およびセル電流の流れる時間に応じて変化する。

所定時間が経過すると、選択トランジスタは非導通状態とされ、ビット線と電圧検出型センスアンプとは切り離される。よって所定時間の経過後は、電圧検出型センスアンプの入力端子の電圧は、セル電流によって影響を受けない。電圧検出型センスアンプは、選択トランジスタが非導通状態とされた後に、電圧検出型センスアンプの入力端子の電圧値に基づいてセンス動作を行う。ここで電圧検出型センスアンプの入力端子の電圧値は、セル電流の値と所定時間の値とに応じて定まる値とされる。

これにより、選択トランジスタを所定時間の間導通状態とすることにより、電圧検出型センスアンプの入力端子の電圧を、メモリセルに記憶されたデータに応じた電圧とすることができる。そして所定時間の経過後には、選択トランジスタを非導通状態とすることで、電圧検出型センスアンプの入力端子の電圧がセル電流によって影響を受けることを防止することができる。よって、セル電流の影響を受けずに、電圧検出型センスアンプを用いてで正確にデータをセンスすることが可能となる。

また本発明に係る不揮発性記憶装置の制御方法は、電気的にデータの書き換えが可能な複数の不揮発性のメモリセルが接続されたビット線と、ビット線に対応して備えられる電圧検出型センスアンプとを備える不揮発性記憶装置の制御方法において、ビット線と電圧検出型センスアンプとを所定時間の間電気的に接続するステップと、所定時間の経過後に電圧検出型センスアンプによってセンス動作を行うステップとを備えることを特徴とする。

ビット線と電圧検出型センスアンプとを所定時間の間電気的に接続するステップにより、電圧検出型センスアンプの入力端子の電圧は、メモリセルに記憶されたデータに応じた値とされる。そして所定時間が経過すると、ビット線と電圧検出型センスアンプとは切り離される。所定時間の経過後に電圧検出型センスアンプによってセンス動作を行うステップにより、メモリセル電流によって影響を受けずに、データを読み出すことができる。

これにより、電圧検出型センスアンプを用いてで正確にデータをセンスすることが可能となる。

本発明によれば、リーク電流が存在するメモリセルから正確にデータを読み出すことができる不揮発性記憶装置および不揮発性記憶装置の制御方法を提供することができる。

本発明の第１実施形態を図１ないし図４を用いて説明する。図１および図２を用いて、第１実施形態に係るMirror Bit（登録商標）のＮＯＲ型フラッシュメモリ１を説明する。図１に回路図、図２にその動作波形図を示す。図１に、ＮＯＲ型フラッシュメモリ１の一部拡大図を示す。メモリセルアレイＣＡには、ワード線ＷＬ１ないしＷＬ４と、ビット線ＢＬとが直交するように配置されている。ビット線ＢＬとワード線ＷＬ１ないしＷＬ４との交点の各々には、メモリセルＭＣ１ないしＭＣ４が配置されている。メモリセルＭＣ１ないしＭＣ４のコントロールゲートはワード線ＷＬ１ないしＷＬ４に各々接続される。また、メモリセルＭＣ１ないしＭＣ４のドレイン端子はビット線ＢＬに接続される。

またビット線ＢＬにはプリチャージ回路ＰＣ１が接続される。プリチャージ回路ＰＣ１はトランジスタＱ１１を備える。トランジスタＱ１１のソース端子には電源電圧ＶＣＣが入力され、ゲート端子にはリセット信号ＰＲＥが入力される。またトランジスタＱ１１のドレイン端子は、ビット線ＢＬに接続される。

ビット線ＢＬに対応して電圧検出型センスアンプＶＳＡが備えられる。電圧検出型センスアンプＶＳＡの入力端子ＳＢＬは、選択トランジスタＳＱを介してビット線ＢＬに接続される。選択トランジスタＳＱのゲート端子には選択信号線ＳＬが接続され、選択信号ＳＳが入力される。なお選択トランジスタＳＱは、ビット線ＢＬと入力端子ＳＢＬとの間のリーク電流を極力少なくするために、十分にサイズの大きいトランジスタを使用することが好ましい。

電圧検出型センスアンプＶＳＡには、入力端子ＳＢＬの入力端子電圧ＶＳＢＬおよびセンスアンプ基準電圧ＳＲＥＦが入力される。また電圧検出型センスアンプＶＳＡには、トランジスタＱ２を介して電源電圧ＶＣＣが入力され、トランジスタＱ３を介して接地電圧ＶＳＳが入力される。トランジスタＱ２のゲートにはセンスアンプ駆動信号ＰＳＡが入力され、トランジスタＱ３のゲートにはセンスアンプ駆動信号ＮＳＡが入力される。

なお、センスアンプ基準電圧ＳＲＥＦは、ビット線ＢＬと同様にして、選択トランジスタＳＱを介して電圧検出型センスアンプＶＳＡに入力される形態としてもよいことは言うまでもない。また、電圧検出型センスアンプＶＳＡの内部回路については、一般的なクロスカップル型センスアンプの回路でよいため、ここでは詳細な説明は省略する。

入力端子ＳＢＬにはプリチャージ回路ＰＣ２が接続される。プリチャージ回路ＰＣ２はトランジスタＱ１２を備える。トランジスタＱ１２のソース端子には電源電圧ＶＣＣが入力され、ゲート端子にはリセット信号ＰＲＥが入力される。またトランジスタＱ１２のドレイン端子は、入力端子ＳＢＬに接続される。また、入力端子ＳＢＬには、等価回路的に、寄生容量ＣＣ１が存在する。

なおメモリセルアレイＣＡはメモリセルアレイの一部拡大図である。よってビット線ＢＬ、ワード線ＷＬ１ないしＷＬ４、メモリセルＭＣ１ないしＭＣ４の数はこの数に限られないことは言うまでもない。

図２の動作波形図を参照して、ＮＯＲ型フラッシュメモリ１の動作を説明する。例として、データ１が保持され、イレース状態（メモリセルトランジスタのしきい値電圧が低い状態）とされているメモリセルＭＣ３から、データを読み出す場合を説明する。まずプリチャージ時間にリセット信号ＰＲＥをローレベルにして、ビット線ＢＬと入力端子ＳＢＬの電圧を電源電圧ＶＣＣにリセットしておく。時刻ｔ１において、リセット信号ＰＲＥをハイレベルにすることで、プリチャージ回路ＰＣ１のトランジスタＱ１１およびプリチャージ回路ＰＣ２のトランジスタＱ１２が非導通状態とされ、アクティブ時間に移行する。

時刻ｔ２において、ＮＯＲ型フラッシュメモリ１の外部から入力されたロウアドレスに応じてワード線ＷＬ３が選択され、ワード線ＷＬ３にハイレベルの電圧が印加される。また時刻ｔ２とほぼ同時期である時刻ｔ３において、選択信号ＳＳがハイレベルにされることで、選択トランジスタＳＱが導通状態となり、ビット線ＢＬと電圧検出型センスアンプＶＳＡの入力端子ＳＢＬとが電気的に接続される。

メモリセルＭＣ３はイレース状態であるため、メモリセルＭＣ３はオン状態となる。すると、入力端子ＳＢＬから、選択トランジスタＳＱ、ビット線ＢＬ、メモリセルＭＣ３を介して接地電圧ＶＳＳへ至る電流経路ＣＰ１が形成され、セル電流Ｉ１が流れるため、ビット線電圧ＶＢＬおよび入力端子電圧ＶＳＢＬは除々に低下する。

時刻ｔ３からパルス時間Ｔが経過した時刻ｔ４において、選択信号ＳＳはローレベルにされ、ビット線ＢＬと入力端子ＳＢＬとは切り離される。よって時刻ｔ４以降は、入力端子電圧ＶＳＢＬの電圧は、セル電流Ｉ１によって影響を受けない。

ここでパルス時間Ｔの間における、入力端子電圧ＶＳＢＬの低下量は、寄生容量ＣＣ１の放電電荷量ＤＱによって決まる。放電電荷量ＤＱは、下式（１）で求められる。
ＤＱ＝Ｉ１×Ｔ …式（１）

時刻ｔ５においてセンスアンプ駆動信号ＮＳＡをハイに、ＰＳＡをローにすることで、電圧検出型センスアンプＶＳＡが活性状態とされる。電圧検出型センスアンプＶＳＡは、入力端子電圧ＶＳＢＬとセンスアンプ基準電圧ＳＲＥＦとを比較することによって、メモリセルＭＣ３に保持されたデータ１をセンスし増幅する。

第１実施形態に係るＮＯＲ型フラッシュメモリ１の効果を説明する。まず効果を説明するための比較対象として、電流検出型センスアンプの動作を説明する。例として、図３に示すＮＯＲ型フラッシュメモリ２を用いて説明する。ＮＯＲ型フラッシュメモリ２は、電流検出型センスアンプＣＳＡを備えるメモリである。電流検出型センスアンプＣＳＡは、ビット線ＢＬの８本当たりに１個の割合で備えられる。これは後述するように、電流検出型センスアンプＣＳＡの回路面積が大きいこと、そして消費電流が大きいことに起因する。電流検出型センスアンプＣＳＡはセレクタ回路ＳＣを介して複数のビット線ＢＬに接続される。セレクタ回路ＳＣは、不図示のコラムデコーダの出力を受けて、どのビット線ＢＬを電流検出型センスアンプＣＳＡに接続するかを決める回路である。なおＮＯＲ型フラッシュメモリ２のその他の構成は、図１に係るＮＯＲ型フラッシュメモリ１と同様であるため、ここでは詳細な説明は省略する。

図４に電流検出型センスアンプＣＳＡの回路図を示す。電流検出型センスアンプＣＳＡは、カスケード回路１１と差動アンプ１２とを備える。カスケード回路１１は、トランジスタＱ２１と抵抗素子Ｒ１とを備える。トランジスタＱ２１のソース端子は電源電圧ＶＣＣに接続され、ゲート端子は差動アンプ１２の出力端子に接続され、ドレイン端子は抵抗素子Ｒ１の一端に接続される。また抵抗素子Ｒ１の他端はビット線ＢＬに接続される。抵抗素子Ｒ１の一端からは、データ電圧ＤＡＴＡＢが出力される。

差動アンプ１２は、トランジスタＱ２２ないしＱ２６を備える。トランジスタＱ２４およびＱ２５は入力トランジスタである。トランジスタＱ２４のゲートにはデータ電圧ＤＡＴＡＢが入力され、トランジスタＱ２５のゲートにはリファレンス電圧ＣＡＳＲＥＦが入力される。ここでリファレンス電圧ＣＡＳＲＥＦは、不図示のカスケード回路において、基準電流を電圧に変換することで得られる。トランジスタＱ２６のゲートには、差動アンプ１２を活性化させるバイアス電圧ＣＡＳＢＩＡＳが入力される。カスケード回路１１とトランジスタＱ２４のゲートとの間には、寄生容量ＣＣ２が存在する。なお、差動アンプ１２のその他の構成については一般的であるため、ここでは詳細な説明は省略する。

電流検出型センスアンプＣＳＡの動作を説明する。カスケード回路１１で電流−電圧変換が行われ、メモリセルＭＣに流れるセル電流Ｉ２からデータ電圧ＤＡＴＡＢが得られ、差動アンプ１２に入力される。差動アンプ１２では、データ電圧ＤＡＴＡＢとリファレンス電圧ＣＡＳＲＥＦとの差分が増幅されることで、メモリセルＭＣに保持されるデータが読み出される。

電流検出型センスアンプＣＳＡの利点を説明する。電流検出型センスアンプＣＳＡでは、セル電流Ｉ２と基準電流との電流差をセンスする。よってリーク電流が存在するメモリセルからのデータ読み出しや、セル電流の大小でデータを出力するメモリセルからのデータ読み出しを行う場合にも、正確にデータを読み出すことができる。一方、電圧検出型センスアンプでは、ビット線に読み出した電圧をセンスする。よってリーク電流が存在するとビット線電圧が変化してしまうため、リーク電流が存在するメモリセル等からは正確にデータを読み出すことができない。従って、リーク電流等のあるメモリでは、電流検出型のセンスアンプを使うのが一般的である。

しかし電流検出型センスアンプＣＳＡの欠点として、第１に、必要なトランジスタ数が多い（トランジスタＱ２１ないしＱ２６）ため、回路面積が大きいことが挙げられる。よってセンスアンプを多数配置することが困難とされる。また第２に、センス動作の速度を上げるために、消費電流が多いことが挙げられる。よって同時に動作できるアンプ数が少なくなる。以上から、ビット線ごとに電流検出型センスアンプＣＳＡを配置することはできない。

なおここで、リーク電流が存在するメモリセルとは、例えば、ＮＯＲ型フラッシュメモリのセルが挙げられる。ＮＯＲ型フラッシュメモリでは、ビット線に繋がる隣りのセルの電流が流れ込むため、リーク電流が存在する。またセル電流の大小でデータを出力するメモリセルとは、例えば、抵抗変化型メモリのセルや、相変化型メモリのセルが挙げられる。よって本発明は、ほぼ全ての不揮発性メモリに適用することができることが分かる。

一方、第１実施形態に係るＮＯＲ型フラッシュメモリ１（図１）では、選択トランジスタＳＱをパルス時間Ｔの間導通状態とすることで、セル電流Ｉ１の電流値に応じた電圧を発生させて、発生させた電圧を電圧検出型センスアンプＶＳＡに転送することができる。よってセル電流Ｉ１の影響を受けずに電圧検出型センスアンプＶＳＡでデータをセンスすることができる。これにより、リーク電流が存在するメモリセルからのデータ読み出しや、セル電流の大小でデータを出力するメモリセルからのデータ読み出しを行う場合にも、正確にデータを読み出すことができる。

また電圧検出型センスアンプＶＳＡは、電流検出型センスアンプに比して回路面積も小さく、しかも消費電流も少ない。よって、ビット線ＢＬの本数と同じ、例えば２０４８回路を配置し、同時に２０４８個の情報（１ページ分）をセンスする事が可能となる。

本発明の第２実施形態に係るＮＯＲ型フラッシュメモリ１ａを、図５を用いて説明する。図５にＮＯＲ型フラッシュメモリ１ａの回路図を示す。ＮＯＲ型フラッシュメモリ１ａは、リアルメモリセルアレイＲＣＡおよびダミーメモリセルアレイＤＣＡを備える。リアルメモリセルアレイＲＣＡには、リアルビット線ＲＢＬ１およびＲＢＬ２が備えられる。またダミーメモリセルアレイＤＣＡには、ダミービット線ＤＢＬが備えられる。ダミービット線ＤＢＬの構造は、リアルビット線ＲＢＬ１およびＲＢＬ２の構造と同一とされる。またリアルビット線ＲＢＬ１およびＲＢＬ２は、ダミービット線ＤＢＬとロウデコーダＲＤとの間に配置される。

リアルビット線ＲＢＬ１には、リアルメモリセルＲＭＣ１１ないしＲＭＣ１４、プリチャージ回路ＲＰＣ１が接続される。またリアルビット線ＲＢＬ２には、リアルメモリセルＲＭＣ２１ないしＲＭＣ２４、プリチャージ回路ＲＰＣ２が接続される。またダミービット線ＤＢＬには、ダミーメモリセルＤＭＣ１ないしＤＭＣ４、プリチャージ回路ＤＰＣが接続される。ダミーメモリセルＤＭＣ１ないしＤＭＣ４の構造は、リアルメモリセルの構造と同一とされる。またダミーメモリセルＤＭＣ１ないしＤＭＣ４は、データ１が保持され、イレース状態（メモリセルトランジスタのしきい値電圧が低い状態）とされる。

ロウデコーダＲＤからはワード線ＷＬ１ないしＷＬ４が引き出される。ワード線ＷＬ１は、リアルメモリセルＲＭＣ１１、ＲＭＣ２１およびダミーメモリセルＤＭＣ１のコントロールゲートに共通に接続される。なおワード線ＷＬ２ないしＷＬ４の構造は、ワード線ＷＬ１と同様であるため、ここでは詳細な説明は省略する。

リアルビット線ＲＢＬ１は、選択トランジスタＳＱ１を介して電圧検出型センスアンプＶＳＡ１の入力端子ＳＢＬ１に接続される。またリアルビット線ＲＢＬ２は、選択トランジスタＳＱ２を介して電圧検出型センスアンプＶＳＡ２の入力端子ＳＢＬ２に接続される。またダミービット線ＤＢＬは、ダミー選択トランジスタＤＳＱを介してパルス期間設定部ＰＳの入力端子ＤＳＢＬに接続される。

パルス期間設定部ＰＳは、電圧比較回路３１およびインバータ３２を備える。電圧比較回路３１の第１の入力トランジスタＱ４１のゲート端子には、ダミー選択トランジスタＤＳＱが接続される。また第２の入力トランジスタＱ４２のゲート端子には、基準電圧ＶＲＥＦが入力される。基準電圧ＶＲＥＦの値は各種の値を使用することができる。本実施形態では、例として、基準電圧ＶＲＥＦの値をセンスアンプ基準電圧ＳＲＥＦよりも低い値に設定する場合を説明する。電圧比較回路３１から出力された出力電圧ＶＯ１はインバータ３２に入力される。インバータ３２から出力される出力電圧ＶＯ２はドライバ回路ＤＲに入力される。

ドライバ回路ＤＲは、選択信号ＳＳを発生させる回路であり、ロウデコーダＲＤに隣接して配置される。ドライバ回路ＤＲは、デコーダ３３とインバータ３４を備える。インバータ３４の入力端子には、デコーダ３３の出力端子が接続される。またインバータ３４のＰＭＯＳトランジスタＱ３１のソース端子には出力電圧ＶＯ２が入力され、ＮＭＯＳトランジスタＱ３２のソース端子には接地電圧ＶＳＳが入力される。インバータ３４の出力端子からは選択信号線ＳＬが引き出される。選択信号線ＳＬは、選択トランジスタＳＱ１、ＳＱ２およびダミー選択トランジスタＤＳＱのゲート端子に共通に接続される。また選択信号線ＳＬの構造は、ワード線ＷＬ１ないしＷＬ４の構造と同一とされる。

ここで、ドライバ回路ＤＲをロウデコーダＲＤに隣接して配置すること、また、選択信号線ＳＬの構造をワード線の構造と同一にすることによって、選択信号ＳＳの波形の立ち上がり形状を、ワード線電圧の波形の立ち上がり形状に近づけることができる。

なお、メモリセルアレイをセグメントに分け、選択信号ＳＳのドライバ回路ＤＲを各セグメントに配置しても良い。これにより、ワード線ＷＬおよび選択信号線ＳＬの負荷を小さくすることができ、信号遅延量を小さくすることができる。

ＮＯＲ型フラッシュメモリ１ａの動作を説明する。例として、データ１（イレース状態）が保持されたリアルメモリセルＲＭＣ１３およびＲＭＣ２３から、データを読み出す場合を説明する。まずプリチャージ回路ＲＰＣ１、ＲＰＣ２およびＤＰＣによってプリチャージが行われ、入力端子ＳＢＬ１、ＳＢＬ２およびＤＳＢＬの電圧が電源電圧ＶＣＣにリセットされる。すると入力端子ＤＳＢＬの電圧は基準電圧ＶＲＥＦよりも高くされるため、電圧比較回路３１の出力電圧ＶＯ１はローレベルとされ、インバータ３２の出力電圧ＶＯ２はハイレベルとされる。

次にロウデコーダＲＤにロウアドレスが入力されてワード線ＷＬ３が選択され、ワード線ＷＬ３にハイレベルの電圧が印加される。また同時期に、デコーダ３３によって選択が行われ、デコーダ３３からローレベルの信号が出力されることに応じて、トランジスタＱ３１が導通し、選択信号ＳＳがハイレベルにされる。よってパルス時間Ｔが開始される。そして選択トランジスタＳＱ１、ＳＱ２およびダミー選択トランジスタＤＳＱが導通する。

リアルメモリセルＲＭＣ１３およびＲＭＣ２３、ダミーメモリセルＤＭＣ３はイレース状態であるため、セル電流が流れる。ここでダミーメモリセルＤＭＣはリアルメモリセルＲＭＣと同じ構造とされているため、リアルメモリセルＲＭＣ１３およびＲＭＣ２３に流れるセル電流と、ダミーメモリセルＤＭＣ３に流れるセル電流とは等しい。よって入力端子ＤＳＢＬの電圧の低下傾きは、入力端子ＳＢＬ１およびＳＢＬ２の電圧の低下傾きと同じとなるため、入力端子ＤＳＢＬの電圧をモニタすれば入力端子ＳＢＬ１およびＳＢＬ２の電圧を知ることができる。また入力端子ＤＳＢＬの電圧の低下傾きは、セル電流が大きいほど大きくなる。

入力端子ＤＳＢＬの電圧が基準電圧ＶＲＥＦ以下になると、電圧比較回路３１の出力電圧ＶＯ１はハイレベルに反転し、インバータ３２の出力電圧ＶＯ２はローレベルに反転する。これにより、インバータ３４から出力される選択信号ＳＳはハイレベルからローレベルに反転するため、選択トランジスタＳＱ１、ＳＱ２およびダミー選択トランジスタＤＳＱが非導通状態とされる。よってパルス時間Ｔが終了する。

第２実施形態に係るＮＯＲ型フラッシュメモリ１ａの効果を説明する。パルス期間設定部ＰＳは、放電後の入力端子ＤＳＢＬの電圧が基準電圧ＶＲＥＦとなるように、パルス時間Ｔを決定する。すると基準電圧ＶＲＥＦの値はセンスアンプ基準電圧ＳＲＥＦよりも低い値に設定されているため、放電後の入力端子ＤＳＢＬの電圧は必ずセンスアンプ基準電圧ＳＲＥＦよりも低くされる。よって、正確にデータ１を読み出すことができる。これにより、環境温度の変化やリーク電流の発生などによりセル電流が変化した場合においても、放電後の入力端子ＤＳＢＬの電圧を一定値に維持することが可能となるため、電圧検出型センスアンプでより正確にデータ検出を行うことが可能となる。

また選択信号線ＳＬは大きな負荷を有しており、ＣＲ時定数が大きいため、ドライバ回路ＤＲから出力される選択信号ＳＳには遅延が発生する。そして、ダミービット線ＤＢＬとロウデコーダＲＤとの間にリアルビット線ＲＢＬを配置することで、ダミービット線ＤＢＬをドライバ回路ＤＲから最も遠い所に配置している。よって選択信号ＳＳのタイミングマージンが最も厳しいのは、ダミービット線ＤＢＬである。そしてパルス期間設定部ＰＳは、ダミービット線ＤＢＬに接続される入力端子ＤＳＢＬの放電後の電圧が基準電圧ＶＲＥＦとなるように、パルス時間Ｔを決定する。これにより、パルス期間設定部ＰＳにおいて、選択信号ＳＳの信号遅延を考慮してパルス時間Ｔを決定することができるため、電圧検出型センスアンプにおいてより正確にデータをセンスすることが可能となる。

また、ダミーメモリセルＤＭＣはリアルメモリセルＲＭＣと同じワード線に接続されているために、メモリセルの劣化も等しくされる。これにより、メモリセルの劣化も考慮してパルス時間Ｔを決定することができる。

以上より、リーク電流が存在するメモリセや、セル電流の大小でデータを出力するメモリセルにおいても、電圧検出型センスアンプを用いて安定かつ正確にデータをセンスすることが可能となる。

本発明の第３実施形態に係るＮＯＲ型フラッシュメモリ１ｂを、図６ないし図８を用いて説明する。図６に、ＮＯＲ型フラッシュメモリ１ｂのブロック図を示す。第３実施形態に係るＮＯＲ型フラッシュメモリ１ｂは、第２実施形態に係るＮＯＲ型フラッシュメモリ１ａに加えて、ＥＣＣ(Error Correcting Code)回路ＥＣを備える。ＮＯＲ型フラッシュメモリ１ｂでは、ビット線ＢＬごとに電圧検出型センスアンプＶＳＡが備えられる。そして電圧検出型センスアンプＶＳＡの各々から出力される読み出しデータが、ＥＣＣ回路ＥＣに入力される。なおその他の構成は、第２実施形態に係るＮＯＲ型フラッシュメモリ１ａと同様であるため、ここでは詳細な説明は省略する。

ＮＯＲ型フラッシュメモリ１ｂの作用を説明する。まず比較対象として、図３に示す電流検出型センスアンプを用いたＮＯＲ型フラッシュメモリ２にＥＣＣ回路を付加する場合を説明する。ＮＯＲ型フラッシュメモリ２は、回路サイズが大きく消費電流が大きい電流検出型センスアンプＣＳＡを用いているため、ビット線ＢＬごとに電流検出型センスアンプＣＳＡを備えることができない。よって、セレクタ回路ＳＣを用いることで、複数のビット線ＢＬで１つの電流検出型センスアンプＣＳＡを共用する構成とされている。

図７に、ＮＯＲ型フラッシュメモリ２においてＥＣＣ動作を行う場合の概念図を示す。時刻ｔ２１において、リードコマンドがＮＯＲ型フラッシュメモリ２に入力され、コマンドがデコードされる。時刻ｔ２２において、ロウアドレスがロウデコーダＲＤに入力され、ロウアドレスがデコードされる。時刻ｔ２３において、ロウデコーダＲＤによってロウアドレスに応じたワード線が選択され、選択ワード線が昇圧される。時刻ｔ２６において、コラムアドレスがコラムデコーダ（不図示）に入力され、コラムアドレスがデコードされる。そしてセレクタ回路ＳＣは、コラムアドレスに応じて、電流検出型センスアンプＣＳＡに接続するビット線ＢＬを決定する。時刻ｔ２７において、電流検出型センスアンプＣＳＡによってデータがセンスされる。時刻ｔ２８において、検出したデータを用いてＥＣＣ動作が行われる。時刻ｔ２９において、検出データおよびＥＣＣデータがＮＯＲ型フラッシュメモリ２から出力される。

一方、第３実施形態に係るＮＯＲ型フラッシュメモリ１ｂ（図６）においてＥＣＣ動作を行う場合を説明する。ＮＯＲ型フラッシュメモリ１ｂは、回路サイズが小さく消費電流が小さい電圧検出型センスアンプＶＳＡを用いているため、ビット線ＢＬごとに電圧検出型センスアンプＶＳＡを備える構成とされる。

図８に、ＮＯＲ型フラッシュメモリ１ｂにおいてＥＣＣ動作を行う場合の概念図を示す。この場合、ＮＯＲ型フラッシュメモリ１ｂの時刻ｔ１１からｔ１３までの動作は、ＮＯＲ型フラッシュメモリ２の時刻ｔ２１からｔ２３までの動作と同じである。時刻ｔ１４において、電圧検出型センスアンプＶＳＡの各々においてデータがセンスされる。時刻ｔ１５において、それぞれの電圧検出型センスアンプＶＳＡから読み出されたデータを用いて、ＥＣＣ回路ＥＣにおいてＥＣＣ動作が行われる。時刻ｔ１６において、コラムアドレスがコラムデコーダ（不図示）に入力され、コラムアドレスがデコードされる。時刻ｔ１７において、検出データおよびＥＣＣデータがＮＯＲ型フラッシュメモリ１ｂから出力される。

ＮＯＲ型フラッシュメモリ１ｂの効果を説明する。図３に示すＮＯＲ型フラッシュメモリ２では、コラムアドレス入力後の時刻ｔ２８にならないとＥＣＣ動作を行うことができない。これはセレクタ回路ＳＣを用いているため、コラムアドレス入力後の時刻ｔ２７の時点にならないとデータをセンスできないためである。よって、時刻ｔ２３（ワード線の昇圧）から時刻ｔ２６（コラムアドレス入力）までの間に空き時間がある場合においても、当該空き時間にＥＣＣ動作を行うことはできない。よってコラムアドレスアクセス時間ＣＴ１が長くなることから、コマンド入力からデータ出力までのページアクセス時間ＡＴ１も長くなる。

しかし、図８に示すＮＯＲ型フラッシュメモリ１ｂでは、ロウアドレス入力後の時刻ｔ１４の時点で情報をセンスできるため、時刻ｔ１５の時点でＥＣＣ動作を行うことができる。これはビット線ごとにセンスアンプが備えられるため、コラムアドレスの入力により動作するセレクタ回路ＳＣが不要なためである。よって時刻ｔ２３からコラムアドレスの入力の時刻ｔ２６までの間に空き時間がある場合に、当該空き時間においてＥＣＣ動作を行うことができる。よってコラムアドレスアクセス時間ＣＴ２を短くすることができることから、ページアクセス時間ＡＴ２を短くすることができる。よってＮＯＲ型フラッシュメモリ１ｂのアクセススピードを上げることができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。第１ないし第３実施形態では、ＮＯＲ型フラッシュメモリを例として本発明を説明したが、この形態に限られない。本発明はＮＡＮＤ型フラッシュメモリにも適用可能であることは言うまでもない。図９に本発明を適用したＮＡＮＤ型フラッシュメモリ３のブロック図を示す。ＮＡＮＤメモリセルではメモリセルが直列接続され、ＮＡＮＤストリングスＮＳが形成されている。またダミーメモリセルが直列接続され、ダミーＮＡＮＤストリングスＤＮＳが形成されている。ＮＡＮＤストリングスＮＳは、選択トランジスタＳＱを介して電圧検出型センスアンプＶＳＡに接続される。またダミーＮＡＮＤストリングスＤＮＳは、ダミー選択トランジスタＤＳＱを介してパルス期間設定部ＰＳに接続される。なおＮＡＮＤ型フラッシュメモリ３のその他の構成は、図６に係るＮＯＲ型フラッシュメモリ１ｂと同様であるため、ここでは詳細な説明は省略する。

ＮＡＮＤ型フラッシュメモリ３の効果を説明する。ＮＡＮＤ型フラッシュメモリにおいても、将来的にシュリンクが進むと、ショートチャネル効果により、プログラム状態（メモリセルトランジスタのしきい値電圧が高い状態）のメモリセルにリーク電流が発生する。そしてこの場合においても、ＮＡＮＤ型フラッシュメモリ３の回路構成を適用することにより、リーク電流が存在するメモリセルから正確にデータを読み出すことができる。

また本発明はＭＩＭ（metal-insulator-metal）型メモリにも適用可能であることは言うまでもない。図１０に本発明を適用したＭＩＭ型メモリ４のブロック図を示す。電圧検出型センスアンプＶＳＡには、ＭＩＭ型メモリセルＭＭＣに備えられるダイオードのカソード端子が、選択トランジスタＳＱを介して接続される。同様にしてパルス期間設定部ＰＳには、ダミーＭＩＭ型メモリセルＤＭＭＣに備えられるダイオードのカソード端子が、ダミー選択トランジスタＤＳＱを介して接続される。またワード線ＷＬには、ＭＩＭ型メモリセルＭＭＣおよびダミーＭＩＭ型メモリセルＤＭＭＣに備えられるダイオードのアノード側端子が接続される。またダミービット線ＤＢＬは、パルス期間設定部ＰＳに接続される。なおＭＩＭ型メモリ４のその他の構成は、図６に係るＮＯＲ型フラッシュメモリ１ｂと同様であるため、ここでは詳細な説明は省略する。

ＭＩＭ型メモリ４の動作を説明する。ワード線ＷＬをハイレベルにすると、ダイオードを介してビット線ＢＬおよびダミービット線ＤＢＬに電流が流れ込む。パルス期間設定部ＰＳにおいて、ダミービット線ＤＢＬに流れ込む電流に応じてパルス時間Ｔが決定される。電圧検出型センスアンプＶＳＡは、パルス時間Ｔに応じて上昇したビット線ＢＬの電圧をセンスする。これにより、ＭＩＭ型メモリセルからのデータ読み出しを行う場合にも、正確にデータを読み出すことができる。

また第１実施形態に係るＮＯＲ型フラッシュメモリ１では、プリチャージ回路ＰＣ１およびＰＣ２の両方を備えるとしたが、この形態に限られず、何れか一方を備える形態としてもよい。この場合、プリチャージ時間中に選択信号ＳＳをハイレベルにすることにより、ビット線ＢＬと入力端子ＳＢＬとを接続すればよい。これにより、１つのプリチャージ回路で、ビット線ＢＬと入力端子ＳＢＬとをプリチャージすることが可能となる。

なお、パルス時間Ｔは所定時間の一例、電圧比較回路３１は電圧比較器の一例、入力端子ＤＳＢＬは第１入力端子の一例、基準電圧ＶＲＥＦは第１基準電圧の一例、センスアンプ基準電圧ＳＲＥＦは第２基準電圧の一例、電源電圧ＶＣＣは所定電圧のそれぞれ一例である。

ＮＯＲ型フラッシュメモリ１の回路図 ＮＯＲ型フラッシュメモリ１の動作波形図 ＮＯＲ型フラッシュメモリ２の回路図 電流検出型センスアンプＣＳＡの回路図 ＮＯＲ型フラッシュメモリ１ａの回路図 ＮＯＲ型フラッシュメモリ１ｂの回路図 ＮＯＲ型フラッシュメモリ２のＥＣＣ動作の概念図 ＮＯＲ型フラッシュメモリ１ｂのＥＣＣ動作の概念図 ＮＡＮＤ型フラッシュメモリ３の回路図 ＭＩＭ型メモリ４の回路図

符号の説明

ＭＣ メモリセル
ＷＬ ワード線
ＢＬ ビット線
ＤＢＬ ダミービット線
ＶＳＡ 電圧検出型センスアンプ
ＣＳＡ 電流検出型センスアンプ
ＳＱ 選択トランジスタ
ＤＳＱ ダミー選択トランジスタ
Ｔ パルス時間
ＤＳＢＬ 入力端子
３１ 電圧比較回路
ＲＤ ロウデコーダ
ＶＲＥＦ 基準電圧
ＳＲＥＦ センスアンプ基準電圧

Claims (10)

1. 電気的にデータの書き換えが可能な複数の不揮発性のメモリセルが接続されたビット線と、
   前記ビット線に対応して備えられる電圧検出型センスアンプと、
   前記ビット線と前記電圧検出型センスアンプとの接続経路間に備えられる選択トランジスタとを備え、
   前記選択トランジスタは、前記メモリセルから前記データを読み出す際に所定時間の間導通状態とされ、所定時間の経過後に非導通状態とされ、
   前記電圧検出型センスアンプは、前記選択トランジスタが非導通状態とされた後にセンス動作を行う
   ことを特徴とする不揮発性記憶装置。
2. ダミーメモリセルが接続されたダミービット線と、
   前記ダミービット線が接続される第１入力端子と第１基準電圧が入力される第２入力端子とを備える電圧比較器と、
   前記ダミービット線と前記第１入力端子との接続経路間に備えられるダミー選択トランジスタとを備え、
   前記ダミー選択トランジスタは、前記選択トランジスタが導通状態とされると同時に導通状態とされ、
   前記電圧比較器は、前記第１入力端子の電圧が前記第１基準電圧を下回ることに応じて前記選択トランジスタを非導通状態とする
   ことを特徴とする請求項１に記載の不揮発性記憶装置。
3. 前記メモリセルは記憶されている前記データに応じて該メモリセルを流れるセル電流の電流値が変化するセルであり、
   前記ダミーメモリセルは、該ダミーメモリセルのトランジスタのしきい値を最も低くする前記データが記憶される
   ことを特徴とする請求項２に記載の不揮発性記憶装置。
4. 前記メモリセルおよび前記ダミーメモリセルに接続されるワード線が引き出されるロウデコーダを備え、
   前記ビット線は、前記ダミービット線と前記ロウデコーダとの間に配置される
   ことを特徴とする請求項２に記載の不揮発性記憶装置。
5. 前記ビット線または前記電圧検出型センスアンプの少なくとも一方に備えられるプリチャージ回路を備え、
   前記プリチャージ回路は、前記メモリセルからデータを読み出す前に、前記ビット線および前記電圧検出型センスアンプを所定電圧とする
   ことを特徴とする請求項１に記載の不揮発性記憶装置。
6. 前記プリチャージ回路は前記ビット線または前記電圧検出型センスアンプの何れか一方に備えられ、
   前記選択トランジスタ制御回路は、前記プリチャージ回路の動作期間中において前記選択トランジスタを導通状態にする
   ことを特徴とする請求項５に記載の不揮発性記憶装置。
7. 前記電圧検出型センスアンプは、前記選択トランジスタから入力される電圧と第２基準電圧との差分を増幅する動作を行い、
   前記第１基準電圧の値は、前記第２基準電圧の値以下とされる
   ことを特徴とする請求項２に記載の不揮発性記憶装置。
8. 前記選択トランジスタのサイズは前記メモリセルのトランジスタのサイズよりも大きくされる
   ことを特徴とする請求項１に記載の不揮発性記憶装置。
9. 電気的にデータの書き換えが可能な複数の不揮発性のメモリセルが接続されたビット線と、
   前記ビット線に対応して備えられる電圧検出型センスアンプと
   を備える不揮発性記憶装置の制御方法において、
   前記ビット線と前記電圧検出型センスアンプとを所定時間の間電気的に接続するステップと、
   前記所定時間の経過後に前記電圧検出型センスアンプによってセンス動作を行うステップと
   を備えることを特徴とする不揮発性記憶装置の制御方法。
10. 入力されるロウアドレスに応じて前記メモリセルを選択するステップと、
    選択された前記メモリセルに保持される前記データを前記ビット線ごとにセンスするステップと、
    コラムアドレスが入力される前に、センスした前記データを用いてＥＣＣ動作を開始するステップと、
    を備えることを特徴とする請求項９に記載の不揮発性記憶装置の制御方法。
    

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