JP4469649B2 - 半導体フラッシュメモリ - Google Patents
半導体フラッシュメモリ Download PDFInfo
- Publication number
- JP4469649B2 JP4469649B2 JP2004125976A JP2004125976A JP4469649B2 JP 4469649 B2 JP4469649 B2 JP 4469649B2 JP 2004125976 A JP2004125976 A JP 2004125976A JP 2004125976 A JP2004125976 A JP 2004125976A JP 4469649 B2 JP4469649 B2 JP 4469649B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- memory
- read
- voltage
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015654 memory Effects 0.000 title claims description 491
- 239000004065 semiconductor Substances 0.000 title claims description 67
- 238000006731 degradation reaction Methods 0.000 description 38
- 238000010586 diagram Methods 0.000 description 38
- 230000015556 catabolic process Effects 0.000 description 37
- 230000007423 decrease Effects 0.000 description 26
- 238000000034 method Methods 0.000 description 25
- 230000006866 deterioration Effects 0.000 description 16
- 238000012795 verification Methods 0.000 description 10
- 238000003491 array Methods 0.000 description 8
- 101100162210 Aspergillus parasiticus (strain ATCC 56775 / NRRL 5862 / SRRC 143 / SU-1) aflM gene Proteins 0.000 description 6
- 101100102500 Caenorhabditis elegans ver-1 gene Proteins 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 101100537098 Mus musculus Alyref gene Proteins 0.000 description 4
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 4
- 101150095908 apex1 gene Proteins 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 101150035614 mbl-1 gene Proteins 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
- G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
Landscapes
- Read Only Memory (AREA)
Description
図1は、この発明にかかる半導体フラッシュメモリの実施の形態1による半導体フラッシュメモリの読み出し回路の基本構成を示す回路図である。図1において、センスデータSD0を出力するセンスアンプ(SA0)1の入力端には、複数のメインビット線MBL(MBL0,MBL1,…,MBLm)が並列に設けられている。複数のメインビット線MBL0,MBL1,…,MBLmには、それぞれ、選択トランジスタ2−0,2−1,…,2−mが挿入されている。選択トランジスタ2−0,2−1,…,2−mのゲート電極には、それぞれ、Yゲート線YG(YG(0),YG(1),……,YG(m))が接続されている。
図11は、この発明にかかる半導体フラッシュメモリの実施の形態2による半導体フラッシュメモリにおいて2メモリセルを同時に選択してセンスする方法を説明する読み出し回路図である。この実施の形態2では、2メモリセルを同時に選択してセンスする方法(その2)として、「消去/書込」シーケンス実行時では、1メモリセル毎に「ベリファイ読み出し」を実行して個別にしきい値電圧の調整を行いながら所望のメモリしきい値電圧まで消去/書込を行い、「通常読み出し」時では、例えば図11に示すように、2つのセレクトゲート線SGを2本同時に選択し、同一のメインビット線MBLに接続される2つのサブビット線SBLによって同一のワード線WL上に存する2つのメモリセルを同時に選択する方法が示されている。
図12は、この発明にかかる半導体フラッシュメモリの実施の形態3による半導体フラッシュメモリにおいて2メモリセルを同時に選択してセンスする方法を説明する読み出し回路図である。この実施の形態3では、2メモリセルを同時に選択してセンスする方法(その3)として、「消去/書込」シーケンス実行時では、1メモリセル毎に「ベリファイ読み出し」を実行して個別にしきい値電圧の調整を行いながら所望のメモリしきい値電圧まで消去/書込を行い、「通常読み出し」時では、例えば図12に示すように、2つのYゲート線YGを同時に選択して2つのメインビット線MBLにそれぞれ接続される対応する1つずつのサブビット線SBLによって同一のワード線WL上に存する2つのメモリセルを同時に選択する方法が示されている。
図13は、この発明にかかる半導体フラッシュメモリの実施の形態4による半導体フラッシュメモリにおける書込/消去ベリファイ電圧が異なる「1セル/1ビット構成ブロック」と「2セル/1ビット構成ブロック」での書込/消去ベリファイ電圧設定例および書込時/消去時のメモリしきい値分布を示す図である。この実施の形態4では、消去/書込の実行時におけるベリファイ電圧を「1セル/1ビット構成ブロック」と「2セル/1ビット構成ブロック」とで異なる値に設定する場合の構成例が示されている。
この発明の実施の形態5では、センスアンプにリファレンス電流を供給するリファレンスメモリセルを読み出しメモリセルと同一のメモリアレイ内に配置する場合の構成例が示されている。すなわち、図18は、一般的な半導体フラッシュメモリでの読み出しメモリセルとリファレンスメモリセルとセンスアンプとの関係を示す模式図である。図19と図20は、この発明にかかる半導体フラッシュメモリの実施の形態5による半導体フラッシュメモリの読み出し回路の基本構成を示すブロック図である。図21は、図19と図20に示す半導体フラッシュメモリにおける書込/消去ベリファイ電圧設定例と書込時/消去時のメモリしきい値分布およびリファレンスメモリセルのメモリしきい値分布を示す図である。
図22は、この発明にかかる半導体フラッシュメモリの実施の形態6による半導体フラッシュメモリのワード線デコード回路の基本構成を示すブロック図である。図23は、図22に示す高信頼性ブロックの構成を示す回路図である。図24は、図22に示す通常信頼性ブロックの構成を示す回路図である。
図25は、この発明にかかる半導体フラッシュメモリの実施の形態7による半導体フラッシュメモリのワード線デコード回路の基本構成を示すブロック図である。図26は、図25に示す高信頼性ブロックの構成を示す回路図である。図27は、図25に示す通常信頼性ブロックの構成を示す回路図である。
2−0〜2−m 選択トランジスタ、
3−00,3−01,3−10,3−11 選択トランジスタ、
5 コントロールゲート電極、
6 フローティングゲート、
YG Yゲート線、
SG セレクトゲート線、
WL ワード線、
MBL メインビット線、
SBL サブビット線、
M メモリセル、
82 センスアンプ、
87 メモリセルサブアレイ、
88,96 読み出しセルアレイ、
89,97 リファレンスセルアレイ、
90〜93 読み出しメモリセルとリファレンスメモリセルとで共用するメインビット線、
100 リファレンスメモリセルのしきい値分布、
Read1〜Readn 読み出しメインビット線、
Ref1,Ref2 リファレンスメインビット線、
110,PDW,PDGW0,PDG0,160 プリデコード回路、
115 OR回路、
130〜131 高信頼性ブロック、
145〜155 通常信頼性ブロック
WLDE0,WLDO0,WLDE1,WLDO1 ワード線ドライバ、
WLD0〜WLD3 ワード線ドライバ、
120,121,161〜164 AND回路。
Claims (1)
- NOR型メモリセルアレイが、複数の読み出しセルサブアレイで構成される読み出しメモリセルアレイと、センスアンプが前記複数の読み出しセルサブアレイ内の読み出しメモリセルのメモリ電流に対応する論理値を判定するために参照する複数のリファレンスメモリセルで構成されるリファレンスメモリセルアレイとで構成され、
前記読み出しメモリセルアレイおよび前記リファレンスメモリセルアレイからの読み出しを、前記複数の読み出しセルサブアレイ内の読み出しメモリセルを選択制御するセレクトゲート線と前記リファレンスメモリセルアレイ内のリファレンスメモリセルを選択制御するセレクト線とにより、リファレンスメモリセルと読み出しメモリセルとが共用するビット線の前記読み出しセルサブアレイに接続するビット線を選択し、リファレンスメモリセルと読み出しメモリセルとが共用するビット線の前記リファレンスメモリセルアレイに接続するビット線を選択し、該選択したそれぞれのビット線を差動増幅器である前記センスアンプの入力端に接続して実行する制御手段
を備えることを特徴とする半導体フラッシュメモリ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004125976A JP4469649B2 (ja) | 2003-09-17 | 2004-04-21 | 半導体フラッシュメモリ |
US10/930,873 US7251165B2 (en) | 2003-09-17 | 2004-09-01 | Semiconductor flash memory |
US11/736,129 US7428174B2 (en) | 2003-09-17 | 2007-04-17 | Semiconductor flash memory |
US11/766,133 US7414912B2 (en) | 2003-09-17 | 2007-06-21 | Semiconductor flash memory |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003324853 | 2003-09-17 | ||
JP2004125976A JP4469649B2 (ja) | 2003-09-17 | 2004-04-21 | 半導体フラッシュメモリ |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010017223A Division JP5016071B2 (ja) | 2003-09-17 | 2010-01-28 | 半導体フラッシュメモリ |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005116145A JP2005116145A (ja) | 2005-04-28 |
JP2005116145A5 JP2005116145A5 (ja) | 2007-05-10 |
JP4469649B2 true JP4469649B2 (ja) | 2010-05-26 |
Family
ID=34277751
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004125976A Expired - Fee Related JP4469649B2 (ja) | 2003-09-17 | 2004-04-21 | 半導体フラッシュメモリ |
Country Status (2)
Country | Link |
---|---|
US (3) | US7251165B2 (ja) |
JP (1) | JP4469649B2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100506941B1 (ko) * | 2003-08-19 | 2005-08-05 | 삼성전자주식회사 | 더미 셀들을 갖는 플래쉬 메모리소자 및 그것의 소거방법들 |
JP4469649B2 (ja) * | 2003-09-17 | 2010-05-26 | 株式会社ルネサステクノロジ | 半導体フラッシュメモリ |
US7251166B2 (en) * | 2004-01-06 | 2007-07-31 | Macronix International Co., Ltd. | Method for verifying a programmed flash memory |
JP2006294144A (ja) * | 2005-04-12 | 2006-10-26 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2008047189A (ja) * | 2006-08-11 | 2008-02-28 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
US7802114B2 (en) * | 2007-03-16 | 2010-09-21 | Spansion Llc | State change sensing |
US7894264B2 (en) * | 2007-11-07 | 2011-02-22 | Micron Technology, Inc. | Controlling a memory device responsive to degradation |
JP4505766B2 (ja) | 2008-06-30 | 2010-07-21 | ルネサスエレクトロニクス株式会社 | データ処理装置及びトリミングデータ読み出し方法 |
US8261011B2 (en) * | 2009-10-29 | 2012-09-04 | Freescale Semiconductor, Inc. | One-time programmable memory device and methods thereof |
JP5343916B2 (ja) | 2010-04-16 | 2013-11-13 | 富士通セミコンダクター株式会社 | 半導体メモリ |
JP2014059930A (ja) * | 2012-09-18 | 2014-04-03 | Toshiba Corp | 不揮発性半導体記憶装置 |
US10157669B2 (en) | 2013-04-02 | 2018-12-18 | Micron Technology, Inc. | Method of storing and retrieving information for a resistive random access memory (RRAM) with multi-memory cells per bit |
KR102189824B1 (ko) * | 2014-08-04 | 2020-12-11 | 삼성전자주식회사 | 메모리 장치의 단위 어레이, 이를 포함하는 메모리 장치 및 메모리 시스템 |
JP2020047326A (ja) * | 2018-09-18 | 2020-03-26 | キオクシア株式会社 | 半導体メモリ装置、メモリシステム、および方法 |
US11373715B1 (en) | 2021-01-14 | 2022-06-28 | Elite Semiconductor Microelectronics Technology Inc. | Post over-erase correction method with auto-adjusting verification and leakage degree detection |
US20230070208A1 (en) * | 2021-09-08 | 2023-03-09 | Micron Technology, Inc. | Ganged single level cell verify in a memory device |
US11948648B2 (en) * | 2022-01-04 | 2024-04-02 | Winbond Electronics Corp. | Semiconductor memory apparatus |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5490107A (en) * | 1991-12-27 | 1996-02-06 | Fujitsu Limited | Nonvolatile semiconductor memory |
US5450354A (en) * | 1992-08-31 | 1995-09-12 | Nippon Steel Corporation | Non-volatile semiconductor memory device detachable deterioration of memory cells |
JP2565104B2 (ja) | 1993-08-13 | 1996-12-18 | 日本電気株式会社 | 仮想接地型半導体記憶装置 |
US5563827A (en) | 1995-09-25 | 1996-10-08 | Xilinx, Inc. | Wordline driver for flash PLD |
US5848000A (en) | 1996-03-29 | 1998-12-08 | Aplus Flash Technology, Inc. | Flash memory address decoder with novel latch structure |
JP3602655B2 (ja) * | 1996-07-09 | 2004-12-15 | 東芝マイクロエレクトロニクス株式会社 | 半導体メモリ装置 |
US5914896A (en) | 1996-08-01 | 1999-06-22 | Aplus Flash Technology, Inc. | Flash memory with high speed erasing structure using thin oxide and thick oxide semiconductor devices |
US5835406A (en) * | 1996-10-24 | 1998-11-10 | Micron Quantum Devices, Inc. | Apparatus and method for selecting data bits read from a multistate memory |
US5898637A (en) | 1997-01-06 | 1999-04-27 | Micron Technology, Inc. | System and method for selecting shorted wordlines of an array having dual wordline drivers |
TW397982B (en) * | 1997-09-18 | 2000-07-11 | Sanyo Electric Co | Nonvolatile semiconductor memory device |
JPH1196782A (ja) | 1997-09-18 | 1999-04-09 | Sanyo Electric Co Ltd | 不揮発性半導体メモリ装置 |
JPH1196776A (ja) * | 1997-09-18 | 1999-04-09 | Sanyo Electric Co Ltd | 不揮発性半導体メモリ装置 |
US5867429A (en) * | 1997-11-19 | 1999-02-02 | Sandisk Corporation | High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates |
US6430077B1 (en) * | 1997-12-12 | 2002-08-06 | Saifun Semiconductors Ltd. | Method for regulating read voltage level at the drain of a cell in a symmetric array |
US6233173B1 (en) * | 1997-12-12 | 2001-05-15 | Micron Technology, Inc. | Apparatus and method for selecting data bits read from a multistate memory |
EP0961285B1 (en) * | 1998-05-29 | 2003-12-17 | STMicroelectronics S.r.l. | Device and method for reading nonvolatile memory cells |
JP2001043691A (ja) | 1999-07-28 | 2001-02-16 | Hitachi Ltd | 不揮発性記憶回路およびマイクロコンピュータ |
JP4707244B2 (ja) | 2000-03-30 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置および半導体装置 |
US6621761B2 (en) * | 2000-05-31 | 2003-09-16 | Advanced Micro Devices, Inc. | Burst architecture for a flash memory |
US6307787B1 (en) * | 2000-07-25 | 2001-10-23 | Advanced Micro Devices, Inc. | Burst read incorporating output based redundancy |
US6347052B1 (en) * | 2000-08-31 | 2002-02-12 | Advanced Micro Devices Inc. | Word line decoding architecture in a flash memory |
EP1220228B1 (en) * | 2000-12-29 | 2008-12-24 | STMicroelectronics S.r.l. | Method for storing data in a nonvolatile memory |
US6487114B2 (en) * | 2001-02-28 | 2002-11-26 | Macronix International Co., Ltd. | Method of reading two-bit memories of NROM cell |
US6795349B2 (en) * | 2002-02-28 | 2004-09-21 | Sandisk Corporation | Method and system for efficiently reading and programming of dual cell memory elements |
JP3867624B2 (ja) * | 2002-06-06 | 2007-01-10 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置およびその駆動方法 |
US6781877B2 (en) * | 2002-09-06 | 2004-08-24 | Sandisk Corporation | Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells |
JP3804612B2 (ja) | 2003-01-07 | 2006-08-02 | セイコーエプソン株式会社 | 強誘電体記憶装置 |
US6687157B1 (en) | 2003-06-11 | 2004-02-03 | Xilinx, Inc. | Circuits and methods for identifying a defective memory cell via first, second and third wordline voltages |
JP4469649B2 (ja) * | 2003-09-17 | 2010-05-26 | 株式会社ルネサステクノロジ | 半導体フラッシュメモリ |
-
2004
- 2004-04-21 JP JP2004125976A patent/JP4469649B2/ja not_active Expired - Fee Related
- 2004-09-01 US US10/930,873 patent/US7251165B2/en active Active
-
2007
- 2007-04-17 US US11/736,129 patent/US7428174B2/en not_active Expired - Fee Related
- 2007-06-21 US US11/766,133 patent/US7414912B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20050057972A1 (en) | 2005-03-17 |
US20070242521A1 (en) | 2007-10-18 |
US7414912B2 (en) | 2008-08-19 |
US7428174B2 (en) | 2008-09-23 |
JP2005116145A (ja) | 2005-04-28 |
US20070189078A1 (en) | 2007-08-16 |
US7251165B2 (en) | 2007-07-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7414912B2 (en) | Semiconductor flash memory | |
US8547755B2 (en) | Method and apparatus of performing an erase operation on a memory integrated circuit | |
US7382656B2 (en) | Nonvolatile memory with program while program verify | |
JP5642649B2 (ja) | 半導体記憶装置及び半導体装置 | |
JP5180382B2 (ja) | 連続操作時間領域検知をともなう不揮発性メモリおよび方法 | |
JP2003217288A (ja) | リードディスターブを緩和したフラッシュメモリ | |
US8593876B2 (en) | Sensing scheme in a memory device | |
US9202574B2 (en) | Memory device having a different source line coupled to each of a plurality of layers of memory cell arrays | |
JP2012514284A (ja) | 隣接摂動をパイプライン訂正するとともに検知する不揮発性メモリおよび方法 | |
JPH08235884A (ja) | 基準回路 | |
US7733705B2 (en) | Reduction of punch-through disturb during programming of a memory device | |
US7724576B2 (en) | Soft programming method of non-volatile memory device | |
US20220101934A1 (en) | Memory with cells having multiple select transistors | |
US6335882B1 (en) | Nonvolatile semiconductor memory device capable of erasing blocks despite variation in erasing characteristic of sectors | |
JP3204119B2 (ja) | 不揮発性半導体メモリおよびそのデータ書込方法 | |
JP4494820B2 (ja) | 不揮発性半導体記憶装置 | |
US6038169A (en) | Read reference scheme for flash memory | |
US7668015B2 (en) | Nonvolatile memory devices capable of reducing data programming time and methods of driving the same | |
US8913445B2 (en) | Method and apparatus for adjusting drain bias of a memory cell with addressed and neighbor bits | |
US9336868B1 (en) | Common plate switching reduction in resistive switching memory devices | |
US7031194B2 (en) | Nonvolatile semiconductor memory and method for controlling the same | |
US10984872B1 (en) | Non-volatile memory with source line resistance compensation | |
KR100783999B1 (ko) | 불휘발성 메모리 장치의 독출 방법 | |
JPH06163856A (ja) | 一括消去型不揮発性半導体記憶装置およびその試験方法 | |
JP5609411B2 (ja) | 半導体メモリ、半導体装置及び半導体メモリの制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070316 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070316 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090817 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090908 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091102 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091201 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100128 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100223 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100301 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4469649 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140305 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |