JPH06163856A - 一括消去型不揮発性半導体記憶装置およびその試験方法 - Google Patents
一括消去型不揮発性半導体記憶装置およびその試験方法Info
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- JPH06163856A JPH06163856A JP31047292A JP31047292A JPH06163856A JP H06163856 A JPH06163856 A JP H06163856A JP 31047292 A JP31047292 A JP 31047292A JP 31047292 A JP31047292 A JP 31047292A JP H06163856 A JPH06163856 A JP H06163856A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- G—PHYSICS
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 通常のメモリセルアレイの他に冗長メモリセ
ルアレイを備え、通常のメモリセルアレイ中の不良メモ
リセルコラムが選択された場合に冗長メモリセルアレイ
中の代替メモリセルコラムを選択する構成のフラッシュ
メモリ装置に関し、通常のメモリセルアレイ中の不良メ
モリセルコラムのアドレスが記憶されていないような場
合においても通常メモリセルアレイおよび冗長メモリセ
ルアレイへデータを順次別々に書込んだ後、一括消去が
可能なフラッシュメモリ装置を提供することを目的とす
る。 【構成】 冗長メモリセルアレイ中のメモリセルコラム
を選択する冗長デコーダを外部からの制御信号で活性化
すると共に、通常のメモリセルアレイ中のメモリセルコ
ラムを選択するコラムデコーダを不活性化する冗長制御
回路を設け、構成する。
ルアレイを備え、通常のメモリセルアレイ中の不良メモ
リセルコラムが選択された場合に冗長メモリセルアレイ
中の代替メモリセルコラムを選択する構成のフラッシュ
メモリ装置に関し、通常のメモリセルアレイ中の不良メ
モリセルコラムのアドレスが記憶されていないような場
合においても通常メモリセルアレイおよび冗長メモリセ
ルアレイへデータを順次別々に書込んだ後、一括消去が
可能なフラッシュメモリ装置を提供することを目的とす
る。 【構成】 冗長メモリセルアレイ中のメモリセルコラム
を選択する冗長デコーダを外部からの制御信号で活性化
すると共に、通常のメモリセルアレイ中のメモリセルコ
ラムを選択するコラムデコーダを不活性化する冗長制御
回路を設け、構成する。
Description
【０００１】
【産業上の利用分野】本発明は、一般に半導体記憶装置
に関し、特に一括消去型不揮発性半導体記憶装置、いわ
ゆるフラッシュメモリの改良に関する。
に関し、特に一括消去型不揮発性半導体記憶装置、いわ
ゆるフラッシュメモリの改良に関する。
【０００２】コンピュータ等の記憶装置として、記憶容
量の大きい不揮発性半導体記憶装置に関する根強い要求
が存在する。特に、一括消去型の不揮発性半導体記憶装
置、いわゆるフラッシュメモリ装置は、近年ハードディ
スク装置の代替装置として脚光をあびている。フラッシ
ュメモリ装置では、従来のランダムアクセスメモリと同
様にデータの書換えが可能であるにもかかわらず、電源
を遮断しても記憶した情報を失わない。
量の大きい不揮発性半導体記憶装置に関する根強い要求
が存在する。特に、一括消去型の不揮発性半導体記憶装
置、いわゆるフラッシュメモリ装置は、近年ハードディ
スク装置の代替装置として脚光をあびている。フラッシ
ュメモリ装置では、従来のランダムアクセスメモリと同
様にデータの書換えが可能であるにもかかわらず、電源
を遮断しても記憶した情報を失わない。
【０００３】
【従来の技術】図４はフラッシュメモリ装置で使用され
る典型的なメモリセルトランジスタの構成を示す図であ
る。
る典型的なメモリセルトランジスタの構成を示す図であ
る。
【０００４】図１を参照するに、メモリセルトランジス
タは例えばｐ型にドープされた半導体基板１上に形成さ
れ、従来のＭＯＳトランジスタと同様に基板１中に形成
されたソース領域６とドレイン領域７とを含む。基板表
面上には、ソース領域６とドレイン領域７との間に延在
するチャネル領域を覆うようにゲート絶縁膜２が形成さ
れ、ゲート絶縁膜２上にはチャネル領域に対応してゲー
ト電極３が形成されている。ゲート電極３上には電極３
を覆うようにキャパシタ絶縁膜４が形成されており、そ
の結果ゲート電極３は外部に対して絶縁されたフローテ
ィングゲートを形成する。さらに、フローティングゲー
ト電極３上にはキャパシタ絶縁膜４により隔てられて制
御電極５が形成される。
タは例えばｐ型にドープされた半導体基板１上に形成さ
れ、従来のＭＯＳトランジスタと同様に基板１中に形成
されたソース領域６とドレイン領域７とを含む。基板表
面上には、ソース領域６とドレイン領域７との間に延在
するチャネル領域を覆うようにゲート絶縁膜２が形成さ
れ、ゲート絶縁膜２上にはチャネル領域に対応してゲー
ト電極３が形成されている。ゲート電極３上には電極３
を覆うようにキャパシタ絶縁膜４が形成されており、そ
の結果ゲート電極３は外部に対して絶縁されたフローテ
ィングゲートを形成する。さらに、フローティングゲー
ト電極３上にはキャパシタ絶縁膜４により隔てられて制
御電極５が形成される。
【０００５】図５はかかるフラッシュメモリ装置におけ
るメモリセルトランジスタの書込み、読出しおよび消去
動作を示す。
るメモリセルトランジスタの書込み、読出しおよび消去
動作を示す。
【０００６】図５を参照するに、書込み動作時には制御
電極に高い正電圧Ｖｐｐがゲート電圧Ｖｇとして印加さ
れ、同時に約６Ｖ程度の正電圧Ｖｄがドレイン領域７に
印加される。一方ソース領域６のソース電圧は略０Ｖに
設定され、電子がソース領域６からドレイン領域７に流
れる。その際、ドレイン領域７の近傍で加速された電子
はゲート絶縁膜２をトンネリングにより通過し、ホット
エレクトロンとしてフローティングゲートに注入され
る。また、消去時には正電圧Ｖｐｐがソース領域６に印
加され、フローティングゲート３に注入された電子はゲ
ート絶縁膜２をトンネル効果により通過し、ソース領域
６に引き抜かれる。その際、ゲート電圧Ｖｇは０Ｖに保
持され、一方ドレイン領域７には電圧は印加されない。
さらに、読出し動作時には、ゲート電圧ＶｇはＶｃｃに
設定され、またソース領域６にはソース電圧Ｖｓとして
０Ｖが、またドレイン領域にはドレイン電圧Ｖｄとして
約１Ｖ程度の電圧が印加される。その際、フローティン
グゲート３に電子が蓄積されている場合には、そのポテ
ンシャルの影響で電子がソース領域６からドレイン領域
７へ流れることはなく、従ってドレイン電流は実質的に
は流れない。一方、フローティングゲート３に電子が蓄
積されていなければ、コントロールゲート５に印加した
ゲート電圧Ｖｇの影響でソース領域６からドレイン領域
７へ電子が流れ、ドレイン電流が生じる。
電極に高い正電圧Ｖｐｐがゲート電圧Ｖｇとして印加さ
れ、同時に約６Ｖ程度の正電圧Ｖｄがドレイン領域７に
印加される。一方ソース領域６のソース電圧は略０Ｖに
設定され、電子がソース領域６からドレイン領域７に流
れる。その際、ドレイン領域７の近傍で加速された電子
はゲート絶縁膜２をトンネリングにより通過し、ホット
エレクトロンとしてフローティングゲートに注入され
る。また、消去時には正電圧Ｖｐｐがソース領域６に印
加され、フローティングゲート３に注入された電子はゲ
ート絶縁膜２をトンネル効果により通過し、ソース領域
６に引き抜かれる。その際、ゲート電圧Ｖｇは０Ｖに保
持され、一方ドレイン領域７には電圧は印加されない。
さらに、読出し動作時には、ゲート電圧ＶｇはＶｃｃに
設定され、またソース領域６にはソース電圧Ｖｓとして
０Ｖが、またドレイン領域にはドレイン電圧Ｖｄとして
約１Ｖ程度の電圧が印加される。その際、フローティン
グゲート３に電子が蓄積されている場合には、そのポテ
ンシャルの影響で電子がソース領域６からドレイン領域
７へ流れることはなく、従ってドレイン電流は実質的に
は流れない。一方、フローティングゲート３に電子が蓄
積されていなければ、コントロールゲート５に印加した
ゲート電圧Ｖｇの影響でソース領域６からドレイン領域
７へ電子が流れ、ドレイン電流が生じる。
【０００７】図６はかかる図４に示したメモリセルトラ
ンジスタを使った従来のフラッシュメモリ装置を示す。
ンジスタを使った従来のフラッシュメモリ装置を示す。
【０００８】図６を参照するに、フラッシュメモリ装置
は図４に示したメモリセルトランジスタに相当するメモ
リセルＭをマトリクス配列して構成されるメモリセルア
レイ１１を含み、メモリセルアレイ１１には各々行方向
に配列した複数のメモリセルＭを接続された複数のワー
ド線ＷＬと、各々列方向に配列した複数のメモリセルＭ
を接続された複数のビット線ＢＬ1 〜ＢＬn とが含まれ
る。さらに、通常のメモリ装置と同様に、図６のフラッ
シュメモリ装置は、アドレスデータを供給されてこれを
ラッチするロウアドレスバッファ回路１２と、前記ロウ
アドレスバッファ回路１２の出力により制御され一のワ
ード線を選択するロウデコーダ１３と、同じくアドレス
データを供給されこれをラッチするコラムアドレスバッ
ファ回路１４と、さらにコラムアドレスバッファ回路１
４の出力により制御され、一のビット線を選択するコラ
ムデコーダ１５とを含み、コラムデコーダ１５は各々の
ビット線ＢＬ1 〜ＢＬn を共通のバスＤＬに接続するコ
ラムゲートトランジスタＴ SW1 〜ＴSWn を制御する。共
通バスＤＬには書込みアンプ１９およびセンスアンプ２
０が接続され、書込みアンプ１９はデータ入出力バッフ
ァ回路１８を介して外部から供給される入力データを、
ＴSW1 ，ＴSW2 ，・・・等のコラムゲートトランジスタ
により選択されたビット線に供給する。また、センスア
ンプ２０はコラムゲートトランジスタにより選択された
ビット線上に読み出された情報を増幅し、入出力バッフ
ァ回路１８を介して外部に出力する。さらに、メモリセ
ルアレイ１１中のメモリセルはいずれもソース領域を単
一のソース電源回路２２に接続されている。図５におい
て説明したように、ソース電源回路２２はメモリセルの
消去時に正の高電圧Ｖｐｐをソース電圧Ｖｓとしてソー
ス領域６に印加し、その結果メモリセルアレイ１１中の
メモリセル１１は全て同時に消去される。
は図４に示したメモリセルトランジスタに相当するメモ
リセルＭをマトリクス配列して構成されるメモリセルア
レイ１１を含み、メモリセルアレイ１１には各々行方向
に配列した複数のメモリセルＭを接続された複数のワー
ド線ＷＬと、各々列方向に配列した複数のメモリセルＭ
を接続された複数のビット線ＢＬ1 〜ＢＬn とが含まれ
る。さらに、通常のメモリ装置と同様に、図６のフラッ
シュメモリ装置は、アドレスデータを供給されてこれを
ラッチするロウアドレスバッファ回路１２と、前記ロウ
アドレスバッファ回路１２の出力により制御され一のワ
ード線を選択するロウデコーダ１３と、同じくアドレス
データを供給されこれをラッチするコラムアドレスバッ
ファ回路１４と、さらにコラムアドレスバッファ回路１
４の出力により制御され、一のビット線を選択するコラ
ムデコーダ１５とを含み、コラムデコーダ１５は各々の
ビット線ＢＬ1 〜ＢＬn を共通のバスＤＬに接続するコ
ラムゲートトランジスタＴ SW1 〜ＴSWn を制御する。共
通バスＤＬには書込みアンプ１９およびセンスアンプ２
０が接続され、書込みアンプ１９はデータ入出力バッフ
ァ回路１８を介して外部から供給される入力データを、
ＴSW1 ，ＴSW2 ，・・・等のコラムゲートトランジスタ
により選択されたビット線に供給する。また、センスア
ンプ２０はコラムゲートトランジスタにより選択された
ビット線上に読み出された情報を増幅し、入出力バッフ
ァ回路１８を介して外部に出力する。さらに、メモリセ
ルアレイ１１中のメモリセルはいずれもソース領域を単
一のソース電源回路２２に接続されている。図５におい
て説明したように、ソース電源回路２２はメモリセルの
消去時に正の高電圧Ｖｐｐをソース電圧Ｖｓとしてソー
ス領域６に印加し、その結果メモリセルアレイ１１中の
メモリセル１１は全て同時に消去される。
【０００９】ところで、図６のフラッシュメモリ装置
は、メモリセルアレイ１１中に欠陥メモリセルが含まれ
ている場合に備えて冗長メモリセルＭCRを含み、しかも
かかる冗長メモリセルＭCRは列方向に配列されて一また
は複数の冗長メモリセルコラムを形成する。図６中、か
かる冗長メモリセルコラムに対応する冗長ビット線を
（ＢＬ1 ）CR，（ＢＬ2 ）CR，・・・であらわす。かか
る冗長メモリセルはコラム毎に選択され、かかる冗長コ
ラム選択を行うべく、欠陥メモリセルを含む欠陥メモリ
セルコラムのアドレスを記憶した不良アドレス記憶回路
２５ａが設けられている。すなわち、不良アドレス記憶
回路２５ａはコラムアドレスバッファ回路１４からコラ
ム選択アドレスデータを供給され、記憶している欠陥メ
モリセルコラムのアドレスと比較する。比較の結果、コ
ラム選択アドレスデータが欠陥メモリセルコラムを選択
していると判定された場合には、回路２５ａは冗長デコ
ーダ２４を活性化し、同時に通常のコラムデコーダ１５
を不活性化する。冗長デコーダ２４は活性化されるとコ
ラム選択アドレスデータに対応するコラムゲートトラン
ジスタ、例えば（ＴSW1 ）CR，（ＴSW2 ）CR，を介して
冗長ビット線（ＢＬ1 ） CR，（ＢＬ2 ）CR等を選択す
る。その結果、メモリセルアレイ１１を構成するメモリ
セルＭ中に欠陥メモリセルが含まれていても、冗長メモ
リセルコラム中のメモリセルＭCRを選択することによ
り、欠陥を救済することができる。
は、メモリセルアレイ１１中に欠陥メモリセルが含まれ
ている場合に備えて冗長メモリセルＭCRを含み、しかも
かかる冗長メモリセルＭCRは列方向に配列されて一また
は複数の冗長メモリセルコラムを形成する。図６中、か
かる冗長メモリセルコラムに対応する冗長ビット線を
（ＢＬ1 ）CR，（ＢＬ2 ）CR，・・・であらわす。かか
る冗長メモリセルはコラム毎に選択され、かかる冗長コ
ラム選択を行うべく、欠陥メモリセルを含む欠陥メモリ
セルコラムのアドレスを記憶した不良アドレス記憶回路
２５ａが設けられている。すなわち、不良アドレス記憶
回路２５ａはコラムアドレスバッファ回路１４からコラ
ム選択アドレスデータを供給され、記憶している欠陥メ
モリセルコラムのアドレスと比較する。比較の結果、コ
ラム選択アドレスデータが欠陥メモリセルコラムを選択
していると判定された場合には、回路２５ａは冗長デコ
ーダ２４を活性化し、同時に通常のコラムデコーダ１５
を不活性化する。冗長デコーダ２４は活性化されるとコ
ラム選択アドレスデータに対応するコラムゲートトラン
ジスタ、例えば（ＴSW1 ）CR，（ＴSW2 ）CR，を介して
冗長ビット線（ＢＬ1 ） CR，（ＢＬ2 ）CR等を選択す
る。その結果、メモリセルアレイ１１を構成するメモリ
セルＭ中に欠陥メモリセルが含まれていても、冗長メモ
リセルコラム中のメモリセルＭCRを選択することによ
り、欠陥を救済することができる。
【００１０】
【発明が解決しようとする課題】かかるフラッシュメモ
リ装置においては、メモリセル中に蓄積された情報の消
去は先にも説明したように、各メモリセルトランジスタ
のソース領域に正電圧Ｖｐｐを印加することにより行わ
れる。その際、フローティングゲートから過剰に電荷が
引き抜かれるのを防止するため、一般に消去に先立って
データ０をメモリセルに書込み、フローティングゲート
にあらかじめ電子を注入することが行われる。さもなく
ば、消去を繰り返すうちに電子がフローティングゲート
から除去されてしまい、メモリセルトランジスタは過消
去状態、すなわち常時オン状態になってしまう。
リ装置においては、メモリセル中に蓄積された情報の消
去は先にも説明したように、各メモリセルトランジスタ
のソース領域に正電圧Ｖｐｐを印加することにより行わ
れる。その際、フローティングゲートから過剰に電荷が
引き抜かれるのを防止するため、一般に消去に先立って
データ０をメモリセルに書込み、フローティングゲート
にあらかじめ電子を注入することが行われる。さもなく
ば、消去を繰り返すうちに電子がフローティングゲート
から除去されてしまい、メモリセルトランジスタは過消
去状態、すなわち常時オン状態になってしまう。
【００１１】ところで、図６に示す従来の構成において
は、メモリセルアレイ１１中のメモリセルトランジスタ
は正規のメモリセルトランジスタＭも、また冗長メモリ
セルトランジスタＭCRもソース領域が共通にソース電源
回路２２に接続され、従って、消去動作も全メモリセル
トランジスタＭおよび全冗長メモリセルトランジスタＭ
CRで一括して行われる。換言すると、かかるソース電源
回路２２に共通に接続されたメモリセルアレイ１１中の
メモリセルトランジスタＭおよびＭCRには、消去に先立
ってデータ０を一括して書き込んでおく必要がある。
は、メモリセルアレイ１１中のメモリセルトランジスタ
は正規のメモリセルトランジスタＭも、また冗長メモリ
セルトランジスタＭCRもソース領域が共通にソース電源
回路２２に接続され、従って、消去動作も全メモリセル
トランジスタＭおよび全冗長メモリセルトランジスタＭ
CRで一括して行われる。換言すると、かかるソース電源
回路２２に共通に接続されたメモリセルアレイ１１中の
メモリセルトランジスタＭおよびＭCRには、消去に先立
ってデータ０を一括して書き込んでおく必要がある。
【００１２】ところが、例えばフラッシュメモリ装置を
製造してその動作を検査するような場合、どのメモリセ
ルトランジスタが不良であるかがわかっておらず、従っ
て不良アドレス記憶回路２５ａにはまだ不良メモリセル
コラムのアドレスが記憶されていない。このような状態
で消去試験を行うと、正規のメモリセルＭには消去に先
立ってデータ０を書込み一括消去の際の過消去の問題を
回避することが可能であるが、冗長メモリセルＭCRは全
く選択されることがないため、これに消去に先立ってデ
ータ０を書き込むことが出来ない。したがって、フラッ
シュメモリ装置の検査工程等において消去試験を行う
と、図６の従来の構成では冗長メモリセルトランジスタ
か不可避的に過消去状態になってしまい、かかる消去試
験を行うことが実質的に出来ないという問題点があっ
た。
製造してその動作を検査するような場合、どのメモリセ
ルトランジスタが不良であるかがわかっておらず、従っ
て不良アドレス記憶回路２５ａにはまだ不良メモリセル
コラムのアドレスが記憶されていない。このような状態
で消去試験を行うと、正規のメモリセルＭには消去に先
立ってデータ０を書込み一括消去の際の過消去の問題を
回避することが可能であるが、冗長メモリセルＭCRは全
く選択されることがないため、これに消去に先立ってデ
ータ０を書き込むことが出来ない。したがって、フラッ
シュメモリ装置の検査工程等において消去試験を行う
と、図６の従来の構成では冗長メモリセルトランジスタ
か不可避的に過消去状態になってしまい、かかる消去試
験を行うことが実質的に出来ないという問題点があっ
た。
【００１３】本発明の目的は、上記の問題点に鑑み、新
規で有用な一括消去型不揮発性半導体記憶装置を提供す
ることにある。
規で有用な一括消去型不揮発性半導体記憶装置を提供す
ることにある。
【００１４】本発明のより具体的な目的は、通常の読み
書きを行う通常メモリセルアレイと、前記通常メモリセ
ルアレイ中で選択されたメモリセルが不良であった場合
に選択される冗長メモリセルよりなる冗長メモリセルア
レイ、あるいはその他の試験用メモリセルを含む一括消
去型不揮発性半導体記憶装置において、消去に先立って
前記通常メモリセルアレイと前記冗長メモリセルアレイ
あるいは試験用メモリセルアレイの双方に書込みを行う
ことの可能な半導体記憶装置を提供することにある。
書きを行う通常メモリセルアレイと、前記通常メモリセ
ルアレイ中で選択されたメモリセルが不良であった場合
に選択される冗長メモリセルよりなる冗長メモリセルア
レイ、あるいはその他の試験用メモリセルを含む一括消
去型不揮発性半導体記憶装置において、消去に先立って
前記通常メモリセルアレイと前記冗長メモリセルアレイ
あるいは試験用メモリセルアレイの双方に書込みを行う
ことの可能な半導体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明は、上記の課題
を、各々ソース領域（６）と、ドレイン領域（７）と、
前記ソース領域とドレイン領域の間に延在するチャネル
領域に対応して形成されたフローティングゲート（３）
と、フローティングゲート上に形成された制御電極
（５）とを有するメモリセルトランジスタ（Ｍ）を行方
向および列方向に配列して形成された第１のメモリセル
アレイ（１１）と；前記メモリセルトランジスタと実質
的に同一構成のメモリセルトランジスタ（ＭCR）を行方
向および列方向に配列して形成された第２のメモリセル
アレイ（１１）と；前記第１のメモリセルアレイおよび
第２のメモリセルアレイ中を共通に行方向に延在し、第
１および第２のメモリセルアレイ中において行方向に整
列したメモリセルトランジスタの制御電極に接続され、
これを活性化させる複数のワード線（ＷＬ）と；前記第
１のメモリセルアレイ中を列方向に延在し、列方向に整
列したメモリセルトランジスタ（Ｍ）のドレイン領域に
接続された複数の通常ビット線（ＢＬ1〜ＢＬn ）と；
前記第２のメモリセルアレイ中を列方向に延在し、列方
向に整列したメモリセルトランジスタ（ＭCR）のドレイ
ン領域に接続された複数の冗長ビット線（（Ｂ
Ｌ1 ）CR，（ＢＬ2 ）CR）と；アドレスデータを供給さ
れ、これに基づいて一のワード線を選択するワード線選
択手段（１２，１３）と；アドレスデータを供給され、
これに基づいて一のビット線を選択するビット線選択手
段（１４，１５）と；アドレスデータを供給され、また
不良メモリセルトランジスタに接続された不良ビット線
に対応するアドレスを記憶し、アドレスデータが不良ビ
ット線を選択する場合に対応する冗長ビット線を選択す
る冗長ビット線選択手段（２４，２５）と；前記第１お
よび第２のメモリセルアレイ中のメモリセルトランジス
タのソース領域に共通に接続され、ソース電圧を供給す
ると同時に消去時に前記第１および第２のメモリセルア
レイ中の全てのメモリセルに同時に所定の消去電圧を供
給して各メモリセルに記憶されている情報を一括して消
去するソース電圧供給手段（２２）と；前記ビット線選
択手段および前記冗長ビット線選択手段により選択され
たビット線に接続され、これに書込み情報信号を供給
し、及び／又は選択されたメモリセルより読み出された
情報信号を出力する入出力手段（１８，１９，２０）と
を備えた、一括消去型不揮発性半導体記憶装置におい
て、書込み制御信号（ＲＥＤ ＡＣＴＩＶ）を供給さ
れ、前記書込み制御信号に応じて前記ビット線選択手段
および前記冗長ビット線選択手段のうち一方を活性化し
他方を不活性化する書込み制御手段（２５ａ）を備えた
ことを特徴とする半導体記憶装置により、又は通常のメ
モリセルアレイの他に、冗長メモリセルアレイを備え、
通常のメモリセルアレイ中において選択されたメモリセ
ルコラムが不良であった場合に冗長メモリセルアレイ中
の代替メモリセルコラムを選択する構成の一括消去型不
揮発性半導体記憶装置の試験方法において、前記通常の
メモリセルアレイ中の全てのメモリセルに所定のデータ
を書き込む工程と；前記冗長メモリセルアレイ中の全て
のメモリセルに前記所定のデータを書き込む工程と；前
記通常のメモリセルアレイ中の全てのメモリセルと前記
冗長メモリセルアレイ中の全てのメモリセルとを一括消
去する工程とを有することを特徴とする試験方法により
達成する。
を、各々ソース領域（６）と、ドレイン領域（７）と、
前記ソース領域とドレイン領域の間に延在するチャネル
領域に対応して形成されたフローティングゲート（３）
と、フローティングゲート上に形成された制御電極
（５）とを有するメモリセルトランジスタ（Ｍ）を行方
向および列方向に配列して形成された第１のメモリセル
アレイ（１１）と；前記メモリセルトランジスタと実質
的に同一構成のメモリセルトランジスタ（ＭCR）を行方
向および列方向に配列して形成された第２のメモリセル
アレイ（１１）と；前記第１のメモリセルアレイおよび
第２のメモリセルアレイ中を共通に行方向に延在し、第
１および第２のメモリセルアレイ中において行方向に整
列したメモリセルトランジスタの制御電極に接続され、
これを活性化させる複数のワード線（ＷＬ）と；前記第
１のメモリセルアレイ中を列方向に延在し、列方向に整
列したメモリセルトランジスタ（Ｍ）のドレイン領域に
接続された複数の通常ビット線（ＢＬ1〜ＢＬn ）と；
前記第２のメモリセルアレイ中を列方向に延在し、列方
向に整列したメモリセルトランジスタ（ＭCR）のドレイ
ン領域に接続された複数の冗長ビット線（（Ｂ
Ｌ1 ）CR，（ＢＬ2 ）CR）と；アドレスデータを供給さ
れ、これに基づいて一のワード線を選択するワード線選
択手段（１２，１３）と；アドレスデータを供給され、
これに基づいて一のビット線を選択するビット線選択手
段（１４，１５）と；アドレスデータを供給され、また
不良メモリセルトランジスタに接続された不良ビット線
に対応するアドレスを記憶し、アドレスデータが不良ビ
ット線を選択する場合に対応する冗長ビット線を選択す
る冗長ビット線選択手段（２４，２５）と；前記第１お
よび第２のメモリセルアレイ中のメモリセルトランジス
タのソース領域に共通に接続され、ソース電圧を供給す
ると同時に消去時に前記第１および第２のメモリセルア
レイ中の全てのメモリセルに同時に所定の消去電圧を供
給して各メモリセルに記憶されている情報を一括して消
去するソース電圧供給手段（２２）と；前記ビット線選
択手段および前記冗長ビット線選択手段により選択され
たビット線に接続され、これに書込み情報信号を供給
し、及び／又は選択されたメモリセルより読み出された
情報信号を出力する入出力手段（１８，１９，２０）と
を備えた、一括消去型不揮発性半導体記憶装置におい
て、書込み制御信号（ＲＥＤ ＡＣＴＩＶ）を供給さ
れ、前記書込み制御信号に応じて前記ビット線選択手段
および前記冗長ビット線選択手段のうち一方を活性化し
他方を不活性化する書込み制御手段（２５ａ）を備えた
ことを特徴とする半導体記憶装置により、又は通常のメ
モリセルアレイの他に、冗長メモリセルアレイを備え、
通常のメモリセルアレイ中において選択されたメモリセ
ルコラムが不良であった場合に冗長メモリセルアレイ中
の代替メモリセルコラムを選択する構成の一括消去型不
揮発性半導体記憶装置の試験方法において、前記通常の
メモリセルアレイ中の全てのメモリセルに所定のデータ
を書き込む工程と；前記冗長メモリセルアレイ中の全て
のメモリセルに前記所定のデータを書き込む工程と；前
記通常のメモリセルアレイ中の全てのメモリセルと前記
冗長メモリセルアレイ中の全てのメモリセルとを一括消
去する工程とを有することを特徴とする試験方法により
達成する。
【００１６】
【作用】本発明によれば、前記冗長ビット線選択手段中
に欠陥ビット線のアドレスが記憶されておらず従って冗
長ビット線が全く選択されないような場合でも、書込み
制御手段を介して冗長ビット線を選択することが可能に
なる。従って、一括消去を実行するに先立って、前記書
込み制御手段を介して前記ビット線選択手段および前記
冗長ビット線選択手段を順次活性化することにより、前
記第１および第２のメモリセルアレイに確実にデータ０
を書き込むことが可能になり、第２のメモリセルアレ
イ、すなわち冗長メモリセルアレイにおける過消去動作
の問題が解決される。すなわち、フラッシュメモリ装置
の製造時に良品と不良品を選別するような場合において
も、メモリセルの消去試験を過消去状態を招来すること
なく実行することが可能になる。
に欠陥ビット線のアドレスが記憶されておらず従って冗
長ビット線が全く選択されないような場合でも、書込み
制御手段を介して冗長ビット線を選択することが可能に
なる。従って、一括消去を実行するに先立って、前記書
込み制御手段を介して前記ビット線選択手段および前記
冗長ビット線選択手段を順次活性化することにより、前
記第１および第２のメモリセルアレイに確実にデータ０
を書き込むことが可能になり、第２のメモリセルアレ
イ、すなわち冗長メモリセルアレイにおける過消去動作
の問題が解決される。すなわち、フラッシュメモリ装置
の製造時に良品と不良品を選別するような場合において
も、メモリセルの消去試験を過消去状態を招来すること
なく実行することが可能になる。
【００１７】本発明の他の目的、利点は以下の実施例の
詳細な説明より明らかとなろう。
詳細な説明より明らかとなろう。
【００１８】
【実施例】図１は本発明の一実施例の構成を示す図であ
る。図１中、既に説明した部分には同一の参照符号を付
し、説明を省略する。
る。図１中、既に説明した部分には同一の参照符号を付
し、説明を省略する。
【００１９】図１を参照するに、本実施例装置は不良ア
ドレス記憶回路２５の出力を冗長デコーダ２４およびコ
ラムデコーダに供給するＯＲゲート２５ｂが設けられて
いる。すなわち、入来アドレスデータが不良メモリセル
コラムのアドレスに一致した場合、不良アドレス記憶回
路２５が出力する高論理レベル出力信号がＯＲゲート２
５ｂを通って冗長デコーダ２４に供給されこれを活性化
すると同時に、その論理反転信号がインバータ２５ｃを
通ってコラムデコーダ１５に供給されこれを不活性化す
る。
ドレス記憶回路２５の出力を冗長デコーダ２４およびコ
ラムデコーダに供給するＯＲゲート２５ｂが設けられて
いる。すなわち、入来アドレスデータが不良メモリセル
コラムのアドレスに一致した場合、不良アドレス記憶回
路２５が出力する高論理レベル出力信号がＯＲゲート２
５ｂを通って冗長デコーダ２４に供給されこれを活性化
すると同時に、その論理反転信号がインバータ２５ｃを
通ってコラムデコーダ１５に供給されこれを不活性化す
る。
【００２０】さらに、本実施例では外部制御信号ＲＥＤ
ＡＣＴＩＶを供給される冗長制御回路２５ａが設けら
れ、回路２５ａは前記外部制御信号である冗長活性化信
号ＲＥＤ ＡＣＴＩＶが高論理レベル状態の場合に高論
理レベル出力信号を形成し、これをＯＲゲート２５ｂを
介して冗長デコーダ２４に、またさらに前記インバータ
２５ｃを介してコラムデコーダ１５に供給する。換言す
ると、ＯＲゲート２５ｂは一致検出回路２５と冗長制御
回路２５ａの出力のいずれが高レベル状態であっても冗
長デコーダ２４を活性化し、コラムデコーダ１５を不活
性化する。すなわち、図１に示す回路では、冗長活性化
信号ＲＥＤ ＡＣＴＩＶを供給することにより、不良ア
ドレス記憶回路２５が欠陥ビット線のアドレスを記憶し
ておらず従って冗長メモリセルコラムの選択が不可能で
あるような場合においても、冗長メモリセルコラムを選
択することが可能になる。
ＡＣＴＩＶを供給される冗長制御回路２５ａが設けら
れ、回路２５ａは前記外部制御信号である冗長活性化信
号ＲＥＤ ＡＣＴＩＶが高論理レベル状態の場合に高論
理レベル出力信号を形成し、これをＯＲゲート２５ｂを
介して冗長デコーダ２４に、またさらに前記インバータ
２５ｃを介してコラムデコーダ１５に供給する。換言す
ると、ＯＲゲート２５ｂは一致検出回路２５と冗長制御
回路２５ａの出力のいずれが高レベル状態であっても冗
長デコーダ２４を活性化し、コラムデコーダ１５を不活
性化する。すなわち、図１に示す回路では、冗長活性化
信号ＲＥＤ ＡＣＴＩＶを供給することにより、不良ア
ドレス記憶回路２５が欠陥ビット線のアドレスを記憶し
ておらず従って冗長メモリセルコラムの選択が不可能で
あるような場合においても、冗長メモリセルコラムを選
択することが可能になる。
【００２１】図１の装置では、メモリセルトランジスタ
Ｍ，ＭCRの一括消去動作に先立って、書込み制御信号Ｗ
が高論理レベル状態に設定され、ワード線電圧ないしゲ
ート電圧Ｖｇが図５に示した電圧レベルＶｐｐに設定さ
れる。同時に、書込み回路１９が書込み電圧Ｖｄを図５
に従って出力する。さらに、冗長活性化信号ＲＥＤＡＣ
ＴＩＶが低論理レベル状態に設定され、ロウデコーダ１
３およびコラムデコーダ１５が活性化され、アドレスデ
ータを順次変化させることによりワード線ＷＬおよびビ
ット線ＢＬ1 〜ＢＬn が順次選択される。その結果、メ
モリセルアレイ１１中の通常メモリセルトランジスタＭ
にデータ０が順次書き込まれる。先にも説明したよう
に、データ０は図４のメモリセルトランジスタの構造に
おいて、フローティングゲート３に電子が注入されてい
る状態に対応する。図５においてすでに説明したよう
に、データ０の書込み時にはソース電源回路２２はソー
ス電圧Ｖｓとして０Ｖを供給する。
Ｍ，ＭCRの一括消去動作に先立って、書込み制御信号Ｗ
が高論理レベル状態に設定され、ワード線電圧ないしゲ
ート電圧Ｖｇが図５に示した電圧レベルＶｐｐに設定さ
れる。同時に、書込み回路１９が書込み電圧Ｖｄを図５
に従って出力する。さらに、冗長活性化信号ＲＥＤＡＣ
ＴＩＶが低論理レベル状態に設定され、ロウデコーダ１
３およびコラムデコーダ１５が活性化され、アドレスデ
ータを順次変化させることによりワード線ＷＬおよびビ
ット線ＢＬ1 〜ＢＬn が順次選択される。その結果、メ
モリセルアレイ１１中の通常メモリセルトランジスタＭ
にデータ０が順次書き込まれる。先にも説明したよう
に、データ０は図４のメモリセルトランジスタの構造に
おいて、フローティングゲート３に電子が注入されてい
る状態に対応する。図５においてすでに説明したよう
に、データ０の書込み時にはソース電源回路２２はソー
ス電圧Ｖｓとして０Ｖを供給する。
【００２２】次に、前記冗長活性化信号ＲＥＤ ＡＣＴ
ＩＶが高論理レベル状態に設定され、冗長デコーダ２４
が活性化されると同時にコラムデコーダ１５が不活性化
される。この状態では、冗長デコーダ２４は一致検出回
路２５の出力に無関係に活性化され、アドレスデータを
順次変化させることで、ワード線ＷＬおよび冗長ビット
線（ＢＬ1 ）CR，（ＢＬ2 ）CR，・・・が順次選択され
る。その結果、冗長メモリセルＭCRにデータ０が順次書
き込まれる。
ＩＶが高論理レベル状態に設定され、冗長デコーダ２４
が活性化されると同時にコラムデコーダ１５が不活性化
される。この状態では、冗長デコーダ２４は一致検出回
路２５の出力に無関係に活性化され、アドレスデータを
順次変化させることで、ワード線ＷＬおよび冗長ビット
線（ＢＬ1 ）CR，（ＢＬ2 ）CR，・・・が順次選択され
る。その結果、冗長メモリセルＭCRにデータ０が順次書
き込まれる。
【００２３】このようにして通常メモリセルトランジス
タＭおよび冗長メモリセルトランジスタＭCRにデータ０
が全て書き込まれると、ソース電源回路２２がソース電
圧ＶｓをレベルＶｐｐに上昇させ、一方各ワード線のワ
ード線電圧は図５に示したように０Ｖレベルに設定され
る。その結果、各メモリセルトランジスタのフローティ
ングゲート３に蓄積されていた電子は全てソース領域６
に引き抜かれ、メモリセルアレイは一括消去される。そ
の際、メモリセルトランジスタは全てデータ０を書き込
まれた後なので、かかる一括消去を行ってもメモリセル
アレイ１１中に過消去状態が発生することはない。勿
論、かかる消去の際、図５の動作条件に対応してコラム
ゲートトランジスタ（ＴSW1 ）CR，（ＴSW2 ）CR，・・
・は全て遮断され、メモリセルトランジスタＭ，ＭCRに
はドレイン電圧は印加されない。
タＭおよび冗長メモリセルトランジスタＭCRにデータ０
が全て書き込まれると、ソース電源回路２２がソース電
圧ＶｓをレベルＶｐｐに上昇させ、一方各ワード線のワ
ード線電圧は図５に示したように０Ｖレベルに設定され
る。その結果、各メモリセルトランジスタのフローティ
ングゲート３に蓄積されていた電子は全てソース領域６
に引き抜かれ、メモリセルアレイは一括消去される。そ
の際、メモリセルトランジスタは全てデータ０を書き込
まれた後なので、かかる一括消去を行ってもメモリセル
アレイ１１中に過消去状態が発生することはない。勿
論、かかる消去の際、図５の動作条件に対応してコラム
ゲートトランジスタ（ＴSW1 ）CR，（ＴSW2 ）CR，・・
・は全て遮断され、メモリセルトランジスタＭ，ＭCRに
はドレイン電圧は印加されない。
【００２４】図２は図１で使われる回路２５ａの構成を
示す回路図である。
示す回路図である。
【００２５】図２を参照するに、回路２５ａはドレイン
を共通に直列接続されたｐチャネルＭＯＳトランジスタ
２５２とｎチャネルＭＯＳトランジスタ２５３とを含
み、トランジスタ２５２，２５３のゲートは共通に電源
電圧Ｖｃｃに接続されている。一方トランジスタ２５３
のソースは基板電位Ｖｓｓに設定され、またトランジス
タ２５２のソースは別のｐチャネルＭＯＳトランジスタ
２５１を介して入力端子Ｐinに接続されている。ただ
し、トランジスタ２５１はドレインとゲートをダイオー
ド接続され、負荷として作用する。
を共通に直列接続されたｐチャネルＭＯＳトランジスタ
２５２とｎチャネルＭＯＳトランジスタ２５３とを含
み、トランジスタ２５２，２５３のゲートは共通に電源
電圧Ｖｃｃに接続されている。一方トランジスタ２５３
のソースは基板電位Ｖｓｓに設定され、またトランジス
タ２５２のソースは別のｐチャネルＭＯＳトランジスタ
２５１を介して入力端子Ｐinに接続されている。ただ
し、トランジスタ２５１はドレインとゲートをダイオー
ド接続され、負荷として作用する。
【００２６】ここで、入力端子Ｐinには前記冗長活性化
信号ＲＥＤ ＡＣＴＩＶが供給され、信号ＲＥＤ ＡＣ
ＴＩＶのレベルが前記Ｖｃｃよりも高いＶHHである場合
にはトランジスタ２５２のソースにＶｃｃよりも高電圧
が印加されるためトランジスタ２５２はオン、２５３は
オフし、中間ノードに高論理レベル出力が得られる。一
方、入力端子Ｐinに印加される信号ＲＥＤ ＡＣＴＩＶ
のレベルがＶｃｃであるとトランジスタ２５２はオフ、
２５３はオンとなって、トランジスタ２５２，２５３の
中間ノードの電圧は低論理レベルとなる。このようにし
て得られたトランジスタ２５２，２５３よりなるインバ
ータの出力はトランジスタ２５４，２５５よりなるイン
バータおよびトランジスタ２５６，２５７よりなるイン
バータを通ってＯＲゲート２５ｂに出力される。
信号ＲＥＤ ＡＣＴＩＶが供給され、信号ＲＥＤ ＡＣ
ＴＩＶのレベルが前記Ｖｃｃよりも高いＶHHである場合
にはトランジスタ２５２のソースにＶｃｃよりも高電圧
が印加されるためトランジスタ２５２はオン、２５３は
オフし、中間ノードに高論理レベル出力が得られる。一
方、入力端子Ｐinに印加される信号ＲＥＤ ＡＣＴＩＶ
のレベルがＶｃｃであるとトランジスタ２５２はオフ、
２５３はオンとなって、トランジスタ２５２，２５３の
中間ノードの電圧は低論理レベルとなる。このようにし
て得られたトランジスタ２５２，２５３よりなるインバ
ータの出力はトランジスタ２５４，２５５よりなるイン
バータおよびトランジスタ２５６，２５７よりなるイン
バータを通ってＯＲゲート２５ｂに出力される。
【００２７】次に、図３は本発明実施例をフラッシュメ
モリ製造工程に組み込まれた検査工程に適用した例を示
す。
モリ製造工程に組み込まれた検査工程に適用した例を示
す。
【００２８】図３を参照するに、図１に示すフラッシュ
メモリ装置が完成すると、まずステップ１において冗長
活性化信号ＲＥＤ ＡＣＴＩＶが低論理レベル状態に設
定され、メモリセルアレイ１１中において通常メモリセ
ルアレイを構成するメモリセルトランジスタＭの全てに
対してデータ０が順次書き込まれる。この段階では不良
アドレス記憶回路２５は不良メモリセルのアドレスを記
憶していないため、冗長メモリセルＭCRの選択は発生し
ない。
メモリ装置が完成すると、まずステップ１において冗長
活性化信号ＲＥＤ ＡＣＴＩＶが低論理レベル状態に設
定され、メモリセルアレイ１１中において通常メモリセ
ルアレイを構成するメモリセルトランジスタＭの全てに
対してデータ０が順次書き込まれる。この段階では不良
アドレス記憶回路２５は不良メモリセルのアドレスを記
憶していないため、冗長メモリセルＭCRの選択は発生し
ない。
【００２９】次に、ステップ２において、冗長活性化信
号ＲＥＤ ＡＣＴＩＶが高論理レベル状態に設定され、
冗長デコーダ２４が活性化される。さらに、この状態で
メモリセルアレイ１１中において冗長メモリセルアレイ
を構成するメモリセルトランジスタＭCRの全てに対して
データ０が順次書き込まれる。さらに、ステップ３にお
いて、メモリセルアレイ１１中の全てのメモリセルがソ
ース電源回路２２により一括消去される。
号ＲＥＤ ＡＣＴＩＶが高論理レベル状態に設定され、
冗長デコーダ２４が活性化される。さらに、この状態で
メモリセルアレイ１１中において冗長メモリセルアレイ
を構成するメモリセルトランジスタＭCRの全てに対して
データ０が順次書き込まれる。さらに、ステップ３にお
いて、メモリセルアレイ１１中の全てのメモリセルがソ
ース電源回路２２により一括消去される。
【００３０】ステップ３に引き続いてステップ４が実行
され、メモリセルＭの内容が順次読み出され、データが
消去されているか否かが検査される。その結果、ステッ
プ５で全てのメモリセルＭにおいてデータが消去されて
いることが確認されるとステップ６においてそのフラッ
シュメモリ装置は良品であると判定される。一方、ステ
ップ５においていくつかのメモリセルＭの消去が不良で
あると判定されると、ステップ７において不良メモリセ
ルのアドレスが不良アドレス記憶回路２５に書き込まれ
る、ステップ８において再びメモリセルＭの読出が実行
される。この場合は既に不良アドレス記憶回路２５に不
良メモリセルＭのアドレスが記憶されているため不良メ
モリセルが選択されるとその代わりに対応する冗長メモ
リセルコラム中の冗長メモリセルＭCRが選択される。読
出しの結果はステップ９で検査され、正常であればステ
ップ６が実行されその製品は良品に分類される。
され、メモリセルＭの内容が順次読み出され、データが
消去されているか否かが検査される。その結果、ステッ
プ５で全てのメモリセルＭにおいてデータが消去されて
いることが確認されるとステップ６においてそのフラッ
シュメモリ装置は良品であると判定される。一方、ステ
ップ５においていくつかのメモリセルＭの消去が不良で
あると判定されると、ステップ７において不良メモリセ
ルのアドレスが不良アドレス記憶回路２５に書き込まれ
る、ステップ８において再びメモリセルＭの読出が実行
される。この場合は既に不良アドレス記憶回路２５に不
良メモリセルＭのアドレスが記憶されているため不良メ
モリセルが選択されるとその代わりに対応する冗長メモ
リセルコラム中の冗長メモリセルＭCRが選択される。読
出しの結果はステップ９で検査され、正常であればステ
ップ６が実行されその製品は良品に分類される。
【００３１】一方、ステップ９での検査結果がやはり不
良である場合には、ステップ１０において再び一括消去
を行い、その結果をステップ１１で読出し検査する。ス
テップ１２で読出した結果が正常であればその製品はス
テップ６において良品として分類されるが、再び不良で
あればステップ１３で不良品として分類される。
良である場合には、ステップ１０において再び一括消去
を行い、その結果をステップ１１で読出し検査する。ス
テップ１２で読出した結果が正常であればその製品はス
テップ６において良品として分類されるが、再び不良で
あればステップ１３で不良品として分類される。
【００３２】以上の説明において、メモリセルＭCRは通
常のメモリセルアレイに平行して設けられる冗長メモリ
セルアレイ中のメモリセルとしたが、本発明はかかる実
施例に限定されるものではなく、たとえばメモリセルＭ
CRは通常のメモリセルアレイに平行して設けられる試験
用メモリセルアレイに含まれるメモリセルであってもよ
い。かかる試験用メモリセルアレイはフラッシュメモリ
装置において書換え回数を保証するために設けられる。
常のメモリセルアレイに平行して設けられる冗長メモリ
セルアレイ中のメモリセルとしたが、本発明はかかる実
施例に限定されるものではなく、たとえばメモリセルＭ
CRは通常のメモリセルアレイに平行して設けられる試験
用メモリセルアレイに含まれるメモリセルであってもよ
い。かかる試験用メモリセルアレイはフラッシュメモリ
装置において書換え回数を保証するために設けられる。
【００３３】さらに、本発明は上記の実施例に限定され
るものではなく、発明の要旨内において様々な変形、変
更が可能である。
るものではなく、発明の要旨内において様々な変形、変
更が可能である。
【００３４】
【発明の効果】このように、本発明によれば、不良アド
レス回路に不良メモリセルのアドレス情報が記憶されて
いないような場合でも、冗長メモリセルアレイにデータ
を書き込むことが可能となるため、製造時の製品検査工
程において一括消去試験を行っても冗長メモリセルアレ
イが過消去状態になることはない。このため、効果的で
信頼性の高い製品検査が可能になる。
レス回路に不良メモリセルのアドレス情報が記憶されて
いないような場合でも、冗長メモリセルアレイにデータ
を書き込むことが可能となるため、製造時の製品検査工
程において一括消去試験を行っても冗長メモリセルアレ
イが過消去状態になることはない。このため、効果的で
信頼性の高い製品検査が可能になる。
【図１】本発明の一実施例によるフラッシュメモリ装置
の構成を示す図である。
の構成を示す図である。
【図２】図１の一部回路の構成を示す図である。
【図３】本発明によるフラッシュメモリ装置に対して適
用される製品検査工程の例を示すフローチャートであ
る。
用される製品検査工程の例を示すフローチャートであ
る。
【図４】フラッシュメモリセルトランジスタの構造およ
び原理を示す図である。
び原理を示す図である。
【図５】図４のフラッシュメモリセルトランジスタの動
作条件を示す図である。
作条件を示す図である。
【図６】従来のフラッシュメモリ装置の構成を示す図で
ある。
ある。
１１ メモリセルアレイ １２ ロウアドレスバッファ １３ ロウデコーダ １４ コラムアドレスバッファ １５ コラムデコーダ １８ データ入出力バッファ １９ 書込み回路 ２０ センスアンプ ２２ ソース電源回路 ２４ 冗長デコーダ ２５ 不良アドレス記憶回路 ２５ａ 冗長制御回路 ２５ｂ ＯＲゲート
Claims (3)
- 【請求項１】 各々ソース領域（６）と、ドレイン領域
（７）と、前記ソース領域とドレイン領域の間に延在す
るチャネル領域に対応して形成されたフローティングゲ
ート（３）と、フローティングゲート上に形成された制
御電極（５）とを有するメモリセルトランジスタ（Ｍ）
を行方向および列方向に配列して形成された第１のメモ
リセルアレイ（１１）と；前記メモリセルトランジスタ
と実質的に同一構成のメモリセルトランジスタ（ＭCR）
を行方向および列方向に配列して形成された第２のメモ
リセルアレイ（１１）と；前記第１のメモリセルアレイ
および第２のメモリセルアレイ中を共通に行方向に延在
し、第１および第２のメモリセルアレイ中において行方
向に整列したメモリセルトランジスタの制御電極に接続
され、これを活性化させる複数のワード線（ＷＬ）と；
前記第１のメモリセルアレイ中を列方向に延在し、列方
向に整列したメモリセルトランジスタ（Ｍ）のドレイン
領域に接続された複数の通常ビット線（ＢＬ1〜Ｂ
Ｌn ）と；前記第２のメモリセルアレイ中を列方向に延
在し、列方向に整列したメモリセルトランジスタ
（ＭCR）のドレイン領域に接続された複数の冗長ビット
線（（ＢＬ1 ）CR，（ＢＬ2 ）CR）と；アドレスデータ
を供給され、これに基づいて一のワード線を選択するワ
ード線選択手段（１２，１３）と；アドレスデータを供
給され、これに基づいて一のビット線を選択するビット
線選択手段（１４，１５）と；アドレスデータを供給さ
れ、また不良メモリセルトランジスタに接続された不良
ビット線に対応するアドレスを記憶し、アドレスデータ
が不良ビット線を選択する場合に対応する冗長ビット線
を選択する冗長ビット線選択手段（２４，２５）と；前
記第１および第２のメモリセルアレイ中のメモリセルト
ランジスタのソース領域に共通に接続され、ソース電圧
を供給すると同時に消去時に前記第１および第２のメモ
リセルアレイ中のメモリセルに同時に所定の消去電圧を
供給して各メモリセルに記憶されている情報を一括して
消去するソース電圧供給手段（２２）と；前記ビット線
選択手段および前記冗長ビット線選択手段により選択さ
れたビット線に接続され、これに書込み情報信号を供給
し、及び／又は選択されたメモリセルより読み出された
情報信号を出力する入出力手段（１８，１９，２０）と
を備えた、一括消去型不揮発性半導体記憶装置におい
て、 書込み制御信号（ＲＥＤ ＡＣＴＩＶ）を供給され、前
記書込み制御信号に応じて前記ビット線選択手段および
前記冗長ビット線選択手段のうち一方を活性化し他方を
不活性化する書込み制御手段（２５ａ）を備えたことを
特徴とする半導体記憶装置。 - 【請求項２】 通常のメモリセルアレイの他に、冗長メ
モリセルアレイを備え、通常のメモリセルアレイ中にお
いて選択されたメモリセルコラムが不良であった場合に
冗長メモリセルアレイ中の代替メモリセルコラムを選択
する構成の一括消去型不揮発性半導体記憶装置の試験方
法において、 前記通常のメモリセルアレイ中の全てのメモリセルに所
定のデータを書き込む工程と；前記冗長メモリセルアレ
イ中の全てのメモリセルに前記所定のデータを書き込む
工程と；前記通常のメモリセルアレイ中の全てのメモリ
セルと前記冗長メモリセルアレイ中の全てのメモリセル
とを一括消去する工程とを有することを特徴とする試験
方法。 - 【請求項３】 さらに、前記一括消去工程の後、前記通
常メモリセルアレイ中のメモリセルを読み出す読出し試
験を行って不良メモリセルの含まれる不良メモリセルコ
ラムを特定し、前記特定された不良メモリセルコラムが
選択された場合に前記冗長メモリセルアレイ中の代替メ
モリセルコラムが選択されるように設定するコラム冗長
化工程と；前記コラム冗長化工程の後再び前記通常メモ
リセルアレイ中のメモリセルコラムを選択する読出試験
を行って、不良メモリセルコラムが検出された場合に再
度一括消去する再消去工程と；前記再消去工程の後再び
前記通常メモリセルアレイ中のメモリセルコラムを選択
する読出し試験を再度行い、不良メモリセルコラムが検
出された場合にその製品を不良品と判定する判定工程と
を含むことを特徴とする請求項２記載の試験方法。
Priority Applications (18)
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|---|---|---|---|
| JP31047292A JP3360855B2 (ja) | 1992-11-19 | 1992-11-19 | 一括消去型不揮発性半導体記憶装置およびその試験方法 |
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| DE69232470T DE69232470T2 (de) | 1991-11-20 | 1992-11-20 | Flash-löschbare Halbleiterspeicheranordnung mit verbesserter Zuverlässigkeit |
| US07/978,976 US5761127A (en) | 1991-11-20 | 1992-11-20 | Flash-erasable semiconductor memory device having an improved reliability |
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|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Citations (3)
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|---|---|---|---|---|
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-
1992
- 1992-11-19 JP JP31047292A patent/JP3360855B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-27 KR KR1019930004870A patent/KR940012401A/ko not_active Application Discontinuation
Patent Citations (3)
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| US7068555B2 (en) | 2004-02-20 | 2006-06-27 | Spansion Llc | Semiconductor memory storage device and a redundancy control method therefor |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR940012401A (ko) | 1994-06-23 |
| JP3360855B2 (ja) | 2003-01-07 |
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