JP4439683B2 - リダンダンシ選択回路を備えたフラッシュメモリ装置及びテスト方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、詳しくは欠陥リダンダントメモリセルをテストできるフラッシュメモリ装置のリダンダンシ選択回路及びそれを使用するテスト方法に関するものである。
【0002】
【従来の技術】
一般的に、デ−タを貯える半導体メモリ装置は揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分類される。揮発性半導体メモリ装置はパワ−オフ時デ−タを無くす。不揮発性半導体メモリ装置はパワ−オフ時もデ−タをそのまま維持する。ゆえに、不揮発性半導体メモリ装置は急に電源が遮断されるところに広く使用されてきた。
【0003】
フラッシュメモリ装置のような不揮発性半導体メモリ装置は電気的に消去及びプログラム可能なROMセルを含み、各セルは“フラッシュ EEPROM セル”と呼ばれる。フラッシュEEPROMセルはセルトランジスタを含む。図1に示されたように、セルトランジスタは第1導電型(例えば、P型)の半導体基板又はバルク2と、第2導電型(例えば、N型)のソ−ス及びドレイン領域3及び4を有する。電荷を貯えるための浮遊ゲ−ト(floating gate)5はソ−ス及びドレイン領域3及び4の間のチャンネル領域上に配置され、制御ゲ−ト6は浮遊ゲ−ト5上に配置される。ゲ−ト5は浮遊電圧電位を有することが理解される。
【0004】
フラッシュEEPROMセルのプログラミングは熱電子注入メカニズム(hot carrier injection mechanism)により遂行される。熱電子注入は制御ゲ−ト6に高電圧(例えば、+10V)を印加し、ドレインに適当な正の電圧(例えば、+5V−+6V)を印加することにより遂行される。この際、EEPROMセルトランジスタのバルク2は接地され、ソ−スも接地される。フラッシュEEPROMセルのバイアス条件によると、熱電子がドレイン4に隣接したチャンネル領域から浮遊ゲ−ト5へ注入され、EEPROMセルトランジスタのスレッショルド電圧(threshold voltage)はプログラムされたセルトランジスタの目標スレッショルド電圧範囲(例えば、6V−7V)内へ移動される。
【0005】
フラッシュEEPROMセルの消去はF−Nトンネルリングメカニズム(Fowler−Nordheim tunneling mechanism)により遂行される。制御ゲ−ト6に負の高電圧(例えば、−10V)を印加し、バルク2に適当な正の電圧(例えば、+5V)を印加することによりF−Nトンネルリングになる。この際ソ−ス及びドレインは高インピ−タンス(high−impedance)の状態に維持される。このようなバイアス条件によると、浮遊ゲ−ト5内の負の電荷がソ−ス3又はバルク2へ放電され、セルトランジスタのスレッショルド電圧は消去されたセルトランジスタの目標スレッショルド電圧範囲(例えば、1V−3V)内へ移動される。プログラムされたそして消去されたEEPROMセルトランジスタの目標スレッショルド電圧分布が図2に示されている。
【0006】
EEPROMセルトランジスタの読み出しはゲ−ト6に4.5Vの電圧を印加し、ドレイン4に1Vの電圧を印加することによりなる。読み出し動作中、ソ−ス3及びバルク2は接地される。このようなバイアス条件によると、プログラムされたEEPROMセルトランジスタはドレイン4からソ−ス3へ電流を流さず、“OFF”セルと呼ばれる。一方、消去されたEEPROMセルトランジスタはドレイン4からソ−ス3へ電流を流し、“ON”セルと呼ばれる。
【0007】
フラッシュメモリ装置は相互垂直に配列された行と列とに沿って配列されたフラッシュEEPROMセルのアレイを含む。製造工程中フラッシュメモリ装置で起こる欠陥密度はメモリ装置の集積度に比較的独立的であるが、半導体製造技術に従属的である。メモリ装置の集積度が高ければ高いほど、ノ−マルメモリセル数対欠陥メモリセル数の比率は高くなる。だが、メモリ装置がただ一つの欠陥メモリセルを含んでも、メモリ装置は正常的に動作できなく、従ってメモリ装置は捨てられる。これは製造収率を制限する。
【0008】
そのような欠陥メモリセルにもかかわらず、フラッシュメモリ装置を動作可能にするために、メインメモリセルアレイと共にフラッシュメモリ装置内にリダンダントセルアレイ(redundant cell array)が設けられる。そのようなリダンダントセルアレイを含むフラッシュメモリ装置によって、製造収率を向上できる。
【0009】
図3を参照すると、一般的なフラッシュメモリ装置は複数の第1列メインメモリセルのメインセルアレイ10と複数の第2列リダンダントメモリセルのリダンダントセルアレイ20とを含む。それに、フラッシュメモリ装置は少なくとも一つの欠陥メモリセルの第1列(又はメインメモリセルの欠陥列)をリダンダントメモリセルの第2列に代替するための回路30を含む。以後、そのような回路30は“リダンダンシ選択回路”と命名する。
【0010】
図3に示されたように、アドレス貯蔵ブロック32及び入出力コ−ディングブロック34はリダンダンシ選択回路30を構成する。アドレス貯蔵ブロック32はヒュ−ズ素子(例えば、電気ヒュ−ズ又はレ−ザビ−ムヒュ−ズ)を用いてメインセルアレイ10内の欠陥列をリダンダントセルアレイ20内のリダンダント列に代替するための欠陥列アドレスを貯蔵する。入出力コ−ディングブロック34はアドレス貯蔵ブロック32から提供される出力信号に応答してリダンダンシ選択信号RSiを発生する。リダンダンシ選択信号RSiはフラッシュメモリ装置の入出力ピンI/Oi(この実施形態で、i=0〜15)に各々対応する。
【0011】
読み出し動作中、列パスゲ−ト回路40は列デコ−ダ回路50の出力信号に応答してメインセルアレイ10内の第1列のうち一部分とリダンダントセルアレイ20内の第2列のうち少なくとも一つを選択する。メインセルアレイ10の選択された列は入出力ピンI/O0〜I/O15に各々対応する。同時に、行アドレスデコ−ダ60は行アドレスRAを信号WL0,...,WLmにデコ−ディングする。
【0012】
その後、感知増幅器SA及び書き込みドライバWD回路70が選択された列を通じてメインセルアレイ10からデ−タを読み出し、選択された列を通じてリダンダントセルアレイ20からデ−タを読み出す。ブロック32に入力された列アドレスCAがアドレス貯蔵ブロック32に貯えられたアドレスと一致すると、リダンダンシ選択信号RSiのうち一つが活性化される。これはメインセルアレイ10内の選択された列のうち一つに欠陥があるために起こる。だから、マルチプレクサ回路90は活性化されたリダンダンシ選択信号RSiに応答してメインセルアレイ10の欠陥列を通じて読み出されたデ−タの代わりにリダンダントセルアレイ20の選択された列を通じて読み出されたデ−タを選択する。I/Oバッファ100はマルチプレクサ90から導出されるデ−タを出力する。
【0013】
【発明が解決しようとする課題】
ウェハレベル又はパッケ−ジレベルでブロック32及び34内に含まれた電気又はレ−ザ−ビ−ムヒュ−ズをカッティングすることによりアドレス貯蔵ブロック32が欠陥アドレスを貯蔵する時一つの問題点が起こる。この問題点はリダンダントセルアレイ20内の全てのリダンダントメモリセルをテストすることが不可能であることである。このような欠点を解決するために、評価されるリダンダントメモリセルを活性化させるための追加的な回路が使用されてきた。だが、追加的な回路は空間を占め、これはフラッシュメモリ装置のサイズを広める。それに、リダンダンシ選択回路30のヒュ−ズをカッティングすることには長時間がかかる。
【0014】
本発明の目的は自由に全てのリダンダントメモリセルをテストできるリダンダンシ選択回路を有するフラッシュメモリ装置を提供することにある。
【0015】
本発明の他の目的はテスト時間を縮められるリダンダンシ選択回路を有するフラッシュメモリ装置を提供することにある。
【0016】
【課題を解決するための手段】
前述したような諸般の目的を達成するための本発明の特徴によると、半導体メモリ装置は第1行と第1列とのマトリックス状で配列された第1メモリセルの第1アレイと、第2行と第2列とのマトリックス状で配列された第2メモリセルの第2アレイと、列アドレスに応答して第1列のうち少なくとも二つの列と第2列のうち少なくとも一つの列を選択する列選択器と、選択された第1列を通じてそして選択された第2列を通じて第1アレイからそして第2アレイから各々デ−タを読み出す読み出し手段と、読み出しサイクル時、列アドレスに応答して第1リダンダンシアドレスと第2リダンダンシアドレスとを同時に発生させる発生手段とを含み、第1リダンダンシアドレスは前記列アドレスが欠陥アドレスであるかの可否を示し、第2リダンダンシアドレスは選択された第1列のうち欠陥列が配列された位置を示し、さらにこれら第1及び2リダンダンシアドレスに応答して選択された第1列に各々対応するリダンダンシ選択信号を発生するリダンダンシ発生手段と、列アドレスが欠陥アドレスであることを第1リダンダンシアドレスが示す時、リダンダンシ選択信号に応答して選択された第1欠陥列のデ−タを選択された第2列のデ−タに代替する代替手段とを含む。
【0017】
このような装置によると、メインセルアレイと同一のフラッシュEEPROMセルを用いて欠陥セルのアドレスを貯えることにより、リダンダンシセルアレイの全てのリダンダントメモリセルをテストするために必要なアドレスをリダンダンシ選択回路に自由にプログラムできる。
【0018】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。
【0019】
図4を参照すると、本発明によるフラッシュメモリ装置がブロック図で示されている。フラッシュメモリ装置はメインセルアレイ200、リダンダントセルアレイ210、行デコ−ダ回路220、列デコ−ダ回路230、列パスゲ−ト回路240、感知増幅器及び書き込みドライバ回路250及び260、そしてマルチプレクサ回路270を含む。これらの構成要素は図5及び図6を参照して詳細に説明する。
【0020】
図5には、メインセルアレイ200が示されており、アレイ200は複数のワ−ドラインWL0〜WLmと複数のビットラインBL0〜BLnとのマトリックスで配列されたフラッシュEEPROMセルを含む。セルはソ−スラインSLに連結される。即ち、フラッシュEEPROMセルの読み出し、消去及びプログラム動作は前述したような方法と同一の方法で遂行され、従ってそれに対する説明は省略する。
【0021】
図6を参照すると、メインセルアレイ200内の列(“メイン列”と称する)は例えば、16本の入出力ピンI/O0〜I/O15に各々対応するように16本のビットセグメント(又は“入出力ブロック”と称する)201に分離される。第1列選択器240aは列デコ−ダ回路230の制御により各ビットセグメント201内のメイン列のうち一つを選択する。リダンダントセルアレイ210は複数のリダンダント列(図示せず)の少なくとも一つのリダンダントビットセグメント211を含み、メインセルアレイ200とリダンダントセルアレイ210とは同一の行(又はワ−ドライン)を共有する。第2列選択器240bは列デコ−ダ回路230の制御下でリダンダントセルアレイ210内のリダンダント列のうち一つを選択する。第1及び第2列選択器240a及び240bは図4の列パスゲ−ト回路240を構成する。
【0022】
回路250には入出力ピンI/O0〜I/O15に各々対応するように16個の感知増幅器と16個の書き込みドライバとが設けられる。感知増幅器の各々は読み出し時、対応するビットセグメント201内の選択された列を通じてメインセルアレイ200からデ−タを読み出し、書き込みドライバの各々はプログラムデ−タによりプログラム電圧又はプログラム禁止電圧に対応するビットセグメント201内の選択された列を駆動する。一つの感知増幅器及び一つの書き込みドライバが回路260内に設けられる。メインセルアレイ200に対応する感知増幅器の出力信号は対応するマルチプレクサ270へ各々供給される。これと同時に、リダンダントセルアレイ210に対応する感知増幅器の出力信号は図6に示されたように16個のマルチプレクサへ共通に供給される。各マルチプレクサは対応するリダンダンシ選択信号RSiに応答してそのように供給された二つの入力信号のうち一つを選択する。
【0023】
例えば、リダンダンシ選択信号RS0が活性化される時、マルチプレクサはリダンダンシ選択信号RS0に応答してメインセルアレイ200からのデ−タの代わりにリダンダントセルアレイ210からのデ−タを伝達する。これは第1入出力ピンI/O0に対応するビットセグメント201内の選択された列が欠陥列であることを意味する。一方、リダンダンシ選択信号RS0が非活性化される時、マルチプレクサはリダンダントセルアレイ210からのデ−タの代わりにメインセルアレイ200からのデ−タを伝達する。これは第1入出力ピンI/O0に対応するビットセグメント201内の選択された列が非欠陥列であることを意味する。
【0024】
再び、図4を参照すると、本発明によるフラッシュメモリ装置はメインセルアレイ200内の欠陥列に対応するアドレス、即ち列アドレスを貯えるリダンダンシ選択回路300を付加的に含む。結局欠陥列がノ−マル読み出し及びプログラム動作モ−ドの間にリダンダントセルアレイ210内の対応するリダンダントビットラインに代替される。それに、リダンダンシ選択回路300には、テスト動作モ−ドの間にアレイ210内の全てのリダンダントメモリセルがテストされるように列アドレスがプログラムされる。この説明から十分に理解できたように、テスト動作モ−ドの間リダンダントセルアレイ210内の全てのリダンダントメモリセルが選択されるようにアドレス情報がリダンダント選択回路300内に自由に再び書き込める。そしてリダンダントメモリセル全てがテスト動作モ−ドの間プログラムされた列アドレスを用いてテストされる。即ち、アレイ210内のリダンダントメモリセルに貯えられたデ−タが読み出される。又、欠陥アドレスがリダンダント選択回路300に貯えられ、その結果メインセルアレイ200内の欠陥列はノ−マル動作モ−ド(例えば、プログラム動作及び読み出し動作)の間リダンダントセルアレイ210内の対応するリダンダント列に効果的に代替される。
【0025】
リダンダント選択回路300の望ましい実施形態が図7に示されている。リダンダント選択回路300は図4に示されたメインセルアレイ200内の欠陥メモリセルを代替するための欠陥アドレス情報を貯えるアレイ310を含む。アレイ310にはリダンダントセルアレイ210内の全てのリダンダントメモリセルをテストするためのアドレスも貯えられる。本発明によるアレイ310はメインセルアレイ200と同一のフラッシュEEPROMセルを用いて構成される。
【0026】
アレイ310内に貯えられた欠陥アドレスが一サイクル毎にアクセスされるので、アレイ310のメモリセルはメインセルアレイ200のセルよりさらに多い読み出しリテンション現象(read retention appearance)(又はソフトプログラム現象−soft program appearance)の影響を受ける。だから、アレイ310がよく知られたドレインタ−ンオン(過消去)及び読み出しリテンション(ソフトプログラム)現象から自由であることが望ましい。
【0027】
アレイ310の望ましい実施形態を示す図8を参照すると、複数のセルユニット312、ワ−ドラインWLそして複数のビットラインBL0〜BLnがアレイ310に設けられる。セルユニット312の各々は複数個、例えば二個のフラッシュEEPROMセルMC1及びMC2を含む。フラッシュEEPROMセルMC1及びMC2はドレイン、ソ−ス、浮遊ゲ−ト、そして制御ゲ−トを有するセルトランジスタを各々含む。各セルユニット312内のEEPROMセルトランジスタの制御ゲ−トはワ−ドラインWLに共通に連結され、セルトランジスタのソ−スはソ−スラインSLに共通に連結され、セルトランジスタのドレインは対応するビットラインに共通に連結される。
【0028】
アレイ310のセルがドレインタ−ンオン及び読み出しリテンション現象から自由なようにアレイ310は図9(A)及び図9(B)に示された構造を有し、以下詳細に説明する。
【0029】
先ず、図9(A)を参照すると、ソフトプログラム問題を避けるためのアレイ構造が示されている。EEPROMセルトランジスタはビットラインBLに並列連結され、ワ−ドラインWLに共通に連結される。具体的には、セルトランジスタの制御ゲ−トはワ−ドラインWLに共通に連結され、トランジスタのドレインはビットラインBLに共通に連結され、トランジスタのソ−スはソ−スラインSLに共通に連結される。即ち、1−ビットデ−タが各々並列連結された複数のEEPROMセルに貯えられる。だから、一部のEEPROMセルがソフトプログラムされる場合において、少なくとも一つのEEPROMセルがONセルで動作すると、EEPROMセルのセルユニットからデ−タを読み出せる。図9(A)のアレイ構造は向上した感知速度のような他の利点を有する。
【0030】
図9(B)に示されたように、複数のEEPROMセルが一つのワ−ドラインWLに並列連結され、これはアレイ310のセルがドレインタ−ンオン現象から自由にするためである。又、各EEPROMセルは対応するビットラインに連結される。この構成によると、EEPROMセルが過消去されても、他のEEPROMセルは過消去されたセルにより影響を受けない。即ち、アレイ310のセルはドレインタ−ンオン現象から自由である。
【0031】
結果的に、アレイ310が図9(A)及び図9(B)に示された構造を有するので、アレイ310はセルドレインタ−ンオン及び読み出しリテンション現象から自由である。それに、アレイ310のセルは0Vのスレッショルド電圧又は負のスレッショルド電圧を有するように消去される。このような消去スキムを使用することにより、アレイ310の読み出しサイクルで比較的低い電圧をワ−ドラインに印加できる。従って、アレイ310のセルには弱いストレスしか加えられず、その結果読み出しリテンション(ソフトプログラム)現象を防止できる。
【0032】
再び、図7を参照すると、リダンダンシ選択回路300は第1デコ−ダ320、列パスゲ−ト回路330、感知増幅器回路340、第2デコ−ダ350、書き込みコントロ−ラ360そして書き込みドライバ回路370を含む。第1デコ−ダ320はアドレス信号Aiを受け入れ、信号をデコ−ディングする。前述したように、ただ一つのワ−ドラインWLがアレイ310に配列されるので、デコ−ディングされたアドレス信号はアレイ310のビットラインBL0〜BLnを選択するための信号として使用される。ワ−ドラインWL読み出しサイクルで、メインセルアレイ200に供給されるワ−ドライン電圧より低い、電源電圧が供給される。これは前記アレイ310のセルが0Vのスレッショルド電圧又は負電圧レベルのスレッショルド電圧を有するからである。列パスゲ−ト回路330は第1デコ−ダ320の出力信号に応答してビットラインBL0〜BLnのうち少なくとも二本のビットラインを選択する。例えば、ビットラインBL0〜BLnのうち5本のビットラインが列パスゲ−ト回路330により選択される。だから、感知増幅器回路340は5個の感知増幅器を含み、書き込みドライバ回路370は5個の書き込みドライバを含む。
【0033】
読み出しサイクルで、リダンダンシ選択回路300の感知増幅器回路340はメインセルアレイ200と関連した感知増幅器と同期して動作する。アレイ310から読み出された5ビットのデ−タワ−ドはメインセルアレイ200の欠陥列を対応するリダンダント列に代替するための情報として使用される。第1リダンダンシアドレスで5ビットデ−タワ−ドの最上位ビット信号は第1デコ−ダ320に供給されるアドレスAiが欠陥アドレスであるかの可否を示す。残りデ−タビットは第2リダンダンシアドレスを形成する。第2リダンダンシアドレスは入出力ピンI/O0〜I/O15の各々に対応するマルチプレクサ270のうち一つを選択するために使用される。例えば、最上位ビット信号はアドレスAiが欠陥アドレスであることを示す時、最上位ビット信号はハイレベルを有する。一方、最上位ビット信号はアドレスAiが欠陥アドレスではないことを示す時、最上位ビット信号はロ−レベルを有する。前述した説明から分かったように、第1デコ−ダ、アレイ及び感知増幅器回路は第1リダンダンシアドレス及び第2リダンダンシアドレスを発生するための手段を構成する。
【0034】
続けて図7を参照すると、第2デコ−ダ350は感知増幅器回路340の出力信号をデコ−ディングしてマルチプレクサ270に各々対応するリダンダンシ選択信号RS0〜RS15を発生する。最上位ビット信号がハイで活性化される時、第2デコ−ダ350は回路340の出力信号のうち残り信号に応答してリダンダンシ選択信号RS0〜RS15のうち一つを活性化させる。
【0035】
リダンダントセルアレイ210をテストしてメインセルアレイ200の欠陥列を代替するためのアドレス情報は書き込みコントロ−ラ360の制御下でアレイ310内にプログラムされる。アドレス情報をプログラムするため、先ず、フラッシュメモリ装置はテスト動作モ−ドへ進入する。テスト動作モ−ドで書き込みコントロ−ラ360はテスト信号TEに応答してアレイ310のプログラム動作を制御する。例えば、書き込みコントロ−ラ360はアレイ310にプログラムされるデ−タXDiを受け入れて書き込みドライバ回路370へ入力されるデ−タDiを伝達する。プログラム動作に必要な電圧は外部から又はフラッシュメモリ装置内で使用される高電圧発生回路(図示せず)から供給される。
【0036】
プログラム動作に必要な電圧が外部から供給されると仮定する。このような仮定下で、書き込みコントロ−ラ360はアレイ310のワ−ドラインWLに供給される高電圧VWLを受け入れて第1デコ−ダ320へ高電圧VWLを伝達する。書き込みドライバ回路370は列パスゲ−ト回路330及び第1デコ−ダ320により選択されたビットラインを、入力されたデ−タDiによりプログラム電圧又はプログラム禁止電圧に駆動する。このようなバイアス環境下で、ワ−ドラインと選択されたビットラインとに配列されたEEPROMセルはプログラムされる。
【0037】
本発明によると、図4のリダンダンシ選択回路300は電気又はレ−ザビ−ムヒュ−ズの代わりにメインセルアレイ200と同一のフラッシュEEPROMセルを用いて欠陥セルのアドレスを貯える。これはアレイ210の全てのリダンダントメモリセルをテストするために必要なアドレスを自由にプログラムできることを意味する。だから、リダンダントメモリセルをテストするため別途の回路が不要になるので、リダンダントメモリセルをテストする機能を含んでもフラッシュメモリ装置のサイズは広まらない。それに、工程が従来技術のヒュ−ズカッティング工程より早い。だから、フラッシュメモリ装置の全般的なテスト時間が縮まり、フラッシュメモリ装置のテストコストが減少する。
【0038】
本発明による方法が以下説明される。複数のメインセルとリダンダント列とで配列されてそしてメインセルとは違う複数のリダンダントセルを有するフラッシュメモリ装置をテストするための方法である。この方法はフラッシュメモリ装置をテストモ−ドに設定する段階と、メインセルのうち少なくとも一つをテストする段階とを含む。メインセルに対するテストはリダンダントセルのテスト前後に起こる。
【0039】
その後、複数の列アドレスが順次に生成される。列アドレスはリダンダンシ列のうち幾つか、望ましくは全てに対応する。
【0040】
その後、各列アドレスがリダンダンシ選択回路に印加され、リダンダンシ選択回路はリダンダンシ選択信号を発生する。リダンダンシ選択信号はリダンダンシ列を選択するように複数のマルチプレクサに印加される。その後、選択された列の幾つか、望ましくは全てのリダンダントセルがテストされる。
【0041】
【発明の効果】
以上のように本発明によれば、リダンダンシ選択回路は電気又はレ−ザビ−ムヒュ−ズの代わりにメインセルアレイと同一のフラッシュEEPROMセルを用いて欠陥セルのアドレスを貯える。これはアレイの全てのリダンダントメモリセルをテストするために必要なアドレスを自由にプログラムできることを意味する。だから、リダンダントメモリセルをテストするための別途の回路が不要になるので、リダンダントメモリセルをテストする機能を含んでもフラッシュメモリ装置のサイズは広まらない。それに、工程が従来技術のヒュ−ズカッティング工程より早い。従って、フラッシュメモリ装置の全般的なテスト時間が縮まり、フラッシュメモリ装置のテストコストが減少する。
【図面の簡単な説明】
【図1】一般的なEEPROMセルトランジスタを示す断面図である。
【図2】オン及びオフセルの目標スレッショルド電圧分布を示す図面である。
【図3】一般的なフラッシュメモリ装置を示すブロック図である。
【図4】本発明によるフラッシュメモリ装置を示すブロック図である。
【図5】図4に示されたメインセルアレイの個別トランジスタを示す図面である。
【図6】図4に示されたメインセルアレイ、リダンダントセルアレイ、列パスゲ−ト回路、感知増幅器回路及びマルチプレクサ回路を示すブロック図である。
【図7】本発明によるリダンダンシ選択回路を有するメモリセルアレイの望ましい実施形態を示す図面である。
【図8】図7に示されたアレイの望ましい実施形態の個別トランジスタを示す図面である。
【図9】ソフトプログラム及びドレインタ−ンオン問題を解決するためのアレイ構造を示す図面である。
【符号の説明】
200 メインセルアレイ
210 リダンダントセルアレイ
220 行デコ−ダ回路
230 列デコ−ダ回路
240 列パスゲ−ト回路
250,260 感知増幅器及び書き込みドライバ回路
270 マルチプレクサ
300 リダンダンシ選択回路
Claims (20)
- 第1行と第1列とのマトリックス状で配列された第1メモリセルの第1アレイと、
第2行と第2列とのマトリックス状で配列された第2メモリセルの第2アレイと、
列アドレスに応答して前記第1列のうち少なくとも二つの列と前記第2列のうち少なくとも一つの列を選択する列選択器と、
前記選択された第1列を通じてそして前記選択された第2列を通じて前記第1アレイからそして第2アレイから各々データを読み出す読み出し手段と、
読み出しサイクル時、前記列アドレスに応答して第1リダンダンシアドレスと第2リダンダンシアドレスとを同時に発生させる手段とを含み、
前記第1リダンダンシアドレスは前記列アドレスが欠陥アドレスであるかの可否を示し、前記第2リダンダンシアドレスは前記選択された第1列のうち欠陥列が配列された位置を示し、さらに、
前記第1及び第2リダンダンシアドレスに応答して前記選択された第1列に各々対応するリダンダンシ選択信号を発生するリダンダンシ発生手段と、
前記列アドレスが欠陥アドレスであることを前記第1リダンダンシアドレスが示す時、前記リダンダンシ選択信号に応答して前記選択された第1欠陥列のデータを前記選択された第2列のデータに代替する代替手段とを含むことを特徴とする半導体メモリ装置。 - 前記半導体メモリ装置は前記第2アレイ内の第2メモリセルの全てが欠陥に対してテストされるテスト動作モ−ドを有することを特徴とする請求項1に記載の半導体メモリ装置。
- 前記テスト動作モードの間に、前記第1アレイ内の第1メモリセルのうち、任意のセルは欠陥が存在するかの可否に関係なく前記テスト動作モードの読み出しサイクル時、前記選択された第2列のデータが出力されるようにテストアドレスが前記発生手段にプログラムされることを特徴とする請求項2に記載の半導体メモリ装置。
- 前記発生手段は複数のセルユニットの第3アレイを含み、各ユニットは前記第1メモリセルと同一の少なくとも二つの第3メモリセルを含むことを特徴とする請求項3に記載の半導体メモリ装置。
- 前記第3メモリセルの各々は電気的に消去及びプログラム可能なROMセルを含み、前記セルはソース、ドレイン、浮遊ゲート及び制御ゲートを有するセルトランジスタを含むことを特徴とする請求項4に記載の半導体メモリ装置。
- 各セルユニット内の二つのEEPROMセルゲートはワードラインに共通に連結され、前記二つのEEPROMセルのドレインは対応するビットラインに共通に連結され、前記二つのEEPROMセルのソースはソースラインに共通に連結されることを特徴とする請求項5に記載の半導体メモリ装置。
- 前記発生手段は
前記列アドレスに応答して列選択信号を発生するデコーダと、
前記列選択信号に応答して前記第3アレイ内のビットラインのうち少なくとも一つを選択する第2列選択器と、
前記選択されたビットラインを通じて前記第3アレイからデータビット信号を読み出して前記第1及び第2リダンダンシアドレスで前記読み出されたデータビット信号を出力する感知増幅器回路とを含むことを特徴とする請求項4に記載の半導体メモリ装置。 - 前記第3アレイ内のワードラインは読み出し動作時、電源電圧が供給されることを特徴とする請求項7に記載の半導体メモリ装置。
- 前記感知増幅器回路は前記第1アレイと関連した読み出し手段と同期して動作することを特徴とする請求項7に記載の半導体メモリ装置。
- 前記発生手段は書き込みコントローラを付加的に含み、前記書き込みコントローラは前記テストアドレス及び前記欠陥セルのアドレスをプログラムする動作を制御することを特徴とする請求項7に記載の半導体メモリ装置。
- 各々が入出力ピンに対応してメインメモリセルの複数のメイン列ビットセグメントを有する複数の入出力ブロックに分けられたメインセルアレイと、
リダンダントメモリセルの複数のリダンダント列のリダンダントビットセグメントを含むリダンダンシセルアレイと、
列アドレスに応答して前記メイン列のうち少なくとも二つの列と前記リダンダント列のうち少なくとも一つの列を選択する列選択器と、
前記入出力ブロックに各々対応し、各々が前記列選択器により選択された対応するメイン列を通じて対応する入出力ブロック内に貯えられたデータを感知増幅する複数の第1感知増幅器と、
前記列選択器によりリダンダント列を通じて前記リダンダントセルアレイ内に貯えられたデータを感知増幅する少なくとも一つの第2感知増幅器と、
前記入出力ピンに各々対応するリダンダンシ選択信号を発生させるリダンダンシ選択回路とを備え、
前記リダンダンシ選択回路は読み出しサイクル時、前記列アドレスに応答して第1リダンダンシアドレスと第2リダンダンシアドレスとを同時に発生させる発生手段を含み、前記第1リダンダンシアドレスは前記列アドレスが欠陥アドレスであるかの可否を示し、前記第2リダンダンシアドレスは前記選択されたメイン列のうち欠陥列が配列された位置を示し、前記リダンダンシ選択回路は前記第1及び第2リダンダンシアドレスに応答して前記リダンダンシ選択信号を発生させ、さらに、
前記入出力ピンに各々連結され、各々が対応する第1感知増幅器及び前記第2感知増幅器からの出力を受け入れて対応するリダンダンシ選択信号に応答して前記出力のうち一つを選択する複数のマルチプレクサを含むことを特徴とするフラッシュメモリ装置。 - 前記フラッシュメモリ装置は前記リダンダントセルアレイ内のリダンダントメモリセルの全てが欠陥に対してテストされるテスト動作モードを有することを特徴とする請求項11に記載のフラッシュメモリ装置。
- 前記テスト動作モードの間に、前記メインセルアレイ内のメインメモリセルのうち、任意のセルの欠陥が存在するかの可否に関係なく前記テスト動作モードの読み出しサイクル時、前記選択されたリダンダント列のデータが出力されるようにテストアドレスが前記発生手段にプログラムされることを特徴とする請求項12に記載のフラッシュメモリ装置。
- 前記発生手段は複数のセルユニットのアレイを含み、各ユニットは前記メインメモリセルと同一の少なくとも二つのメモリセルを含むことを特徴とする請求項13に記載のフラッシュメモリ装置。
- 前記メモリセルの各々は電気的に消去及びプログラム可能なROMセルを含み、前記セルはソース、ドレイン、浮遊ゲート及び制御ゲートを有するセルトランジスタを含むことを特徴とする請求項14に記載のフラッシュメモリ装置。
- 各セルユニット内の二つのEEPROMセルゲートは前記発生手段内のワードラインに共通に連結され、前記二つのEEPROMセルのドレインは前記発生手段内に対応するビットラインに共通に連結され、前記二つのEEPROMセルのソースは前記発生手段内のソースラインに共通に連結されることを特徴とする請求項15に記載のフラッシュメモリ装置。
- 前記発生手段は
前記列アドレスに応答して列選択信号を発生するデコーダと、
前記列選択信号に応答して前記発生手段内のビットラインのうち少なくとも一つを選択する第2列選択器と、
前記選択されたビットラインを通じて前記発生手段内のアレイからデータビット信号を読み出して前記第1及び第2リダンダンシアドレスで前記読み出されたデータビット信号を出力する複数の第3感知増幅器とを含むことを特徴とする請求項14に記載のフラッシュメモリ装置。 - 前記発生手段のアレイ内のワードラインは読み出し動作時電源電圧が供給されることを特徴とする請求項17に記載のフラッシュメモリ装置。
- 前記第3感知増幅器は前記メインセルアレイと関連した第1感知増幅器と同期して動作することを特徴とする請求項17に記載のフラッシュメモリ装置。
- 前記発生手段は書き込みコントローラを付加的に含み、前記書き込みコントローラは前記テストアドレス及び前記欠陥セルのアドレスをプログラムする動作を制御することを特徴とする請求項17に記載のフラッシュメモリ装置。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990020445A KR100301931B1 (ko) | 1999-06-03 | 1999-06-03 | 리던던트 선택 회로를 갖는 반도체 메모리 장치 |
KR1019990022498A KR20010002607A (ko) | 1999-06-16 | 1999-06-16 | 플래시 메모리 장치의 플래시 메모리 셀 배열 구조 |
KR1999P-22498 | 1999-06-16 | ||
KR1999P-20445 | 1999-06-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001023391A JP2001023391A (ja) | 2001-01-26 |
JP4439683B2 true JP4439683B2 (ja) | 2010-03-24 |
Family
ID=26635316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000163367A Expired - Fee Related JP4439683B2 (ja) | 1999-06-03 | 2000-05-31 | リダンダンシ選択回路を備えたフラッシュメモリ装置及びテスト方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6735727B1 (ja) |
JP (1) | JP4439683B2 (ja) |
DE (1) | DE10026993B4 (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10041375B4 (de) * | 2000-08-23 | 2005-06-02 | Infineon Technologies Ag | Nichtflüchtige Speicheranordnung |
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-
2000
- 2000-05-31 DE DE10026993.1A patent/DE10026993B4/de not_active Expired - Fee Related
- 2000-05-31 JP JP2000163367A patent/JP4439683B2/ja not_active Expired - Fee Related
- 2000-06-02 US US09/587,166 patent/US6735727B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE10026993B4 (de) | 2014-04-03 |
DE10026993A1 (de) | 2001-02-22 |
JP2001023391A (ja) | 2001-01-26 |
US6735727B1 (en) | 2004-05-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070109 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090626 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140115 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |