JP4439683B2 - リダンダンシ選択回路を備えたフラッシュメモリ装置及びテスト方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、詳しくは欠陥リダンダントメモリセルをテストできるフラッシュメモリ装置のリダンダンシ選択回路及びそれを使用するテスト方法に関するものである。
【０００２】
【従来の技術】
一般的に、デ−タを貯える半導体メモリ装置は揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分類される。揮発性半導体メモリ装置はパワ−オフ時デ−タを無くす。不揮発性半導体メモリ装置はパワ−オフ時もデ−タをそのまま維持する。ゆえに、不揮発性半導体メモリ装置は急に電源が遮断されるところに広く使用されてきた。
【０００３】
フラッシュメモリ装置のような不揮発性半導体メモリ装置は電気的に消去及びプログラム可能なＲＯＭセルを含み、各セルは“フラッシュ ＥＥＰＲＯＭ セル”と呼ばれる。フラッシュＥＥＰＲＯＭセルはセルトランジスタを含む。図１に示されたように、セルトランジスタは第１導電型（例えば、Ｐ型）の半導体基板又はバルク２と、第２導電型（例えば、Ｎ型）のソ−ス及びドレイン領域３及び４を有する。電荷を貯えるための浮遊ゲ−ト（ｆｌｏａｔｉｎｇ ｇａｔｅ）５はソ−ス及びドレイン領域３及び４の間のチャンネル領域上に配置され、制御ゲ−ト６は浮遊ゲ−ト５上に配置される。ゲ−ト５は浮遊電圧電位を有することが理解される。
【０００４】
フラッシュＥＥＰＲＯＭセルのプログラミングは熱電子注入メカニズム（ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ ｍｅｃｈａｎｉｓｍ）により遂行される。熱電子注入は制御ゲ−ト６に高電圧（例えば、＋１０Ｖ）を印加し、ドレインに適当な正の電圧（例えば、＋５Ｖ−＋６Ｖ）を印加することにより遂行される。この際、ＥＥＰＲＯＭセルトランジスタのバルク２は接地され、ソ−スも接地される。フラッシュＥＥＰＲＯＭセルのバイアス条件によると、熱電子がドレイン４に隣接したチャンネル領域から浮遊ゲ−ト５へ注入され、ＥＥＰＲＯＭセルトランジスタのスレッショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）はプログラムされたセルトランジスタの目標スレッショルド電圧範囲（例えば、６Ｖ−７Ｖ）内へ移動される。
【０００５】
フラッシュＥＥＰＲＯＭセルの消去はＦ−Ｎトンネルリングメカニズム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ ｍｅｃｈａｎｉｓｍ）により遂行される。制御ゲ−ト６に負の高電圧（例えば、−１０Ｖ）を印加し、バルク２に適当な正の電圧（例えば、＋５Ｖ）を印加することによりＦ−Ｎトンネルリングになる。この際ソ−ス及びドレインは高インピ−タンス（ｈｉｇｈ−ｉｍｐｅｄａｎｃｅ）の状態に維持される。このようなバイアス条件によると、浮遊ゲ−ト５内の負の電荷がソ−ス３又はバルク２へ放電され、セルトランジスタのスレッショルド電圧は消去されたセルトランジスタの目標スレッショルド電圧範囲（例えば、１Ｖ−３Ｖ）内へ移動される。プログラムされたそして消去されたＥＥＰＲＯＭセルトランジスタの目標スレッショルド電圧分布が図２に示されている。
【０００６】
ＥＥＰＲＯＭセルトランジスタの読み出しはゲ−ト６に４．５Ｖの電圧を印加し、ドレイン４に１Ｖの電圧を印加することによりなる。読み出し動作中、ソ−ス３及びバルク２は接地される。このようなバイアス条件によると、プログラムされたＥＥＰＲＯＭセルトランジスタはドレイン４からソ−ス３へ電流を流さず、“ＯＦＦ”セルと呼ばれる。一方、消去されたＥＥＰＲＯＭセルトランジスタはドレイン４からソ−ス３へ電流を流し、“ＯＮ”セルと呼ばれる。
【０００７】
フラッシュメモリ装置は相互垂直に配列された行と列とに沿って配列されたフラッシュＥＥＰＲＯＭセルのアレイを含む。製造工程中フラッシュメモリ装置で起こる欠陥密度はメモリ装置の集積度に比較的独立的であるが、半導体製造技術に従属的である。メモリ装置の集積度が高ければ高いほど、ノ−マルメモリセル数対欠陥メモリセル数の比率は高くなる。だが、メモリ装置がただ一つの欠陥メモリセルを含んでも、メモリ装置は正常的に動作できなく、従ってメモリ装置は捨てられる。これは製造収率を制限する。
【０００８】
そのような欠陥メモリセルにもかかわらず、フラッシュメモリ装置を動作可能にするために、メインメモリセルアレイと共にフラッシュメモリ装置内にリダンダントセルアレイ（ｒｅｄｕｎｄａｎｔ ｃｅｌｌ ａｒｒａｙ）が設けられる。そのようなリダンダントセルアレイを含むフラッシュメモリ装置によって、製造収率を向上できる。
【０００９】
図３を参照すると、一般的なフラッシュメモリ装置は複数の第１列メインメモリセルのメインセルアレイ１０と複数の第２列リダンダントメモリセルのリダンダントセルアレイ２０とを含む。それに、フラッシュメモリ装置は少なくとも一つの欠陥メモリセルの第１列（又はメインメモリセルの欠陥列）をリダンダントメモリセルの第２列に代替するための回路３０を含む。以後、そのような回路３０は“リダンダンシ選択回路”と命名する。
【００１０】
図３に示されたように、アドレス貯蔵ブロック３２及び入出力コ−ディングブロック３４はリダンダンシ選択回路３０を構成する。アドレス貯蔵ブロック３２はヒュ−ズ素子（例えば、電気ヒュ−ズ又はレ−ザビ−ムヒュ−ズ）を用いてメインセルアレイ１０内の欠陥列をリダンダントセルアレイ２０内のリダンダント列に代替するための欠陥列アドレスを貯蔵する。入出力コ−ディングブロック３４はアドレス貯蔵ブロック３２から提供される出力信号に応答してリダンダンシ選択信号ＲＳｉを発生する。リダンダンシ選択信号ＲＳｉはフラッシュメモリ装置の入出力ピンＩ／Ｏｉ（この実施形態で、ｉ＝０〜１５）に各々対応する。
【００１１】
読み出し動作中、列パスゲ−ト回路４０は列デコ−ダ回路５０の出力信号に応答してメインセルアレイ１０内の第１列のうち一部分とリダンダントセルアレイ２０内の第２列のうち少なくとも一つを選択する。メインセルアレイ１０の選択された列は入出力ピンＩ／Ｏ０〜Ｉ／Ｏ１５に各々対応する。同時に、行アドレスデコ−ダ６０は行アドレスＲＡを信号ＷＬ０，．．．，ＷＬｍにデコ−ディングする。
【００１２】
その後、感知増幅器ＳＡ及び書き込みドライバＷＤ回路７０が選択された列を通じてメインセルアレイ１０からデ−タを読み出し、選択された列を通じてリダンダントセルアレイ２０からデ−タを読み出す。ブロック３２に入力された列アドレスＣＡがアドレス貯蔵ブロック３２に貯えられたアドレスと一致すると、リダンダンシ選択信号ＲＳｉのうち一つが活性化される。これはメインセルアレイ１０内の選択された列のうち一つに欠陥があるために起こる。だから、マルチプレクサ回路９０は活性化されたリダンダンシ選択信号ＲＳｉに応答してメインセルアレイ１０の欠陥列を通じて読み出されたデ−タの代わりにリダンダントセルアレイ２０の選択された列を通じて読み出されたデ−タを選択する。Ｉ／Ｏバッファ１００はマルチプレクサ９０から導出されるデ−タを出力する。
【００１３】
【発明が解決しようとする課題】
ウェハレベル又はパッケ−ジレベルでブロック３２及び３４内に含まれた電気又はレ−ザ−ビ−ムヒュ−ズをカッティングすることによりアドレス貯蔵ブロック３２が欠陥アドレスを貯蔵する時一つの問題点が起こる。この問題点はリダンダントセルアレイ２０内の全てのリダンダントメモリセルをテストすることが不可能であることである。このような欠点を解決するために、評価されるリダンダントメモリセルを活性化させるための追加的な回路が使用されてきた。だが、追加的な回路は空間を占め、これはフラッシュメモリ装置のサイズを広める。それに、リダンダンシ選択回路３０のヒュ−ズをカッティングすることには長時間がかかる。
【００１４】
本発明の目的は自由に全てのリダンダントメモリセルをテストできるリダンダンシ選択回路を有するフラッシュメモリ装置を提供することにある。
【００１５】
本発明の他の目的はテスト時間を縮められるリダンダンシ選択回路を有するフラッシュメモリ装置を提供することにある。
【００１６】
【課題を解決するための手段】
前述したような諸般の目的を達成するための本発明の特徴によると、半導体メモリ装置は第１行と第１列とのマトリックス状で配列された第１メモリセルの第１アレイと、第２行と第２列とのマトリックス状で配列された第２メモリセルの第２アレイと、列アドレスに応答して第１列のうち少なくとも二つの列と第２列のうち少なくとも一つの列を選択する列選択器と、選択された第１列を通じてそして選択された第２列を通じて第１アレイからそして第２アレイから各々デ−タを読み出す読み出し手段と、読み出しサイクル時、列アドレスに応答して第１リダンダンシアドレスと第２リダンダンシアドレスとを同時に発生させる発生手段とを含み、第１リダンダンシアドレスは前記列アドレスが欠陥アドレスであるかの可否を示し、第２リダンダンシアドレスは選択された第１列のうち欠陥列が配列された位置を示し、さらにこれら第１及び２リダンダンシアドレスに応答して選択された第１列に各々対応するリダンダンシ選択信号を発生するリダンダンシ発生手段と、列アドレスが欠陥アドレスであることを第１リダンダンシアドレスが示す時、リダンダンシ選択信号に応答して選択された第１欠陥列のデ−タを選択された第２列のデ−タに代替する代替手段とを含む。
【００１７】
このような装置によると、メインセルアレイと同一のフラッシュＥＥＰＲＯＭセルを用いて欠陥セルのアドレスを貯えることにより、リダンダンシセルアレイの全てのリダンダントメモリセルをテストするために必要なアドレスをリダンダンシ選択回路に自由にプログラムできる。
【００１８】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。
【００１９】
図４を参照すると、本発明によるフラッシュメモリ装置がブロック図で示されている。フラッシュメモリ装置はメインセルアレイ２００、リダンダントセルアレイ２１０、行デコ−ダ回路２２０、列デコ−ダ回路２３０、列パスゲ−ト回路２４０、感知増幅器及び書き込みドライバ回路２５０及び２６０、そしてマルチプレクサ回路２７０を含む。これらの構成要素は図５及び図６を参照して詳細に説明する。
【００２０】
図５には、メインセルアレイ２００が示されており、アレイ２００は複数のワ−ドラインＷＬ０〜ＷＬｍと複数のビットラインＢＬ０〜ＢＬｎとのマトリックスで配列されたフラッシュＥＥＰＲＯＭセルを含む。セルはソ−スラインＳＬに連結される。即ち、フラッシュＥＥＰＲＯＭセルの読み出し、消去及びプログラム動作は前述したような方法と同一の方法で遂行され、従ってそれに対する説明は省略する。
【００２１】
図６を参照すると、メインセルアレイ２００内の列（“メイン列”と称する）は例えば、１６本の入出力ピンＩ／Ｏ０〜Ｉ／Ｏ１５に各々対応するように１６本のビットセグメント（又は“入出力ブロック”と称する）２０１に分離される。第１列選択器２４０ａは列デコ−ダ回路２３０の制御により各ビットセグメント２０１内のメイン列のうち一つを選択する。リダンダントセルアレイ２１０は複数のリダンダント列（図示せず）の少なくとも一つのリダンダントビットセグメント２１１を含み、メインセルアレイ２００とリダンダントセルアレイ２１０とは同一の行（又はワ−ドライン）を共有する。第２列選択器２４０ｂは列デコ−ダ回路２３０の制御下でリダンダントセルアレイ２１０内のリダンダント列のうち一つを選択する。第１及び第２列選択器２４０ａ及び２４０ｂは図４の列パスゲ−ト回路２４０を構成する。
【００２２】
回路２５０には入出力ピンＩ／Ｏ０〜Ｉ／Ｏ１５に各々対応するように１６個の感知増幅器と１６個の書き込みドライバとが設けられる。感知増幅器の各々は読み出し時、対応するビットセグメント２０１内の選択された列を通じてメインセルアレイ２００からデ−タを読み出し、書き込みドライバの各々はプログラムデ−タによりプログラム電圧又はプログラム禁止電圧に対応するビットセグメント２０１内の選択された列を駆動する。一つの感知増幅器及び一つの書き込みドライバが回路２６０内に設けられる。メインセルアレイ２００に対応する感知増幅器の出力信号は対応するマルチプレクサ２７０へ各々供給される。これと同時に、リダンダントセルアレイ２１０に対応する感知増幅器の出力信号は図６に示されたように１６個のマルチプレクサへ共通に供給される。各マルチプレクサは対応するリダンダンシ選択信号ＲＳｉに応答してそのように供給された二つの入力信号のうち一つを選択する。
【００２３】
例えば、リダンダンシ選択信号ＲＳ０が活性化される時、マルチプレクサはリダンダンシ選択信号ＲＳ０に応答してメインセルアレイ２００からのデ−タの代わりにリダンダントセルアレイ２１０からのデ−タを伝達する。これは第１入出力ピンＩ／Ｏ０に対応するビットセグメント２０１内の選択された列が欠陥列であることを意味する。一方、リダンダンシ選択信号ＲＳ０が非活性化される時、マルチプレクサはリダンダントセルアレイ２１０からのデ−タの代わりにメインセルアレイ２００からのデ−タを伝達する。これは第１入出力ピンＩ／Ｏ０に対応するビットセグメント２０１内の選択された列が非欠陥列であることを意味する。
【００２４】
再び、図４を参照すると、本発明によるフラッシュメモリ装置はメインセルアレイ２００内の欠陥列に対応するアドレス、即ち列アドレスを貯えるリダンダンシ選択回路３００を付加的に含む。結局欠陥列がノ−マル読み出し及びプログラム動作モ−ドの間にリダンダントセルアレイ２１０内の対応するリダンダントビットラインに代替される。それに、リダンダンシ選択回路３００には、テスト動作モ−ドの間にアレイ２１０内の全てのリダンダントメモリセルがテストされるように列アドレスがプログラムされる。この説明から十分に理解できたように、テスト動作モ−ドの間リダンダントセルアレイ２１０内の全てのリダンダントメモリセルが選択されるようにアドレス情報がリダンダント選択回路３００内に自由に再び書き込める。そしてリダンダントメモリセル全てがテスト動作モ−ドの間プログラムされた列アドレスを用いてテストされる。即ち、アレイ２１０内のリダンダントメモリセルに貯えられたデ−タが読み出される。又、欠陥アドレスがリダンダント選択回路３００に貯えられ、その結果メインセルアレイ２００内の欠陥列はノ−マル動作モ−ド（例えば、プログラム動作及び読み出し動作）の間リダンダントセルアレイ２１０内の対応するリダンダント列に効果的に代替される。
【００２５】
リダンダント選択回路３００の望ましい実施形態が図７に示されている。リダンダント選択回路３００は図４に示されたメインセルアレイ２００内の欠陥メモリセルを代替するための欠陥アドレス情報を貯えるアレイ３１０を含む。アレイ３１０にはリダンダントセルアレイ２１０内の全てのリダンダントメモリセルをテストするためのアドレスも貯えられる。本発明によるアレイ３１０はメインセルアレイ２００と同一のフラッシュＥＥＰＲＯＭセルを用いて構成される。
【００２６】
アレイ３１０内に貯えられた欠陥アドレスが一サイクル毎にアクセスされるので、アレイ３１０のメモリセルはメインセルアレイ２００のセルよりさらに多い読み出しリテンション現象（ｒｅａｄ ｒｅｔｅｎｔｉｏｎ ａｐｐｅａｒａｎｃｅ）（又はソフトプログラム現象−ｓｏｆｔ ｐｒｏｇｒａｍ ａｐｐｅａｒａｎｃｅ）の影響を受ける。だから、アレイ３１０がよく知られたドレインタ−ンオン（過消去）及び読み出しリテンション（ソフトプログラム）現象から自由であることが望ましい。
【００２７】
アレイ３１０の望ましい実施形態を示す図８を参照すると、複数のセルユニット３１２、ワ−ドラインＷＬそして複数のビットラインＢＬ０〜ＢＬｎがアレイ３１０に設けられる。セルユニット３１２の各々は複数個、例えば二個のフラッシュＥＥＰＲＯＭセルＭＣ１及びＭＣ２を含む。フラッシュＥＥＰＲＯＭセルＭＣ１及びＭＣ２はドレイン、ソ−ス、浮遊ゲ−ト、そして制御ゲ−トを有するセルトランジスタを各々含む。各セルユニット３１２内のＥＥＰＲＯＭセルトランジスタの制御ゲ−トはワ−ドラインＷＬに共通に連結され、セルトランジスタのソ−スはソ−スラインＳＬに共通に連結され、セルトランジスタのドレインは対応するビットラインに共通に連結される。
【００２８】
アレイ３１０のセルがドレインタ−ンオン及び読み出しリテンション現象から自由なようにアレイ３１０は図９（Ａ）及び図９（Ｂ）に示された構造を有し、以下詳細に説明する。
【００２９】
先ず、図９（Ａ）を参照すると、ソフトプログラム問題を避けるためのアレイ構造が示されている。ＥＥＰＲＯＭセルトランジスタはビットラインＢＬに並列連結され、ワ−ドラインＷＬに共通に連結される。具体的には、セルトランジスタの制御ゲ−トはワ−ドラインＷＬに共通に連結され、トランジスタのドレインはビットラインＢＬに共通に連結され、トランジスタのソ−スはソ−スラインＳＬに共通に連結される。即ち、１−ビットデ−タが各々並列連結された複数のＥＥＰＲＯＭセルに貯えられる。だから、一部のＥＥＰＲＯＭセルがソフトプログラムされる場合において、少なくとも一つのＥＥＰＲＯＭセルがＯＮセルで動作すると、ＥＥＰＲＯＭセルのセルユニットからデ−タを読み出せる。図９（Ａ）のアレイ構造は向上した感知速度のような他の利点を有する。
【００３０】
図９（Ｂ）に示されたように、複数のＥＥＰＲＯＭセルが一つのワ−ドラインＷＬに並列連結され、これはアレイ３１０のセルがドレインタ−ンオン現象から自由にするためである。又、各ＥＥＰＲＯＭセルは対応するビットラインに連結される。この構成によると、ＥＥＰＲＯＭセルが過消去されても、他のＥＥＰＲＯＭセルは過消去されたセルにより影響を受けない。即ち、アレイ３１０のセルはドレインタ−ンオン現象から自由である。
【００３１】
結果的に、アレイ３１０が図９（Ａ）及び図９（Ｂ）に示された構造を有するので、アレイ３１０はセルドレインタ−ンオン及び読み出しリテンション現象から自由である。それに、アレイ３１０のセルは０Ｖのスレッショルド電圧又は負のスレッショルド電圧を有するように消去される。このような消去スキムを使用することにより、アレイ３１０の読み出しサイクルで比較的低い電圧をワ−ドラインに印加できる。従って、アレイ３１０のセルには弱いストレスしか加えられず、その結果読み出しリテンション（ソフトプログラム）現象を防止できる。
【００３２】
再び、図７を参照すると、リダンダンシ選択回路３００は第１デコ−ダ３２０、列パスゲ−ト回路３３０、感知増幅器回路３４０、第２デコ−ダ３５０、書き込みコントロ−ラ３６０そして書き込みドライバ回路３７０を含む。第１デコ−ダ３２０はアドレス信号Ａｉを受け入れ、信号をデコ−ディングする。前述したように、ただ一つのワ−ドラインＷＬがアレイ３１０に配列されるので、デコ−ディングされたアドレス信号はアレイ３１０のビットラインＢＬ０〜ＢＬｎを選択するための信号として使用される。ワ−ドラインＷＬ読み出しサイクルで、メインセルアレイ２００に供給されるワ−ドライン電圧より低い、電源電圧が供給される。これは前記アレイ３１０のセルが０Ｖのスレッショルド電圧又は負電圧レベルのスレッショルド電圧を有するからである。列パスゲ−ト回路３３０は第１デコ−ダ３２０の出力信号に応答してビットラインＢＬ０〜ＢＬｎのうち少なくとも二本のビットラインを選択する。例えば、ビットラインＢＬ０〜ＢＬｎのうち５本のビットラインが列パスゲ−ト回路３３０により選択される。だから、感知増幅器回路３４０は５個の感知増幅器を含み、書き込みドライバ回路３７０は５個の書き込みドライバを含む。
【００３３】
読み出しサイクルで、リダンダンシ選択回路３００の感知増幅器回路３４０はメインセルアレイ２００と関連した感知増幅器と同期して動作する。アレイ３１０から読み出された５ビットのデ−タワ−ドはメインセルアレイ２００の欠陥列を対応するリダンダント列に代替するための情報として使用される。第１リダンダンシアドレスで５ビットデ−タワ−ドの最上位ビット信号は第１デコ−ダ３２０に供給されるアドレスＡｉが欠陥アドレスであるかの可否を示す。残りデ−タビットは第２リダンダンシアドレスを形成する。第２リダンダンシアドレスは入出力ピンＩ／Ｏ０〜Ｉ／Ｏ１５の各々に対応するマルチプレクサ２７０のうち一つを選択するために使用される。例えば、最上位ビット信号はアドレスＡｉが欠陥アドレスであることを示す時、最上位ビット信号はハイレベルを有する。一方、最上位ビット信号はアドレスＡｉが欠陥アドレスではないことを示す時、最上位ビット信号はロ−レベルを有する。前述した説明から分かったように、第１デコ−ダ、アレイ及び感知増幅器回路は第１リダンダンシアドレス及び第２リダンダンシアドレスを発生するための手段を構成する。
【００３４】
続けて図７を参照すると、第２デコ−ダ３５０は感知増幅器回路３４０の出力信号をデコ−ディングしてマルチプレクサ２７０に各々対応するリダンダンシ選択信号ＲＳ０〜ＲＳ１５を発生する。最上位ビット信号がハイで活性化される時、第２デコ−ダ３５０は回路３４０の出力信号のうち残り信号に応答してリダンダンシ選択信号ＲＳ０〜ＲＳ１５のうち一つを活性化させる。
【００３５】
リダンダントセルアレイ２１０をテストしてメインセルアレイ２００の欠陥列を代替するためのアドレス情報は書き込みコントロ−ラ３６０の制御下でアレイ３１０内にプログラムされる。アドレス情報をプログラムするため、先ず、フラッシュメモリ装置はテスト動作モ−ドへ進入する。テスト動作モ−ドで書き込みコントロ−ラ３６０はテスト信号ＴＥに応答してアレイ３１０のプログラム動作を制御する。例えば、書き込みコントロ−ラ３６０はアレイ３１０にプログラムされるデ−タＸＤｉを受け入れて書き込みドライバ回路３７０へ入力されるデ−タＤｉを伝達する。プログラム動作に必要な電圧は外部から又はフラッシュメモリ装置内で使用される高電圧発生回路（図示せず）から供給される。
【００３６】
プログラム動作に必要な電圧が外部から供給されると仮定する。このような仮定下で、書き込みコントロ−ラ３６０はアレイ３１０のワ−ドラインＷＬに供給される高電圧Ｖ_WLを受け入れて第１デコ−ダ３２０へ高電圧Ｖ_WLを伝達する。書き込みドライバ回路３７０は列パスゲ−ト回路３３０及び第１デコ−ダ３２０により選択されたビットラインを、入力されたデ−タＤｉによりプログラム電圧又はプログラム禁止電圧に駆動する。このようなバイアス環境下で、ワ−ドラインと選択されたビットラインとに配列されたＥＥＰＲＯＭセルはプログラムされる。
【００３７】
本発明によると、図４のリダンダンシ選択回路３００は電気又はレ−ザビ−ムヒュ−ズの代わりにメインセルアレイ２００と同一のフラッシュＥＥＰＲＯＭセルを用いて欠陥セルのアドレスを貯える。これはアレイ２１０の全てのリダンダントメモリセルをテストするために必要なアドレスを自由にプログラムできることを意味する。だから、リダンダントメモリセルをテストするため別途の回路が不要になるので、リダンダントメモリセルをテストする機能を含んでもフラッシュメモリ装置のサイズは広まらない。それに、工程が従来技術のヒュ−ズカッティング工程より早い。だから、フラッシュメモリ装置の全般的なテスト時間が縮まり、フラッシュメモリ装置のテストコストが減少する。
【００３８】
本発明による方法が以下説明される。複数のメインセルとリダンダント列とで配列されてそしてメインセルとは違う複数のリダンダントセルを有するフラッシュメモリ装置をテストするための方法である。この方法はフラッシュメモリ装置をテストモ−ドに設定する段階と、メインセルのうち少なくとも一つをテストする段階とを含む。メインセルに対するテストはリダンダントセルのテスト前後に起こる。
【００３９】
その後、複数の列アドレスが順次に生成される。列アドレスはリダンダンシ列のうち幾つか、望ましくは全てに対応する。
【００４０】
その後、各列アドレスがリダンダンシ選択回路に印加され、リダンダンシ選択回路はリダンダンシ選択信号を発生する。リダンダンシ選択信号はリダンダンシ列を選択するように複数のマルチプレクサに印加される。その後、選択された列の幾つか、望ましくは全てのリダンダントセルがテストされる。
【００４１】
【発明の効果】
以上のように本発明によれば、リダンダンシ選択回路は電気又はレ−ザビ−ムヒュ−ズの代わりにメインセルアレイと同一のフラッシュＥＥＰＲＯＭセルを用いて欠陥セルのアドレスを貯える。これはアレイの全てのリダンダントメモリセルをテストするために必要なアドレスを自由にプログラムできることを意味する。だから、リダンダントメモリセルをテストするための別途の回路が不要になるので、リダンダントメモリセルをテストする機能を含んでもフラッシュメモリ装置のサイズは広まらない。それに、工程が従来技術のヒュ−ズカッティング工程より早い。従って、フラッシュメモリ装置の全般的なテスト時間が縮まり、フラッシュメモリ装置のテストコストが減少する。
【図面の簡単な説明】
【図１】一般的なＥＥＰＲＯＭセルトランジスタを示す断面図である。
【図２】オン及びオフセルの目標スレッショルド電圧分布を示す図面である。
【図３】一般的なフラッシュメモリ装置を示すブロック図である。
【図４】本発明によるフラッシュメモリ装置を示すブロック図である。
【図５】図４に示されたメインセルアレイの個別トランジスタを示す図面である。
【図６】図４に示されたメインセルアレイ、リダンダントセルアレイ、列パスゲ−ト回路、感知増幅器回路及びマルチプレクサ回路を示すブロック図である。
【図７】本発明によるリダンダンシ選択回路を有するメモリセルアレイの望ましい実施形態を示す図面である。
【図８】図７に示されたアレイの望ましい実施形態の個別トランジスタを示す図面である。
【図９】ソフトプログラム及びドレインタ−ンオン問題を解決するためのアレイ構造を示す図面である。
【符号の説明】
２００ メインセルアレイ
２１０ リダンダントセルアレイ
２２０ 行デコ−ダ回路
２３０ 列デコ−ダ回路
２４０ 列パスゲ−ト回路
２５０，２６０ 感知増幅器及び書き込みドライバ回路
２７０ マルチプレクサ
３００ リダンダンシ選択回路

Claims (20)

1. 第１行と第１列とのマトリックス状で配列された第１メモリセルの第１アレイと、
   第２行と第２列とのマトリックス状で配列された第２メモリセルの第２アレイと、
   列アドレスに応答して前記第１列のうち少なくとも二つの列と前記第２列のうち少なくとも一つの列を選択する列選択器と、
   前記選択された第１列を通じてそして前記選択された第２列を通じて前記第１アレイからそして第２アレイから各々データを読み出す読み出し手段と、
   読み出しサイクル時、前記列アドレスに応答して第１リダンダンシアドレスと第２リダンダンシアドレスとを同時に発生させる手段とを含み、
   前記第１リダンダンシアドレスは前記列アドレスが欠陥アドレスであるかの可否を示し、前記第２リダンダンシアドレスは前記選択された第１列のうち欠陥列が配列された位置を示し、さらに、
   前記第１及び第２リダンダンシアドレスに応答して前記選択された第１列に各々対応するリダンダンシ選択信号を発生するリダンダンシ発生手段と、
   前記列アドレスが欠陥アドレスであることを前記第１リダンダンシアドレスが示す時、前記リダンダンシ選択信号に応答して前記選択された第１欠陥列のデータを前記選択された第２列のデータに代替する代替手段とを含むことを特徴とする半導体メモリ装置。
2. 前記半導体メモリ装置は前記第２アレイ内の第２メモリセルの全てが欠陥に対してテストされるテスト動作モ−ドを有することを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記テスト動作モードの間に、前記第１アレイ内の第１メモリセルのうち、任意のセルは欠陥が存在するかの可否に関係なく前記テスト動作モードの読み出しサイクル時、前記選択された第２列のデータが出力されるようにテストアドレスが前記発生手段にプログラムされることを特徴とする請求項２に記載の半導体メモリ装置。
4. 前記発生手段は複数のセルユニットの第３アレイを含み、各ユニットは前記第１メモリセルと同一の少なくとも二つの第３メモリセルを含むことを特徴とする請求項３に記載の半導体メモリ装置。
5. 前記第３メモリセルの各々は電気的に消去及びプログラム可能なＲＯＭセルを含み、前記セルはソース、ドレイン、浮遊ゲート及び制御ゲートを有するセルトランジスタを含むことを特徴とする請求項４に記載の半導体メモリ装置。
6. 各セルユニット内の二つのＥＥＰＲＯＭセルゲートはワードラインに共通に連結され、前記二つのＥＥＰＲＯＭセルのドレインは対応するビットラインに共通に連結され、前記二つのＥＥＰＲＯＭセルのソースはソースラインに共通に連結されることを特徴とする請求項５に記載の半導体メモリ装置。
7. 前記発生手段は
   前記列アドレスに応答して列選択信号を発生するデコーダと、
   前記列選択信号に応答して前記第３アレイ内のビットラインのうち少なくとも一つを選択する第２列選択器と、
   前記選択されたビットラインを通じて前記第３アレイからデータビット信号を読み出して前記第１及び第２リダンダンシアドレスで前記読み出されたデータビット信号を出力する感知増幅器回路とを含むことを特徴とする請求項４に記載の半導体メモリ装置。
8. 前記第３アレイ内のワードラインは読み出し動作時、電源電圧が供給されることを特徴とする請求項７に記載の半導体メモリ装置。
9. 前記感知増幅器回路は前記第１アレイと関連した読み出し手段と同期して動作することを特徴とする請求項７に記載の半導体メモリ装置。
10. 前記発生手段は書き込みコントローラを付加的に含み、前記書き込みコントローラは前記テストアドレス及び前記欠陥セルのアドレスをプログラムする動作を制御することを特徴とする請求項７に記載の半導体メモリ装置。
11. 各々が入出力ピンに対応してメインメモリセルの複数のメイン列ビットセグメントを有する複数の入出力ブロックに分けられたメインセルアレイと、
    リダンダントメモリセルの複数のリダンダント列のリダンダントビットセグメントを含むリダンダンシセルアレイと、
    列アドレスに応答して前記メイン列のうち少なくとも二つの列と前記リダンダント列のうち少なくとも一つの列を選択する列選択器と、
    前記入出力ブロックに各々対応し、各々が前記列選択器により選択された対応するメイン列を通じて対応する入出力ブロック内に貯えられたデータを感知増幅する複数の第１感知増幅器と、
    前記列選択器によりリダンダント列を通じて前記リダンダントセルアレイ内に貯えられたデータを感知増幅する少なくとも一つの第２感知増幅器と、
    前記入出力ピンに各々対応するリダンダンシ選択信号を発生させるリダンダンシ選択回路とを備え、
    前記リダンダンシ選択回路は読み出しサイクル時、前記列アドレスに応答して第１リダンダンシアドレスと第２リダンダンシアドレスとを同時に発生させる発生手段を含み、前記第１リダンダンシアドレスは前記列アドレスが欠陥アドレスであるかの可否を示し、前記第２リダンダンシアドレスは前記選択されたメイン列のうち欠陥列が配列された位置を示し、前記リダンダンシ選択回路は前記第１及び第２リダンダンシアドレスに応答して前記リダンダンシ選択信号を発生させ、さらに、
    前記入出力ピンに各々連結され、各々が対応する第１感知増幅器及び前記第２感知増幅器からの出力を受け入れて対応するリダンダンシ選択信号に応答して前記出力のうち一つを選択する複数のマルチプレクサを含むことを特徴とするフラッシュメモリ装置。
12. 前記フラッシュメモリ装置は前記リダンダントセルアレイ内のリダンダントメモリセルの全てが欠陥に対してテストされるテスト動作モードを有することを特徴とする請求項１１に記載のフラッシュメモリ装置。
13. 前記テスト動作モードの間に、前記メインセルアレイ内のメインメモリセルのうち、任意のセルの欠陥が存在するかの可否に関係なく前記テスト動作モードの読み出しサイクル時、前記選択されたリダンダント列のデータが出力されるようにテストアドレスが前記発生手段にプログラムされることを特徴とする請求項１２に記載のフラッシュメモリ装置。
14. 前記発生手段は複数のセルユニットのアレイを含み、各ユニットは前記メインメモリセルと同一の少なくとも二つのメモリセルを含むことを特徴とする請求項１３に記載のフラッシュメモリ装置。
15. 前記メモリセルの各々は電気的に消去及びプログラム可能なＲＯＭセルを含み、前記セルはソース、ドレイン、浮遊ゲート及び制御ゲートを有するセルトランジスタを含むことを特徴とする請求項１４に記載のフラッシュメモリ装置。
16. 各セルユニット内の二つのＥＥＰＲＯＭセルゲートは前記発生手段内のワードラインに共通に連結され、前記二つのＥＥＰＲＯＭセルのドレインは前記発生手段内に対応するビットラインに共通に連結され、前記二つのＥＥＰＲＯＭセルのソースは前記発生手段内のソースラインに共通に連結されることを特徴とする請求項１５に記載のフラッシュメモリ装置。
17. 前記発生手段は
    前記列アドレスに応答して列選択信号を発生するデコーダと、
    前記列選択信号に応答して前記発生手段内のビットラインのうち少なくとも一つを選択する第２列選択器と、
    前記選択されたビットラインを通じて前記発生手段内のアレイからデータビット信号を読み出して前記第１及び第２リダンダンシアドレスで前記読み出されたデータビット信号を出力する複数の第３感知増幅器とを含むことを特徴とする請求項１４に記載のフラッシュメモリ装置。
18. 前記発生手段のアレイ内のワードラインは読み出し動作時電源電圧が供給されることを特徴とする請求項１７に記載のフラッシュメモリ装置。
19. 前記第３感知増幅器は前記メインセルアレイと関連した第１感知増幅器と同期して動作することを特徴とする請求項１７に記載のフラッシュメモリ装置。
20. 前記発生手段は書き込みコントローラを付加的に含み、前記書き込みコントローラは前記テストアドレス及び前記欠陥セルのアドレスをプログラムする動作を制御することを特徴とする請求項１７に記載のフラッシュメモリ装置。

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