JPH06275094A - 半導体装置および半導体メモリ装置 - Google Patents

半導体装置および半導体メモリ装置

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JPH06275094A
JPH06275094A JP5063573A JP6357393A JPH06275094A JP H06275094 A JPH06275094 A JP H06275094A JP 5063573 A JP5063573 A JP 5063573A JP 6357393 A JP6357393 A JP 6357393A JP H06275094 A JPH06275094 A JP H06275094A
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JP
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circuit
redundant
signal
memory cell
use detection
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JP5063573A
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Takahiro Komatsu
隆宏 小松
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Priority to DE4344233A priority patent/DE4344233C2/de
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme

Abstract

(57)【要約】 【構成】 ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）であって、改善された冗長使用検出回路１５と、
欠陥行をプログラムするための冗長ヒューズ回路１１
と、冗長ヒューズ回路をイネーブルするための冗長イネ
ーブル回路１０とを含む。冗長使用検出回路１５は、冗
長イネーブル回路からの冗長使用信号φRRに応答して導
通するスイッチング素子を含む。冗長使用検出モードに
おいて高電圧が外部端子３８を介して与えられ、冗長使
用検出回路に流入する電流の存在により冗長回路の使用
が検出できる。 【効果】 冗長使用検出回路においてヒューズ素子が必
要とならないので、集積度がより改善され、同時に、冗
長回路の使用が容易に検出され得る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に半導体装置お
よび半導体メモリ装置に関し、特に、冗長回路の使用を
外部から容易に検出できる半導体装置および半導体メモ
リ装置に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置の集積度がま
すます高くなっており、製造におけるより高い信頼性が
望まれている。一方、半導体集積回路装置の製造におけ
る歩留りを改善するため、一般に半導体集積回路装置内
に冗長回路が設けられている。特に、ダイナミックラン
ダムアクセスメモリ（以下「ＤＲＡＭ」という），スタ
ティックランダムアクセスメモリ（以下「ＳＲＡＭ」と
いう）などの半導体メモリは、大きな記憶容量を実現す
るために高い集積度を有しており、これらにおいても冗
長回路が設けられている。
【０００３】一般に、冗長回路は、欠陥回路が発見され
たとき、その欠陥回路を機能的に置換するために半導体
集積回路装置内に設けられる。すなわち、半導体集積回
路装置内に設けられたヒューズ素子を溶断することによ
り、冗長回路が能動化され、それにより冗長回路が欠陥
回路に代わって動作される。
【０００４】半導体集積回路装置内に何らかの故障の存
在が認識されたとき、その故障が存在する場所（または
位置）を特定する必要がある。しかしながら、冗長回路
が能動化されているか否かでそれを探し出す作業は一般
に異なったものとなる。したがって、まず、冗長回路の
能動化（または使用）の有無を外部から検出する必要が
ある。この目的で、以下のような先行技術が知られてい
る。
【０００５】図２０は、従来の冗長使用検出回路の一例
を示す回路図である。図２０を参照て、冗長使用検出回
路５８は、何らかの入力端子または予め定められた入力
端子３７に接続される。冗長使用検出回路５８は、端子
３７と接地電位との間に直列に接続されたヒューズ素子
ＦＳ，ＮＭＯＳトランジスタＱ３１およびＱ３２を備え
る。各トランジスタＱ３１およびＱ３２は、ダイオード
接続態様で設けられる。
【０００６】図示されていない冗長回路が使用されない
とき、言換えると冗長回路が能動化されないとき、ヒュ
ーズ素子ＦＳが残される。他方、冗長回路が使用される
とき、言換えると冗長回路が能動化されるとき、ヒュー
ズＦＳは外部から与えられる電圧によりまたはレーザに
より溶断される。
【０００７】したがって、冗長回路の使用の有無の検出
は、端子３７に高電圧を与えることにより行なわれ得
る。すなわち、高電圧源１４２から高電圧が端子３７に
与えられ、冗長回路の使用は端子３７を介して流れる電
流の存在を電流計１４１により検出することにより行な
われる。高電圧として、各々がダイオードとして動作す
るトランジスタＱ３１およびＱ３２を導通させるに足る
電圧レベルが選ばれる。
【０００８】たとえば、冗長回路が使用されていないと
き、高電圧を供与することにより、電流がヒューズ素子
ＦＳ，トランジスタＱ３１およびＱ３２を介して流れ
る。他方、冗長回路が使用されているとき、ヒューズ素
子ＦＳが切断されているので、端子３７を介して電流は
流れない。したがって、電流計１４１により端子３７を
介して流れる電流の存在を知ることができる。言換える
と、電流計１４１により、冗長回路の使用の有無を外部
から知ることができる。
【０００９】図２１は、従来の冗長使用検出回路の別の
例を示す回路図である。図２１に示した冗長使用検出回
路５９は、米国特許番号４，４８０，１９９において開
示されている。この冗長使用検出回路５９においても、
外部端子ＴＴＬＰINを介して高電圧が与えられ、ヒュー
ズ素子ＦＳの接続または切断により異なった電流が流れ
る。図２１に示したヒューズ素子ＦＳも、冗長回路の使
用の有無に基づいて残されるまたは切断されるので、外
部端子ＴＴＬＰINを介して流れる電流の有無を検出する
ことにより、冗長回路の使用の有無を知ることができ
る。
【００１０】図２３は、従来の冗長使用検出回路を用い
た半導体メモリの回路ブロック図である。図２３に示し
た回路は、特開昭６２−２２３００号公報において開示
されている。
【００１１】図２３を参照して、メモリセルアレイ１０
１は、ビット線１０３および１０４の間に接続されたメ
モリセルＭＣを備える。メモリセルＭＣは、ワード線１
０２上の活性化信号に応答して選択される。メモリセル
アレイ１０１の端部に、冗長メモリセル列１０５が設け
られる。冗長メモリセル列１０５も、ビット線およびワ
ード線に接続されたメモリセルを含む。
【００１２】アドレスバッファ１１１ないし１１ｎは、
外部から与えられるアドレス信号ＡａないしＡｎを受け
る。プログラム素子１３１ないし１３ｎは、欠陥メモリ
セル列のアドレスをプログラムするために設けられる。
Ｙデコーダ１０８は、アドレス信号ＡａないしＡｎをデ
コードし、アクセスされるべき１つの列をセレクタ回路
１０４を介して選択する。メモリセルから読出されたデ
ータ信号は、出力バッファ１０７を介して出力される。
【００１３】冗長使用検出回路６０は、ＮＭＯＳトラン
ジスタ１２１，１２２および１２５と、高抵抗素子１２
３とを含む。外部端子１２６と接地電位との間に、電流
計１４１および高電圧源１４２が接続される。
【００１４】メモリセルアレイ１０１内に欠陥メモリセ
ル列が存在する場合では、プログラム素子１３１ないし
１３ｎを選択的に切断することにより、欠陥メモリセル
列のアドレスがプログラムされる。したがって、欠陥メ
モリセル列へのアクセスを要求するアドレス信号Ａａな
いしＡｎが外部から与えられたとき、プログラム素子１
３１ないし１３ｎは冗長メモリセル列を選択するための
信号ＳＲを出力する。冗長メモリセル列１０５は信号Ｓ
Ｒに応答してアクセスされる。信号ＳＲは、冗長使用検
出回路６０にも与えられる。トランジスタ１２１は、ゲ
ート電極を介して信号ＳＲを受ける。
【００１５】図２３に示した半導体メモリにおける冗長
回路の使用の有無は次のように外部から検出される。ま
ず、外部端子１２６に電流計１４１および高電圧源１４
２が接続される。次に、アドレスバッファ１１１ないし
１１ｎを介して順次に変化するアドレス信号Ａａないし
Ａｎが与えられる。プログラム素子１３１ないし１３ｎ
の選択的切断により欠陥メモリセル列のアドレスがプロ
グラムされているものと仮定すると、欠陥メモリセル列
へのアクセスを要求するアドレス信号ＡａないしＡｎが
与えられたとき、プログラム素子１３１ないし１３ｎか
ら冗長メモリセル列アクセス信号ＳＲが出力される。
【００１６】信号ＳＲに応答して、トランジスタ１２１
はオフし、一方、トランジスタ１２２がオンする。した
がって、高電圧源１４２から、端子１２６，トランジス
タ１２５および１２２を介して電源ＶDDに向かって電流
が流れる。この電流を電流計１４１により検出すること
により、冗長回路の使用が検出され得る。
【００１７】他方、冗長回路が使用されないとき、いず
れのアドレス信号ＡａないしＡｎが与えられても冗長メ
モリセル列選択信号ＳＲがプログラム素子１３１ないし
１３ｎから出力されない。したがって、トランジスタ１
２１はオンし続け、一方、トランジスタ１２２はオフし
続ける。前述のように抵抗素子１２３は高い抵抗値を有
しており、しかもトランジスタ１２２がオフするので、
端子１２６を介して電流が流れず、このことは電流計１
４１を介して知ることができる。
【００１８】図２２は、従来の冗長使用検出回路のさら
に別の例を示す回路図である。図２３に示した冗長使用
検出回路６０に代えて、図２２に示した冗長使用検出回
路６１が適用され得ることが前述の特開昭６２−２２３
００号公報において開示されている。冗長使用検出回路
６１は、図２３に示した抵抗素子１２３に代えてキャパ
シタ１２７を用いている。この回路６１を用いることに
よっても、図２３に示した回路６０と同様に冗長回路の
使用の有無が検出できる。
【００１９】
【発明が解決しようとする課題】図２０ないし図２３に
示した冗長使用検出回路５８ないし６１を半導体集積回
路装置において用いることは、次のような問題を引起こ
す。
【００２０】まず、図２０および図２１に示した冗長使
用検出回路５８および５９は、冗長回路の使用の有無を
示すためのヒューズ素子ＦＳを備えている。すなわち、
冗長回路におけるプログラムのためのヒューズ素子だけ
でなく、追加のヒューズ素子ＦＳが冗長使用検出回路５
８および５９において設けられる。一般に、ヒューズ素
子が溶断されるとき、周辺回路へ熱的ダメージおよび溶
断物質の飛散による悪影響が及ぼされる。したがって、
これらの悪影響を防ぐため、ヒューズ素子の半径１０μ
ｍ程度の範囲内において他の配線およびトランジスタを
設けないよう設計されている。言換えると、冗長回路の
使用の有無を示すためのヒューズ素子を設けることは、
高集積化を妨げる原因となっている。
【００２１】これに加えて、図２０および図２１に示し
た冗長使用検出回路５８および５９においてヒューズ素
子ＦＳが残される場合では、ヒューズ素子ＦＳを介して
微小な電流が流れる。すなわち、通常の動作においてテ
スト用の高電圧が与えられない場合でも、冗長使用検出
回路５８および５９に電流が流入する。このことは、外
部端子３７（またはＴＴＬＰIN）に接続される他の半導
体集積回路装置にとって負荷の増加を意味している。
【００２２】さらには、図２２および図２３に示した冗
長使用検出回路６０および６１が用いられる場合では、
冗長回路の使用の有無を検出するためにすべてのメモリ
セル列を指定するためのアドレス信号ＡａないしＡｎを
順次与える必要がある。したがって、冗長回路の使用の
有無を検出するために、長い時間と複雑な制御信号の供
給が必要となる。
【００２３】この発明は、上記のような課題を解決する
ためになされたもので、その１つの目的は、冗長回路の
使用を外部から検出できる半導体装置および半導体メモ
リ装置において、集積度を改善することである。
【００２４】この発明のもう１つの目的は、冗長回路の
使用を外部から検出できる半導体装置および半導体メモ
リ装置において、通常の動作モードにおいて外部端子を
介して流れる電流を減少させることである。
【００２５】この発明のさらにもう１つの目的は、冗長
回路の使用を外部から検出できる半導体装置および半導
体メモリ装置において、冗長回路の使用の検出に要する
時間を短縮することである。
【００２６】
【課題を解決するための手段】請求項１の発明に係る半
導体装置は、欠陥回路の位置をプログラムするプログラ
ム手段と、プログラム手段からの出力信号に応答して、
欠陥回路を機能的に置換する冗長回路手段と、プログラ
ム手段を能動化する能動化手段と、予め定められた外部
端子と、外部端子と電源電位との間に接続され、能動化
手段からの出力信号に応答して導通するスイッチング回
路手段とを含む。
【００２７】請求項２の発明に係る半導体装置は、行お
よび列に配設された複数のメモリセルを備えたメモリセ
ルアレイと、メモリセルアレイ内の欠陥部分のアドレス
をプログラムするプログラム手段と、プログラム手段か
らの出力信号に応答して、メモリセルアレイ内の欠陥部
分を機能的に置換するための冗長回路手段と、プログラ
ム手段を能動化する能動化手段と、予め定められた外部
端子と、外部端子と電源電位との間に接続され、能動化
手段からの出力信号に応答して導通するスイッチング回
路手段とを含む。
【００２８】請求項３の発明に係る半導体メモリ装置
は、さらに、外部から与えられる制御信号に応答して、
半導体メモリ装置における冗長使用検出モードを規定す
る冗長使用検出モード規定手段を含む。
【００２９】
【作用】請求項１の発明における半導体装置では、冗長
回路手段の使用がプログラム手段のための能動化手段に
より決定される。スイッチング回路手段は、能動化手段
からの出力信号に応答して導通するので、外部端子に電
圧を与えることにより冗長回路手段の使用を容易に検出
することができる。これに加えて、冗長回路手段の使用
の検出のためのヒューズ素子が必要とならないので、集
積度が改善され得る。
【００３０】請求項２の発明における半導体メモリ装置
では、冗長回路手段の使用がプログラム手段のための能
動化手段により決定される。スイッチング回路手段は、
能動化手段からの出力信号に応答して導通するので、外
部端子に電圧を与えることにより冗長回路手段の使用を
容易に検出することができる。これに加えて、冗長回路
手段の使用の検出のためのヒューズ素子が必要とならな
いので、集積度が改善され得る。
【００３１】請求項３の発明における半導体メモリ装置
では、スイッチング回路手段が、冗長使用検出モード規
定手段からの出力信号に応答して、冗長使用検出モード
においてのみ導通するので、冗長使用検出モードを除く
他の動作モードにおいてスイッチング回路手段を介して
電流が流れるのが防がれる。したがって、外部端子に接
続される他の装置にとって負荷の増加が防がれる。
【００３２】
【実施例】以下の記載では、この発明がＤＲＡＭに適用
される例について説明されるが、この発明は、半導体メ
モリだけでなく、一般に冗長回路を備えた半導体集積回
路装置に適用され得ることが指摘される。
【００３３】図１は、この発明の一実施例を示すＤＲＡ
Ｍのブロック図である。図１を参照て、ＤＲＡＭ１００
は、行および列に配設された多数のメモリセルＭＣを備
えたメモリセルアレイ１を含む。アドレスバッファ４
は、外部から与えられるアドレス信号ＡＤを受ける。ア
ドレス信号ＡＤは、行アドレス信号ＲＡおよび列アドレ
ス信号ＣＡを時分割態様で含む。行アドレス信号ＲＡ
は、行デコーダ２に与えられる。列アドレス信号ＣＡ
は、列デコーダ３に与えられる。
【００３４】行デコーダ２は、行アドレス信号ＲＡに応
答してメモリセルアレイ１内のワード線を選択的に活性
化させる。一方、列デコーダ３は、列アドレス信号ＣＡ
に応答してメモリセルアレイ１内の列を選択する。
【００３５】ＤＲＡＭ１００は、さらに、メモリセルア
レイ１の端部に設けられた冗長メモリセル行８および冗
長メモリセル列９を含む。場合により、冗長メモリセル
行８および冗長メモリセル列９の一方が設けられる。冗
長メモリセル行８は、冗長行デコーダ（ＲＲＤ）１２か
らの出力信号に応答してアクセスされる。一方、冗長メ
モリセル列９は、冗長列デコーダ（ＲＣＤ）１４からの
出力信号に応答してアクセスされる。
【００３６】行デコーダ２および列デコーダ３によって
指定されたメモリセルＭＣから読出されたデータ信号
は、センスアンプ７によって増幅される。増幅されたデ
ータ信号は、プリアンプ１６および出力バッファ１７を
介して出力データＤｏとして外部に出力される。一方、
入力データＤｉは、入力バッファ１９および書込バッフ
ァ１８を介して入力される。
【００３７】クロック信号発生器６は、入力バッファ５
を介して、ロウアドレスストローブ信号／ＲＡＳ，カラ
ムアドレスストローブ信号／ＣＡＳおよび書込イネーブ
ル信号／Ｗを受ける。クロック信号発生器６は、これら
の状態制御信号／ＲＡＳ，／ＣＡＳおよび／Ｗに応答し
て、ＤＲＡＭ１００内の内部回路に制御のためのクロッ
ク信号を供給する。
【００３８】ＤＲＡＭ１００は、さらに、欠陥メモリセ
ル行のアドレスをプログラムするための冗長ヒューズ回
路（行）１１と、欠陥メモリセル列のアドレスをプログ
ラムするための冗長ヒューズ回路（列）１３とを含む。
冗長イネーブル回路１０は、冗長ヒューズ回路１１およ
び１３をイネーブルするための冗長イネーブル信号ＲＥ
を出力する。冗長ヒューズ回路１１および１３は、冗長
イネーブル信号ＲＥに応答して能動化される。
【００３９】たとえば、メモリセルアレイ１内に欠陥メ
モリセル行が存在するとき、欠陥メモリセル行を指定す
るためのアドレスが冗長ヒューズ回路１１においてプロ
グラムされる。プログラムは、冗長ヒューズ回路１１内
のヒューズを選択的に溶断することによって行なわれ
る。これに加えて、冗長イネーブル回路１０において図
示されていないヒューズ素子が溶断され、これにより冗
長イネーブル信号ＲＥが冗長ヒューズ回路１１に与えら
れる。
【００４０】欠陥メモリセル行を指定する行アドレス信
号ＲＡが与えられたとき、冗長ヒューズ回路１１は、行
デコーダ２を不能化し、冗長行デコーダ１２を能動化す
る。すなわち、冗長ヒューズ回路１１は、行アドレス信
号ＲＡに応答して、能動化信号ＲＲＥを冗長行デコーダ
１２に与える。冗長行デコーダ１２は、信号ＲＲＥに応
答して、冗長メモリセル行８をアクセスするための冗長
ワード線（図示せず）を活性化させる。したがって、欠
陥メモリセル行に代えて、冗長メモリセル行８がアクセ
スされることになる。
【００４１】冗長メモリセル列９へのアクセスも、冗長
メモリセル行８へのアクセスと類似の態様で行なわれ
る。すなわち、冗長ヒューズ回路１３において欠陥メモ
リセル列のアドレスがプログラムされる。欠陥メモリセ
ル列を指定する列アドレス信号ＣＡが与えられたとき、
冗長ヒューズ回路１３は列デコーダ３を不能化し、一
方、冗長列デコーダ１４を能動化する。それにより、欠
陥メモリセル列に代えて、冗長メモリセル列９がアクセ
スされる。
【００４２】ＤＲＡＭ１００は、さらに、外部端子３８
（または３９）を介して冗長回路の使用の有無を検出す
るための冗長使用検出回路１５を含む。冗長使用検出回
路１５は、冗長イネーブル回路１０から出力される冗長
使用信号φRRを受けるように接続される。冗長使用検出
回路１５は、他の実施例において、クロック信号発生器
６からインターロック信号φｋを受ける。冗長使用検出
回路１５は、冗長回路の使用の有無の検出のために使用
されない外部端子（またはスペア外部端子）３８に接続
される。場合により、冗長使用検出回路１５は、アドレ
ス入力端子３９に接続される。
【００４３】ＤＲＡＭ１００は、さらに、クロック信号
発生器６からの出力信号に応答してマルチプレクサ２０
におけるスイッチングを制御するためのカウンタ２２を
含む。Ｉ／Ｏコントロール回路２６は、クロック信号発
生器６からの出力信号に応答して、データ入力およびデ
ータ出力を制御する。ＤＲＡＭ１００は、さらに、内部
電圧発生回路２４，２５，…を含む。
【００４４】図２は、図１に示した冗長イネーブル回路
１０の回路図である。図２を参照して、冗長イネーブル
回路１０は、電源電位Ｖｃｃと接地電位との間に直列に
接続された抵抗素子３１およびヒューズ素子ＦＳ０を含
む。抵抗素子３１は、高い抵抗値を有している。抵抗素
子３１およびヒューズ素子ＦＳ０の共通接続ノードＮＣ
に、カスケードされたインバータ４１ないし４４が接続
される。冗長イネーブル信号ＲＥはインバータ４４から
出力され、一方、冗長使用信号φRRはインバータ４２か
ら出力される。
【００４５】冗長回路が使用されるとき、言換えるとメ
モリセルアレイ１内に欠陥メモリセル行が存在すると
き、ヒューズＦＳ０がレーザにより溶断される。したが
って、冗長イネーブル回路１０は、高レベルの冗長イネ
ーブル信号ＲＥを出力する。他方、冗長回路が使用され
ないとき、言換えると欠陥メモリセル行が存在しないと
き、ヒューズ素子ＦＳ０は残される。したがって、冗長
イネーブル回路１０は、低レベルの冗長イネーブル信号
ＲＥを出力する。
【００４６】図３は、図１に示した冗長ヒューズ回路１
１の回路図である。図３を参照して、行のための冗長ヒ
ューズ回路１１は、欠陥メモリセル行をプログラムする
ためのヒューズ素子ＦＳ１ないしＦＳｎと、ＮＭＯＳト
ランジスタＱ１ないしＱｎおよび３２とを含む。各トラ
ンジスタＱ１ないしＱｎは、ゲート電極を介して行アド
レス信号ＲＡ０，／ＲＡ０，…ＲＡ９，／ＲＡ９を受け
るように接続される。各トランジスタＱ１ないしＱｎ
は、図２に示したＰＭＯＳトランジスタ４５よりも大き
な電流駆動能力β（すなわち相互コンダクタンスｇｍ）
を有する。トランジスタ３２は、ゲート電極を介して、
クロック信号発生器６から与えられる行選択信号φRSを
受ける。トランジスタ３２は、冗長行デコーダ１２をイ
ネーブルするための信号ＲＲＥを出力する。
【００４７】メモリセルアレイ１内に欠陥メモリセル行
が存在するとき、図２および図３に示したヒューズ素子
ＦＳ０ないしＦＳｎは次のように溶断される。まず、冗
長イネーブル回路１０におけるヒューズ素子ＦＳ０が溶
断される。これにより、高レベルの冗長イネーブル信号
ＲＥが冗長ヒューズ回路１１に与えられる。
【００４８】次に、欠陥メモリセル行のアドレスを考慮
に入れて、ヒューズ素子ＦＳ１ないしＦＳｎが選択的に
溶断される。すなわち、欠陥メモリセル行を指定する特
定の行アドレス信号が与えられたときのみ出力信号ＲＲ
Ｅが立上がるように、ヒューズ素子ＦＳ１ないしＦＳｎ
が選択的に溶断される。信号ＲＲＥは、トランジスタ３
２を介して、冗長行デコーダ１２をイネーブルするため
に出力される。
【００４９】図２４は、図１に示した冗長ヒューズ回路
１２の回路図である。列のための冗長ヒューズ回路１３
も、行のための冗長ヒューズ回路１１と同様の回路構成
を有しておりかつ同様の態様で動作する。前述のよう
に、図１に示した冗長メモリセル行８および冗長メモリ
セル列９の少なくとも一方がＤＲＡＭ１００において設
けられるので、同様に図２および図２４に示した冗長ヒ
ューズ回路１１および１３の少なくとも一方が設けられ
る。ＮＭＯＳトランジスタ３３は、ゲート電極を介し
て、クロック信号発生器６から列選択信号φCSを受け
る。冗長ヒューズ回路１３は、冗長列デコーダイネーブ
ル信号ＲＣＥを出力する。
【００５０】図４は、図１に示した冗長使用検出回路１
５の一例を示す回路図である。図４に示した冗長使用検
出回路１５ａは、図１に示したＤＲＡＭ１００において
冗長使用検出回路１５として適用され得る。
【００５１】図４を参照して、この冗長使用検出回路１
５ａは、外部端子３８（または３９）と接地電位との間
に接続されたＮＭＯＳトランジスタＱ１１を含む。トラ
ンジスタＱ１１は、ゲート電極が図１に示した冗長イネ
ーブル回路１０から冗長使用信号φRRを受けるように接
続される。
【００５２】たとえば、冗長回路が使用されていると
き、高レベルの信号φRRが与えられる。トランジスタＱ
１１は、信号φRRに応答して導通状態にもたらされる。
外部端子３８に電流計１４１を介して高電圧源１４２が
接続される。したがって、冗長回路が使用されていると
き、トランジスタＱ１１を介して電流が流れ、この電流
は電流計１４１によって検出される。その結果、冗長回
路の使用を外部端子３８を介して知ることができる。
【００５３】他方、冗長回路が使用されていないとき、
低レベルの信号φRRが与えられる。トランジスタＱ１１
は、信号φRRに応答して非導通状態にもたらされる。し
たがって、トランジスタＱ１１を介して流れる電流が存
在しないことが電流計１４１により検出される。その結
果、冗長回路が使用されていないことが外部端子３８を
介して知ることができる。
【００５４】図４に示した冗長使用検出回路１５ａは、
集積度の観点より次のような利点も有している。たとえ
ば外部端子３８を介して冗長使用検出のための５ボルト
の高電圧が与えられる場合を考える。したがって、トラ
ンジスタＱ１１のソース−ドレイン間に５ボルトの電圧
が与えられる。これに加えて、冗長回路か使用されてい
るとき、５ボルトの冗長使用信号φRRが与えられるもの
と仮定する。トランジスタＱ１１の導通状態において１
０μＡの電流がトランジスタＱ１１を介して流れるもの
と仮定すると、トランジスタＱ１１のオン抵抗として５
００ｋΩが必要となる。このような抵抗値を抵抗素子に
より得るためには、半導体基板内の不純物拡散領域のサ
イズとして、幅：１μｍ，長さ：約５００μｍが必要と
なる。
【００５５】これに対し、この抵抗値をＮＭＯＳトラン
ジスタにより得る場合では、導通状態においてトランジ
スタを介して流れる電流を３ｍＡと仮定すると（ゲート
長さ＝１μｍ，ゲート幅＝１０μｍ）、約１．６ｋΩの
オン抵抗が得られる。また、別の例では、ゲート長さ＝
１３μｍ，ゲート幅＝２μｍとすると、約１００ｋΩの
オン抵抗が得られる。つまり、拡散抵抗に代えてＮＭＯ
Ｓトランジスタを使用することにより、半導体基板上の
より少ない占有領域内に所望の導通抵抗を有するトラン
ジスタを形成することができる。
【００５６】図５は、図１に示した冗長使用検出回路１
５の別の例を示す回路図である。図５を参照して、冗長
使用検出回路１５ｂは、外部端子３８（または３９）と
接地電位との間に直列に接続されたＮＭＯＳトランジス
タＱ１２，Ｑ１３およびＱ１４を含む。トランジスタＱ
１２は、ゲート電極を介して冗長使用信号φRRを受け
る。各トランジスタＱ１３およびＱ１４は、ダイオード
接続態様で設けられる。
【００５７】動作において、冗長回路が使用されている
とき、高レベルの信号φRRが与えられる。外部端子３８
を介して冗長使用検出のための高電圧が与えられたと
き、トランジスタＱ１１，Ｑ１２およびＱ１３を介して
電流が流れる。したがって、この電流の存在を検出する
ことにより、冗長回路の使用を知ることができる。他
方、冗長回路が使用されていないとき、低レベルの信号
φRRが与えられる。したがって、端子３８に高電圧を与
えることによって電流が回路１５ｂ内に流れ込まないの
で、冗長回路の不使用が検出され得る。
【００５８】各々がダイオード素子として働くトランジ
スタＱ１２およびＱ１３を設けたことは、次のような利
点をもたらす。すなわち、通常の動作状態において、外
部端子３８（または３９）に前述の冗長回路検出用高電
圧よりも低い動作電圧が与えられる。トランジスタＱ１
２およびＱ１３は、トランジスタＱ１１が導通状態にあ
っても、このような動作電圧により導通しないように設
計される。したがって、ＤＲＡＭ１００の通常の動作状
態において、端子３８（または３９）を介して冗長使用
検出回路１５ｂ内に電流が流入するのが防がれる。その
結果、外部端子３８（または３９）に接続される他の半
導体集積回路装置における外部負荷の増加が防がれる。
冗長回路検出のための高電圧のレベルは、トランジスタ
１１がオンしたとき、トランジスタＱ１２およびＱ１３
が導通するように選択される。
【００５９】図６は、図１に示した冗長使用検出回路１
５のさらに別の例を示す回路図である。図６を参照し
て、冗長使用検出回路１５ｃは、外部端子３８（または
３９）と接地電位との間に直列に接続されたＰＭＯＳト
ランジスタＱ１５，Ｑ１６およびＱ１７を含む。トラン
ジスタＱ１５は、インバータ３４を介して反転された冗
長使用信号／φRRを受ける。各トランジスタＱ１６およ
びＱ１７は、ダイオード接続態様で設けられる。図６に
示した冗長使用検出回路１５ｃも、図５に示した回路１
５ｂと同様に動作し、かつ同様の利点が得られる。
【００６０】図７は、図１に示した冗長使用検出回路１
５のさらに別の例を示す回路図である。図７を参照し
て、冗長使用検出回路１５ｄは、外部端子３８（または
３９）と電源電位Ｖｃｃとの間に直列に接続されたＮＭ
ＯＳトランジスタＱ１８，Ｑ１９およびＱ２０を含む。
トランジスタＱ２０は、ゲート電極を介して冗長使用信
号φRRを受ける。冗長使用検出のために電源電位Ｖｃｃ
を超える高電圧が外部端子３８およびトランジスタＱ２
０を介して与えられたとき、各トランジスタＱ１８およ
びＱ１９はダイオード素子として働く。
【００６１】動作において、冗長回路が使用されている
とき、高レベルの信号φRRが与えられる。トランジスタ
Ｑ２０が信号φRRに応答して導通するので、端子３８に
高電圧が与えられたとき、電流が冗長使用検出回路１５
ｄに流入する。この電流の存在を検出することにより、
冗長回路の使用を外部端子３８を介して知ることができ
る。
【００６２】図８は、図１に示した冗長使用検出回路１
５のさらに別の例を示す回路図である。図８を参照し
て、冗長使用検出回路１５ｅは、外部端子３８（または
３９）と接地電位との間に直列に接続されたＮＭＯＳト
ランジスタＱ２１，Ｑ２２およびＱ２３と、インバータ
３５と、ＮＡＮＤゲート３６とを含む。ＮＡＮＤゲート
３６は、冗長使用信号φRRおよびインターロック信号φ
ｋを受ける。ＮＡＮＤゲート３６の出力信号は、インバ
ータ３５によって反転されたあと、信号φｓとしてトラ
ンジスタＱ２１のゲート電極に与えられる。各トランジ
スタＱ２２およびＱ２３は、ダイオード接続態様で設け
られる。
【００６３】インターロック信号φｋの発生については
後で詳細に説明されるのであるが、インターロック信号
φｋは外部から要求された特別のモード（または冗長使
用検出モード）において高レベルになる。したがって、
ＮＡＮＤゲート３６は、いずれも高レベルの冗長使用信
号φRR（したがって冗長回路が使用されている）および
インターロック信号φｋに応答して低レベルの信号／φ
ｓを出力する。信号／φｓはインバータ３５によって反
転された後、信号φｓしてトランジスタＱ２１のゲート
電極に与えられる。
【００６４】したがって、トランジスタＱ２１は、外部
から要求された特別のモード（すなわち冗長使用検出モ
ード）において、冗長回路が使用されているときに導通
する。冗長使用検出モードにおいて、冗長使用検出のた
めの高電圧を外部端子３８に与えることにより、回路１
５ｅに流入する電流の存在が検出でき、その結果、冗長
回路の使用を知ることができる。
【００６５】冗長使用検出回路１５ｅにおいてインター
ロック信号φｋを用いることは、次のような利点をもた
らす。冗長使用検出モードを除く他の動作モードにおい
て、低レベルのインターロック信号φｋが与えられる。
したがって、トランジスタＱ２１のゲート電極に低レベ
ルの信号φｓが与えられる。その結果、トランジスタＱ
２１は、他の動作モードにおいてオフする。それによ
り、他の動作モードにおける動作電圧が外部端子３８に
与えられても、冗長使用検出回路１５ｅに流入する電流
は存在しない。したがって、好ましくない電流消費が防
がれる一方、外部端子３８に接続される他の半導体装置
において外部負荷の増加が防がれ得る。
【００６６】インターロック信号φｋは、図１に示した
クロック信号発生器６において様々な態様で発生され得
る。以下の記載では、クロック信号発生器６内に設けら
れるいくつかのインターロック信号発生回路について説
明する。
【００６７】図９は、インターロック信号発生回路の一
例を示す回路図である。図９を参照して、インターロッ
ク信号発生回路５１は、インバータ７１，７２および７
５と、ＮＡＮＤゲート７３および７４とを含む。インバ
ータ７１および７２は、信号／ＣＡＳおよび／ＲＡＳを
受ける。インバータ７５は、インターロック信号φｋを
出力する。
【００６８】図１０は、図９に示したインターロック信
号発生回路５１のタイミングチャートである。冗長使用
検出モードを規定するため、信号／ＲＡＳおよび／ＣＡ
Ｓが図１０に示した態様で変化される。図１０を参照し
て、信号／ＲＡＳが高レベルにある期間において、信号
／ＣＡＳが立下がる。したがって、インターロック信号
φｋは高レベルに立上がる。これにより、ＤＲＡＭ１０
０において冗長使用検出モードが規定される。
【００６９】信号／ＲＡＳが立下がった後、信号／ＲＡ
Ｓは再び立上がる。これに加えて、信号／ＣＡＳの立上
がりに応答して、信号／φｋが立下がる。信号φｋの立
下がりに応答して、冗長使用検出モードは解除される。
【００７０】図１１は、インターロック信号発生回路の
別の例を示す回路図である。図１１を参照して、インタ
ーロック信号発生回路５２は、インバータ７６，７７，
７８および８５と、ＮＡＮＤゲート７９，８０，８１，
８２，８３および８４とを含む。インバータ７６，７７
および７８は、信号／ＣＡＳ，／ＲＡＳおよび／Ｗを受
けるように接続される。インバータ８５を介して、イン
ターロック信号φｋが出力される。
【００７１】図１２は、図１１に示したインターロック
信号発生回路５２のタイミングチャートである。図１１
に示したインターロック信号発生回路５２において、信
号／ＲＡＳ，／ＣＡＳおよび／Ｗが図１２に示した態様
で与えられ、それによって、冗長使用検出モードがイン
ターロック信号φｋの高レベルの期間において規定され
る。
【００７２】図１３は、インターロック信号発生回路の
さらに別の例を示す回路図である。図１３を参照して、
インターロック信号発生回路５３は、ＮＭＯＳトランジ
スタ８６，８７および８８と、インバータ８９および９
０とを含む。各トランジスタ８６，８７および８８は、
ダイオード接続態様で設けられる。トランジスタ８６
は、予め定められた外部端子４０に接続される。外部端
子４０は、ＤＲＡＭ１００において前述の外部端子３８
および３９を除く他の端子の中から選択される。
【００７３】図１４は、図１３に示したインターロック
信号発生回路５３のタイミングチャートである。冗長使
用検出モードが要求されるとき、電源電圧Ｖｃｃを超え
る（＝Ｖｃｃ＋α）高電圧が端子４０に与えられる。し
たがって、トランジスタ８９が高レベルの入力信号に応
答して動作するので、高レベルのインターロック信号φ
ｋが出力される。他方、端子４０に通常の動作電圧が与
えられるとき、インバータ８９が低レベルの入力信号に
応答して動作する。したがって、通常の動作モードにお
いて、低レベルのインターロック信号φｋが出力され
る。
【００７４】図１５は、インターロック信号発生回路の
さらに別の例を示す回路図である。図１５を参照して、
インターロック信号発生回路５４は、図１１に示したイ
ンターロック信号発生回路５２と、ＮＡＮＤゲート９１
と、インバータ９２とを含む。ＮＡＮＤゲート９１は、
回路５２の出力信号および外部から与えられるアドレス
信号Ａｉを受けるように接続される。
【００７５】アドレス入力端子Ａｉとして、たとえば４
メガビット×１構成を有するＤＲＡＭでは、アドレス入
力端子Ａ１０が使用される。すなわち、アドレス入力端
子Ａ１０はテストモードにおいて使用されないので、冗
長使用検出のための外部から与えられる制御信号入力端
子として用いることができる。他方、アドレス入力端子
Ａ１０に代えて、テストモードにおいて使用されない他
の端子も使用できる。
【００７６】図１６は、図１５に示したインターロック
信号発生回路５４のタイミングチャートである。図１６
に示されるように、図１５に示したインターロック信号
発生回路５４は、信号／ＲＡＳ，／ＣＡＳおよび／Ｗの
条件に加えて外部制御信号（Ａｉ）の条件も追加されて
いるので、より厳密に冗長使用検出モードを規定するこ
とができる。
【００７７】図１７は、インターロック信号発生回路の
さらに別の例を示す回路図である。図１７を参照して、
インターロック信号発生回路５５は、図１１に示したイ
ンターロック信号発生回路５２と、図１３に示したイン
ターロック信号発生回路５３と、ＮＡＮＤゲート９３
と、インバータ９４とを含む。ＮＡＮＤゲート９３は、
インターロック信号発生回路５２および５３の出力信号
を受ける。したがって、図１７に示した回路５５では、
信号／ＣＡＳ，／ＲＡＳおよび／Ｗの信号条件に加え
て、外部端子４０を介して高電圧が与えられたときに、
インターロック信号φｋが出力される。これにより、冗
長使用検出モードがより厳密に規定され得る。
【００７８】図１８は、インターロック信号発生回路の
さらに別の例を示す回路図である。図１８を参照して、
インターロック信号発生回路５６は、図１１に示したイ
ンターロック信号発生回路５２と、図１３に示したイン
ターロック信号発生回路５３と、ＮＡＮＤゲート９５
と、インバータ９６とを含む。図１７に示した回路５５
と比較すると、図１８に示したインターロック信号発生
回路５６は、アドレス入力端子Ａｉを介して与えられる
制御信号の条件も追加されている。したがって、冗長使
用検出モードがより厳密に規定され得る。
【００７９】図１９は、インターロック信号発生回路の
さらに別の例を示す回路図である。図１９を参照して、
インターロック信号発生回路５７は、図９に示したイン
ターロック信号発生回路５１と、図１３に示したインタ
ーロック信号発生回路５３と、ＮＡＮＤゲート９７と、
インバータ９８とを含む。したがって、信号／ＣＡＳお
よび／ＲＡＳの信号条件に加えて、外部端子４０を介し
て高電圧が与えられたとき、インターロック信号φｋが
出力される。
【００８０】このように、図４ないし図７に示した冗長
使用検出回路１５ａないし１５ｄをＤＲＡＭ１００のよ
うな半導体装置に適用することにより、ヒューズ素子を
使用することなく冗長回路の使用を外部端子３８（また
は３９）を介して知ることができる。ヒューズ素子が必
要とならないので、冗長使用検出回路１５ａないし１５
ｄの周辺に他の配線および／または回路を高い密度で形
成することができるので、半導体装置における集積度が
改善され得る。
【００８１】これに加えて、冗長使用検出回路に与えら
れる冗長使用信号φRRは、図１に示した冗長イネーブル
回路１０から出力されているので、冗長回路の使用を容
易に検出することができる。すなわち、図２３に示した
従来の半導体メモリにおけるように、冗長メモリセル列
１０５を選択するための信号ＳＲを得るのにアドレス信
号ＡａないしＡｎを順次変化させる必要がないので、冗
長使用を検出するのに要する時間が短縮され得る。
【００８２】さらには、冗長使用検出モードを規定する
インターロック信号φｋにも応答して動作する図８に示
した冗長使用検出回路１５ｅを用いることにより、冗長
使用検出モードを除く他のモードにおいて電流が冗長使
用検出回路１５ｅに流入するのが防がれる。その結果、
電流消費の増加が防がれ、さらには、外部端子に接続さ
れる他の半導体集積回路装置における負荷の増加が減少
され得る。
【００８３】
【発明の効果】以上のように、請求項１および２の発明
によれば、プログラム手段を能動化するための能動化手
段からの出力信号に応答して導通するスイッチング手段
を設けたので、冗長回路手段の使用の検出のためのヒュ
ーズ素子が必要とならず、したがって外部端子を介して
容易に冗長回路の使用が検出でき、かつ集積度を改善す
ることのできる半導体装置および半導体メモリ装置が得
られた。
【００８４】また、請求項３の発明によれば、外部から
与えられる制御信号に応答して、半導体メモリ装置にお
ける冗長使用検出モードを規定する冗長使用検出モード
規定手段を設けたので、他の動作モードにおいて外部端
子を介して他の電流が流入するのが防がれ、その結果、
外部端子に接続される他の半導体装置における負荷の増
加が防がれる。
【図面の簡単な説明】
【図１】この発明の一実施例を示すＤＲＡＭのブロック
図である。
【図２】図１に示した冗長イネーブル回路の回路図であ
る。
【図３】図１に示した冗長ヒューズ回路１１の回路図で
ある。
【図４】図１に示した冗長使用検出回路の一例を示す回
路図である。
【図５】図１に示した冗長使用検出回路の別の例を示す
回路図である。
【図６】図１に示した冗長使用検出回路のさらに別の例
を示す回路図である。
【図７】図１に示した冗長使用検出回路のさらに別の例
を示す回路図である。
【図８】図１に示した冗長使用検出回路のさらに別の例
を示す回路図である。
【図９】インターロック信号発生回路の一例を示す回路
図である。
【図１０】図９に示したインターロック信号発生回路の
タイミングチャートである。
【図１１】インターロック信号発生回路の別の例を示す
回路図である。
【図１２】図１１に示したインターロック信号発生回路
のタイミングチャートである。
【図１３】インターロック信号発生回路のさらに別の例
を示す回路図である。
【図１４】図１３に示したインターロック信号発生回路
のタイミングチャートである。
【図１５】インターロック信号発生回路のさらに別の例
を示す回路図である。
【図１６】図１５に示したインターロック信号発生回路
のタイミングチャートである。
【図１７】インターロック信号発生回路のさらに別の例
を示す回路図である。
【図１８】インターロック信号発生回路のさらに別の例
を示す回路図である。
【図１９】インターロック信号発生回路のさらに別の例
を示す回路図である。
【図２０】従来の冗長使用検出回路の一例を示す回路図
である。
【図２１】従来の冗長使用検出回路の別の例を示す回路
図である。
【図２２】従来の冗長使用検出回路のさらに別の例を示
す回路図である。
【図２３】従来の冗長使用検出回路を用いた半導体メモ
リの回路ブロック図である。
【図２４】図１に示した冗長ヒューズ回路１２の回路図
である。
【符号の説明】
１ メモリセルアレイ ２ 行デコーダ ３ 列デコーダ １０ 冗長イネーブル回路 １１，１３ 冗長ヒューズ回路 １２ 冗長行デコーダ １４ 冗長列デコーダ １５，１５ａ−１５ｅ 冗長使用検出回路 ５１−５７ インターロック信号発生回路 ３８，３９，４０ 外部端子

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 欠陥回路の位置をプログラムするプログ
    ラム手段と、 前記プログラム手段からの出力信号に応答して、前記欠
    陥回路を機能的に置換する冗長回路手段と、 前記プログラム手段を能動化する能動化手段と、 予め定められた外部端子と、 前記外部端子と電源電位との間に接続され、前記能動化
    手段からの出力信号に応答して導通するスイッチング回
    路手段とを含む、半導体装置。
  2. 【請求項２】 行および列に配設された複数のメモリセ
    ルを備えたメモリセルアレイと、 前記メモリセルアレイ内の欠陥部分のアドレスをプログ
    ラムするプログラム手段と、 前記プログラム手段からの出力信号に応答して、前記メ
    モリセルアレイ内の前記欠陥部分を機能的に置換するた
    めの冗長回路手段と、 前記プログラム手段を能動化する能動化手段と、 予め定められた外部端子と、 前記外部端子と電源電位との間に接続され、前記能動化
    手段からの出力信号に応答して導通するスイッチング回
    路手段とを含む、半導体メモリ装置。
  3. 【請求項３】 さらに、外部から与えられる制御信号に
    応答して、前記半導体メモリ装置における冗長使用検出
    モードを規定する冗長使用検出モード規定手段を含み、 前記スイッチング回路手段は、前記冗長使用検出モード
    規定手段からの出力信号に応答して、冗長使用検出モー
    ドにおいてのみ導通する、請求項２に記載の半導体メモ
    リ装置。
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