JPH07169293A

JPH07169293A - 半導体記憶装置

Info

Publication number: JPH07169293A
Application number: JP5313561A
Authority: JP
Inventors: Toru Ichimura; 徹市村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-12-14
Filing date: 1993-12-14
Publication date: 1995-07-04

Abstract

(57)【要約】【目的】パッケージを開封することなく、冗長回路を
使用しているかどうかを簡単に判定することができる半
導体記憶装置を得る。【構成】一端が接地され、冗長回路を使用するときに
あわせて切断されるヒューズ１２と、上記ヒューズ１２
の電位をラッチして出力する検出回路１と、検出回路１
の出力を出力端子１０２に接続するスイッチ回路２と、
入力端子１０２の信号に基づき上記スイッチ回路２を制
御する制御回路３とを備えた半導体記憶装置である。冗
長回路使用時はヒューズ１２は切断され、スイッチ２を
介して出力端子１０２にＨレベルが出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、冗長メモリセルを備
えた、ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ等の半導体記憶装置
に関するものである。

【０００２】

【従来の技術】図５は、従来の半導体記憶装置のＤＲＡ
Ｍの概略を示す構成図である。同図において、５１は外
部からアドレス信号を受けるアドレスバッファ、５２は
アドレスバッファ５１の出力を行アドレスと列アドレス
に分けるマルチプレクサ、５３は行アドレスをデコード
する行デコーダ、５４は列アドレスをデコードする列デ
コーダ、５５は多数のメモリセルからなるメモリセルア
レイ、５６は行冗長メモリセル６０を使用するための行
冗長ヒューズ、５７は行冗長メモリセル６０を使用する
ための行冗長デコーダ、５８は列冗長メモリセル６１を
使用するための列冗長ヒューズ、５９は列冗長メモリセ
ル６１を使用するための列冗長デコーダ、６０はメモリ
セルアレイ５５に生じた不良のメモリセルのうち行方向
のものを置き換えるための行冗長メモリ、６１は同じく
不良のメモリセルのうち列方向のものを置き換えるため
の列冗長メモリ、６２はメモリセルアレイ５５からデー
タを読み出し、あるいは書き込みするためのセンスアン
プ、６３はメモリセルアレイ５５からのデータの入出力
を制御するＩ／Ｏコントロール、６４は入力されたデー
タをＩ／Ｏバッファ６３に供給する書き込みバッファ、
６５は入力データを増幅する入力バッファ、６６は出力
データを前置増幅するプリアンプ、６７はプリアンプ６
６の出力を増幅し外部へ出力する出力バッファである。

【０００３】次に動作について説明する。外部から入力
されたアドレス信号に従って、メモリセルアレイ５５中
の特定のメモリセルが選択され、センスアンプ６２を介
して入力データがこのメモリセルに書き込まれたり、あ
るいはこのメモリセルからデータが読み出され、出力バ
ッファ６７により増幅された後に外部に対し出力され
る。

【０００４】ところで、この半導体記憶装置の製造にお
いては、冗長メモリに関する以下のような工程を伴う。
すなわち、この製造工程における歩留まりを向上するた
めに、予備のメモリセルを予め設けておき、不良のメモ
リセルを予備のメモリセルと入れ換えることが行われ
る。製造工程における予備のメモリセルとの入れ換え
は、電気的に、あるいはレーザを用いて所定のヒューズ
回路を切断することにより行われる。例えば、メモリセ
ルアレイ５５の一部の行に不良が発見された場合、まず
この行を特定し対応する行冗長ヒューズ５６を切断す
る。すると、不良の行がアクセスされた場合、行冗長デ
コーダ５７によりメモリセルアレイ５５の不良の行の代
わりに予備の行冗長メモリ６０がアクセスされる。列方
向の不良が発見された場合も同様である。

【０００５】このように、半導体記憶装置に不良となっ
たメモリセルが存在しても、不良の発生したメモリセル
の行または列を冗長なメモリセルの行または列と置き換
えるので、全てのアドレスにおいて正常に動作をする。
そして、このように救済された半導体記憶装置は、冗長
メモリを使用していない半導体記憶装置の場合と同じよ
うにパッケージングされ、製品として出荷される。

【０００６】

【発明が解決しようとする課題】従来の半導体記憶装置
は、以上のように構成されているので、半導体記憶装置
のメモリセルアレイの一部に不良が発生しても全てのア
ドレスについて正常に動作させることができる。つま
り、ユーザーは、メモリセルアレイに欠陥がない半導体
記憶装置であるのか、あるいは、メモリセルアレイに欠
陥があり、冗長回路を使用することにより正常動作させ
ているかを意識せずに、同じ条件で使用することができ
る。

【０００７】このように冗長回路の使用の有無は、その
半導体記憶装置が装置に組み込まれ正常に動作している
限りほとんど問題にならない。しかしながら、ときとし
て半導体記憶装置が冗長回路を使用しているかどうかを
判別したいことがある。例えば、その半導体記憶装置を
製造するメーカーが、誤動作した半導体記憶装置を調査
し、この誤動作の原因を究明する場合である。この半導
体記憶装置が冗長回路を使用してるかどうかにより、そ
の調査内容、方法が異なるからである。例えば、この半
導体記憶装置の不良メモリセルが同一の行に存在し、そ
してこの行が冗長回路に置き換えられていれば、不良の
原因は冗長回路にあることになる。他方、冗長回路に置
き換えられていなければ、冗長回路以外の部分（例えば
メモリセル）に不良原因があることになる。したがっ
て、冗長回路の使用の有無により調査すべき回路が異な
る。

【０００８】このような場合は、半導体記憶装置が冗長
回路を使用しているのか、それとも使用していないのか
を判別することが重要になってくるが、半導体記憶装置
がパッケージされ製品となった後はこのことを簡単には
判別することができない。いままでは、例えばパッケー
ジを開封して、パッケージ内部の半導体基板を顕微鏡等
で観察することにより行われたが、これには相当の技術
と熟練を要するとともに、多大の労力と時間を必要とし
た。

【０００９】この発明は上記のような問題点を解消する
ためになされたもので、半導体記憶装置のパッケージを
開封することなく、冗長回路を使用しているかどうかを
簡単に短時間で判定することができる半導体記憶装置を
得ることを目的とする。

【００１０】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、不良のメモリセルと冗長メモリセルとの置き
換えに対応して切断されるヒューズと、上記ヒューズの
状態に応じた電位をラッチし出力する検出手段と、外部
からの制御信号に基づき上記検出手段の出力を出力端子
に接続する接続手段とを備えたものである。

【００１１】

【作用】請求項１に係る発明においては、検出手段が、
不良のメモリセルと冗長メモリセルとの置き換えに対応
して切断されるヒューズの状態に応じた電位をラッチし
出力し、接続手段が外部からの制御信号に基づき上記検
出手段の出力を出力端子に接続する。

【００１２】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１は、この発明による半導体記憶装置の一部で
ある出力回路部分を示しており、同図において、１１は
電源Ｖ_CCに接続された抵抗素子、１２は一端が接地さ
れ、他端が抵抗素子１１に接続されたヒューズであり、
ヒューズ１２はポリシリコン、タングステンポリサイ
ド、モリブデンポリサイドなどの材料で形成され、後述
するように、製造工程において冗長回路を使用する場合
には、このことを検出するためにレーザ等により切断さ
れるものである。１３は一端が電源Ｖ_CCに接続され、他
端がヒューズ１２に接続された容量素子（キャパシ
タ）、１４ａは一端が電源Ｖ_CCに接続され、他端がヒュ
ーズ１２に接続されたＰＭＯＳトランジスタ、１５はヒ
ューズ１２の電位を受け、レベルを反転した後ＰＭＯＳ
トランジスタ１４ａのゲートに出力するインバータであ
る。ＰＭＯＳトランジスタ１４ａとインバータ１５はラ
ッチ回路を構成する。また、抵抗素子１１〜インバータ
１５は冗長回路を使用しているかどうかを判定する検出
回路１を構成する。

【００１３】２１はＮＭＯＳトランジスタ、２２はＰＭ
ＯＳトランジスタであり、ＮＭＯＳトランジスタ２１と
ＰＭＯＳトランジスタ２２とは互いに並列に接続される
ことによりスイッチを構成し、制御信号に基づき検出回
路１の出力を出力端子１０２を通して外部に出力する。
また、制御信号（ノードａ）はＮＭＯＳトランジスタ２
１のゲートに入力されるとともに、インバータ２３に入
力される。インバータ２３の出力端はＰＭＯＳトランジ
スタ２２のゲートに接続されている。トランジスタ２
１、２２及びインバータ２３はスイッチ回路２を構成す
る。

【００１４】３１、３２は、テスト端子１０１を通して
スイッチ２を制御するための信号を受け、ＮＭＯＳトラ
ンジスタ３３のゲートに供給するＮＭＯＳトランジスタ
である。ＮＭＯＳトランジスタ３３はＮＭＯＳトランジ
スタ３２が出力するレベルに基づき通常動作を行うか、
テスト動作を行うかを判定する。３４はＮＭＯＳトラン
ジスタ３３に直列に接続された抵抗素子である。ＮＭＯ
Ｓトランジスタ３１〜３３、抵抗素子３４は、制御回路
３を構成する。制御回路３は、テスト端子１０１に電源
電圧以下の電圧が与えられた場合はノードａにＬレベル
を出力し、電源電圧を越える電圧が与えられた場合はＨ
レベルを出力する。テスト端子１０１は、半導体記憶装
置の端子のひとつとして設けられるか、あるいはアドレ
ス端子のひとつと共用したりする。

【００１５】なお、図１のキャパシタ１３は、ヒューズ
１２を切断した際に完全にヒューズ１２を切断できずに
リ−クが生じた場合の誤動作を防止するためである。す
なわち、抵抗１１に流れる電流が切断されたヒューズ１
２に流れる電流以下の場合には、ヒューズ２が切断され
ていない状態と同じになってしまい、正しい信号が出力
されないことがある。そこで、電源電圧の立ち上がりを
キャパシタ１３を介してインバータ１５の入力に供給
し、ラッチ回路１４ａ、１５をＨレベルにラッチさせ、
誤動作を防止する。

【００１６】また、図２はこの実施例による半導体記憶
装置の概略を示す構成図であり、出力バッファ６７に並
列に判定回路６８が設けられ、この点が従来の半導体記
憶装置と異なる。判定回路６８は、図１の検出回路１、
スイッチ回路２及び制御回路３とから構成されている。

【００１７】図２の半導体記憶装置の製造においては、
歩留まりを向上するために、従来の場合と同様に、不良
のメモリセルを予備のメモリセルと入れ換えることが行
われる。そして、このとき同時に判定回路６８のヒュー
ズ１２も切断される。これは、この半導体記憶装置が製
品になった後でもパッケージを開封することなく冗長回
路の使用状況を判定できるようにするためである。すな
わち、メモリセルアレイ５５の一部のメモリセルが不良
となり、冗長回路（行冗長ヒューズ５６、行冗長デコー
ダ５７、行冗長メモリ６０等）を使用する場合には、冗
長回路の所定のヒューズを切断し、不良のメモリセルを
冗長回路のメモリセルで置き換えるが、この実施例１に
おいては、さらに、冗長回路とは別に設けられた検出回
路１のヒューズ１２を切断しておく。一方、冗長回路が
ひとつも使用されない場合は、ヒューズ１２は切断され
ない。この状態で半導体記憶装置はパッケージに収めら
れ製品化される。ヒューズ１２の切断は、レーザによ
り、あるいはヒューズ材質の発熱を利用して電気的に切
断される。以上のように、ヒューズ１２は、メモリセル
がひとつでも冗長メモリに置き換えられたら切断される
ものである。そして、このような工程を経たうえでパッ
ケージングされ、製品として出荷される。

【００１８】次にこの半導体記憶装置の完成後の動作に
ついて説明する。検出回路１は、ヒューズ１２が切断さ
れているかどうかを検出する。すなわち、冗長回路が全
く使用されない場合は、ヒューズ１２は切断されず、し
たがって抵抗素子１１とヒューズ１２との接続点はＬレ
ベルである。この信号はインバータ１５により反転され
た後、ＰＭＯＳトランジスタ１４のゲートに入力（Ｈレ
ベル）される。このためＰＭＯＳトランジスタ１４がＯ
ＦＦになるから、ヒューズ１２のＬレベル出力がスイッ
チ回路２に対し送出される。

【００１９】一方、冗長回路がひとつでも使用されてい
る場合は、ヒューズ１２は切断されており、インバータ
１５にはＨレベルが入力されるからＰＭＯＳトランジス
タ１４はＯＮし、ヒューズ１２のレベルはＨレベルにラ
ッチされる。したがって、スイッチ回路２に対しＨレベ
ル出力が送出される。このように、検出回路１は、冗長
回路が使用されているときにＨレベルを、使用されてい
ないときにＬレベルを出力する。なお、容量素子１３
は、電源電圧の立ち上がりをインバータ１５の入力に供
給し、ラッチ回路１４ａ、１５をＨレベルにラッチさせ
ることにより、動作を安定させるためのものである。

【００２０】この検出回路１の出力信号は、以下に示す
ように、スイッチ回路２により、半導体記憶装置が冗長
回路を使用しているかどうかを判定する場合にのみ通常
の読み出しデータに代わって出力端子１０２から出力さ
れる。

【００２１】まず、半導体記憶装置に対し通常の動作を
行わせる場合は、テスト端子１０１から入力するレベル
Ｖ_INを電源電圧Ｖ_CC以下としておく。すると、ＮＭＯＳ
トランジスタ３１、３２のスレッショルドをＶ_THとし
て、Ｖ_IN−２Ｖ_THの電圧がＮＭＯＳトランジスタ３３の
ゲートに印加される。したがって、ＮＭＯＳトランジス
タ３３はＯＦＦ状態であるから、制御回路３の出力（ノ
ードａ）はＬレベルになる。これにより、ＮＭＯＳトラ
ンジスタ６のゲートはＬレベル、ＰＭＯＳトランジスタ
７のゲートはＨレベルとなり、いずれのトランジスタも
ＯＦＦである。すなわちスイッチ回路２はオープン状態
であり、出力端子１０２には検出回路１の出力は表れ
ず、出力バッファ回路１０１の出力がそのまま表れる。
このように、出力端子１０２にはメモリセルに記憶され
たデータが出力され、通常動作を行う。

【００２２】次に、半導体記憶装置が冗長回路を使用し
ているかどうかを判定する場合は、出力バッファ回路１
０１が出力しないように読み出し動作を停止させておく
とともに、テスト端子１０３から入力するレベルを電源
電圧Ｖ_CCを越える電圧（例えばＶ_CC＋０．５Ｖ〜Ｖ_CC＋
１Ｖ以上）を与える。すると、ＮＭＯＳトランジスタ３
３のゲートの電圧がスレッショルドレベルを越え、ＯＮ
になる。したがって、ノードａはＨレベルになる。これ
により、ＮＭＯＳトランジスタ６とＰＭＯＳトランジス
タ７とがＯＮし、検出回路１が判定した冗長回路使用有
無の結果が出力される。

【００２３】このように、この実施例１の半導体記憶装
置によれば、パッケージを開封することなく、入力端子
１０１から制御信号を入力することにより冗長回路使用
しているかどうかを簡単に短時間で判定することができ
る。また、図１の回路によれば、ヒューズ１２は抵抗１
１と直列に接続されたうえで電源に接続されているた
め、ヒューズ１２を直接電源に接続し、その出力を取り
出す場合に比べ消費電流が小さくなり、検出回路１の動
作が安定する。さらに、ＮＭＯＳトランジスタ２１とＰ
ＭＯＳトランジスタ２２とからなるスイッチを介して検
出回路１の出力を取り出しているため、出力端子１０２
を通常の出力端子と共通化でき半導体記憶装置の端子数
が少なくてすむ。また、このスイッチを制御する信号は
そのレベルにより制御するものであるから、通常の入力
（例えばアドレス端子）と共通化でき半導体記憶装置の
端子数を節約できる。

【００２４】実施例２．上記実施例１において、検出回
路１の抵抗素子１１を電源電圧Ｖ_CC側に、ヒューズ１２
を接地側に設けたが、図３に示すように、抵抗素子１１
を接地側に、ヒューズ１２を電源電圧Ｖ_CC側に設けても
よい。このとき、ＮＭＯＳトランジスタ１４ｂとインバ
ータ１５からなるラッチ回路を接地側に設ける。また、
トランジスタ１４ｂにはＮＭＯＳトランジスタを用い
る。図３の回路では、検出回路１の出力の論理は実施例
１の場合と反対になるが、上記実施例１と同様の効果を
奏する。なお、図３の回路にも、接地側に図１のキャパ
シタ１３を設けてもよい。

【００２５】実施例３．上記実施例１及び２において、
１つのデータ出力端子に判定回路を設けた場合を例にと
り説明したが、複数のデータ出力端子をもつ半導体記憶
装置であれば、全ての出力端子に判定回路を設けてもよ
い。

【００２６】図４にこの実施例３の半導体記憶装置の一
例を示す。同図において、メモリセルアレイ５５ａ〜５
５ｄ、行冗長メモリ６０ａ〜６０ｄ、列冗長メモリ６１
ａ〜６１ｄ、プリアンプ６６ａ〜６６ｄ、出力バッファ
６７ａ〜６７ｄ、判定回路６８ａ〜６８ｄは図２と同じ
ものであり、出力端子１０２ａ〜１０２ｄは図１あるい
は図３と同じものである。図４は、４つのデータ出力端
子をもつ半導体装置であり、各出力端子にそれぞれ判定
回路６８ａ〜６８ｄが接続されている。なお、図４にお
いて、図２のセンスアンプ６２、Ｉ／Ｏコントロール６
３等の表示は省略している。

【００２７】複数のデータ出力端子をもつ半導体記憶装
置の場合、図４に示すように出力端子１０２ａ〜１０２
ｄごとに対応するメモリセルアレイ５５ａ〜５５ｄが異
なることがある。このような場合、出力端子１０２ａ〜
１０２ｄごとに冗長メモリ６０ａ〜６０ｄ、６１ａ〜６
１ｄを使用していたり、使用していなかったり、状況が
まちまちである。これは、各メモリセルアレイ５５ａ〜
５５ｄの出力がどの出力端子１０２ａ〜１０２ｄから出
力されるかが決まっているからである。

【００２８】例えば図４に示す４ｂｉｔ構成の半導体記
憶装置において、１つのメモリセルアレイ５５ａについ
て行冗長メモリ６０ａあるいは列冗長メモリ６１ａいず
れかに置換がなされた場合、このメモリセルアレイ５５
ａに対応する出力端子１０２ａに接続されている判定回
路６８ａのヒューズのみを切り離すようにすれば、メモ
リセルアレイ５５ａについて冗長メモリセルに置換がな
されたかどうか知ることができる。このように、メモリ
セルアレイ５５ａ〜５５ｄそれぞれについて冗長メモリ
セルに置換がなされたかどうか知ることができる。

【００２９】なお、この実施例３によれば、他の正常な
メモリセルアレイ５５ｂ〜５５ｄからのデータを出力す
る端子１０２ｂ〜１０２ｄと冗長メモリを使用している
メモリセルアレイ５５ａからのデータを出力する端子１
０２ａとを区別することができるから、これら端子が出
力する信号を相互に比較・検討することにより、冗長メ
モリセルを使うことによる影響、例えばアクセス時間の
遅延、ノイズマージンの低下等を調べることができる。

【００３０】なお、上記実施例１、２では、ノードａが
Ｈレベルのときにトランジスタ６、７がＯＮするように
しているが、ノードａがＬレベルのときにＯＮするよう
にしてもよい。また、冗長回路に置き換えたときにヒュ
ーズ１２を切断していたが、逆に冗長回路の置き換えが
ないときにヒューズ１２を切断するようにしてもよい。

【００３１】

【発明の効果】請求項１の発明によれば、冗長メモリセ
ルとの置き換えに対応して切断されるヒューズと、上記
ヒューズの状態に応じた電位をラッチし出力する検出手
段と、外部からの制御信号に基づき上記検出手段の出力
を出力端子に接続する接続手段とを備えたので、半導体
記憶装置のパッケージを開封することなく、冗長回路を
使用しているかどうかを簡単に判定することができる。

【図面の簡単な説明】

【図１】この発明の実施例１の半導体記憶装置の出力部
分の構成図である。

【図２】この発明の実施例１の半導体記憶装置の構成図
である。

【図３】この発明の実施例２の半導体記憶装置の出力部
分の構成図である。

【図４】この発明の実施例３の半導体記憶装置の構成図
である。

【図５】従来の半導体記憶装置の構成図である。

【符号の説明】

１検出回路１２ヒューズ２スイッチ回路３制御回路

Claims

【特許請求の範囲】

【請求項１】メモリセルアレイ中の一部のメモリセル
に製造不良が生じたときに、上記不良のメモリセルを冗
長メモリセルに置き換えて製造する半導体記憶装置にお
いて、上記不良のメモリセルと上記冗長メモリセルとの置き換
えに対応して切断されるヒューズと、上記ヒューズの状
態に応じた電位をラッチし出力する検出手段と、外部か
らの制御信号に基づき上記検出手段の出力を出力端子に
接続する接続手段とを備える半導体記憶装置。