KR100315066B1

KR100315066B1 - 반도체기억장치및그불량구제방법

Info

Publication number: KR100315066B1
Application number: KR1019980024362A
Authority: KR
Inventors: 아끼히로 미시마; 요이찌 스즈끼; 야스미쯔 노자와; 마사미 마스다
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1997-06-26
Filing date: 1998-06-26
Publication date: 2002-02-19
Also published as: US6018488A; KR19990007376A

Abstract

본 발명의 반도체 기억 장치는, 종횡으로 배치된 비트선 및 워드선과, 판독 및 기입이 가능한 메모리 셀(1), 프리차지용 MOS 트랜지스터(Q1, Q2), 단락용 MOS 트랜지스터(Q3), 레벨 설정용 MOS 트랜지스터(Q4, Q5)를 구비한다. 비트선은 각 비트선마다 2개씩 설치되고, 프리차지용 MOS 트랜지스터(Q1, Q2)와 비트선 구동 전원 단자(Vcc) 사이에는 각 컬럼마다 3개의 퓨즈(F1∼F3)가 접속되어 있다. 비트선에 누설 불량이 일어나면, 그 비트선에 접속되는 퓨즈(F1∼F3)가 모두 절단된다. 퓨즈를 복수 병렬 접속함으로써 퓨즈 양단의 전압 강하를 낮출 수 있다.

Description

반도체 기억 장치 및 그 불량 구제 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF CORRECTING DEFECTS THEREIN}

본 발명은 스태틱 RAM(SRAM)의 회로 구성에 관한 것으로, 특히 SRAM 내부에서의 누설 전류의 발생을 억제하는 기술에 관한 것이다.

스태틱 RAM(이하, SRAM이라 함)은 다이나믹 RAM(DRAM)과 비교하여 리프래시 동작이 없이 고속 액세스가 가능하기 때문에 CPU의 캐시 메모리 등에 폭 넓게 이용되고 있다.

도 13은 종래의 MOS형 SRAM의 내부 구성을 나타내는 회로도로서, 1컬럼분의 회로 구성을 나타내고 있다. 도 13의 SRAM은 종횡으로 배치된 비트선(BL, /BL) 및 워드선(WL)과, 판독 및 기입이 가능한 메모리 셀(1), 프리차지용 MOS 트랜지스터(Q1, Q2), 단락용 MOS 트랜지스터(Q3), 비트선쌍(BL, /BL)의 레벨 설정용 MOS 트랜지스터(Q4, Q5)를 구비한다.

트랜지스터(Q1, Q2)는 메모리 셀에 대한 판독 또는 기입을 행하기 직전에 비트선쌍이 하이 레벨로 되도록 제어하고, 트랜지스터(Q3)는 비트선쌍이 같은 전위로 되도록 제어한다.

도 13의 SRAM에는, 각 비트선마다 2개의 비트선(BL, /BL)이 설치되어 있고, 메모리 셀(1)에 대한 판독 및 기입을 행할 때에는 이들 2개의 비트선의 논리는 서로 역으로 된다.

도 13에 도시하는 SRAM을 반도체 기판상에 형성할 경우에는, 비트선(BL, /BL)은 저항이 낮은 Al층을 이용해 형성되는 일이 많다. 그렇지만, 미세 가공 기술의 진보에 따라 SRAM의 메모리 용량은 차제에 늘어나는 경향이 있고, 그와 동시에 배선폭이나 배선 간격도 짧게 되어, 누설 전류 등의 불량이 일어나기 쉽게 된다.

특히, 고집적화가 진행하면, 비트선(Bl, /BL)이나 워드선(W) 등을 밀접하게 배치해야 해, 도 13과 같이 비트선(BL, /BL) 근방에 접지선(Vss)을 배치할 수 없을 경우도 늘어나고 있다.

그렇지만, 비트선(BL, /BL)과 접지선(Vss)을 인접 배치하면, 양자가 단락할 우려가 있고, 단락하면 비트선 구동 전원 단자(Vcc)에서 비트선(BL, /BL)을 통해 접지선(Vss)으로 누설 전류가 흐른다.

또한, 도 14에 도시하는 바와 같이, 비트선(BL)과 메모리 셀(1) 내의 트랜스퍼 게이트의 드레인단(11)은, 콘택트홀(12)을 통해 접속되지만, 비트선폭이 가늘게 되면, 콘택트홀(12)의 홀 위치가 도시하는 바와 같이 조금 벗어난 것만으로 비트선(BL)과 접지선(Vss)이 접촉하여 전원 단자(Vcc)에서 콘택트홀(12)을 통해 접지선(Vss)으로 누설 전류가 흘러 버리고, 정적 동작 시 전류의 스팩아웃(이하, 스탠바이 불량이라 함)의 원인으로 되어 버린다.

SRAM 중에는, 판독·기입을 정상으로 행할 수 없는 불량(이하, 기능 불량이라 함)이 일어난 메모리 셀을 다른 메모리 셀로 치환하는 불량 구제용 용장 회로를 구비한 것이있지만, 용장 회로에 의해 메모리 셀의 치환을 행하여도 누설 전류는 없어지지 않는다. 따라서, 상기 누설이 발생하고 있는 메모리 셀의 용장 치환을 행한 것만으로는 기능 불량은 구제할 수 있어도 스탠바이 불량은 구제할 수 없다.

이와 같은 비트선의 누설 전류를 억제하는 방법으로서, 전원선에 스위치를 두고, 누설 전류가 발생한 경로를 차단하도록 한 SRAM이 제안되어 있다. 도 15는 이런 종류의 SRAM의 내부 구성을 나타내는 블록도이다(특개평5-314790호 공보). 도 15의 SRAM은 메모리 셀(21)과 전원 단자와의 사이에 PMOS 트랜지스터(22)와 퓨즈(23)를 둔 것을 특징으로 하고, 메모리 셀은 도 16의 a 또는 도 16의 b와 같은 회로로 구성되어 있다.

도 15의 회로에서는, 메모리 셀(21)을 구성하는 MOS 트랜지스터(24, 25)의 드레인 단자와 전원(Vcc) 사이에 퓨즈(23)를 접속해 두고, 임시로 이 경로를 차단해도 비트선에 생긴 누설 전류가 없어질지 알 수 없다.

또, 도 16의 a는 4개의 MOS 트랜지스터로 메모리 셀을 구성한 예이고, 도 16의 b는 2개의 MOS 트랜지스터와 2개의 고저항의 저항 소자로 메모리 셀을 구성한 예를 나타내고 있으며, 도 16의 b와 같은 구성으로 하는 것으로 셀 면적을 작게할 수 있다.

한편, 도 17에 도시하는 특개평8-138399호 공보에는, 누설 불량이 일어났을 경우에 MOS 트랜지스터에 의해 전원선을 차단하는 회로가 개시되어 있다. 또한, 이 공보에는, MOS 트랜지스터의 게이트 단자 전압을 제어하는 전원 공급 제어용 퓨즈 회로 내에 퓨즈를 설치한 예도 개시되어 있지만, 퓨즈의 절단에 의해 직접 전원선을 차단하는 것은 아니기 때문에 회로가 복잡화하고, 소자 형성 면적이나 소비 전력도 증대할 우려가 있다.

또한, 도 17에 도시하는 MOS 트랜지스터 대신, MOS 트랜지스터보다도 구조가 간단한 퓨즈를 설치하는 구성도 생각되지만, 퓨즈는 폴리실리콘을 재료로 하여 형성하는 것이 일반적이고, Al 등으로 형성되는 비트선보다도 저항값이 높다. 따라서, 전원 단자(Vcc)와 비트선 사이에 퓨즈를 접속하면 퓨즈의 양단에서 전압 강하가 생겨, 비트선으로 공급되는 전압 레벨이 저하해 버린다. 이 전압 강하를 보충하기 위해, 전원 단자(Vcc)에 인가하는 전압을 높게 하는 것도 고려되지만, 이와 같이 하면 저전압 구동을 할 수 없게 되어 소비 전력이 증가해 버린다.

도 18은 용장 회로를 갖는 종래의 반도체 기억 장치의 레이아웃도이다. 도 18의 반도체 기억 장치는, 4개의 블록(B1∼B4)으로 분할되고, 각 블록(B1∼B4) 내에는 각각 컬럼 방향의 용장 회로(RD1)와 로우 방향의 용장 회로(RD2)가 설치되어 있다. 컬럼 방향에는, 컬럼 어드레스 단위로 복수의 섹션 영역(SEC0∼SEC7)이 설치되고, 이들 섹션 영역(SEC0∼SEC7) 마다 용장 회로(RD1)로의 치환이 행하여진다.

도 19는 도 18의 하나의 블록을 확대하여 도시한 도면이다. 도 19의 점선으로 둘러싼 부분이 각 섹션 영역(SEC0∼SEC7)에 대응하고, 인접하는 2개의 섹션 영역 사이에는 워드선 구동 회로(WSL)가 설치되어 있다. 각 섹션 영역(SEC0∼SEC7) 내에는 셀 접지 전원선(Vss)이 설치되고, 이들 셀 접지 전원선(Vss)은 각각 각 섹션 영역(SEC0∼SEC7)의 외측에 형성된 패드 접지 전원(Vss′)과 접속되어 있다.

또한, 각 섹션 영역(SEC0∼SEC7)의 일단에는, 메모리 셀로부터의 판독 신호를 증폭하는 센스 앰프(S/A0∼S/A7)가 각각 접속되어 있다. 이들 센스 앰프(S/A0∼S/A7)는 도 18, 도 19에 도시하는 일점쇄선을 축으로 하여 대칭으로 되는 위치에 형성되어 있다.

최근과 같이 미세 가공 기술이 진보하면, 그에 따라 배선폭이나 배선 간격도 짧게 되기 때문에, 비트선 등의 신호선과 접지선(Vss)이 단락하는 불량(스탠바이 불량)도 일어나기 쉽게 된다. 이와 같은 스탠바이 불량이 일어나면, 전원선(Vcc)에서 접지선(Vss)으로 관통 전류가 흐르고, 반도체 기억 장치의 소비 전력이 증가해 버린다.

그러나, 도 18, 도 19에 도시하는 용장 회로(RD1, RD2)는 기능 불량을 구제할 수 있지만, 스탠바이 불량의 구제는 할 수 없다. 임시로, 스탠바이 불량이 일어난 메모리 셀을 용장 회로(RD1, RD2)로 치환해도 누설 전류가 흘러 버려, 제조 수율이 향상할 수 없다.

본 발명의 목적은 비트선의 전압을 저하시키지 않고, 간단한 회로 구성으로 비트선의 누설 불량을 없앨 수 있는 반도체 기억 장치를 제공하는 데 있다.

또한, 본 발명의 목적은 접지선에 누설 전류가 흐르도록 스탠바이 불량을 확실하게 구제할 수 있는 반도체 기억 장치를 제공하는 데 있다.

상기 목적을 달성하기 위해 비트선 및 워드선과, 비트선의 논리에 따른 데이타를 기억 가능하고, 또 기억된 데이타를 비트선으로 송출 가능한 복수의 메모리 셀과, 각 비트선에 각각 직렬로 접속되고, 각 비트선으로의 충전 전류의 공급을 행하는 프리차지용 트랜지스터를 구비한 반도체 기억 장치는, 상기 프리차지용 트랜지스터를 통해 각 비트선에 전압을 공급하는 비트선 구동 전원 단자와, 이 비트선 구동 전원 단자와 상기 프리차지용 트랜지스터 사이에 병렬 접속된 복수의 퓨즈를 갖는다.

또한, 복수의 비트선 및 워드선과, 비트선의 논리에 따른 데이타를 기억 가능하고, 또 기억된 데이타를 비트선에 송출 가능한 복수의 메모리 셀과, 각 비트선에 각각 직렬로 접속되고, 각 비트선의 전압 진폭을 조정하는 프리차지용 트랜지스터를 구비한 반도체 기억 장치는, 상기 복수의 프리차지용 트랜지스터를 통해 각 비트선에 전압을 공급하는 비트선 구동 전원 단자를 구비하고, 하나 이상의 상기프리차지용 트랜지스터를 조로 하여 이들 각 조의 상기 프리차지용 트랜지스터와 상기 비트선 구동 전원 단자와의 사이에 각각 복수의 퓨즈를 병렬 접속한다.

또한, 불량의 메모리 셀을 치환 가능한 용장 회로를 구비한 반도체 기억 장치는, 컬럼 방향의 어드레스 단위인 각 섹션 영역의 내부에 형성되고, 상기 섹션 영역 내의 모든 메모리 셀의 접지 단자에 접속되는 셀 접지 전원선과, 상기 각 섹션 영역의 외측에 형성되는 패드 접지 전원선, 상기 각 섹션 영역 마다 설치되고, 대응하는 상기 셀 접지 전원선과 상기 패드 접지 전원선과의 사이에 서로 병렬로 끼워 장착된 복수의 퓨즈를 구비한다.

도 1은 본 발명에 따른 SRAM의 제1 실시 형태의 일부분의 내부 구성을 나타내는 회로도.

도 2는 도 1의 SRAM의 개략 레이아웃도.

도 3은 비트선마다 복수의 퓨즈를 설치한 예를 나타내는 SRAM의 회로도.

도 4는 본 발명에 따른 반도체 기억 장치의 제2 실시 형태의 레이아웃도.

도 5는 제2 실시 형태에서의 퓨즈의 배치를 나타내는 도면.

도 6은 퓨즈의 병렬 접속수(Nx)와 셀 접지 전원선(Vss)의 전압 상승(△V)과의 관계를 나타내는 도면.

도 7은 도 4의 반도체 기억 장치 내의 디코드 회로의 일례를 나타내는 회로도.

도 8은 디코드 회로의 다른 구성예를 나타내는 회로도.

도 9는 제3 실시 형태의 레이아웃도.

도 10은 제3 실시 형태에서의 퓨즈의 배치를 나타내는 도면.

도 11은 제4 실시 형태의 레이아웃 도.

도 12는 제4 실시 형태에서의 퓨즈의 배치를 나타내는 도면.

도 13은 종래의 MOS형 SRAM의 내부 구성을 나타내는 회로도.

도 14는 콘택트홀의 결함을 설명하는 도면.

도 15는 특개평5-314790호 공보에 개시된 SRAM의 블록도.

도 16은 도 15의 SRAM 내의 메모리 셀의 내부 구성을 나타내는 회로도.

도 17은 특개평8-138399호 공보에 개시된 SRAM의 블록도.

도 18은 종래의 반도체 기억 장치의 레이아웃도.

도 19는 도 10의 하나의 블록을 확대하여 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀

Q1∼Q9 : MOS 트랜지스터

B0∼Bn, /B0∼/Bn : 비트선

Vss : 접지선

Vcc : 비트선 구동 전원 단자

이하, 본 발명을 적용한 반도체 기억 장치에 대해 도면을 참조하여 구체적으로 설명한다. 이하에 설명하는 실시 형태는, SRAM 내의 비트선에 누설 전류가 발생하지 않도록 한 것이다.

(제1 실시 형태)

도 1은 본 발명에 따른 SRAM의 일부분의 내부 구성을 도시하는 회로도이고, 도 2는 SRAM의 개략 레이아웃도이며, 도 1에서는 도 13과 공통하는 구성 부분에 동일 부호를 붙이고 있다.

도 2에 있어서, 일점쇄선으로 구분된 각 영역이 1컬럼(예를 들어, 8비트)분의 어드레스 영역에 대응하고, 각 컬럼 어드레스에 대응하여 복수(예를 들어, 3개)의 퓨즈가 설치되어 있다.

도 1은 도 2의 1컬럼분의 상세 구성을 도시하는 회로도이다. 도 1에 도시하는 바와 같이, 본 실시 형태의 SRAM은 종횡으로 배치된 비트선(B0∼Bn, /B0∼/Bn) 및 워드선(W0∼Wn), 판독 및 기입이 가능한 메모리 셀(1), 프리차지용 MOS 트랜지스터(Q1, Q2), 단락용 MOS 트랜지스터(Q3), 레벨 설정용 MOS 트랜지스터(Q4, Q5)를 구비한다.

또한, 메모리 셀(1)은 교차 래치 회로를 구성하는 MOS 트랜지스터(Q6, Q7), 게이트선 및 워드선에 접속된 MOS 트랜지스터(Q8, Q9), MOS 트랜지스터(Q6, Q7)의 각 게이트 단자에 접속된 고저항의 저항 소자(R1, R2)를 갖는다.

프리차지용 MOS 트랜지스터(Q1, Q2)와 그 상류측의 비트선 구동 전원 단자(Vcc) 사이에는 각 컬럼 마다 3개의 퓨즈(F1, F2, F3)가 병렬 접속되어 있다. 이들 퓨즈(F1∼F3)는 폴리실리콘을 재료로 하여 반도체 기판상에 형성된다.

다음에, 도 1, 도 2의 반도체 기억 장치의 동작을 설명한다. 메모리 셀(1)에 대한 기입을 행할 경우에는, 기입하고 싶은 데이타를 각 비트선(B0∼Bn, /B0∼/Bn)으로 공급한다. 이들 비트선은 각 비트선 마다 2개씩 설치되고, 이들 2개의 비트선의 논리는 데이타 기입시에는 정부(正負) 역으로 설정된다. 이 상태로, 대응하는 워드선이 하이 레벨로 되면, 메모리 셀(1) 내의 MOS 트랜지스터(Q8, Q9)가 온하여 비트선의 전압이 MOS 트랜지스터(Q6, Q7)의 게이트 단자로 공급되고, 이들 MOS 트랜지스터(Q6, Q7)는 논리 「1」 또는 「0」에 대응하는 전압을 래치한다.

한편, 메모리 셀(1)로부터 판독을 행할 경우에는, 대응하는 워드선이 하이 레벨로 되고, 다음에 비트선(B0∼Bn, /B0∼/Bn)은 트랜지스터(Q1, Q2)에 의해 하이레벨로 프리차지되며, 또 트랜지스터(Q3)에 의해 이들 비트선은 같은 전위로 유지되고, 다음에 신호(φeq)에 의해 트랜지스터(Q1∼Q3)는 오프되고, 비트선(B0∼Bn, /B0∼/Bn)으로의 프리차지와 단락은 정지된다.

이 때, 메모리 셀(1) 내의 MOS 트랜지스터(Q6, Q7)의 게이트 단자에는, 논리 「1」 또는 「0」에 대응하는 전압이 래치되어 있기 때문에, 쌍으로 된 비트선의 어느 한쪽은 메모리 셀(1) 내의 MOS 트랜지스터 Q6 또는 Q7에 의해 방전되어 로우 레벨로 되고, 다른쪽은 하이 레벨인 체로 된다.

비트선(B0∼Bn, /B0∼/Bn)의 전압은 비트선 구동 전원 단자(Vcc)의 전압 레벨과, 접지선(Vss)의 전압 레벨로 정하지만, 비트선 구동 전원 단자(Vcc)와 프리차지용 MOS 트랜지스터(Q1, Q2) 사이에 퓨즈를 한개 접속하면, 이 퓨즈의 전압 강하분만큼 비트선(B0∼Bn, /B0∼/Bn)의 전압이 낮게 되어 버린다.

그렇지만, 본 실시 형태에서는, 복수의 퓨즈(F1∼F3)를 병렬 접속하고 있고, 퓨즈를 하나 접속할 경우보다도 저항값을 작게 할 수 있으며, 퓨즈 양단에서의 전압 강하를 작게 할 수 있다.

다음에, 비트선이 접지선(Vss)과 단락하는 불량이 일어났을 경우에 대해서 설명한다. 이 경우, 비트선 구동 전원 단자(Vcc)로부터 프리차지용 MOS트랜지스터와 비트선을 통해 접지선(Vss)으로 향해 누설 전류가 흐른다. 메모리 테스터 등으로 이 누설 전류가 검출되면, 각 비트선 마다 대응하는 퓨즈를 모두 절단한다. 이로써, 누설 전류가 발생한 비트선 경로가 전기적으로 차단되어, 누설 전류는 일절 흐르지 않게 된다.

이와 같이, 본 실시 형태의 반도체 기억 장치는, SRAM을 구성하는 각 비트마다 비트선 구동 전원 단자(Vcc)와 프리차지용 MOS 트랜지스터(Q1, Q2) 사이에 복수의 퓨즈(F1∼F3)를 접속하고, 비트선(B0∼Bn, /B0∼/Bn)에 누설 전류가 발생했을 경우에는, 이들 퓨즈(F1∼F3)를 절단하도록 했기 때문에, 누설 전류의 발생을 확실하게 방지할 수 있다. 또한, 복수의 퓨즈(F1∼F3)를 병렬 접속했기 때문에, 퓨즈 양단의 전압 강하를 작게 할 수 있고, 비트선에 공급되는 전압이 낮게 될 우려도 없다.

또, 도 1, 도 2에서는 생략하고 있지만, SRAM을 구성하는 일부로서, 판독 및 기입을 정상으로 행하지 않는 기능 불량용 용장 회로를 설치해도 된다. 또한, 기능 불량이 일어난 메모리 셀을 다른 메모리 셀로 치환할 때에 기능 불량이 일어난 메모리 셀에 대응하는 비트선의 퓨즈(F1∼F3)를 강제적으로 차단해도 된다. 이로써, 기능 불량 구제를 행할 때 동시에 누설 불량 구제를 행할 수 있다.

도 1에서는, 각 비트마다 3개의 퓨즈(F1∼F3)를 설치하는 예를 설명했지만, 퓨즈의 수는 2개 이상이면 특히 3개로 한정되지 않는다.

또한, 각 비트선 마다 복수의 퓨즈를 설치하는 대신, 비트선(B0∼Bn, /B0∼/Bn) 마다 복수의 퓨즈를 설치해도 된다. 도 3은 비트선(B0∼Bn, /B0∼/Bn)에 접속된 프리차지용 MOS 트랜지스터(Q1, Q2)와 비트선 구동 전원 단자(Vcc) 사이에 각각 3개의 퓨즈(F1∼F3)를 접속하는 예를 나타내고 있다.

(제2 실시 형태)

제2 실시 형태는 섹션 영역 마다 복수의 퓨즈를 병렬 접속한 것이다.

도 4는 본 발명에 따른 반도체 기억 장치의 제2 실시 형태의 레이아웃도이고, 도 5는 도 4의 하나의 블록을 확대하여 나타낸 도면이다. 도 4의 반도체 기억 장치는, 도 4의 a에 도시하는 바와 같이 4개의 블록(B1∼B4)으로 분할되고, 각 블록(B1∼B4)은 도 4의 b에 도시하는 바와 같이 복수의 섹션 영역(SEC0∼SEC7)과, 섹션 단위로 불량 셀을 치환하는 용장 회로(RD1), 로우 어드레스 단위로 불량 셀을 치환하는 용장 회로(RD2)와, 각 섹션 영역 마다 설치되는 퓨즈군(FUSE0∼FUSE7), 섹션 영역 사이에 설치되는 워드선 선택 회로(WSL)을 구비한다.

섹션 영역(SEC0∼SEC7)은 컬럼 방향의 어드레스 단위로 설치되고, 각 섹션 영역에는 각각 기둥상으로 셀 접지 전원선(Vss)이 형성되어 있다. 이들 셀 접지 전원선(Vss)은 섹션 영역 내의 모든 메모리 셀의 접지 단자와 접속되어 있다. 또한, 각 섹션 영역(SEC0∼SEC7)의 외측에는 섹션 영역의 나란한 방향으로 평행하게 패드 접지 전원선(Vss')이 형성되고, 각 셀 접지 전원선(Vss)과 패드 접지 전원선(Vss')과는 각각 퓨즈군(FUSE0∼FUSE7)을 통해 접속되어 있다.

또한, 각 섹션 영역(SEC0∼SEC7)의 일단에는 도 18과 마찬가지로, 일점 쇄선(L)의 양측에, 메모리 셀로부터의 판독 신호를 증폭하는 센스 앰프(S/A0∼S/A7)가 접속되어 있다.

각 퓨즈군(FUSE0∼FUSE7)은 도 5에 상세함을 나타내는 바와 같이, 각 섹션 영역(SEC0∼SEC7) 내의 메모리 셀 영역(SEL)을 끼워 센스 앰프(S/A0∼S/A7)와 대향하는 위치에 형성되어 있다. 이들 퓨즈군(FUSE0∼FUSE7)은, 도 5에 상세함을 나타내는 바와 같이, 셀 접지 전원선(Vss)과 패드 접지 전원선(Vss') 사이에 복수의 퓨즈(F)를 병렬 접속한 것이다.

다음에, 도 4의 반도체 기억 장치의 동작을 설명한다. 섹션 영역 내의 메모리 셀이 모두 정상일 경우에는, 그 섹션 영역에 대응하는 퓨즈(F)는 모두 도통 상태에 있고, 셀 접지 전원선(Vss)과 패드 접지 전원선(Vss')은 도통하고 있다.

한편, 일부의 섹션 영역, 예를 들어 도 4의 b의 섹션 영역(SEC7) 내에 불량 메모리 셀이 포함되어 있을 경우에는, 후술하는 디코드 회로에 섹션 영역(SEC7)의 어드레스가 설정된다. 이로써, 이 어드레스가 외부로부터 입력되면, 섹션 영역(SEC7)은 선택되지 않고, 용장 회로(RD1)가 선택되게 된다.

또한, 이 때 섹션 영역(SEC7)에 대응하는 퓨즈(F)를 모두 절단함으로써, 셀 접지 전원선(Vss)은 패드 접지 전원선(Vss')에서 떨어진다. 따라서, 섹션 영역(SEC7) 내에서 스탠바이 불량이 일어나도 셀 접지 전원선(Vss)이나 패드 접지 전원선(Vss')에는 누설 전류는 흐르지 않게 된다.

그렇지만, 도 5에 도시하는 퓨즈(F)는 일반적으로 폴리실리콘을 이용해 형성되기 때문에, Al나 Au 등의 금속 배선에 비해 저항이 높게 된다. 예를 들어, 퓨즈 소자층의 시트 저항을 r(Ω/μm²), 퓨즈 면적을 S=L(μm)×W(μm), 메모리 셀 내의 트랜스퍼 게이트를 통과하는 셀 전류를 Ic(μA), 섹션 영역당 퓨즈(F)의 병렬 접속수를 Nx, 섹션 영역당 컬럼수를 Nc로 했을 때의 메모리 셀의 접지선(Vss)의 전압 상승(△V)은 수학식 1로 표시된다.

수학식 1에 있어서 시트 저항 r=15(Ω·m), 퓨즈 면적 S=13.6μm×1.2μm, 메모리 셀 내의 트랜스퍼 게이트를 통과하는 셀 전류 Ic=170±20μA, 1섹션 영역당 컬럼 수 Nc=64로 했을 경우의, 메모리 셀의 접지선(Vss)의 전압 상승(△V)과, 병렬 접속되는 퓨즈 갯수 Nx와의 관계는 도 6과 같은 곡선으로 표현된다.

도 6에서 명확해지는 바와 같이, 전압 상승 △V를 0.05V 이내로 막는데는 퓨즈(F)의 병렬 접속수(Nx)를 50 이상으로 할 필요가 있고, 전압 상승 △V를 0.1V 이내로 막는데는 퓨즈의 병렬 접속수 Nx를 20 이상으로 할 필요가 있다. 전압 상승 △V을 0.1V 이내로 막으면 실용상 특히 문제는 생기지 않기 때문에, 최저한 20개의 퓨즈(F)를 병렬 접속하면 좋게 된다.

도 7은 도 4의 반도체 기억 장치 내의 디코드 회로의 일례를 나타내는 회로도이다. 도 7의 디코드 회로는 로우 어드레스를 디코드하는 로우 디코드부(11)와, 컬럼 방향의 선택/비선택을 전환하는 컬럼 스위치부(12), 용장 회로(RD1)로의 치환을 행하는 어드레스를 디코드하는 용장 디코드부(13), 섹션 영역을 디코드하는 섹션 디코드부(14)를 구비한다.

용장 회로(RD1)로의 치환을 행할 경우는, 도 7의 섹션 디코드부(14)의 퓨즈를 절단함과 동시에, 용장 디코드부(13)의 퓨즈의 일부를 절단하여 불량 메모리 셀을 포함하는 섹션 영역 대신 용장 회로(RD1)가 선택되도록 한다.

도 7의 디코드 회로는, 통상시의 디코드를 행하는 로우 디코드부(11)나 섹션디코드부(14)에 인접하여 용장 디코드부(13)를 배치하고, 또 용장 디코드부(13)의 회로 구성을 로우 디코드부(11)나 섹션 디코드부(14)와 같게 하고 있기 때문에, 용장 회로(RD1)로의 치환을 행하거나 행하지 않거나 상관 없이 외부로부터의 어드레스 신호가 메모리 셀에 도달하기까지의 시간을 거의 일정하게 할 수 있다.

한편, 도 8은 디코드 회로의 다른 구성예를 나타내는 회로도이다. 도 8의 디코드 회로는 로우 디코드부(11)나 섹션 디코드부(14)와는 떨어진 장소에 용장 디코드부(13)를 배치하고 있다. 이 경우, 용장 회로(RD1)로의 치환을 행할 경우와 행하지 않을 경우에 외부로부터의 어드레스 신호가 메모리 셀에 도달하기까지의 시간에 오차가 생길 우려가 있지만, 배선의 길이 등을 조정하는 것으로 지연 시간을 거의 같게 할 수 있다.

이와 같이, 제2 실시 형태에서는, 섹션 영역 내의 셀 접지 전원선과, 섹션 영역의 외측의 패드 접지 전원선 사이에 복수의 퓨즈(F)를 병렬 접속하고, 섹션 영역 내에서 스탠바이 불량이 일어나면, 용장 회로(RD1)로의 치환을 행함과 동시에, 대응하는 퓨즈를 모두 절단하도록 했기 때문에 스탠바이 불량의 구제가 가능하게 된다.

(제3 실시 형태)

제3 실시 형태는 제2 실시 형태와는 다른 장소에 퓨즈군(FUSE0∼FUSE7)을 형성한 것이다.

도 9는 제3 실시 형태의 레이아웃도로서, 반도체 기억 장치의 일부를 구성하는 1블록을 확대하여 나타낸 것이다. 도 9에 도시하는 바와 같이,퓨즈군(FUSE0∼FUSE7)은 각 섹션 영역(SEC0∼SEC7)의 하측, 즉 각 섹션 영역(SEC0∼SEC7) 내의 메모리 셀 영역(SEL)과 센스 앰프(S/A0∼S/A7) 사이에 형성되어 있다. 이들 퓨즈군(FUSE0∼FUSE7)은 각각, 도 10에 도시하는 바와 같이 셀 접지 전원선(Vss)과 패드 접지 전원선(Vss') 사이에 병렬 접속된 복수의 퓨즈(F)로 된다.

제3 실시 형태에 있어서도 각 섹션 영역(SEC0∼SEC7) 내에서 스탠바이 불량이 일어났을 경우에는, 용장 회로(RD1)로의 치환을 행함과 동시에, 그 섹션 영역에 대응하여 설치된 퓨즈(F)를 모두 절단한다. 이로써, 그 섹션 영역 내에서는, 셀 접지 전원선(Vss)에 누설 전류가 흐르지 않게 된다.

또, 제3 실시 형태의 디코드 회로는 도 7, 도 8의 어느 것으로 구성해도 된다.

(제4 실시 형태)

제4 실시 형태는, 퓨즈를 다단 겹치도록 하는 것으로 좁은 영역에서도 다수의 퓨즈를 병렬 접속할 수 있도록 한 것이다.

도 11은 제4 실시 형태의 레이아웃도이고, 반도체 기억 장치의 일부를 구성하는 1 블록을 확대하여 나타낸 것이다. 제4 실시 형태는, 제2 및 제3 실시 형태와 마찬가지로, 로우 방향과 컬럼 방향으로 각각 용장 회로(RD2, RD1)를 구비하고 있고, 컬럼 방향에 대해서는 섹션 단위로 메모리 셀의 치환을 행한다.

제4 실시 형태의 각 섹션 영역(SEC0∼SEC7) 내에는, 제2 및 제3 실시 형태와 마찬가지로, 기둥상으로 셀 접지 전원선(Vss)이 형성되고, 이들 셀을 접지 전원선(Vss)의 선단부의 양측에 패드 접지 전원선(Vss')이 배치되어 있다. 즉, 패드 접지 전원선(Vss')은 셀 접지 전원선(Vss)의 선단부를 양측에서 끼워 넣도록 배치되고, 셀 접지 전원선(Vss)과, 그 양측에 배치된 패드 접지 전원선(Vss') 사이에는, 도 12에 도시하는 바와 같이 각각 복수의 퓨즈(F)가 병렬 접속되어 있다.

이와 같은 구조로 하는 것으로, 워드선 방향의 폭이 좁을 경우에도 다수의 퓨즈(F)를 병렬 접속할 수 있어, 퓨즈 양단의 전위차를 작게 할 수 있다.

도 12에서는, 퓨즈(F2)를 2단 겹치게 하는 예를 설명했지만, 칩의 종방향으로 여유가 있다면 퓨즈(F)를 3단 겹치는 이상으로 해도 된다.

또, 제4 실시 형태의 디코드 회로는, 도 7, 도 8의 어느 것으로 구성해도 된다.

그렇지만, 상술한 제2 ∼제4 실시 형태에서는 섹션 영역을 전부 8개 설치하는 예를 설명했지만, 섹션 영역의 수나 블록의 수나 치환 가능한 용장 회로(RD1, RD2)의 수에는 특히 제한은 없다. 특히, 용장 회로(RD1, RD2)의 수를 늘리면 복수의 로우 어드레스 영역이나 섹션 영역을 동시에 치환할 수 있기 때문에 수율 향상이 도모된다.

또한, 본 발명은 SRAM 이외의 DRAM이나 EEPROM 등의 각종 반도체 기억 장치에 적용할 수 있다.

본 발명에 따르면, 본 발명에 따르면, 비트선의 전압 진폭을 조정하는 프리차지용 트랜지스터와 비트선 구동 전원 단자 사이에 복수의 퓨즈를 병렬 접속하고, 비트선에 누설 전류 불량이 일어났을 경우에는 대응하는 퓨즈를 모두 절단하도록했기 때문에, 누설 전류가 발생하지 않게 되고, 또한 퓨즈를 하나 접속하는 것 보다도 퓨즈 양단에서의 전압 강하를 작게 할 수 있다.

특히, 이와 같은 퓨즈를 컬럼(예를 들어, 8비트) 단위로 설치하고자 하면, 비트수가 늘어나면서 메모리 용량이 증대해도 퓨즈의 수를 그만큼 증가시키지 않고 SRAM의 형성 면적을 작게 할 수 있다.

또한, 기능 불량과 스탠바이 불량을 같이 갖고 있을 경우, 기능 불량을 일으킨 메모리 셀을 용장 셀로 치환함과 동시에, 이 불량인 메모리 셀의 퓨즈를 강제적으로 절단하기 때문에 기능 불량과 누설 불량을 동시에 구제할 수 있다.

또한, 본 발명에 의하면 각 섹션 영역의 내부에 형성된 셀 접지 전원선과, 섹션 영역의 외측에 형성된 패드 접지 전원선 사이에 복수의 퓨즈를 병렬 접속하기 때문에, 이들 퓨즈를 절단함으로써 접지선에 누설 전류가 흐르지 않게 되어, 스탠바이 불량을 확실하게 구제할 수 있다.

Claims

비트선 및 워드선;

비트선의 논리에 따른 데이타를 기억 가능하고, 또 기억된 데이타를 비트선으로 송출 가능한 복수의 메모리 셀; 및

각 비트선에 각각 직렬로 접속되고, 각 비트선으로의 충전 전류의 공급을 행하는 프리차지용 트랜지스터를 구비한 반도체 기억 장치는,

상기 프리차지용 트랜지스터를 통해 각 비트선에 전압을 공급하는 비트선 구동 전원 단자; 및

상기 프리차지용 트랜지스터의 소스와 상기 비트선구동 전원 단자와의 사이에 병렬 접속된 복수의 퓨즈

를 갖는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 메모리 셀은 스태틱 RAM(SRAM) 셀이고, 비트선에 인접하여 접지선을 배치하는 것을 특징으로 하는 반도체 기억 장치.
복수의 비트선 및 워드선;

비트선의 논리에 따른 데이타를 기억 가능하고, 또 기억된 데이타를 비트선으로 송출 가능한 복수의 메모리 셀; 및

각 비트선에 각각 직렬로 접속되고, 각 비트선의 전압 진폭을 조정하는 프리차지용 트랜지스터를 구비한 반도체 기억 장치는,

상기 복수의 프리차지용 트랜지스터를 통해 각 비트선에 전압을 공급하는 비트선 구동 전원 단자를 구비하고,

한개 이상의 상기 프리차지용 트랜지스터를 조(組)로 하여 이들 각 조의 상기 프리차지용 트랜지스터와 상기 비트선 구동 전원 단자 사이에 각각 복수의 퓨즈를 병렬 접속하는 것을 특징으로 하는 반도체 기억 장치.
제3항에 있어서, 각 비트마다 한쌍의 비트선이 설치되고,

이들 한쌍의 비트선 사이에 워드선과 같은 수의 상기 메모리 셀이 각각 접속되며,

복수 비트분의 비트선쌍마다 상기 복수의 퓨즈를 병렬 접속하는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 복수의 비트로 이루어지는 1컬럼 어드레스마다 상기 복수의 퓨즈를 병렬 접속하는 것을 특징으로 하는 반도체 기억 장치.
제3항에 있어서, 상기 메모리 셀은 스태틱 RAM(SRAM) 셀이고, 비트선에 인접하여 접지선을 배치하는 것을 특징으로 하는 반도체 기억 장치.
복수의 비트선 및 워드선;

비트선의 논리에 따른 데이타를 기억 가능하고, 또 기억된 데이타를 비트선으로 송출 가능한 복수의 메모리 셀;

각 비트선에 각각 직렬로 접속되고, 각 비트선의 전압 진폭을 조정하는 프리차지용 트랜지스터; 및

정상적으로 판독 또는 기입을 행하지 않는 불량인 상기 메모리 셀을 치환하는 용장 회로를 구비하는 반도체 기억 장치의 불량 구제 방법은,

상기 복수의 프리차지용 트랜지스터를 통해 각 비트선에 전압을 공급하는 비트선 구동 전원 단자와 상기 프리차지용 트랜지스터 사이에 복수의 퓨즈를 병렬 접속하고,

상기 용장 회로에 의해 불량인 상기 메모리 셀을 치환할 때 불량인 상기 메모리 셀에 연결되는 비트선에 대응하는 상기 퓨즈 모두를 절단하는 것을 특징으로 하는 반도체 기억 장치의 불량 구제 방법.
불량인 메모리 셀을 치환 가능한 용장 회로를 구비한 반도체 기억 장치는,

컬럼 방향의 어드레스 단위인 각 섹션 영역의 내부에 형성되고 상기 섹션 영역 내의 모든 메모리 셀의 접지 단자에 접속되는 셀 접지 전원선;

상기 각 섹션 영역의 외측에 형성되는 패드 접지 전원선; 및

상기 각 섹션 영역 마다 설치되고 대응하는 상기 셀 접지 전원선과 상기 패드 접지 전원선 사이에 서로 병렬로 끼워 장착되는 복수의 퓨즈

를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제8항에 있어서, 상기 섹션 영역의 제1 측에 접속된 센스 앰프를 갖고,

상기 패드 접지 전원선 및 상기 복수의 퓨즈는 상기 섹션 영역 내의 메모리 셀 영역을 사이에 두고 상기 제1 측에 대향하는 제2 측에 형성되는 것을 특징으로 하는 반도체 기억 장치.
제8항에 있어서, 상기 섹션 영역의 일단에 접속된 센스 앰프를 갖고,

상기 패드 접지 전원선 및 상기 복수의 퓨즈는 상기 섹션 영역 내의 메모리 셀 영역과 상기 센스 앰프 사이에 형성되는 것을 특징으로 하는 반도체 기억 장치.
제8항에 있어서, 상기 패드 접지 전원선은 상기 셀 접지 전원선의 선단부를 사이에 두고 양측에 형성되고,

상기 셀 접지 전원선의 선단부와, 그 양측에 형성된 상기 패드 접지 전원선 사이에 각각 상기 복수의 퓨즈를 병렬 접속하는 것을 특징으로 하는 반도체 기억 장치.
제8항에 있어서, 상기 셀 접지 전원선은 상기 각 섹션 영역 내의 바깥 가장자리부를 따라 기둥 모양으로 형성되는 것을 특징으로 하는 반도체 기억 장치.
제8항에 있어서, 병렬 접속된 상기 복수의 퓨즈 양단에서의 전위차가 소정전압 이하로 되도록 상기 퓨즈의 병렬 접속수를 설정하는 것을 특징으로 하는 반도체 기억 장치.
제8항에 있어서, 상기 메모리 셀은 스태틱 RAM(SRAM) 셀인 것을 특징으로 하는 반도체 기억 장치.
불량인 메모리 셀을 치환 가능한 용장 회로를 구비한 반도체 기억 장치의 불량 구제 방법은,

컬럼 방향의 어드레스 단위인 각 섹션 영역의 내부에는 상기 섹션 영역 내의 모든 메모리 셀의 접지 단자에 접속되는 셀 접지 전원선이 설치되고,

상기 각 섹션 영역의 외측에는 패드 접지 전원선이 설치되며,

상기 각 섹션 영역마다 상기 셀 접지 전원선과 상기 패드 접지 전원선 사이에 서로 병렬로 끼워 장착되는 복수의 퓨즈가 설치되고,

상기 섹션 영역 단위로 상기 용장 회로로의 치환이 가능하게 되며,

상기 섹션 영역 내에서 상기 셀 접지 전원선에 누설 전류가 흐르는 불량이 발생한 경우에는 그 섹션 영역을 상기 용장 회로로 치환함과 동시에, 그 섹션 영역에 대응하는 상기 퓨즈를 모두 차단하는 것을 특징으로 하는 반도체 기억 장치의 불량 구제 방법.