KR100817343B1 - 반도체 집적회로장치 - Google Patents

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KR100817343B1
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코이치로 이시바시
마사나오 야마오카
쇼지 슈쿠리
카즈마사 야나기사와
준이치 니시모토
마사카즈 아오키
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

다층배선, 동배선을 가지는 반도체 집적회로에 있어서, 결함구제(救濟), 트리밍의 코스트를 저감한다. 제1층째의 폴리실시콘을 플로팅전극으로 한 불휘발성 메모리소자를 이용하여, 반도체 중의 메모리 어레이의 결함을 구제하기 위한 어드레스 등을 기억시킨다. 또는, 상기 불휘발성 메모리소자에, 반도체 집적회로의 테스팅 중에 프로그램을 행한다. 불휘발성 메모리소자를 형성하는데, 특별한 프로세스가 필요없게 된다. 즉, CMOS 디바이스의 형성프로세스로 불휘발성 메모리소자를 형성할 수 있다. 또, 테스팅 중에 프로그램을 행하므로, 프로그램을 위한 레이저 등의 장치가 필요없게 될 뿐아니라, 프로그램에 필요한 시간을 단축할 수 있으므로, 테스팅 코스트를 저감할 수 있다.
Figure R1020077023259
반도체 집적회로장치, 결함구제

Description

반도체 집적회로장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은, 반도체 집적회로장치에 관한 것으로, 특히 다층배선을 이용하는 고집적 반도체집적회로에 있어서, 제조 코스트를 증가시키지 않고, 메모리셀 어레이의 결함구제를 행하는데 알맞은 반도체 집적회로장치에 관한 것이다.
종래, 다층배선에서의 결함구제에 있어서는, 그 결함이 있는 장소를 프로그램하는 방식으로서, 폴리실리콘을 레이저에 의해 절단하는 방법이나, 혹은 배선을 레이저에 의해 절단하는 방법이 이용되고 있었다. 이와 같은 것은, 아이이이이, 인터내셔널 솔리드 스테이트 서킷 컨퍼런스, 다이제스트 오브 테크니컬 페이퍼, p.p. 418-419 (IEEE International Solid-State Circuits Conference, Digest of Technical Papers, p.p. 418-419)의 DRAM에서 실시된 예와 같다.
반도체 집적회로에 결함구제를 도입할 때에 코스트를 저감하기 위해서는 다음과 같은 요소를 생각해야 한다.
(1) 제조공정을 증가시키지 않을 것
(2) 칩면적을 작게 할 것
(3) 테스팅 및 구제행정을 축소할 것
이상의 요소를 감안하면, 상기의 종래기술의 결함구제방식은 이하에 서술하는 문제가 있다.
(1) 레이저에 의한 절단방법은, 먼저, 반도체 집적회로가 웨이퍼 상태로 완성 후, 프로브에 의한 검사를 행하고, 그 후, 레이저에 의한 절단장치를 이용하여 절단을 행한다. 이와 같은 방식의 경우에는, 레이저 절단장치가 새롭게 필요할 뿐아니라, 프로브에 의한 검사에서 레이저에 의한 절단에 이르기까지의 일련의 행정에 시간이 걸린다. 따라서, 구제행정도 포함한 테스팅 행정이 복잡화하여, 코스트의 상승을 초래한다.
(2) 레이저에 의해 폴리실시콘을 용단하기 위해서는, 미리 폴리실리콘 상의 절연막을 제거할 필요가 있다. 그러나 다층배선을 이용하는 반도체 집적회로에서는, 폴리실리콘 상의 절연막이 두껍게 되며, 두껍게 됨에 따라 절연막을 제거하는 것이 어렵게 된다. 특히, 동으로 배선을 행하는 경우는, 절연막은 질화실리콘막과 산화실리콘막을 교호 적층해 가는 구조가 되며, 이 구조에서 폴리실리콘 상의 절연막을 제거하는 것은 특히 곤란하다. 또, 동배선 그 자체를 레이저에 의해 절단하는 것도 종래예와 같이 가능하지만, 알루미늄보다도 동이 융점이 높아서, 절단하기 위한 레이저는 더욱 큰 에너지를 필요로 한다. 이 큰 레이저의 에너지는 절단하는 부분의 주위의 구조에 대미지를 일으킬 소지가 있다.
본 발명이 해결하고자 하는 과제는, 상기 다층배선에서의 결함구제회로의 문제를 해결하고, 다층배선 프로세스 또는 동배선을 사용하는 집적회로에서도, 제조 코스트, 칩면적, 테스팅 코스트의 증가를 초래하지 않는 결함구제회로를 제공하는데 있다.
( 발명의 개시 )
상기 과제를 달성하기 위해, 본 발명에 있어서는, 이하의 수단을 이용한다.
메모리셀을 포함하는 메모리셀 어레이와, 메모리셀 어레이에 결함을 지닌 결함메모리셀이 있는 경우에, 결함메모리셀을 치환하기 위한 용장메모리셀과, 결함메모리셀에 의거하는 구제어드레스정보를 기억하기 위한 불휘발성 메모리와, 불휘발성 메모리에 기억된 구제어드레스정보에 의해, 메모리셀 어레이에서의 출력과 용장메모리셀에서의 출력과의 접속을 전환하여 제어하는 구제디코더를 가지며, 불휘발성 메모리는, 반도체 기판의 주면에 따라 설치된 제1 도전형의 제1 반도체영역 및 제2 도전형의 제2 반도체영역과, 제1 및 제2 반도체영역과 절연막을 통해서 배치된 플로팅 게이트를 가지며, 제1 반도체영역에 배치된 제2 도전형의 소스영역 및 드레인영역과 제2 반도체영역에 소정의 전압을 인가함으로써 소거 혹은 기록 가능한 것을 이용하도록 한다.
또한, 불휘발성 메모리에의 구제데이터의 기록은, 이것을 탑재하는 반도체 집적회로의 테스팅 중에 행하도록 구성한다.
본 발명에 있어서는, CMOS 디바이스의 형성 프로세스에서 제작 가능한 제1층째의 폴리실리콘을 플로팅전극으로 한 불휘발성 메모리소자를 이용하여, 반도체 중의 메모리 어레이의 결함을 구제하기 위한 어드레스, 혹은 트리밍 정보를 기억시킨다. 이것에 의해, 시스템 LSI와 같은 반도체 집적회로에 있어서도 싼 값으로 결함구제, 트리밍을 실현할 수 있다.
또, 불휘발성 메모리소자에, 반도체 집적회로의 테스팅 중에 프로그램을 행한다. 이것에 의해 프로그램을 위한 레이저 등의 장치가 필요하지 않게 될 뿐아니라, 프로그램에 필요한 시간을 단축할 수 있으므로, 테스팅 코스트를 저감할 수 있다.
( 발명을 실시하기 위한 최선의 형태 )
이하, 본 발명의 실시예에 의해, 본 발명의 의의가 명백하게 될 것이다..
도1은 본 발명의 제1의 실시예를 나타내는 도면이다. 도1(a)는 결함구제회로를 장비한 SRAM의 메모리셀 어레이의 모식도, 도1(b)는 결함구제회로를 장비한 칩의 블럭도, 도1(c)는 칩 단면도, 도1(d)는 플래시 메모리의 회로도이다.
도1(a)에 있어서, 1은 플래시 메모리에 의한 프로그램소자, 2는 구제디코더, 3은 메모리셀 어레이, 4는 용장비트선, 5는 비트선, 6은 결함이 있는 메모리셀(7)에 접속하는 비트선, 8은 디코더, 9는 스위치, 10은 버스, 14는 용장용 센스앰프, 15, 16은 센스앰프이다.
이 SRAM의 메모리셀 어레이에는, 비트선(6)에 접속하는 메모리셀(7)에 결함이 있으며, 그 결함의 위치를 프로그램소자(1)에 프로그램한다. 구제디코더(2)를 통해 스위치(9)의 접속을 바꾸어 연결함으로써, 결함이 있는 메모리셀에 접속하는 비트선(6)으로부터의 신호를 증폭한 결과를 이용하지 않고 데이터를 판독하는 것이 가능하게 된다.
각각의 회로가 칩 상에 레이아웃된 일예를 도1(b)에 나타낸다. 11은 칩, 17은 입출력회로부(I/O부), 18은 코아부이다. 코아부(18)에는, CPU(38), SRAM셀 어레이부(19)가 포함된다. 프로그램소자(1)는 I/O부 내에 설치하는 것이 바람직하다. 이 경우, 코아부의 면적을 증가시키지 않고 구제를 실행할 수 있다.
도1(c)는 코아부(18)와 프로그램소자(1)의 단면도이다. 20은 P형의 실리콘기판, 21, 23은 P웰, 22, 24는 N웰이다. 25, 26, 27(28, 29, 30)은 각각 코아부(18)의 NMOS(PMOS) 트랜지스터의 소스, 게이트, 드레인이다. 이 NMOS 트랜지스터와 PMOS 트랜지스터를 이용하여 2개의 부하 MOS 트랜지스터와, 2개의 구동 MOS 트랜지스터와, 2개의 전송 MOS 트랜지스터로 이루어지는 6MOS 타입의 SRAM을 구성할 수 있다.
또, 32, 33은 n+영역, 34는 p+영역, 35는 n+영역이며, 31은 플로팅 게이트전극이다.
이것에 의해, 도1(d)에 나타낸 바와 같은 플래시 메모리셀이 구성된다. 도1(d)에서, Vd가 드레인, Vs는 소스, Vg는 컨트롤 게이트전극이며, Vf가 플로팅 게 이트전극이다. 이 플래시 메모리셀은 초기상태 즉, 제조공정이 종료한 단계에서는 플로팅 게이트전극(Vf)에 전자가 존재하지 않으며, 문턱치전압은 비교적 낮은 값으로 되어 있다. 그것에 대해, 이 Vf에 전자를 주입함으로써 문턱치를 높게 할 수 있다. 이 문턱치의 차를 신호로서 추출함으로써, 불휘발성의 기억소자를 형성할 수 있다.
본 발명에서는 이러한 플래시 메모리셀을 프로그램소자로서 이용하여, 도1(a)에 나타내는 바와 같은 용장회로를 구성한다. 또한, 도1(c)에서는 32가 소스전극(Vs), 33이 드레인전극(Vd), 34, 35 및 24는 컨트롤 게이트전극(Vg)에 상당한다.
이와 같은 플래시 메모리의 소거, 기록, 판독을 행하기 위한 전압관계의 일예를 든다. 소거동작에 있어서는, 컨트롤 게이트전극(Vg)에는 접지전위와 같은 0V, 소스(Vs)에 7V, 드레인(Vd)에 접지전위와 같은 0V를 인가한다.
이 경우, 플로팅 게이트전극(Vf)에서 터널전류로 전자가 소스(Vs)로 이동되어, 플래시 메모리의 문턱치전압이 저하한다. 기록동작에 있어서는, 컨트롤 게이트전극(Vg)에는 5V, 소스(Vs)에 5V, 드레인(Vd)에 접지전위와 같은 0V를 인가한다. 이 경우, 핫일렉트론이 플로팅 게이트전극(Vg)에 주입되어, 플래시 메모리의 문턱치전압이 상승한다. 판독동작에 있어서는, 컨트롤 게이트전극(Vg)에는 핫일렉트론을 발생시키지 않을 정도의 전압, 예컨대 1.8V, 소스(Vs)에 접지전위와 같은 0V를 인가한다. 기록, 판독동작에 대해서는 그 회로구성을 포함하여 보다 상세하게 후술한다.
이른바 스택형 플래시 메모리는 플로팅 게이트와 컨트롤 게이트는 각각 다른 폴리실리콘층에서 제작한다. 이 경우에는 폴리실리콘의 제작공정이 많게 됨으로, 제작 코스트가 증가한다. 이것에 대해, 본 실시예에 의하면 플래시 메모리를 폴리실리콘 1층으로 제작할 수 있으므로, 통상의 CMOS의 제조 프로세스를 변경하지 않고 제작할 수 있다.
또, 도1(d)의 플래시 메모리셀은 실질적으로 2개의 트랜지스터를 조합시킨 구조로 되어 있기 때문에, 스택형 플래시 메모리보다도 면적이 증가한다.
그러나, 본 실시예의 경우와 같이, 메모리셀 어레이의 결함구제에 이용하는 경우에는, 프로그램하기 위해 필요한 비트수는 적고, 프로그램소자를 입출력회로영역에 포함시킬 수 있어, 실질적으로 면적이 증가하는 일은 없다.
예컨대, 도1(a)에서 나타낸 결함구제회로에서 센스앰프(14)의 수를 64개로 하면, 겨우 6비트의 프로그램소자로 구제를 실행할 수 있다. 0.25미크론 프로세스에 있어서, 도1(d)의 메모리셀의 면적은 약 10평방 미크론이지만, 6비트의 플래시 셀은 60평방 미크론이다. 이와 같은 면적이면, 집적회로의 전체의 면적을 5미리각으로 해도 겨우 0.00024%이며, 플래시 메모리셀의 면적의 증대는 전혀 문제가 되지 않는다.
이상 서술한 바와 같이, 본 실시예에 의하면 플로팅 게이트를 제작할 때와 같은 특별한 프로세스를 도입하지 않더라도, 플래시 메모리를 구성할 수 있으며, 이 플래시 메모리를 결함정보를 기억하는 불휘발성 프로그램소자로서 이용함으로써, 면적의 증대를 초래하지 않고 결함구제회로를 도입할 수 있다.
도2는 본 발명의 제2의 실시예의 블럭도(a)와 테스팅의 플로우 도면(b)이다.
도1(a)의 구성에 더하여, 캐시메모리 어레이를 검사하는 기능을 가진 논리회로부인 BIST(Built in Self-Test)회로블럭(36) 및 프로그램소자에 데이터를 프로그램할 때에 필요한 고전압을 인가하기 위한 핀(Vpp핀)(37)을 가진다.
BIST회로(36)는 캐시메모리 어레이의 테스트 패턴을 자동적으로 생성하여 캐시메모리셀 어레이에 인가하여, 단시간에 메모리 어레이의 검사를 실행한다. 특히, 본 실시예의 BIST회로(36)에서는, 메모리 어레이의 검사결과에서 구제어드레스를 자동적으로 생성하는 기능을 가진다.
본 실시예에 있어서는, 도2(b)에 나타내는 테스팅 플로우에 의해 구제가 행해진다. 테스팅 개시 후, 먼저, BIST회로(36)에 의해 캐시메모리 어레이(3)에 결함이 있는지 여부를 검사한다. 결함이 없으면 메모리에 관한 테스팅은 종료한다. 만약, 메모리에 결함이 있으면 결함이 있음이라는 정보를 테스터에 전송한다. 한편, BIST회로(36)는 구제를 위한 어드레스를 계산하여, 계산한 어드레스를 프로그램소자(1)에 전송한다. 그 후, 테스터에서 플래시 메모리에 기록을 하기 위한 고전압을 Vpp핀(37)을 통해서 인가한다. 이때, 플래시 메모리에 구제어드레스에 대응한 데이터가 기록되어 종료한다.
본 실시예에 있어서는, 이들의 일련의 동작을 모두 전기적으로 행할 수 있다. 따라서, 웨이퍼 완성 후에 행하는 검사의 중간에 결함구제를 행하는 것이 가능하게 된다.
따라서, 본 실시예에 의하면, 테스팅이나 결함구제를 위해 필요한 검사시간이나 장치를 최소한의 증가로 억제하는 것이 가능하게 되며, 그 결과, 테스팅 코스 트를 저감할 수 있는 효과가 있다.
또한, 상기와 같이 메모리의 검사전용의 회로블럭으로 메모리를 검사시키고 있는 것에 대해, 도10(a) 및 도10(b)에 나타내는 바와 같이, CPU를 가지는 집적회로장치에서는 CPU가 지닌 기능으로 메모리를 검사하도록 해도 좋다.
여기서 말하는 CPU란, 연산을 행하는 연산기 회로블럭과, 그것을 제어하는 회로블럭으로 이루어지는 부분을 말한다. 마이크로 프로세서에서는 통상 이 CPU와 캐시메모리가 동시에 탑재되어 있다.
본 실시예의 테스팅을 도10(b)에 나타낸다. 먼저, 테스터는 CPU(100)를 검사하기 위한 테스트 벡터를 생성하여, 반도체 집적회로에 인가한다. CPU(100)는 인가된 테스트 벡터에 대해 응답을 돌려보낸다. 테스터 응답이 올바르지 않으면 CPU기능은 올바르지 않다고 하여 이 반도체 집적회로를 불량으로 판단한다.
한편, 되돌아 온 응답이 올바르면 CPU의 기능은 정상으로 판단하여, CPU(100)에 메모리를 검사하기 위한 프로그램을 전송한다. CPU(100)는 이 프로그램을 이용하여 메모리를 독자적으로 검사하여, 그 결과를 테스터에 보고함과 동시에, 구제어드레스를 생성하여 프로그램소자에 전송하게 된다. 이 행정은 도2의 실시예와 동일하다.
본 실시예에서는, 메모리를 검사하기 위한 하드웨어가 없어도, 구제를 실행할 수 있으므로, 메모리 검사를 위한 하드웨어에 필요한 면적증가를 막고 최소의 면적으로 메모리의 구제를 실행할 수 있다.
도3은 본 발명의 플래시 메모리 부분의 회로도(a)와 기록시와 판독시의 동작 파형도(b)이다.
도3에 있어서, 40은 기록을 위한 데이터를 축적하는 레지스터, 41은 플래시 메모리셀이다. 본 발명의 플래시 메모리의 동작을 본 도면을 이용하여 설명한다.
먼저, set신호를 "H"로 하여 플래시 메모리에 기록해야 할 데이터를 레지스터(40) 내의 노드(ns)에 세트한다. 이 기록해야 할 데이터는, 예컨대 도2에서 나타낸 구제어드레스이다.
플래시 메모리에 데이터를 기록하는 경우, 먼저 프로그램을 허가하는 prog신호를 "L"로 하여 데이터 신호를 MOS 트랜지스터(42)에 전송한다., 데이터가 "1"이면, MOS 트랜지스터(42)가 온상태가 된다.
한편, 소스라인신호(sl)와 플래시 메모리셀의 게이트인 컨트롤 게이트(cg)에는 플래시 메모리를 기록하기 위해 필요한 전압, 예컨대 5V를 인가하면 플래시 메모리의 트랜지스터(44)는 온상태가 된다. 또, MOS 트랜지스터(43)의 스루게이트(tg)에도 전압을 인가하여, 이 트랜지스터를 온상태로 한다. 이때 sl로부터 MOS 트랜지스터(44, 43, 42)의 경로로 전류가 흐르게 된다. 이때 드레인 전압이 높은 상태에서 흐르는 전류에 의해, MOS 트랜지스터(44)의 채널에 핫일렉트론이 발생하여, 플로팅 게이트인 Vf에 산화막의 배리어를 초과하여 일렉트론이 주입된다. 이것에 의해, MOS 트랜지스터(44)의 문턱치 전압이 상승하여 "1"이 기록되게 된다. 기록 데이터가 "0"인 경우는 MOS 트랜지스터(42)가 오프상태이며, 이때에는 MOS 트랜지스터(44)에는 전류가 흐르지 않고, 그 문턱치 전압은 변화하지 않는다. 주입된 일렉트론은, 플로팅전극에 축적되므로, 전원을 끊어도 방전하지 않고 상태가 유지 된다.
한편, 판독시에는 cg를 핫일렉트론이 발생하지 않는 "H"의 전압, 예컨대 1.8V를 인가한다. 만약, 플로팅 게이트(Vf)에 일렉트론이 주입되어 있으면, MOS 트랜지스터(44)의 문턱치 전압이 높게 되어 있으므로, 온하지 않는다. 일렉트론이 주입되어 있지 않으면, 문턱치가 낮은 그대로이므로 온한다. 판독시에는, /read신호에 의해, PMOS 트랜지스터(46)를 온상태로 한다. 또, tg에도 소정의 전압을 인가하여 MOS 트랜지스터(43)를 온으로 한다. 이때, 데이터가 "1" 일 때면, 전류가 흐르지 않고, bit 단자전압이 높게 되어 "H"를 출력한다. 또, 데이터가 "0" 일 때면 전류가 흘러, bit 단자전압이 낮게 되어 "L"을 출력하게 된다.
또한, 본 실시예에 있어서는, 도3에서 나타내는 바와 같이, 기록을 위해 고전압이 인가되는 경우가 있는 MOS 트랜지스터(43, 44, 45)에는 고내압의 MOS 트랜지스터를 이용하고 있다.
이상과 같은 플래시 메모리와 그 회로에 의해, 전기적인 기록과 판독이 행해진다.
도4는, 도3의 회로에 대해 플래시 메모리셀의 판독시의 확실성, 신뢰성을 높인 것으로서, 도4(a)는 프로그램 비트의 회로의 실시예이며, 도4(b)는 플래시 메모리셀부의 레이아웃의 실시예이다.
플래시 메모리셀은, 플로팅전극(Vf)에 전자를 축적함으로써 데이터를 유지한다.
본 발명의 경우, 플로팅전극도 통상의 MOS 트랜지스터의 게이트전극과 같은 구조의 게이트전극을 이용하기 위해서, 게이트 산화막에는 일렉트론의 축적을 위해 특수한 산화막은 이용하지 않는다. 그러나, 그 때문에 소자에 따라서는, 산화막의 리크전규가 크고, 축적된 전하가 산화막을 통해 방출되어 버리는 일을 생각할 수 있다.
본 실시예에 있어서는, 이와 같은 상황을 감안하여, 플래시 메모리셀 2셀을 이용하여 1비트로 구성하여 신뢰성을 높인 방식이다.
플래시 메모리셀(41)은 셀 2개로 구성되어 있다. 판독이나 기록의 방식은 도3에서 나타낸 실시예와 동일하다. 기록시, 기록 데이터가 "0" 이면 2개의 메모리셀 양자 모두 일렉트론 주입동작은 하지 않고, 기록 데이터가 "1" 이면 2개의 메모리셀 양자 모두 일렉트론 주입동작을 행하여, 각각 MOS 트랜지스터(44)의 문턱치를 높게 한다.
판독시, 2개의 메모리셀(44)에서 판독된 데이터는, 게이트(50)에 의해 논리합을 얻는다. 즉, 판독된 데이터가 "0" 과 "0" 이면 출력하는 판독 데이터(read data)는 "0" 이며, 판독된 데이터가 "0" 과 "1", "0" 과 "1", "1" 과 "1"인 경우에는, 출력하는 판독 데이터는 "1"이다. 이와 같이 함으로써, 플래시 메모리셀의 1개의 플로팅전극에 축적된 전자가 산화막의 결함 등, 어떠한 원인에 의해 방출되어 문턱치가 낮아져도, 틀린 데이터를 출력하지 않는 프로그램 비트를 구성할 수 있으며, 신뢰성을 높일 수 있다.
또, 본 실시예에 있어서는, 판독 데이터(read data)는, 용량에 전하를 유지하는 다이내믹 타입 래치가 아니라, 플립플롭회로를 이용한 스태틱 레지스터(59)를 이용하고 있다(또한, 판독시에는 set신호는 "L"이다). 이것은 본 프로그램 비트의 판독 데이터는 반도체칩에 전원이 투입되어 있는 한은 항상 유효하지 않으면 안되기 때문이다.
도4(b)에 있어서, 51은 프로그램 비트의 경계를 나타내고 있다. 또, 52는 플래시 메모리셀의 게이트가 되는 N웰, 53은 P+확산층영역, 54는 N+확산층영역, 55는 플로팅전극, 56은 P웰, 57은 N+확산층영역, 58은 tg가 되는 게이트전극이다. 레이아웃 도면에 나타내는 바와 같이 플로팅전극이 2개 있어도, 플래시 메모리셀의 게이트전극이 되는 N웰(52)은 회로도상 공통이 되기 때문에, N웰은 분단하지 않아도 좋고, 최소의 면적으로 2개의 플래시 메모리셀을 구성할 수 있다. 이와 같은 것은, 다음의 실시예에서 나타내는 바와 같이, 프로그램 비트를 다(多)비트로 열거하는 경우도 동일하다.
또한, 이와 같은 방식의 경우라도, 프로그램 비트의 회로규모가 크고, 전유면적이 증대하는 문제가 있으나, 구제에 이용하는 경우에는 많은 비트가 필요할 이유가 없으며, 실질적으로는 칩면적의 증대를 거의 초래하는 일이 없는 크기로 하는 것이 가능하다.
도5는 도4에서 나타낸 프로그램 비트를 7비트 병렬로 열거한 실시예(a)와 제어회로 중의 회로의 일부를 나타낸 도(b)이다.
본 실시예에서 61은 제어회로, 62에서 68은 병렬로 열거한 프로그램 비트, 69는 레벨시프터회로이다. 또, 각 비트(62에서 68)는 횡방향으로 열거되어 있으며, 이 열거된 줄에 인접하여 제어회로(61)를 배치한다. 기록 데이터는 d0에서 d6이며, 판독 데이터는 q0에서 q6으로서 나타낸다. 또, Vdd는 저전압, Vss는 접지전압, Vpp는 플래시 메모리셀에 데이터를 기록하기 위해 필요한 고전압이다.
본 실시예의 경우에서도, 제어게이트전극은 모든 프로그램 비트에서 공통이므로, N웰을 공통으로 할 수 있다. 따라서, 도4에서 나타낸 레이아웃 도를 열거하면 그대로 도5의 실시예를 실현할 수 있다.
이들의 전원전압 이외에, set, prog, read, tg, sl, cg는 플래시 메모리에의 기록, 판독에 필요한 제어신호이다. 이들의 전원이나 제어신호는 회로를 병렬로 열거한 경우에 공통인 신호이다. 따라서, 이들 필요한 제어신호를 일괄하여 제어회로(61)에서 생성하고, 여기서부터 옆으로 열거한 플래시 메모리셀과 주변회로를 횡단하도록 배선함으로써, 다(多)비트를 구성할 수 있다.
또, 제어신호 중, cg나 sl은 5V의 고전압을 발생시킬 필요가 있다. 제어회로의 일부를 나타낸 도5(b)에서 나타내는 바와 같이, 이들의 신호는, 예컨대 1.8V의 진폭을 가지는 prog나 read의 신호를 연산한 후에 Vpp를 전원으로 이용한 레벨시프터회로(69)를 거침으로써 생성할 수 있다.
본 실시예에 의해, 다비트를 열거한 경우라도 컴팩트하게 프로그램 비트를 구성할 수 있다.
도6은 각 신호의 파형을 나타낸 도면이다. 본 실시예에 있어서는, 반도체 집적회로의 전원투입에서 프로그램 비트에의 기록, 또한 프로그램 비트의 판독까지의 일련의 동작을 나타내고 있다. 현실에서는, 프로그램 비트에의 기록 - 파워-오프까지의 동작은 반도체 메이커에서 실시되며, 2회째의 파워-온 이후의 동작은 유저가 칩사용시에 실시되는 동작이다.
먼저, 전원이 투입되면 전원(Vdd)과 전원(Vpp)이 1.8V로 세트된다. 그 후, BIST가 프로그램 비트에 기록하는 어드레스(구제어드레스)를 발행하여, 데이터 신호(d)를 생성한다. 다음에, set신호를 어절트함으로써, 생성된 데이터 신호(d)를 레지스터 내에 취입한다. 기록동작은, prog신호를 어절트함으로써 개시한다. prog신호가 어절트되었을 때에, sl, cg신호가 Vpp와 같은 전압이 된다. 그리고, Vpp의 전압을 5V로 함으로써, sl, cg의 신호가 5V로 되며, 플래시 메모리셀에의 기록이 실행되게 된다. 그 후, 전원은 off상태가 된다.
다음에, 전원을 투입했을 때는, reset신호가 집적회로 내에서 발생하고, 또 reset신호에 의해 read신호가 만들어진다. read신호에 의해, 플래시 메모리셀에서 데이터를 판독하는 동작이 개시되며, 판독한 데이터는 레지스터로 전송된다.
도6에 나타내는 바와 같이, 플래시 메모리셀에는 리셋트할 때만 전압이 인가되지 않는다. 판독 데이터는 도4에 나타낸 바와 같은 레지스터에 의해 전원이 투입되어 있는 한 유지된다. 이것에 의해, 플래시 메모리셀에 특유한 현상인 장시간의 전압인가에 의한 축적정보의 파괴를 막는 효과가 있다.
도7은 본 발명의 반도체 집적회로의 실시예의 칩을 나타내는 도면이다. 70은 반도체 집적회로, 71은 코아영역, 72는 리셋트회로, 73 ~ 75는 제어신호 입력을 위한 패드이다.
프로그램 비트에 기록해야할 어드레스 신호(d)는 BIST(36)에 의해 발생하여, 프로그램소자에 전송된다. 또, 구제를 위한 어드레스 신호(q)는 프로그램소 자(1)에서 구제디코더(2)로 전송된다. 한편, 리셋트회로(72)는 프로그램소자(1)의 판독 제어에 필요한 제어신호 reset을 발생한다. 제어신호, prog, set, read는 73에서 75의 제어신호 입력을 위한 전용패드를 설치하여, 이것을 통해서 외부에서 입력할 수 있다.
도7의 예에서는, 제어신호용으로 전용의 패드를 설치하여 이것으로 입력했다. 이 경우에는 패드의 수가 증가하여 칩면적의 증대를 초래하는 일도 있을 수 있다. 그래서, 도8의 예에서는, 83에서 85로 나타낸 패드를 다른 신호와 공유하고 있다. 즉, D1과 read신호, D2와 set신호, D3와 prog신호는, 각각 패드(85, 84, 83)를 공유하고 있다. 이 공유하고 있는 신호는, 스위치(87)를 이용하여, 프로그램할 때에는 프로그램소자(1)에, 통상동작시에는 코아영역에 신호가 미치도록 제어한다. 이들의 제어는, 상태제어회로(88)가 입력되는 신호(80, 81, 82)를 해독하여 실행한다. 패드에는 입력버퍼회로 및 출력버퍼회로가 접속되며, 이들을 통해서 데이터, 제어신호가 입출력된다.
또한, 이들의 버퍼회로를 포함하는 입출력회로가 배치된 부분 및 그 외측을 여기서는 I/O영역으로 표시하고 있다. 도8의 예에서의 신호입력의 동작을 도9를 이용하여 설명한다.
즉, 상태제어회로(88)는 파워-온 후에 신호(80, 81, 82)를 검사하고 있으며, 미리 정해져 있는 프로그램을 실행하는 신호패턴(본예에서는 TDI101101000)이 입력되면, 스위치(87)를 전환하여 83에서 85로 입력된 신호가, 프로그램소자에 전해지도록 하는 것이다. 이 신호패턴(TDI)도 테스터에서 입력된다.
한편, 리셋트 프로그램 비트에서 데이터를 판독하는 경우에는 reset신호를 이용하여 행해진다. 파워-온 리셋트회로(89)는 전원이 투입되었을 때에 ponreset신호를 발생하고, 리셋트회로(72)는 리셋트 핀(90)으로부터 RESET신호가 입력되었을 때에 reset0신호를 발생한다. 이들의 신호의 논리합을 구해 reset신호가 만들어진다. 즉, 전원투입시 또는 외부에서 RESET신호가 입력되었을 때에 reset신호를 발생하며, 이 신호에 의해 플래시 메모리셀에서 정보를 판독하는 동작을 행한다. 판독된 데이터는 레지스터로 이동되며, 직후에 플래시 메모리셀에 거는 전압을 off로 한다.
또한, reset신호는, 플래시 메모리셀에서 정보를 판독하는 동작의 트리거가 됨에 만족하지 않고, 도21(간략화를 위해, 파워-온 리셋트회로는 생략하고 있다)에 나타내는 바와 같이 반도체 집적회로에서 다른 기능도 하는 것은 물론이다. 예컨대, reset신호는 CPU(18)를 초기상태로 리셋트를 걸거나, 레지스터나 스테이트 머신의 초기화에 사용된다. 또, 기판 바이어스를 제어하여 대기시의 소비전력을 저감하는 기능을 가지는 마이크로 프로세서의 경우에는, 기판 바이어스의 상태를 초기화하는 것에도 이용된다.
본 실시예에 의하면, 특별하게 프로그램 비트의 제어에 필요한 제어신호 핀을 증가시키지 않고 필요한 제어신호를 입력할 수 있다.
도11은, 프로그램소자에 기록된 데이터의 신뢰도를 높인 실시예이다. 본 실시예에 있어서는, 프로그램소자(1)는 그 판독 데이터에 대해, 에러정정회로(ECC회로)(110)에 의해 에러정정을 행함으로써, 만일 프로그램소자(1)에 기억된 1비트가 틀린 데이터를 출력해도 정확한 데이터를 출력하여 구제가 가능하다.
도12(a)에, 에러정정회로(110)의 일구성예를 나타낸 것이다. 121은 프로그램 비트, 110은 ECC회로 블럭이다.
본 실시예에 있어서, 프로그램 비트에 입력되는 데이터는 구제어드레스정보(d0, d1 ~ d34)와, 체크비트(c0 ~ c6)이다. 이들의 체크비트는, 프로그램소자(1)에 데이터를 입력하기 전에, 입력해야 할 데이터(d0 ~ d34)에 의거하여 생성된다. 체크비트(c0 ~ c6)는 BIST 또는 CPU 내에서 생성할 수 있다. 이들의 입력 데이터(구제어드레스정보 및 체크비트)는 먼저 프로그램 비트 내의 레지스터에 유지되며, 또 플래시 메모리에 기록된다.
한편, 리셋트시에는 플래시 메모리에서 데이터가 판독되어, 레지스터에 유지되며, ECC회로블럭에 데이터(q0 ~ q34와 cq0 ~ cq6)를 출력한다. ECC회로블럭(110)은, 이들 출력 데이터에 대해 오류정정을 행하여 최종적인 데이터(D0, D1 ~ D34)를 출력한다. 이때, 만약 플래시 메모리에서 판독된 데이터(q0, q1 ~ q34)까지의 비트에 1비트 오류가 있어도 패리티 데이터인 cq0 ~ cq6을 이용하여 정정하여 출력할 수 있다.
도12(b)의 표는, 패리티 데이터의 비율의 일예를 나타내는 표이다. 즉, 패리티 비트(c0)는 d0, d5, d6, d7, d11, d13, d14, d17, d20, d21, d23, d27, d28, d31, d33의 배타적 논리합을 가지는 것이며, 패리티 비트(c1)는 d0, d1, d6, d7, d8, d12, d14, d15, d18, d21, d22, d24, d29, d32, d34의 배타적 논리합을 가지는 것인 것을 나타내고 있다. 그 이외의 패리티 비트도 각각 표에 나타내는 바와 같 다.
패리티 비트가 도12(b)에 나타내는 관계에 있을 때의 ECC회로블럭을 나타낸 것이 도12(c)이다. 먼저, q0, q5, q6, q7, q11, q13, q14, q17, q20, q21, q23, q27, q28, q31, q33의 배타적 논리합인 r0을 생성한다. r0은 패리티 비트(c0)와 동일한 연산에 의해 얻어지는 것이므로, r0과 cq0과는 본래는 같은 값을 가진다. 그래서, r0과 cq0의 배타적 논리합을 취함으로써, q0, q5, q6, q7, q11, q13, q14, q17, q20, q21, q23, q27, q28, q31, q33과 cq0의 모든 비트가 올바른지 여부가 검사된다. r0 = cq0이면 s0비트는 "0", r0 ≠cq0이면 "1" 이다. 즉, q0, q5, q6, q7, q11, q13, q14, q17, q20, q21, q23, q27, q28, q31, q33 중에 오류가 1비트 있으면 s0비트는 "0", 없으면 "1" 이 된다.
마찬가지로, 도12(b)의 표에 따라서 다른 s1, s2 ~ s6비트가 생성된다. 이와 같이 하여 생성된 s비트를 기초로 최종적인 출력 데이터(D0, D1 ~ D34)가 생성된다. D0을 얻기 위해서는, d0의 체크비트가 있는 s0, s1, s2의 논리곱을 취해 t0을 만든다. 만약, q0의 데이터에 오류가 없으면 t0은 "0", 오류가 있으면 "1" 이 출력된다. t0과 q0의 배타적 논리합을 취함으로써, q0이 오류이더라도 그것을 보정하여 올바른 값의 D0을 생성할 수 있다. 다른 비트도 마찬가지로 생성할 수 있다.
본 실시예에 있어서는, ECC회로블럭을 이용함으로써, 프로그램 비트 중의 1비트에 오류가 있어도 그것을 보정하여 올바른 값을 출력하는 것이 가능하게 된다. 이러한 점에 의해, 본 발명에 의한 구제회로의 신뢰성을 증가시킬 수 있다.
도13은, 본 발명의 다른 실시예인 플래시 메모리의 1비트 데이터의 회로 도(a)와 동작시의 입력신호의 파형도(b)이다. 201은 메모리의 판독 기록에 사용되는 회로이며, 202는 1비트의 플래시 메모리셀이다.
기록시의 동작은 이하와 같다. 또한, 통상상태에서는, set, tg, cg, sl, control의 각 제어신호는 L로, release신호는 H로 되어 있다. 먼저, data에 메모리셀에 기록하는 데이터를 입력하여, 입력이 확정된 시점에서 set을 H로 한다. 이것에 의해, 노드(203 및 204)에 기록하는 값이 세트된다. 이 경우, 기록 데이터가 1이면 data에 H가 입력되고, 또 set에 H가, control에 L이 입력되며, 이것에 의해 트랜지스터(205, 206)가 도통하여, 노드(203)는 L이 된다. 이것에 의해 트랜지스터(208)가 온으로 되며, 트랜지스터(207, 208)의 경로에서 노드(204)가 H로 되어, 노드(203 및 204)로 구성되는 버퍼에 1의 데이터가 축적된다.
다음에 실제로 플래시 메모리에 데이터를 기록한다. 기록할 때에는, release신호를 L로 tg신호를 H로 한다. 이 입력이 확정된 후에, sl 및 cg에 플래시에 기록하기 위한 전압을 인가한다. 예컨대, 레지스터에 1이 기록된 상태에서 sl 및 cg에 5V가 인가된 경우, 플래시 메모리의 트랜지스터(211)와 트랜스퍼 게이트를 구성하는 트랜지스터(210) 및 트랜지스터(209)가 도통하여, 전류가 트랜지스터(211, 210, 209)를 흐른다. 이때, 트랜지스터(211)의 드레인 전압이 높은 상태에서 전류가 흐흐기 때문에 트랜지스터(211)의 채널에 핫일렉트론이 발생하며, 플로팅 게이트(212)에 산화막의 배리어를 초과하여 일렉트론이 주입된다. 이것에 의해 트랜지스터(211)의 문턱치 전압이 상승한다.
한편, 노드(203)가 L로 되어 있기 때문에 트랜지스터(213)는 온하지 않는다. 따라서 트랜지스터(213)에는 전류는 흐르지 않고, 트랜지스터(217)의 문턱치 전압은 변화하지 않는다. 메모리셀(202)이 이 상태로 있을 때, 1이 기록되었다고 간주한다.
반대로, 0을 기록할 때에는, 트랜지스터(211)의 문턱치 전압은 변화하지 않고, 트랜지스터(217)의 문턱치 전압이 상승한다. 이 상태를 0이 기록된 상태라 한다.
판독시에는, control에 H를 입력하여 노드(203 및 204)의 전위를 0V로 한다. 이어서 cg에 핫일렉트론이 발생하지 않을 정도의 H의 전압, 예컨대 1.8V를 인가한다. 또, 동시에 control, release에 L의 전압을, sl, tg에 H의 전압을 인가한다. 이 메모리셀에 1이 기록된 상태(트랜지스터(211)가 고문턱치 전압, 트랜지스터(217)가 저문턱치 전압)에서는, cg에 H의 전압을 인가하면, 트랜지스터(217)가 도통하고, 트랜지스터(211)는 도통하지 않는다. 이때, 노드(204)는 트랜지스터(214, 217)의 경로에서 접지되게 되어 접지전위가 되며, 트랜지스터(216)가 도통하여 트랜지스터(215, 216)의 경로에서 전류가 흘러, 그라운드와 접속되어 있지 않은 노드(203)는 H의 상태가 된다.
이것에 의해, 1이 판독되게 되며, 인버터(218)를 통해서 출력된다. 반대로 메모리의 값이 0인 경우는, cg의 전위에 의해 트랜지스터(211)가 도통함으로써, 노드(203)가 L로 노드(204)가 H로 됨으로써, 0이 판독되게 된다.
또, 메모리셀에 1이 기록되어 있는 경우에, 한번 상승한 트랜지스터(211)의 문턱치 전압이 시간의 경과, 또는 기록불량에 의해 하강하고, 핫일렉트론을 발생시 키지 않는 정도의 전압을 cg에 인가한 경우에도 트랜지스터(211)가 도통하여 버리는 경우를 생각할 수 있다.
이 경우, 초기상태에서 노드(203, 204)의 전위가 0V로 되어 있기 때문에, 트랜지스터(208 및 216)가 도통하여, control에 L의 전위가 인가됨으로써, 전원에서 트랜지스터(207, 208, 214, 217 및 215, 216, 210, 211)의 경로로 전류가 흐른다. 이때, 트랜지스터(211)의 문턱치 전압은 트랜지스터(217)의 문턱치 전압보다도 높게 되어 있으므로 트랜지스터(211)의 저항은 트랜지스터(217)의 저항보다 높게 되어 있다. 따라서 트랜지스터(210, 211)의 저항에 의한 전압강하는 트랜지스터(214, 217)의 저항에 의한 전압강하보다 크게 되어, 노드(203)의 전위는 노드(204)의 전위보다도 높게 된다.
이것에 의해, 트랜지스터(209)의 저항은 트랜지스터(213)의 저항보다 높게 되며, 노드(203)와 노드(204)의 전위차는 더욱 커진다. 이것에 의해, 최종적으로는 노드(203)는 H, 노드(204)는 L이 되며 1의 데이터가 판독된다. 인버터(219)는, 이때에 노드(203 및 204)의 기생용량을 동등하게 유지하기 위한 더미회로이다.
이 회로에서는, 노드(203) 및 노드(204)를 통해서 종방향으로 210과 같은 플래시 메모리회로를 접속함으로써, 종방향의 메모리 수(數)비트에 대해 1개의 메모리의 판독 기록회로를 가지는 어레이 형상의 메모리 회로를 구성하는 것도 가능하다.
도14(a)에 도13에 나타낸 회로를 수비트 병렬로 열거한 실시예와 도14(b)에 제어회로의 일부를 나타낸다.
본 실시예에서 220은 제어회로, 221 ~ 223은 도13의 판독회로(201)를 병렬로 열거한 회로, 224 ~ 226은 플래시 메모리셀 회로(202)를 병렬로 열거한 회로, 227은 레벨시프터회로이다. 각 비트(221 ~ 223 및 224 ~ 226)는 횡방향으로 열거되어 있으며, 이 열거된 줄에 인접하여 제어회로를 배치한다. 기록용의 데이터는 d1에서 dn이며, 판독 데이터는 q1에서 qn이다. 또, Vdd는 저전압전원, Vss는 접지전원, Vpp는 플래시 메모리셀에 기록할 때에 고전압으로 변화하는 전압원이다.
본 실시예의 경우에서도 제어전극은 모든 프로그램 비트에서 공통이므로, N웰을 공통으로 할 수 있으며, 도4에서 나타낸 레이아웃을 횡방향으로 열거하면 도14(a)의 실시예를 실현할 수 있다. 또, 제어신호인 set, control, release, tg, cg, sl은 플래시 메모리셀 및 판독 기록회로를 제어하는 신호이며, 회로를 횡방향으로 병렬로 열거한 경우에는 공통인 신호이다.
따라서, 이들의 제어신호를 제어회로(220)에서 생성하고, 횡방향으로 플래시 메모리셀 등을 횡단하듯이 배선함으로써 다비트 구성으로 하는 것이 가능하다. 또, 제어신호 중 cg나 sl은 핫일렉트론을 발생시킬 만큼의 고전압이 필요하다. 도14(b)에서 나타내는 바와 같이, 이들의 신호는, H의 레벨이 1.8V인 tg, release 등의 신호와 전원전위를 고전압으로 변화할 수 있는 전원(Vpp)을 이용한 레벨시프터회로(227)에 의해 생성된다.
본 실시예에 의해, 다비트를 열거한 경우에서도 회로면적을 작게 프로그램 비트를 구성할 수 있다. 또, 도14(a)의 228에서 230과 같이, 판독 기록회로(221 ~ 223)를 종방향의 비트로 공유하여, 플래시 메모리셀 회로를 종방향으로 열거하는 구성도 가능하다.
도15는, 도13 및 도14에 나타낸 회로의 변형예이다. 본 실시예에서는, 트랜지스터(232)의 사이즈를 트랜지스터(231)보다도 트랜지스터의 게이트 폭을 작게 했다. 도13 및 도14의 회로에서는, 아무것도 기록되어 있지 않은 상태에서는 출력이 확정되지 않기 때문에, 용장회로를 사용할지 여부의 정보가 결핍되어 있다. 이 회로에서는, 전혀 기록이 행해지지 않은 상태에서 데이터를 판독하려고 하면 트랜지스터(231)를 흐르는 전류가 트랜지스터(232)를 흐르는 전류보다 크기 때문에 L이 판독된다. 반대로, H를 기록한 상태에서 판독하면 H가 출력된다.
예컨대, 트랜지스터(231)의 게이트 길이를 1㎛로 하고 트랜지스터(232)의 게이트 길이를 0.5㎛로 하면, 판독시에 트랜지스터(232)를 흐르는 전류는 트랜지스터(231)를 흐르는 전류의 1/2이 되며, 이 메모리셀에서는 L이 판독된다.
이 메모리셀 회로를 도15(b)의 233에 배치하고, 도13에서 나타낸 메모리셀 회로를 234 ~ 235에 배치한다. 메모리셀(233)의 출력은 회로(236)에 입력된다. 회로(236)는, 메모리셀(233)에서의 입력이 L일 때는 모든 출력을 L로 하고, 입력이 H일 때는 메모리셀(234 ~ 235)의 출력을 그대로 q2에서 qn으로 출력하는 회로로 되어 있으며, 이것에 의해 플래시 메모리에 데이터를 기록하지 않는 상태에서는 전비트 L을 출력하고, 데이터를 기록한 상태에서는 기록한 데이터를 출력한다. 이것에 의해, 플래시 메모리에 기록을 행하지 않은 상태에서는 전비트 L을 출력시킴으로써, 메모리의 용장기능을 사용하지 않는 것이 가능하게 된다.
도16을 이용하여 도1 및 도4(b)에 나타낸 플래시 메모리셀의 구조를 상세하 게 설명한다.
도16(a)에 나타낸 단면도에 있어서, 논리회로부(코아영역)의 트랜지스터의 게이트 길이(Lg)를 L0, 게이트 산화막 두께(Tox)를 T0으로 한다. 또, 플래시 메모리부(프로그램소자)에 있어서, 트랜지스터(M1)의 게이트 길이(Lg)를 L1, 게이트 산화막 두께(Tox)를 T1, 트랜지스터(M2)의 게이트 길이(Lg)를 L2, 게이트 산화막 두께(Tox)를 T2로 한다. 이때, 플래시 메모리부의 게이트 산화막 두께는 게이트 산화막을 통해서 터널리크전류 등이 흘러, 게이트전극(Vf)에 축적된 전하가 방전되지 않도록 두껍게 하여 둘 필요가 있다.
한편, 논리회로부의 게이트 산화막 두께는 터널리크전류가 흘러도 회로동작에는 직접 영향이 미치지 않으므로 얇게 할 수 있다. 따라서, T0 < T1 = T2의 관계가 있다. 혹은 (T1 - T0) > (T1 - T2)(단, 절대치로 한다)의 관계를 만족한다.
또, 논리회로부의 게이트 길이는 게이트 산화막 두께를 얇게 하고 있으므로, 쇼트 채널효과에 의한 문턱치의 저하가 작게 되며, 게이트 길이를 작게 할 수 있다.
한편, 플래시 메모리의 트랜지스터(M1)의 게이트 길이는 게이트 산화막 두께가 두껍게 됨에 따라 길게 할 필요가 있다. 또, 트랜지스터(M2)의 게이트 길이는 게이트전극(Vg)의 전압의 변화가 효율좋게 플로팅 게이트전극(Vf)에 전해지도록 더욱 크게 할 필요가 있다. 결과로서, 게이트 길이에 관해서는 L0 < L1 < L2의 관계가 있다.
또한, 도1(b)에 나타내는 바와 같이, 프로그램소자(1)를 I/O부에 배치함과 동시에, 플래시 메모리의 게이트 산화막 두께를 집적회로의 입출력회로에 사용되는 트랜지스터의 게이트 산화막에 대해서 프로세스 편차에 의한 허용오차 범위내에서 같은 막 두께로 한다. 일반적으로 입출력회로에서는 그 정전내압 향상을 위해 코아영역의 트랜지스터보다 두꺼운 게이트 절연막이 사용되고 있다. 이와 같이, 플래시 메모리셀의 게이트 절연막 두께를 입출력회로의 트랜지스터의 게이트 산화막 두께와 공통화함으로써, 제조 프로세스의 복잡화를 따를 필요없으며, 보다 정보유지성능이 양호한 플래시 메모리셀을 구성할 수 있다.
또, 본 발명의 플래시 메모리의 회로는 상기 나타낸 것에 한정되지 않는다.
도17은 본 발명의 플래시 메모리회로의 다른 실시예의 회로도이다.
본 실시예의 플래시 메모리셀은 플로팅 게이트(Vf1)를 가지는 트랜지스터(242)와 플로팅 게이트(Vf2)를 가지는 트랜지스터(243)가 직렬로 접속된 구성으로 되어 있다.
이 구성에서는, 컨트롤 게이트(Cg)가 온이 되면, 트랜지스터(241과 244)를 통해서 플로팅 게이트(Vf1과 Vf2)의 전위가 상승한다. 이때, 플로팅 게이트(Vf1과 Vf2)에 일렉트론이 주입되어 있지 않은 상태에서는 트랜지스터(242와 243)가 모두 온상태가 되며, 전류가 흘러 Vo의 전위가 하강한다.
한편, 플로팅 게이트(Vf1과 Vf2)의 어느 한쪽이라도 일렉트론이 주입되어 있으면, 직렬로 접속된 트랜지스터(242와 243)의 어느 한쪽 또는 양쪽이 오프상태가 되므로, Vo는 높은 전위가 출력된다. 이와 같이 하여, 본 실시예에서도 2개의 플로팅 게이트의 플래시 메모리를 이용하여 프로그램소자 1비트를 구성하고 있으며, 데 이터의 신뢰성을 높게 할 수 있다.
본 실시예에 있어서, 플로팅 게이트(Vf1과 Vf2)에의 일렉트론의 주입은, 각각 트랜지스터(245, 246)에 전류를 흘렸을 때의 핫일렉트론의 주입에 의해 행해진다.
또, 본 발명에 의해 결함구제 가능한 메모리셀 어레이는 SRAM에 한정되지 않고, DRAM의 어레이의 구제회로에도 적용할 수 있다.
도18에서 241은 메모리셀 어레이이며, 1 트랜지스터 1 캐패시터의 메모리셀을 어레이 형상으로 열거하여 구성하고 있다. 242는 센스앰프영역, 243은 로컬워드디코더이다. 이들 241, 242, 243을 복수 열거하는 것에 의해 뱅크가 구성되어 있다. 뱅크는 Bank 0에서 Bank n까지 n+1개 구성되어 있으며, Bank n의 좌측에는 용장스위치의 영역이 설치되어 있다.
한편, 각 메모리셀 어레이의 하부에는 용장컬럼(244)이 설치되어 있다. 메모리셀에서 출력된 신호는 비트선(245)으로 출력되며, 그것을 센스앰프(247)에서 증폭한다. 증폭된 데이터는 셀렉터(248)에 의해 선택되며, 글로벌 비트선(246)으로 출력된다. 이 글로벌 비트선은 각 뱅크를 걸치도록 배치되어 있으며, 최종적으로는, 용장스위치에 출력된다. 용장용의 글로벌 비트선도 상황은 동일하다.
메모리셀 어레이 중에 결함이 예컨대 ×로 나타내는 바와 같이 존재한다고 하면, 플래시 메모리에 의한 퓨즈에서의 신호에 의해 글로벌 비트선의 전환을 행하여 구제할 수 있다. 이 상황은 도1의 SRAM의 실시예와 같으며, 테스팅 중에 구제까지 완료하여, 싼가격으로 구제, 테스트할 수 있다는 특징은 지금까지 서술해온 실 시예와 동일하다.
또한 메모리셀 어레이의 결함구제뿐만 아니라, 트리밍동작에도 본 발명을 적용하는 것이 가능하다. 그 예를 도19 및 도20에 나타낸다.
도19는 플래시 메모리에 의한 프로그램소자를 집적회로의 전원전압 강압회로에 적용한 예이다.
본 실시예에 있어서는, 외부에서 인가되는 전원전압(Vcc)을 전원전압 강압회로(255)를 통해서 LSI의 내부회로(256)에 적합한 전원전압(Vdd)을 생성하여 인가한다. 이 전원전압 강압회로(255)는, 기준전압(Vref)을 이용하여 전원전압(Vdd)을 생성한다. 여기서 기준전압은, 밴드 갭 리퍼런스 등의 회로로 만들어지지만, 프로세스 등의 변동에 의해, 그 값이 변화하여 버리는 일이 있다. 이때, 플래시에 의한 프로그램소자(251)를 이용하여, 프로그램을 행하고, 도면 중의 트랜지스터(M10, M11, M12, M13) 중 어느하나의 트랜지스터를 온시킴으로써, 기준전압의 보정을 하는 것이 가능하다.
도20은 플래시 메모리에 의한 프로그램소자를 딜레이 회로의 딜레이 조정에 적용한 예이다. 본 실시예는, 딜레이 회로를 특히 SRAM에서의 센스앰프 활성화의 타이밍 조정에 사용한 예이다.
본 실시예에 있어서는, 어드레스 신호는 클럭신호(CLK)에 의해 래치회로(216)에 입력된다. 입력된 어드레스 신호는 디코더, 워드드라이버(262)에 의해 디코드되어 워드선이 활성화된다. 메모리셀 어레이(263) 내의 선택된 메모리셀(264)에서는 데이터 신호가 비트선으로 출력된다. 이 신호를 센스앰프(266)로 증 폭함으로써 데이터가 얻어지게 된다. 센스앰프(266)는 신호(Psa)에 의해 활성화된다.
여기서, 신호(Psa)는 클럭신호에 대해 활성화 시간이 너무 빠르면 충분한 비트선 신호가 얻어지지 않으며 판독에 실패한다. 또 너무 늦으면 판독시간이 늦어 버리게 된다. 이 활성화 신호(Psa)의 타이밍을 플래시 메모리를 이용한 프로그램소자(251)를 사용하여 최적인 값으로 조정한다.
즉, 프로그램소자를 이용하여 SW1에서 SW4 중에서 최적인 스위치를 선택한다. 이것에 의해, 딜레이 소자(267 ~ 270) 중에서 이용하는 수를 선택하여, 활성화 신호(Psa)를 인가하는 타이밍을 최적인 값으로 할 수 있다.
이 기준전압, 타이밍의 트리밍 동작도 플래시에 의한 프로그램소자를 이용하면, 테스팅 중에 전기적으로 할 수 있으므로, 싼 가격으로 실행할 수 있다. 이들의 데이터는 도1(b)에 나타낸 프로그램소자에 결함구제정보와 함께 저장해 둘 수 있으며, 결함구제정보와 동일하게 판독하여, 기록을 행하도록 할 수 있다.
본 발명의 반도체 집적회로를 패키지의 리드 프레임(외부단자)에 접속한 실시예를 도22 및 도23에 나타낸다. 도22의 예에 있어서는, LSI를 조립할 때에, 플래시 메모리 기록을 위해 외부에서 부여하는 고전압용의 패드를 리드 프레임에는 접속하지 않는다. 이 경우에는, 플래시 메모리에의 데이터의 기록은 웨이퍼 상태에서 테스터를 사용하여 행한다. Vpp핀은 리드 프레임에 접속되어 있지 않으므로, 조립 후는 플래시 메모리에의 기록은 행해지지 않고, LSI의 유저에 의해 플래시 메모리에 미준비로 잘못된 데이터가 기록되는 것이 방지된다.
도23의 실시예에 있어서는, Vpp핀이 리드 프레임에 접속되어 있으므로, 플래시 메모리에의 데이터의 기록을 웨이퍼 상태에서 테스터를 사용하여 행하는데에 더하여, 조립한 후에도 테스팅을 행하여, 플래시 메모리에의 기록을 행할 수 있다. 또한 이 경우에는, 플래시 메모리에의 기록에 필요한 제어신호를 입력하는 패드에 대해서도 리드 프레임과 접속되어 있을 필요가 있는 것은 물론이다. 이러한 2단계의 구제방법을 도24에 나타낸다.
도면에 나타내는 바와 같이, 본 실시예에 있어서는 먼저 웨이퍼 상태에서 메모리의 테스트를 행하고, 그 결과에 기초하여 플래시 메모리에 데이터를 기록구제한다. 그 후, 조립하여 고온, 고전압 조건하의 가속시험인 번인을 행한다. 번인 후에는 다시 메모리를 검사하고, 새로운 결함이 있으면 Vpp핀에 고전압을 인가하여 플래시 메모리에 데이터를 기록할 수 있다. 본 실시예에 의하면, 번인으로 발생하는 결함을 구제할 수 있으므로, 메모리의 수율을 더욱 향상시킬 수 있는 효과가 있다. 또한, 테스팅에 대해서는 메모리셀 어레이의 결함구제에 대해서 설명했지만, 트리밍에 대해서도 마찬가지이다.
본 발명에서는, 소거, 기록 가능한 플래시 메모리를 이용하고 있으므로, 상기 번인 후를 포함하여 플래시 메모리에의 기억유지의 열화가 생겼다고 생각되는 경우에는 재차 테스팅을 행하여 데이터를 소거하여, 재기록을 하는 것도 가능하다. 이러한 점에 의해 더 수율을 향상시키는 효과를 가진다.
이상, 실시예에서 서술해온 바와 같이, 본 발명에 있어서는, CMOS 디바이스의 형성 프로세스에서 제작 가능한 제1층째의 폴리실리콘을 플로팅전극으로 한 불 휘발성 메모리소자를 이용하여, 반도체 중의 메모리 어레이의 결함을 구제하기 위한 어드레스, 혹은 트리밍 정보를 기억시킨다. 이것에 의해, 시스템 LSI와 같은 반도체 집적회로에 있어서도 싼 값으로 결함구제, 트리밍을 실현할 수 있다.
또, 불휘발성 메모리소자에, 반도체 집적회로의 테스팅 중에 프로그램을 행한다. 이것에 의해 프로그램을 위한 레이저 등의 장치가 필요하지 않게 될 뿐아니라, 프로그램에 필요한 시간을 단축할 수 있으므로, 테스팅 코스트를 저감할 수 있다.
도1(a)는, 본 발명의 실시예인 결함구제회로를 장비한 SRAM의 메모리셀 어레이의 모식도, 도1(b)는 결함구제회로를 장비한 칩의 블럭도, 도1(c)는 칩 단면도, 도1(d)는 플래시 메모리의 회로도,
도2(a)는 본 발명의 제2의 실시예인 블럭도, 도2(b)는 테스팅의 플로우 도면,
도3(a)는 본 발명의 플래시 메모리부분의 회로도, 도3(b)는 기록시와 판독시의 동작파형도,
도4(a)는 본 발명의 프로그램 비트의 회로도, 도4(b)는 플래시 메모리셀부의 레이아웃을 나타내는 도면,
도5(a)는 프로그램 비트를 7비트 병렬로 열거한 모식도, 도5(b)는 제어회로중의 회로의 일부를 나타낸 도면,
도6은 각 신호의 파형을 나타낸 도면,
도7은 본 발명의 반도체 집적회로의 실시예의 칩을 나타내는 도면,
도8은 본 발명의 반도체 집적회로의 실시예의 칩을 나타내는 도면,
도9는 각 신호의 파형을 나타낸 도면,
도10(a)는 본 발명의 제2의 실시예의 변형예인 블럭도, 도10(b)는 테스팅의 플로우 도면,
도11은 본 발명의 다른 실시예를 나타내는 블럭도,
도12(a)는 프로그램 비트와 ECC회로블럭과의 관계를 나타내는 모식도, 도 12(b)는 데이터와 패리티(parity) 비트와의 대응을 나타내는 표, 도12(c)는 도12(b)에 나타내는 대응에 의거하는 에러정정회로를 나타내는 도면,
도13(a)는 본 발명의 프로그램 비트의 회로도, 도13(b)는 그 동작시의 입력신호의 파형도,
도14(a)는 도13의 프로그램 비트를 복수비트 병렬로 열거한 모식도, 도14(b)는 제어회로중의 회로의 일부를 나타낸 도면,
도15(a)는 본 발명의 프로그램 비트의 회로도, 도15(b)는 프로그램 비트를 복수비트 병렬로 열거한 모식도,
도16(a)는 칩 단면도, 도16(b)는 메모리셀의 레이아웃 도면,
도17은 본 발명의 프로그램 비트의 회로도,
도18은 본 발명을 DRAM의 어레이의 구제회로에 적용한 예를 나타내는 도면,
도19는 본 발명을 집적회로의 전원전압 강압회로에 적용한 실시예를 나타내는 도면,
도20은 본 발명을 딜레이 회로의 딜레이 조정에 적용한 실시예를 나타내는 도면,
도21은 리셋트 신호의 기능을 설명하는 도면,
도22는 Vpp핀을 패키지의 리드 프레임에 접속하지 않은 실시예를 나타내는 도면,
도23은 Vpp핀을 패키지의 리드 프레임에 접속한 실시예를 나타내는 도면,
도24는 도23의 실시예의 구제의 방법을 나타내는 도면이다.
이하에, 본원의 도면 중에 사용한 부호를 정리한다.
1은 플래시 메모리에 의한 프로그램소자, 2는 구제디코더, 3은 메모리 어레이, 4는 용장비트선, 5는 비트선, 6은 결함이 있는 메모리셀에 접속하는 비트선, 7은 결함의 메모리셀, 8은 디코더, 9는 스위치, 10은 버스, 14는 용장용 센스앰프, 15,6은 센스앰프, 20은 P형의 실리콘기판, 21,23은 P웰, 22,24는 N웰, 32,33은 n+영역, 34는 p+영역, 35는 n+영역, 31은 플로팅 게이트전극, 36은 BIST, 40은 레지스터, 100은 중앙처리장치, 110은 오류정정회로.

Claims (5)

  1. 구제(救濟)어드레스정보 혹은 트리밍 정보를 기억하기 위한 불휘발성 메모리,
    상기 불휘발성 메모리에 기억된 상기 구제(救濟)어드레스정보 또는 상기 트리밍정보를 디코드하는 디코더와,
    상기 디코더에 의해 제어되는 스위치 회로를 포함하고,
    상기 불휘발성 메모리는 불휘발성 메모리셀들을 포함하며, 그 각각은 반도체 기판의 주면에 형성된 제1 도전형의 제1 반도체영역이 있으며, 그리고, 상기 반도체 기판의 상기 주면에 형성된 제2 도전형의 제2 반도체영역과, 상기 제1 반도체영역에 형성된 상기 제2 도전형의 소스영역 및 드레인영역과 상기 제1 반도체영역과 상기 제2 반도체영역 그리고 플로팅 게이트 사이에 절연막을 삽입함으로써 형성되며, 상기 제2 반도체영역과 상기 소스영역 및 상기 드레인 영역중 최소한 하나에 소정의 전압을 인가함으로써, 기록 및 판독이 가능한 게이트 전극을 포함하고,
    상기 불휘발성 메모리셀에는 리셋트 신호에 따라 판독을 위한 소정의 전압이 인가되어, 상기 불휘발성 메모리로부터 판독된 상기 구제(救濟)어드레스정보 혹은 상기 트리밍정보가 레지스터에 기억되며,
    상기 레지스터에의 상기 구제(救濟)어드레스정보 혹은 상기 트리밍정보의 기억후, 상기 반도체 집적회로장치에 전원이 투입되어 있는 기간 동안, 상기 불휘발성 메모리로부터 판독된 상기 구제(救濟)어드레스정보 혹은 상기 트리밍정보는 상 기 레지스터에 유지되며, 상기 불휘발성 메모리셀로의 상기 소정의 전압 인가는 되지 않는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제 1 항에 있어서,
    상기 리셋트 신호는 상기 반도체 집적회로장치의 파워-온시에 생성되는 반도체 집적회로장치.
  3. 제 1 항에 있어서,
    상기 리셋트 신호에 따라 상기 반도체 집적회로에 포함되는 논리회로, 상기 레지스터 및 스테이트 머신은 초기화되는 것을 특징으로 하는 반도체 집적회로장치.
  4. 제 1 항에 있어서,
    상기 불휘발성 메모리에서 판독된 데이터는 스태틱 레지스터에 저장되는 것을 특징으로 하는 반도체 집적회로장치.
  5. 제 1 항에 있어서,
    논리회로와,
    상기 불휘발성 메모리의 기록 동작을 위해 상기 논리회로의 동작전압보다도 더 높은 전압을 입력하기 위한 제1 패드와,
    상기 논리회로에 또는 상기 논리회로로부터 신호를 입력 또는 출력하기 위한 제2 패드를 추가로 포함하며,
    상기 제2 패드는 외부단자에 접속되며, 상기 제1 패드는 외부단자에 접속되지 않는 것을 특징으로 하는 반도체 집적회로장치.
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