JP2009070943A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法 Download PDFInfo
- Publication number
- JP2009070943A JP2009070943A JP2007236213A JP2007236213A JP2009070943A JP 2009070943 A JP2009070943 A JP 2009070943A JP 2007236213 A JP2007236213 A JP 2007236213A JP 2007236213 A JP2007236213 A JP 2007236213A JP 2009070943 A JP2009070943 A JP 2009070943A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- capacitor
- formation region
- semiconductor layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 102
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000003990 capacitor Substances 0.000 claims abstract description 178
- 238000002955 isolation Methods 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 230000015572 biosynthetic process Effects 0.000 claims description 88
- 238000005530 etching Methods 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 49
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 25
- 229920005591 polysilicon Polymers 0.000 claims description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 230000002093 peripheral effect Effects 0.000 claims description 15
- 238000003860 storage Methods 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 5
- 238000005520 cutting process Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 251
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 26
- 229910052814 silicon oxide Inorganic materials 0.000 description 26
- 229910021332 silicide Inorganic materials 0.000 description 25
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 25
- 239000011229 interlayer Substances 0.000 description 24
- 238000009792 diffusion process Methods 0.000 description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 238000000206 photolithography Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 230000005684 electric field Effects 0.000 description 10
- 241000293849 Cordylanthus Species 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 9
- 230000006870 function Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 229910052774 Proactinium Inorganic materials 0.000 description 1
- 229910018503 SF6 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- LDDQLRUQCUTJBB-UHFFFAOYSA-O azanium;hydrofluoride Chemical compound [NH4+].F LDDQLRUQCUTJBB-UHFFFAOYSA-O 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
【解決手段】半導体記憶装置が、支持基板と、支持基板上に形成された埋込み酸化膜と、埋込み酸化膜上に形成されたSOI層とで形成された半導体基板と、半導体基板に設定されたトランジスタ形成領域およびキャパシタ形成領域のSOI層の間を絶縁分離する素子分離層と、トランジスタ形成領域のSOI層に形成されたソース層とドレイン層、およびこれらの間のチャネル領域を有するMOSFETと、キャパシタ形成領域のSOI層に形成された、ソース層と同じ型の不純物を拡散させたキャパシタ電極を有するMOSキャパシタと、MOSキャパシタのキャパシタ電極の周縁部に形成された、埋込み酸化膜に向かって拡大する傾斜した凹面を有する突起部と、MOSFETのチャネル領域上から、キャパシタ電極のMOSFET側の端部の突起部上に延在し、チャネル領域およびキャパシタ電極にゲート絶縁膜を挟んで対向するフローティングゲート電極とを備える。
【選択図】 図3
Description
本発明は、上記の問題点を解決するためになされたもので、SOI構造の半導体記憶装置のフローティングゲート電極に短時間で電荷を注入する手段を提供することを目的とする。
図1、図2、図3において、1は半導体基板であり、シリコン(Si)からなる支持基板2と、支持基板2上に形成された1500Å(オングストローム)程度の膜厚の酸化シリコン(SiO2)からなる絶縁層としての埋込み酸化膜3と、埋込み酸化膜3上に形成された500Å程度の膜厚の単結晶シリコンからなる半導体層としてのSOI層4とで形成された、直径8インチのSOI構造の基板である。
14は素子分離層であり、素子分離領域7のSOI層4に、酸化シリコン等の絶縁材料で埋込み酸化膜3に達する絶縁層として形成され、SOI層4の隣合うキャパシタ形成領域5の相互間、キャパシタ形成領域5とトランジスタ形成領域6との間を電気的に絶縁分離する機能を有している。
16はフローティングゲート電極であり、キャパシタ形成領域5およびトランジスタ形成領域6のSOI層4にゲート絶縁膜15を挟んで対向するポリシリコン等からなる電極であって、図1に示すようにトランジスタ形成領域6をその中央部で2分し、キャパシタ形成領域5上のトランジスタ形成領域6側の一部を覆うように延在させて配置され、nMOS素子8およびMOSキャパシタ9が共通に用いるゲート電極として機能すると共に、その側面には酸化シリコン等の絶縁材料からなる絶縁膜17が形成されており、ゲート絶縁膜15や絶縁膜17等により外部から電気的に絶縁されたフローティング状態にされている。
このソース層18およびP+拡散層21上を覆うシリサイド層24により、ソース層18とP+拡散層21とが電気的に接続され、ソース層18がシリサイド層24およびP+拡散層21を介して、P+拡散層21と同じ型の不純物を拡散させたチャネル領域20に接続される。
26は第2の層間絶縁膜であり、SOI層4上に形成された第1の層間絶縁膜25上を覆う酸化シリコン等の絶縁材料からなる絶縁膜である。
28はコンタクトプラグであり、第1の層間絶縁膜25を貫通してnMOS素子8のソース層18、nMOS素子8のドレイン層19、MOSキャパシタ9のキャパシタ電極23上のシリサイド層24に達する貫通穴として開口されたコンタクトホール29に、それぞれタングステン(W)等の導電材料を埋め込んで形成されたプラグである。
中継配線32に接続するビアプラグ35は、第2の層間絶縁膜26上に形成されたビット線37(BL)に電気的に接続している。これによりnMOS素子8のドレイン層19はビット線37に電気的に接続される。
本実施例の記憶素子11は、隣接する記憶素子形成領域10に形成された記憶素子11と互いのキャパシタ電極23、またはソース層18、またはドレイン層19を隣接させて線対称に形成されており、ソース線31、中継配線32、ワード線33、ビット線37に接続するそれぞれのコンタクトプラグ28は、隣接するキャパシタ電極23やソース層18、ドレイン層19のそれぞれの境界上に設けられ、隣接する記憶素子11の間で兼用となっている。
このような突起部42の凹面41は、例えばLOCOS法によりパッド酸化膜53(図5参照)上のシリコン窒化膜54をマスクとしてSOI層4を酸化させて素子分離層14を形成するときに、素子分離層14の先端がキャパシタ形成領域5のシリコン窒化膜54とSOI層4との境界部に侵入して形成される略三角形の断面形状を有するバーズビークを利用して、SOI層4に形成される埋込み酸化膜3に向かって拡大する斜面43(図5参照)をシリコンに対する選択比を有する等方性エッチングによりエッチングして形成することができる。
図5、図6において、51はレジストマスクであり、フォトリソグラフィにより半導体基板1上に塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスク部材であって、本実施例のエッチングやイオン注入におけるマスクとして機能する。
なお、図5、図6における各工程の右側は図2と同様の断面で示した図2の右側のnMOS素子8の製造方法を示し、左側は図3と同様の断面で示した図3の右側のMOSキャパシタ9の製造方法を示す。
このときに、素子分離層14の先端がキャパシタ形成領域5のシリコン窒化膜54とSOI層4との境界部に侵入して略三角形の断面形状を有するバーズビークが形成され、これに伴ってSOI層4の周縁部に埋込み酸化膜3に向かって拡大する斜面43を有する突起部42が形成される。
そして、フォトリソグラフィにより、SOI層4および素子分離層14上に、キャパシタ形成領域5のSOI層4の周縁部に形成された突起部42上およびこの突起部42に隣接する領域の素子分離層14を露出させた開口部を有するレジストマスク51を形成し、これをマスクとして、対シリコン選択比(=シリコンのエッチングレート/酸化シリコンのエッチングレート、本実施例では3〜4程度)を有する等方性エッチングにより、露出している素子分離層14をエッチングして埋込み酸化膜3を露出させる。
P5(図5)、工程P4で形成したレジストマスク51を除去し、フォトリソグラフィにより、SOI層4、およびキャパシタ形成領域5のSOI層4の周縁部に形成された突起部42の凹面41、並びに素子分離層14上に、突起部42の先端に隣接する領域の埋込み酸化膜3を露出させた開口部を有するレジストマスク51を形成し、これをマスクとして、酸化シリコンを選択的にエッチングする異方性エッチングにより、露出している埋込み酸化膜3をエッチングして、埋込み酸化膜3内に底面を有するキャパシタ溝45を形成する。
P8(図6)、N型不純物の注入に用いたレジストマスク51を除去し、フォトリソグラフィにより、トランジスタ形成領域6のSOI層4上に、nMOS素子8のソース層18を形成する領域のフローティングゲート電極16に隣接する部位、つまりソース層18とチャネル領域20との界面近傍のチャネル領域20に隣接するソース層18の端部のSOI層4の一部を露出させた開口部を有するレジストマスク51(不図示)を形成し、これをマスクとしてSOI層4上に高濃度のP型不純物をイオン注入してソース層18にP+拡散層21を形成する。
P9(図6)、上記のようにして形成されたnMOS素子8、MOSキャパシタ9および素子分離層14上を含むSOI層4上にCVD法により厚膜の酸化シリコン膜を形成し、その上面を平坦化処理して第1の層間絶縁膜25を形成する。
次いで第1の層間絶縁膜25上に、スパッタ法等により配線材料からなる配線層を形成し、フォトリソグラフィ、エッチングにより配線層をパターニングして、nMOS素子8のソース層18にコンタクトプラグ28、シリサイド層24を介して接続するソース線31(SL)、ドレイン層19にコンタクトプラグ28、シリサイド層24を介して接続する中継配線32、MOSキャパシタ9のキャパシタ電極23にコンタクトプラグ28、シリサイド層24を介して接続するワード線33(WL)を形成する。
この場合に、nMOS素子8のソース層18に斜面43を有する突起部42が形成されていたとしても、その先端部は素子分離層14およびゲート絶縁膜15を介してフローティングゲート電極16と対向しているので、電界集中が生じることはなく、nMOS素子8側でFN電流が流れることはない。
本実施例の記憶素子11にデータ「0」を書込む書込動作は、データを書込む記憶素子11を特定し、図8に示すように、その記憶素子11のnMOS素子8のシリサイド層24によりP+拡散層21を介してチャネル領域20に接続されているソース層18に接続するソース線31(SL)をオープン状態にし、MOSキャパシタ9のキャパシタ電極23に接続するワード線33(WL)に−2〜−3Vの電圧を、nMOS素子8のドレイン層19に接続するビット線37(BL)に10〜14Vの電圧を印加する。
このようにして記憶素子11に書込まれたデータを読出す読出し動作のときは、MOSキャパシタ9のキャパシタ電極23に接続するワード線33(WL)に2〜3Vの電圧を、nMOS素子8のドレイン層19に接続するビット線37(BL)に1V程度の電圧を印加する。
上記のように、本実施例の記憶素子11は、消去時またはデータ「0」の書込み時にドレイン層19またはシリサイド層24とP+拡散層21を介してチャネル領域20が接続されたソース層18をオープン状態にするので、nMOS素子8のソース層18とドレイン層19との間に高い電圧が印加されることはない。
また、本実施例の突起部42の凹面41は、LOCOS法により素子分離層14を形成するときに形成されるバーズビークにより形成される斜面43を利用して形成するので、対シリコン選択比を有する等方性エッチングによりキャパシタ電極23の周囲に凹面41を容易に形成することができる。
なお、本実施例の工程P4においては、凹面を形成する等方性エッチングのエッチング条件として、使用ガスの酸素の混合比を50%としたエッチング条件を例示したが、10%〜90%の範囲で酸素の混合比を適宜に設定して対シリコン選択比を変更し、その使用ガスの流量、圧力、温度等を調整して、エッチングされるシリコンの深さ方向、面方向のエッチング量により形成される凹面の形状を観察し、好適なエッチング条件を設定するようにするとよい。
なお、図10は、図9のC−C断面線に沿った断面で描いてある。また上記実施例1と同様の部分は、同一の符号を付してその説明を省略する。
なお、本実施例のキャパシタ電極23の周縁部には、バーズビークにより形成された埋込み酸化膜3に向かって拡大する斜面43が形成されている。
以下に、図11、図12にPAで示す工程に従って、本実施例の半導体記憶装置の製造方法について説明する。
本実施例の工程PA1(図11)〜PA3(図11)の作動は、上記実施例1の工程P1(図5)〜P3(図5)の作動と同様であるので、その説明を省略する。
そして、フォトリソグラフィにより、SOI層4および素子分離層14上に、キャパシタ形成領域5のSOI層4の周縁部に形成された突起部42上およびこの突起部42に隣接する領域の素子分離層14を露出させた開口部を有するレジストマスク51を形成し、これをマスクとして、フッ化水素酸等を用いた酸化シリコンを選択的にエッチングするウェットエッチングにより、素子分離層14および突起部42の下部を含む埋込み酸化膜3をエッチングし、埋込み酸化膜3内に底面を有し、突起部42の下部の埋込み酸化膜3を掘り込んだ下部掘込部61が形成されたキャパシタ溝45を形成し、エッチング後に大量の水で洗浄して乾燥させる。
このようなウェットエッチングは、フッ化水素酸の5%水溶液を用いて25℃の条件でエッチングすれば、約30nm/minの酸化シリコンのエッチングレートを得ることができる。
PA5(図12)、工程PA4で形成したレジストマスク51を除去し、キャパシタ形成領域5とトランジスタ形成領域6のSOI層4および素子分離層14上、並びにキャパシタ溝45および下部掘込部61の内面に、熱酸化法またはCVD法によりゲート絶縁膜15を形成するための酸化シリコンからなるシリコン酸化膜15aを形成し、シリコン酸化膜15a上にCVD法によりフローティングゲート電極16を形成するためのポリシリコン膜16aを形成する。
この下部掘込部61の内部のポリシリコン膜16aは、図12(PA6)等に示すように、上記で形成されたフローティングゲート電極16に接続しているので、下部掘込部61の内部に残留したポリシリコン膜16aにより、線対称に配置した2つの記憶素子11の隣接する2つのキャパシタ電極23にそれぞれ形成されたフローティングゲート電極16(図9参照)の間が電気的に接続され、書込み動作等の動作ができなくなる。
すなわち、上記のフローティングゲート電極16の形成後に、露出している埋込み酸化膜3、SOI層4、素子分離層14上に、フォトリソグラフィにより、対向配置されたフローティングゲート電極16の間の、隣接するキャパシタ電極23を形成するためのキャパシタ形成領域5のSOI層4、およびこのSOI層4に形成された突起部42の斜面43、並びにこの突起部42に隣接する埋込み酸化膜3を露出させた図13に2点鎖線で示す開口部63を有するレジストマスク51(不図示)を形成し、これをマスクとして、等方性エッチングにより下部掘込部61の内部に残留したポリシリコン膜16aをエッチングして、対向配置されたフローティングゲート電極16の間を接続するポリシリコン膜16aを切断し、前記のレジストマスク51を除去する。
これにより、ソース層18とドレイン層19とに挟まれたフローティングゲート電極16下にチャネル領域20が形成される。
なお、工程PA8において、全面にシリサイド化材料層を形成したときに、下部掘込部61の内部のポリシリコン膜16aの切断面や側面、および突起部42の下面にもシリサイド化材料層が形成されるが、前記の部位は絶縁膜17で覆われているので、シリサイド層24が当該部位に形成されることはなく、2つのキャパシタ電極23にそれぞれ形成された対向するフローティングゲート電極16の間が電気的に接続されることはない。
この場合の消去動作においては、上記で説明した容量カップリングによりソース層18に印加された電圧がほぼMOSキャパシタ9のゲート絶縁膜15にかかる状態となったときに、本実施例の斜面43を有する突起部42は下部掘込部61を設け、突起部42の全体をキャパシタ溝45内に突出させて露出面積を大きくして、その先端部をゲート絶縁膜15を介してフローティングゲート電極16に対向させているので、先端部における電界集中を安定的に高めることができ、キャパシタ電極23からフローティングゲート電極16へ向かって流れるFN電流をより流れやすくして、フローティングゲート電極16への電荷(本実施例では電子)の注入をより確実に行うことができる。
以上説明したように、本実施例では、キャパシタ電極のフローティングゲート電極下の埋込み酸化膜に向かって拡大する斜面を有する突起部の先端部による電界集中を利用して、上記実施例1と同様の効果の効果を得ることができると共に、MOSキャパシタのキャパシタ電極の周縁部に形成された突起部の下部に埋込み酸化膜を掘り込んだ下部掘込部を設けたことによって、突起部の全体をキャパシタ溝内に突出させて露出面積を大きくした状態で、その先端部をゲート絶縁膜を介してフローティングゲート電極に対向させることができ、突起部の先端部における電界集中を安定的に高めて、フローティングゲート電極への電荷の注入をより確実に行うことができる。
このSTI法による突起部42の製造方法について、以下に、SBで示す工程に従って説明する。
工程SB2、工程P2と同様にして素子分離領域7のシリコン窒化膜54を露出させたレジストマスク51を形成し、これをマスクとして、等方性エッチングによりシリコン窒化膜54およびパッド酸化膜53、SOI層4をエッチングして埋込み酸化膜3を露出させ、埋込み酸化膜3に達する分離溝を形成する。
工程SB3、工程PB2で形成したレジストマスク51を除去し、CVD法によりシリコン窒化膜54上および分離溝内に酸化シリコンを堆積して、分離溝を少なくともSOI層4より厚く埋めるシリコン酸化膜を形成する。
この状態は、上記工程P4および工程PA4におけるウェットエッチングによりシリコン窒化膜54およびパッド酸化膜53を除去してSOI層4を露出させた状態と同様になる。
このようにしても、LOCOS法を用いた場合と同様の記憶素子11を形成することができる。
また、上記各実施例においては、2つの記憶素子をキャパシタ電極を隣接させて線対称に配置するとして説明したが、SOI構造の半導体基板に形成されたMOSFETとMOSキャパシタとを一つのフローティングゲート電極で接続した記憶素子を単独にして、複数形成するようにしてもよい。
2 支持基板
3 埋込み酸化膜
4 SOI層
5 キャパシタ形成領域
6 トランジスタ形成領域
7 素子分離領域
8 nMOS素子(MOSFET)
9 MOSキャパシタ
10 記憶素子形成領域
11 記憶素子
14 素子分離層
15 ゲート絶縁膜
15a シリコン酸化膜
16 フローティングゲート電極
16a ポリシリコン膜
17 絶縁膜
18 ソース層
19 ドレイン層
20 チャネル領域
21 P+拡散層(高濃度拡散層)
23 キャパシタ電極
24 シリサイド層
25 第1の層間絶縁膜
26 第2の層間絶縁膜
28 コンタクトプラグ
29 コンタクトホール
31 ソース線(SL)
32 中継配線
33 ワード線(WL)
35 ビアプラグ
36 ビアホール
37 ビット線(BL)
41 凹面
42 突起部
43 斜面
45 キャパシタ溝
51 レジストマスク
53 パッド酸化膜
54 シリコン窒化膜
61 下部掘込部
63 開口部
Claims (5)
- 支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とで形成された半導体基板と、
前記半導体基板に設定されたトランジスタ形成領域およびキャパシタ形成領域の前記半導体層の間を絶縁分離する素子分離層と、
前記トランジスタ形成領域の半導体層に形成されたソース層とドレイン層、およびこれらの間のチャネル領域を有するMOSFETと、
前記キャパシタ形成領域の半導体層に形成された、前記ソース層と同じ型の不純物を拡散させたキャパシタ電極を有するMOSキャパシタと、
前記MOSキャパシタのキャパシタ電極の周縁部に形成された、前記絶縁層に向かって拡大する傾斜した凹面を有する突起部と、
前記MOSFETのチャネル領域上から、前記キャパシタ電極の前記MOSFET側の端部の突起部上に延在し、前記チャネル領域および前記キャパシタ電極にゲート絶縁膜を挟んで対向するフローティングゲート電極と、を備えたことを特徴とする半導体記憶装置。 - 支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とで形成された半導体基板と、
前記半導体基板に設定されたトランジスタ形成領域およびキャパシタ形成領域の前記半導体層の間を絶縁分離する素子分離層と、
前記半導体基板に設定されたトランジスタ形成領域の半導体層に形成されたソース層とドレイン層、およびこれらの間のチャネル領域を有するMOSFETと、
前記半導体基板に設定されたキャパシタ形成領域の半導体層に形成された、前記ソース層と同じ型の不純物を拡散させたキャパシタ電極を有するMOSキャパシタと、
前記MOSキャパシタのキャパシタ電極の周縁部に形成された、前記絶縁層に向かって拡大する斜面を有する突起部と、
前記突起部の下部の前記絶縁層を掘り込んで形成された下部掘込部と、
前記MOSFETのチャネル領域上から、前記キャパシタ電極の前記MOSFET側の端部の突起部上に延在し、前記チャネル領域および前記キャパシタ電極にゲート絶縁膜を挟んで対向するフローティングゲート電極と、を備えたことを特徴とする半導体記憶装置。 - 支持基板上に絶縁層を介して半導体層を積層した半導体基板に形成されたMOSFETとMOSキャパシタとを一つのフローティングゲート電極で接続した記憶素子を有する半導体記憶装置の製造方法であって、
前記半導体層上にシリコン窒化膜を形成する工程と、
前記半導体層に設定されたトランジスタ形成領域およびキャパシタ形成領域を覆うレジストマスクを形成し、前記レジストマスクをマスクとして前記シリコン窒化膜をエッチングして前記半導体層を露出させる工程と、
前記レジストマスクを除去し、前記シリコン窒化膜をマスクとして前記露出させた半導体層をLOCOS法により酸化して前記トランジスタ形成領域とキャパシタ形成領域のとの間に素子分離層を形成すると共に、前記キャパシタ形成領域の半導体層の周縁部に前記絶縁層に向かって拡大する斜面を有する突起部を形成する工程と、
前記シリコン窒化膜を除去し、露出した前記半導体層および前記素子分離層上に、前記キャパシタ形成領域の半導体層の周縁部に形成された突起部上および前記突起部に隣接する領域の前記素子分離層を露出させた開口部を有するレジストマスクを形成する工程と、
前記レジストマスクをマスクとして、前記素子分離層を、対シリコン選択比を有する等方性エッチングによりエッチングし、前記絶縁層を露出させると共に、前記突起部に絶縁層に向かって拡大する傾斜した凹面を形成する工程と、
前記レジストマスクを除去し、前記半導体層および前記キャパシタ形成領域の半導体層の周縁部に形成された突起部の凹面、並びに前記素子分離層上に、前記突起部の先端に隣接する領域の絶縁層を露出させた開口部を有するレジストマスクを形成する工程と、
前記レジストマスクをマスクとして、前記絶縁層を、異方性エッチングによりエッチングし、前記絶縁層内に底面を有するキャパシタ溝を形成する工程と、
前記レジストマスクを除去し、前記半導体層および前記素子分離層上、並びに前記キャパシタ溝の内面にゲート絶縁膜を形成する工程と、
前記ゲート酸化膜上に、前記トランジスタ形成領域の半導体層を2分し、前記キャパシタ形成領域の半導体層の前記トランジスタ形成領域側の端部の突起部上に延在するフローティングゲート電極を形成する工程と、
前記トランジスタ形成領域の前記フローティングゲート電極の両側の半導体層上、並びに前記キャパシタ形成領域の半導体層上に、前記MOSFETのソース層に拡散される不純物と同じ型の不純物を高濃度にイオン注入して前記MOSFETのソース層およびドレイン層、並びに前記MOSキャパシタのキャパシタ電極を形成する工程と、を備えることを特徴とする半導体記憶装置の製造方法。 - 支持基板上に絶縁層を介して半導体層を積層した半導体基板に形成されたMOSFETとMOSキャパシタとを一つのフローティングゲート電極で接続した記憶素子を有する半導体記憶装置の製造方法であって、
前記半導体層上にシリコン窒化膜を形成する工程と、
前記半導体層に設定されたトランジスタ形成領域およびキャパシタ形成領域を覆うレジストマスクを形成し、前記レジストマスクをマスクとして前記シリコン窒化膜をエッチングして前記半導体層を露出させる工程と、
前記レジストマスクを除去し、前記シリコン窒化膜をマスクとして前記露出させた半導体層をLOCOS法により酸化して前記トランジスタ形成領域とキャパシタ形成領域との間に素子分離層を形成すると共に、前記キャパシタ形成領域の半導体層の周縁部に前記絶縁層に向かって拡大する斜面を有する突起部を形成する工程と、
前記シリコン窒化膜を除去し、露出した前記半導体層および前記素子分離層上に、前記キャパシタ形成領域の半導体層の周縁部に形成された突起部上および前記突起部に隣接する領域の前記素子分離層を露出させた開口部を有するレジストマスクを形成する工程と、
前記レジストマスクをマスクとして、前記素子分離層および前記絶縁層を、ウェットエッチングによりエッチングし、前記突起部を露出させると共に、前記絶縁層内に底面を有し、前記突起部の下部の前記絶縁層を掘り込んだ下部掘込部を有するキャパシタ溝を形成する工程と、
前記レジストマスクを除去し、前記半導体層および前記素子分離層上、並びに前記掘込部を含む前記キャパシタ溝の内面にゲート絶縁膜を形成する工程と、
前記ゲート酸化膜上に、前記トランジスタ形成領域の半導体層を2分し、前記キャパシタ形成領域の半導体層の前記トランジスタ形成領域側の端部の突起部上に延在するフローティングゲート電極を形成する工程と、
前記トランジスタ形成領域の前記フローティングゲート電極の両側の半導体層上、並びに前記キャパシタ形成領域の半導体層上に、前記MOSFETのソース層に拡散される不純物と同じ型の不純物を高濃度にイオン注入して前記MOSFETのソース層およびドレイン層、並びに前記MOSキャパシタのキャパシタ電極を形成する工程と、を備えることを特徴とする半導体記憶装置の製造方法。 - 請求項4において、
前記キャパシタ電極を隣接させて、2つの前記記憶素子を線対称に配置した場合に、
前記フローティングゲート電極を形成する工程を、
前記ゲート絶縁膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜上に、フローティングゲート電極の形成領域を覆うレジストマスクを形成する工程と、
前記レジストマスクをマスクとして、前記ゲート絶縁膜およびポリシリコン膜を、異方性エッチングによりエッチングして、前記キャパシタ溝の底面の前記絶縁層を露出させると共に、前記ゲート酸化膜上に、前記トランジスタ形成領域の半導体層を2分し、それぞれ前記キャパシタ形成領域の半導体層の前記トランジスタ形成領域側の端部の突起部上に延在する対向配置されたフローティングゲート電極を形成する工程と、
前記レジストマスクを除去し、前記対向配置されたフローティングゲート電極の間の前記キャパシタ形成領域の半導体層、および前記半導体層に形成された突起部、並びに前記突起部に隣接する領域の前記絶縁層を露出させた開口部を有するレジストマスクを形成する工程と、
前記レジストマスクをマスクとして、等方性エッチングにより前記掘込部の内部に残留するポリシリコン膜をエッチングして、前記ポリシリコン膜を切断する工程と、
前記レジストマスクを除去する工程と、としたことを特徴とする半導体記憶装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007236213A JP2009070943A (ja) | 2007-09-12 | 2007-09-12 | 半導体記憶装置およびその製造方法 |
US12/171,322 US8198662B2 (en) | 2007-09-12 | 2008-07-11 | Semiconductor memory device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007236213A JP2009070943A (ja) | 2007-09-12 | 2007-09-12 | 半導体記憶装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009070943A true JP2009070943A (ja) | 2009-04-02 |
Family
ID=40430905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007236213A Pending JP2009070943A (ja) | 2007-09-12 | 2007-09-12 | 半導体記憶装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8198662B2 (ja) |
JP (1) | JP2009070943A (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008300575A (ja) * | 2007-05-30 | 2008-12-11 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
WO2010038601A1 (en) * | 2008-09-30 | 2010-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
US8587045B2 (en) * | 2010-08-13 | 2013-11-19 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of forming the same |
FR3008545B1 (fr) * | 2013-07-11 | 2017-03-31 | Semiconsultor | Cellule de memoire non volatile, procede pour programmer, effacer et lire une telle cellule et dispositif de memoire non volatile |
FR3011123B1 (fr) * | 2013-09-20 | 2016-12-23 | Semiconsultor | Cellule de memoire non volatile, procede de programmation d'effacement et de lecture d'une telle cellule et dispositif de memoire non volatile |
CN107527800B (zh) * | 2016-06-22 | 2021-05-11 | 无锡华润上华科技有限公司 | 沟槽栅极结构及其制造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0493086A (ja) * | 1990-08-08 | 1992-03-25 | Kawasaki Steel Corp | 半導体装置及びその製造方法 |
JPH1187664A (ja) * | 1997-04-28 | 1999-03-30 | Nippon Steel Corp | 半導体装置及びその製造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4191355B2 (ja) | 2000-02-10 | 2008-12-03 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP4675813B2 (ja) * | 2006-03-31 | 2011-04-27 | Okiセミコンダクタ株式会社 | 半導体記憶装置およびその製造方法 |
-
2007
- 2007-09-12 JP JP2007236213A patent/JP2009070943A/ja active Pending
-
2008
- 2008-07-11 US US12/171,322 patent/US8198662B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0493086A (ja) * | 1990-08-08 | 1992-03-25 | Kawasaki Steel Corp | 半導体装置及びその製造方法 |
JPH1187664A (ja) * | 1997-04-28 | 1999-03-30 | Nippon Steel Corp | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US8198662B2 (en) | 2012-06-12 |
US20090065838A1 (en) | 2009-03-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5191633B2 (ja) | 半導体装置およびその製造方法 | |
JP6591291B2 (ja) | 半導体装置およびその製造方法 | |
JP5116294B2 (ja) | 半導体構造およびその製造方法(垂直soiトレンチsonosセル) | |
JP5734744B2 (ja) | 半導体装置およびその製造方法 | |
JP4675813B2 (ja) | 半導体記憶装置およびその製造方法 | |
JP5289748B2 (ja) | 不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法 | |
JP2008166808A (ja) | 半導体素子及びその製造方法 | |
TW201434137A (zh) | 半導體裝置及其製造方法 | |
JP2008251825A (ja) | 半導体記憶装置の製造方法 | |
JP4445353B2 (ja) | 直接トンネル型半導体記憶装置の製造方法 | |
JP2009070943A (ja) | 半導体記憶装置およびその製造方法 | |
JP4217409B2 (ja) | 不揮発性メモリ素子及びその製造方法 | |
JP2007157927A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP5998512B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2008186975A (ja) | 半導体装置の製造方法 | |
TW201939587A (zh) | 半導體裝置及其製造方法 | |
US7807518B2 (en) | Semiconductor memory device and manufacturing method thereof | |
JP6310802B2 (ja) | 半導体装置の製造方法 | |
JP5014591B2 (ja) | 半導体装置及びその製造方法 | |
JP2008166528A (ja) | 半導体装置およびその製造方法 | |
JP2012023269A (ja) | 不揮発性記憶装置およびその製造方法 | |
JP2009194221A (ja) | 半導体装置およびその製造方法 | |
JP2010021461A (ja) | 半導体記憶装置およびその製造方法 | |
JP5289422B2 (ja) | 半導体記憶装置およびその制御方法 | |
JP2006190810A (ja) | 半導体メモリ素子およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081224 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090127 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100830 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121113 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130402 |