JP2008186975A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体装置の製造歩留まりを向上させる。
【解決手段】
半導体基板１上に、絶縁膜３、導体膜４および側壁絶縁膜１２ａからなる積層体１５を形成する。それから、半導体基板１の主面上に絶縁膜１６を形成し、更に導体膜１７を形成する。そして、導体膜１７をエッチバックすることで、積層体１５間に導体膜１７を残してソース線ＳＬとし、積層体１５の側壁１５ｂ上に導体膜１７を残してワード線ＷＬとし、他の領域の導体膜１７を除去する。ソース線ＳＬとワード線ＷＬは同じ導体膜１７を用いて同工程で形成する。導体膜４は、浮遊ゲート電極ＦＧとなり、不揮発性メモリの電荷蓄積部として機能する。
【選択図】図１８

Description

本発明は、半導体装置の製造方法に関し、特に、不揮発性メモリを有する半導体装置の製造方法に適用して有効な技術に関する。

スプリットゲート型フラッシュメモリについては、例えば特開２００５−１５９３６１号公報（特許文献１）、特開２００５−７２５７８号公報（特許文献２）、特開２００３−１３３４４５号公報（特許文献３）に開示がある。このフラッシュメモリは、半導体基板上に形成された酸化膜パターンと、前記酸化膜パターン上に形成されたスプリットゲートパターンと、スプリットゲートパターンの側面および上部面に形成された酸化膜パターンと、前記酸化膜パターン間のギャップの内部に半導体基板と接続するように形成されたソースラインとからなるスプリットゲート電極構造物を、半導体基板のメモリセル領域に有している。そして、スプリットゲート電極構造物および半導体基板の表面に酸化シリコン膜が形成され、その酸化シリコン膜が形成されているスプリットゲート電極構造物の両側面にワードラインが形成されている。
特開２００５−１５９３６１号公報 特開２００５−７２５７８号公報 特開２００３−１３３４４５号公報

本発明者の検討によれば、次のことが分かった。

スプリットゲート型フラッシュメモリは、セルフアラインプロセスでフローティングゲートを形成できるので、メモリセルを高密度化でき、また、フローティングゲートの端部を尖らすことで、電界を集中させ、消去電圧を低くできるという利点を有している。

しかしながら、スプリットゲート型フラッシュメモリでは、フローティングゲート、ソースラインおよびワードラインを多結晶シリコンで構成するため、スプリットゲート型フラッシュメモリの製造工程では、多結晶シリコン膜の堆積工程数が多く、フローティングゲート用の多結晶シリコン膜の堆積工程と、ソースライン用の多結晶シリコン膜の堆積工程と、ワードライン用の多結晶シリコン膜の堆積工程とがそれぞれ必要である。

しかしながら、多結晶シリコン膜の堆積工程は、異物の混入を生じ易い。半導体ウエハにおいて、異物が混入すると、その異物が混入したチップ領域は不良品として除去するので、半導体装置の製造歩留まりが低下してしまう。また、多結晶シリコン膜の堆積後にその多結晶シリコン膜をエッチングした際に、エッチング残りが生じると、そのエッチング残りがショート不良を発生させて半導体装置の製造歩留まりを低下させる可能性がある。

このため、多結晶シリコン膜の堆積工程数が多くなるほど、工程毎に不良率が積算されてゆき、半導体装置の製造歩留まりが低下してしまう。従って、多結晶シリコン膜の堆積工程数が多く、フローティングゲート用の多結晶シリコン膜の堆積工程と、ソースライン用の多結晶シリコン膜の堆積工程と、ワードライン用の多結晶シリコン膜の堆積工程とがそれぞれ必要なスプリットゲート型フラッシュメモリの製造工程では、半導体装置の製造歩留まりが低くなってしまう。

本発明の目的は、半導体装置の製造歩留まりを向上させることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、浮遊ゲート電極を含む積層体の両側にソース線とワード線とを同じ導体膜を用いて形成するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体装置の製造歩留まりを向上させることができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
本実施の形態の半導体装置の製造方法および半導体装置について図面を参照して説明する。

図１〜図１７は、本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。本実施の形態の半導体装置は、不揮発性メモリを有する半導体装置であり、図１および図２には、不揮発性メモリ（フラッシュメモリ）のメモリセルが形成される領域であるメモリセル領域ＭＣＲと、素子分離領域８が形成される領域（非メモリセル領域）ＩＳＲとの要部断面図が示され、図３〜図１６には、メモリセル領域ＭＣＲの要部断面図が示されている。

まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を用意（準備）する。それから、イオン注入法などを用いて、半導体基板１のメモリセル領域ＭＣＲに、例えばホウ素（Ｂ）などのｐ型の不純物を導入することでｐ型ウエル２を形成する。

次に、半導体基板１の主面全面上（ｐ型ウエル２上）に絶縁膜３を形成する。絶縁膜３は、酸化シリコン膜などからなり、例えば熱酸化法などを用いて形成することができる。それから、半導体基板１の主面全面上に（すなわち絶縁膜３上に）、導体膜（導体層）４および絶縁膜５を下から順に形成（堆積）する。導体膜４は、例えば多結晶シリコン膜のようなシリコン膜からなり、ＣＶＤ法などを用いて形成することができ、また、絶縁膜５は、例えば窒化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。

次に、絶縁膜５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜５を選択的にエッチングすることで、素子分離領域形成予定領域の絶縁膜５を除去する。フォトレジストパターンを除去した後、絶縁膜５をハードマスク（エッチングマスク）として用いて、導体膜４、絶縁膜５および半導体基板１をエッチングすることにより、素子分離領域形成用の溝６を形成する。

次に、溝６内を埋めるように半導体基板１の主面全面上に、酸化シリコン膜などからなる絶縁膜７を形成（堆積）し、絶縁膜５の表面が露出するまで絶縁膜７をＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）処理する。これにより、図２に示されるように、溝６内に埋め込まれた絶縁膜７からなる素子分離領域８が、領域ＩＳＲに形成される。その後、エッチングなどにより絶縁膜５を除去する。この段階では、半導体基板１の主面の素子分離領域８が形成されていない領域上に、絶縁膜３と絶縁膜３上に導体膜４とが形成された状態となっている。すなわち、絶縁膜３および絶縁膜３上の導体膜４が主面上に形成された半導体基板１が形成（用意）される。導体膜４は、多結晶シリコン（イントリンシックポリシリコンまたはドープトポリシリコン）のようなシリコン膜で形成されている。このようにして、後で浮遊ゲート電極ＦＧとなる導体膜４を残したままＳＴＩ（Shallow Trench Isolation）を形成することができる。

このように、絶縁膜３および絶縁膜３上の導体膜４が主面上に形成された半導体基板１が用意された後、図３に示されるように、半導体基板１の主面全面上に（すなわち導体膜４上に）、窒化シリコン膜などからなる絶縁膜１１を形成（堆積）する。それから、絶縁膜１１上にフォトレジストパターン（レジストパターン、マスクパターン、エッチングマスクパターン）ＲＰ１を形成し、このフォトレジストパターンＲＰ１をエッチングマスクとして用いて絶縁膜１１をエッチングする。これにより、フォトレジストパターンＲＰ１で覆われていない領域では、絶縁膜１１が除去されてその下の導体膜４が露出する。このようにして、パターニングされた絶縁膜１１からなる絶縁膜パターン（第２絶縁膜パターン）１１ａが形成される。その後、フォトレジストパターンＲＰ１をイオン注入阻止マスクとして用いてイオン注入を行うことにより、半導体基板１（ｐ型ウエル２）のチャネル領域となる領域に、しきい値調整用のイオン注入を行うこともできる。なお、絶縁膜パターン１１ａは、ギャップ（空間、絶縁膜１１が形成されていない領域、パターニングにより絶縁膜１１を除去した領域）を介して対向する側壁１１ｂを有しており、後でこの側壁１１ｂ上に側壁絶縁膜１２ａが形成される。

次に、図４に示されるように、フォトレジストパターンＲＰ１およびその下の絶縁膜パターン１１ａをエッチングマスクとして用いて導体膜４をエッチングする。この際、導体膜４をラウンドエッチングするため、異方性エッチングではなく、等方性エッチング（ウェットエッチングまたは等方性のエッチング作用を含むドライエッチング）を行う。このエッチングの際には、フォトレジストパターンＲＰ１およびその下の絶縁膜パターン１１ａで覆われていない領域において、導体膜４の上層部分をエッチングして除去するが、導体膜４の全膜厚が除去されることがないようにし、導体膜４の下層部分は残存させる。すなわち、絶縁膜パターン１１ａから露出する領域の導体膜４の上層部分をエッチングし、導体膜４の下の絶縁膜３が露出する前に導体膜４のエッチングを停止する。このエッチングにより、導体膜４は、ラウンドエッチングされて、フォトレジストパターンＲＰ１および絶縁膜パターン１１ａで覆われていない領域の底部の両側部（すなわち導体膜４のエッチングされた部分の両側部）が丸くなる。このように導体膜４がラウンドエッチングされることにより、後で形成される浮遊ゲート電極ＦＧの端部（チップ部分、後述の角部４ａに対応）を尖らせることができる。その後、フォトレジストパターンＲＰ１をアッシングなどにより除去する。また、導体膜４をエッチングする前にフォトレジストパターンＲＰ１を除去してから、絶縁膜パターン１１ａをエッチングマスクとして用いて絶縁膜パターン１１ａから露出する領域の導体膜４の上層部分をエッチング（等方性エッチング）することもできる。なお、等方性エッチング以外にも、露出された導体膜４の表面を酸化させることにより、後で形成される浮遊ゲート電極ＦＧの端部（チップ部分）を尖らせる方法もある。

次に、図５に示されるように、半導体基板１の主面全面上に、絶縁膜パターン１１ａを覆うように、側壁絶縁膜形成用の絶縁膜１２を形成（堆積）する。ここで、窒化シリコン膜などからなる絶縁膜パターン１１ａはディスポーザブルであり、浮遊ゲート電極ＦＧとなる導体膜４を分割ゲート（Split Gate）にするために後でエッチングにより除去する。なお、絶縁膜１２は、酸化シリコン膜などからなり、例えばＴＥＯＳ（Tetraethoxysilane）酸化膜などとすることができる。

次に、図６に示されるように、絶縁膜１２を異方性エッチングによりエッチバック（エッチング）することにより、絶縁膜パターン１１ａの側壁上に、絶縁膜１２からなる側壁絶縁膜（サイドウォールスペーサ）１２ａを形成し（残し）、絶縁膜１２の他の部分を除去して導体膜４を露出させる。このようにして、絶縁膜パターン１１ａのギャップを介して対向する側壁１１ｂ上に側壁絶縁膜１２ａを形成することができる。側壁絶縁膜１２ａは、半導体基板１の主面上に、絶縁膜パターン１１ａの側壁１１ｂに沿って、図６の紙面に垂直な方向に延在している。

次に、図７に示されるように、絶縁膜パターン１１ａにも側壁絶縁膜１２ａにも覆われていない領域の導体膜４をエッチングにより除去する。この際、絶縁膜パターン１１ａおよび側壁絶縁膜１２ａはエッチングマスクとして機能するので、絶縁膜パターン１１ａの下に位置する導体膜４と側壁絶縁膜１２ａの下に位置する導体膜４とがエッチングされずに残存し、他の領域の導体膜４が除去される。すなわち、絶縁膜パターン１１ａおよび側壁絶縁膜１２ａから露出する領域の導体膜４を除去し、絶縁膜パターン１１ａおよび側壁絶縁膜１２ａの下に導体膜４を残す。絶縁膜パターン１１ａにも側壁絶縁膜１２ａにも覆われていない領域で、導体膜４を除去した後、更に導体膜４を除去したことで露出した絶縁膜３をエッチングにより除去することもでき、図７ではこの場合を図示しているが、導体膜４を除去したことで露出した絶縁膜３（すなわち絶縁膜パターン１１ａを介さずに隣り合う側壁絶縁膜１２ａの間の絶縁膜３）を除去せずに半導体基板１上に残存させても良い。

次に、図８に示されるように、半導体基板１の主面全面上に、絶縁膜パターン１１ａおよび側壁絶縁膜１２ａを覆うように、酸化シリコン膜などからなる絶縁膜（第３絶縁膜）１３を形成（堆積）する。

次に、図９に示されるように、絶縁膜パターン１１ａ上の絶縁膜１３を除去するとともに、側壁絶縁膜１２ａの側壁（第２側壁）１２ｃ上に絶縁膜１３を残存させる。側壁絶縁膜１２ａは、両側の側壁１２ｂ，１２ｃのうち、側壁（第１側壁）１２ｂが絶縁膜パターン１１ａに接しており、側壁１２ｂとは反対側の側壁１２ｃ上に、絶縁膜１３を残存させる。すなわち、絶縁膜パターン１１ａ上の絶縁膜１３を除去し、側壁絶縁膜１２ａの絶縁膜パターン１１ａに接する側壁１２ｂとは反対側の側壁１２ｃ上に絶縁膜１３を残す。この絶縁膜パターン１１ａ上の絶縁膜１３を除去する工程では、絶縁膜パターン１１ａを介さずに隣り合う側壁絶縁膜１２ａの間の半導体基板１上にも、絶縁膜１３が残存するようにする。すなわち、絶縁膜パターン１１ａ上の絶縁膜１３を除去する際に、側壁絶縁膜１２ａの側壁１２ｃ上だけでなく、側壁１２ｃ側に隣り合う壁絶縁膜１２ａの間の半導体基板１上にも、絶縁膜１３を残す。残存した絶縁膜１３は、図７の導体膜４のエッチングにより形成された導体膜４の側面上も覆っている。例えば、絶縁膜パターン１１ａの上面が露出するまで絶縁膜１３をＣＭＰ処理することにより、絶縁膜パターン１１ａ上の絶縁膜１３を除去するとともに、側壁絶縁膜１２ａの側壁１２ｃ上と、側壁１２ｃ側に隣り合う側壁絶縁膜１２ａ間の半導体基板１上とに、絶縁膜１３を残存させることができる。なお、絶縁膜１３をＣＭＰ処理すると、側壁絶縁膜１２ａの上部の絶縁膜１３も除去され得る。

次に、図１０に示されるように、絶縁膜パターン１１ａおよび側壁絶縁膜１２ａをイオン注入阻止マスクとして用いて、半導体基板１にｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））をイオン注入することにより、ソース用のｎ型半導体領域（ソース領域、第１半導体領域）１４を形成する。ソース用のｎ型半導体領域１４は、絶縁膜パターン１１ａを介さずに隣り合う側壁絶縁膜１２ａの間（すなわち側壁１２ｃ側に隣り合う側壁絶縁膜１２ａの間）の半導体基板１（ｐ型ウエル２）中に形成される。なお、上記のように、側壁１２ｃ側に隣り合う側壁絶縁膜１２ａ間に絶縁膜１３が残存しており、この状態でｎ型半導体１４を形成するので、ｎ型半導体領域１４上に絶縁膜１３が残存している状態となる。このｎ型半導体領域１４形成工程は、側壁絶縁膜１２ａをイオン注入阻止マスクとして用いるので、側壁絶縁膜１２ａ形成工程よりも後に行う。

次に、図１１に示されるように、エッチングにより絶縁膜パターン１１ａを除去する。側壁絶縁膜１２ａおよび絶縁膜１３を絶縁膜パターン１１ａとは異なる材料により形成しておき、絶縁膜パターン１１ａをエッチングする際に、側壁絶縁膜１２ａおよび絶縁膜１３のエッチング速度が絶縁膜パターン１１ａのエッチング速度よりも遅くなるようなエッチング条件を用いることにより、絶縁膜パターン１１ａを除去するとともに、側壁絶縁膜１２ａおよび絶縁膜１３を残存させることができる。例えば、絶縁膜パターン１１ａを窒化シリコン膜により形成し、側壁絶縁膜１２ａおよび絶縁膜１３を酸化シリコン膜により形成しておけばよい。

次に、図１２に示されるように、絶縁膜パターン１１ａを除去したことによって露出した導体膜４（絶縁膜パターン１１ａの下に位置していた導体膜４）を、エッチングなどにより除去する。この際、側壁絶縁膜１２ａがエッチングマスクとして機能するので、側壁絶縁膜１２ａの下に位置する導体膜４は、エッチングされずに残存する。すなわち、絶縁膜パターン１１ａを除去したことにより露出された導体膜４を除去し、側壁絶縁膜１２ａの下に導体膜４を残す。側壁絶縁膜１２ａの下に残された導体膜４は、浮遊ゲート電極ＦＧとなる。浮遊ゲート電極ＦＧは、不揮発性メモリの電荷蓄積部として機能する。

この導体膜４のエッチング工程では、導体膜４を構成するシリコン膜がエッチングされ易い条件でエッチングを行うので、もしｎ型半導体領域１４上に絶縁膜１３が無ければ、シリコンにより構成されるｎ型半導体領域１４もエッチングされてしまう。しかしながら、本実施の形態では、上記のように、ｎ型半導体領域１４上に絶縁膜１３が残存している状態で導体膜４をエッチングするので、絶縁膜１３がエッチングマスクとして機能することにより、絶縁膜１３の下の半導体基板領域（ここではｎ型半導体領域１４）がエッチングされるのを防止することができる。このように、絶縁膜パターン１１ａを除去したことによって露出した導体膜４のエッチング工程で、絶縁膜１３は半導体基板１（ｎ型半導体領域１４）のエッチング防止膜として機能することができる。

次に、洗浄処理（前洗浄）を行う。この洗浄処理には、例えばフッ酸を含有する洗浄液などを用いることができる。これにより、図１３に示されるように、絶縁膜パターン１１ａおよびその下の導体膜４を除去したことにより露出された領域（絶縁膜パターン１１ａを形成していた領域）において、絶縁膜３などの絶縁膜（酸化シリコン膜）が除去されて半導体基板１（ｐ型ウエル）の表面が清浄化され露出される。洗浄処理を行っても、側壁絶縁膜１２ａがエッチングマスクとして機能するので、側壁絶縁膜１２ａの下の導体膜４および絶縁膜３は残存する。また、絶縁膜１３を絶縁膜３よりも厚く形成しておけば、この洗浄処理の際にも、絶縁膜１３を残存させることができる。このような導体膜４のエッチング工程および洗浄処理を行うことにより、側壁絶縁膜１２ａの下に導体膜４と絶縁膜３とが残されて、下から順に絶縁膜３、導体膜４（浮遊ゲート電極ＦＧ）および側壁絶縁膜１２ａからなる積層体１５が半導体基板１上に形成され、絶縁膜パターン１１ａを形成していた領域における導体膜４および絶縁膜３が除去される。積層体１５は、半導体基板１の主面上に、図１３の紙面に垂直な方向に延在している。

次に、半導体基板１の主面全面上に、酸化シリコン膜などからなる絶縁膜（第４絶縁膜）１６を形成（堆積）する。これにより、絶縁膜１１およびその下の導体膜４を除去したことにより露出された領域において、半導体基板１（ｐ型ウエル２）上に清浄な絶縁膜１６が形成される。また、絶縁膜１６は、半導体基板１上に、絶縁膜３、導体膜４および側壁絶縁膜１２ａからなる積層体１５と絶縁膜１３とを覆うように形成される。

次に、図１４に示されるように、半導体基板１の主面上に、フォトレジストパターン（レジストパターン、マスクパターン、エッチングマスクパターン）ＲＰ２を形成する。このフォトレジストパターンＲＰ２は、ｎ型半導体領域１４の上部に開口部ＲＰ２ａを有している。それから、フォトレジストパターンＲＰ２をエッチングマスクとして用いて、ｎ型半導体領域１４の上部の絶縁膜（絶縁膜１６や絶縁膜１３）をエッチングして除去することにより、側壁１５ｃ側に隣り合う積層体１５の間（すなわち側壁１２ｃ側に隣り合う側壁絶縁膜１２ａの間）に半導体基板１の表面、すなわちｎ型半導体領域１４の表面（上面）を露出させる。この際、異方性エッチングを行うことで、ｎ型半導体領域１４の上部の絶縁膜１３，１６を除去するが、積層体１５の側壁１５ｃ（側壁絶縁膜１２ａの側壁１２ｃ）上に絶縁膜１３を残存させる。これにより、この工程で露出された半導体基板（のｎ型半導体領域１４）に、後で形成されるソース線ＳＬを電気的に接続できるようにするとともに、導体膜４（浮遊ゲート電極ＦＧ）の側面上に絶縁膜１３を残して、後で形成されるソース線ＳＬと導体膜４（浮遊ゲート電極ＦＧ）との間を絶縁膜１３で絶縁（分離）することができる。また、積層体１５の側壁１５ｃ（側壁絶縁膜１２ａの側壁１２ｃ）上に絶縁膜１３を残存させれば、絶縁膜１３上の絶縁膜１６は除去されてもよい。その後、アッシングなどにより、フォトレジストパターンＲＰ２を除去する。

次に、図１５に示されるように、半導体基板１の主面全面上（すなわち絶縁膜１６上）に、積層体１５および絶縁膜１３を覆うように、多結晶シリコン膜などからなる導体膜（第２導体膜、導体層）１７を形成（堆積）する。この際、隣り合う積層体１５の間のｎ型半導体領域１４上の領域を埋め込むように導体膜１７を形成する。この導体膜１７は、多結晶シリコン（ドープトポリシリコン）のようなシリコン膜で形成されており、ワード線ＷＬおよびソース線ＳＬを形成するための導体膜（シリコン膜）である。

次に、図１６に示されるように、導体膜１７を異方性エッチングによりエッチバック（エッチング）する。これにより、積層体１５の側壁１５ｂ上に、サイドウォール（サイドウォールスペーサ、側壁絶縁膜）状に導体膜１７を残してワード線（ワードライン、ワード線用導体膜、側壁導体膜）ＷＬとし、かつｎ型半導体領域１４を間にして隣り合う積層体１５間に導体膜１７を残してソース線（ソースライン、ソース線用導体膜）ＳＬとするとともに、導体膜１７の他の部分（他の領域の導体膜１７）を除去する。

このように、本実施の形態では、上記導体膜１７のエッチバック工程で側壁１５ｃ（１２ｃ）側に隣り合う積層体１５（側壁絶縁膜１２ａ）の間に残された導体膜１７がソース線ＳＬとなり、上記導体膜１７のエッチバック工程で積層体１５（側壁絶縁膜１２ａ）の側壁１５ｂ（１２ｂ）上に残された導体膜１７がワード線ＷＬとなり、ソース線ＳＬとワード線ＷＬとを同じ導体膜１７（シリコン膜）により形成する。このため、浮遊ゲート電極ＦＧ（導体膜４）を含む積層体１５の両側にソース線ＳＬとワード線ＷＬとが同じ導体膜１７を用いて形成される。形成されたワード線ＷＬは、半導体基板１の主面上に、積層体１５の側壁１５ｂに沿って、図１６の紙面に垂直な方向に延在し、ソース線ＳＬは、半導体基板１の主面上に、側壁１５ｃ側に隣り合う積層体１５間を埋めるように、図１６の紙面に垂直な方向に延在している。

なお、積層体１５の両側の側壁１５ｂ，１５ｃのうち、ワード線ＷＬが形成される側の側壁（第１側壁）１５ｂは、その積層体１５を構成する側壁絶縁膜１２ａの上記側壁１２ｂ（第１側壁）に対応する側壁であり、絶縁膜１１ａを除去する前に絶縁膜パターン１１ａに接していた側の側壁である。導体膜１７の上記エッチバック工程では、積層体１５の側壁１５ｂ上に、すなわち側壁絶縁膜１２ａの側壁１２ｂ上に、絶縁膜１６を介して導体膜１７が残されてワード線ＷＬとなる。ワード線ＷＬと積層体１５（の側壁１５ｂ）の間、およびワード線ＷＬと半導体基板１（ｐ型ウエル２）の間には、絶縁膜１６が介在している。

また、積層体１５の側壁１５ｂとは反対側の側壁（第２側壁）１５ｃは、その積層体１５を構成する側壁絶縁膜１２ａの上記側壁１２ｃ（第２側壁）に対応する側壁である。導体膜１７の上記エッチバック工程では、側壁１５ｃ側に隣り合う積層体１５の間に、すなわち側壁１２ｃ側に隣り合う側壁絶縁膜１２ａの間に導体膜１７が残されてソース線ＳＬとなる。また、上記のように絶縁膜パターン１１ａのギャップを介して対向する側壁１１ｂ上に側壁絶縁膜１２ａが形成されたが、絶縁膜パターン１１ａのギャップに形成されて側壁１２ｃ側で隣り合う側壁絶縁膜１２ａの間に、導体膜１７がソース線ＳＬとして残されることになる。なお、積層体１５の側壁１２ｃ上に絶縁膜１３が形成されている状態で導体膜１７を堆積したので、導体膜１７のエッチバックにより形成されたソース線ＳＬと積層体１５の側壁１５ｃとの間には、絶縁膜１３が介在している。形成されたソース線ＳＬは、その底部でｎ型半導体領域１４（半導体基板１の上記図１４の工程で露出された部分）に接して電気的に接続される。

次に、図１７に示されるように、イオン注入法などを用いて、ドレイン用のｎ型半導体領域（ドレイン領域）１８を形成する。ドレイン用のｎ型半導体領域１８は、ワード線ＷＬの隣の領域（積層体１５とは反対側）の半導体基板１（ｐ型ウエル２）中に形成される。それから、積層体１５、ソース線ＳＬおよびワード線ＷＬで覆われていない領域の絶縁膜１６を、必要に応じてエッチングなどにより除去する。

その後、半導体基板１の主面上に層間絶縁膜や配線層が形成されるが、ここではその図示や説明は省略する。なお、ソース線ＳＬは、プラグ（図示せず）を介してソース線用の配線（図示せず）に電気的に接続され、ワード線ＷＬは、プラグ（図示せず）を介してワード線用の配線（図示せず）に電気的に接続され、ドレイン用のｎ型半導体領域１８は、プラグ（図示せず）を介してビット線用の配線（図示せず）に電気的に接続される。

次に、上記のようにして製造された本実施の形態の半導体装置についてその構造をより詳細に説明する。図１８は、本実施の形態の半導体装置の要部断面図である。また、図１９は、本実施の形態の半導体装置の要部回路図である。図１８の要部断面図には、ソース線ＳＬを共有する２つのメモリセルが示されており、これは図１９の回路図の点線で囲まれた領域２０にほぼ相当する部分である。なお、図１９において、符号ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４はワード線（断面図ではワード線ＷＬに対応）、ＳＬ１，ＳＬ２はソース線（断面図ではソース線ＳＬに対応）、ＢＬ１，ＢＬ２はビット線（断面図では図示省略）である。

本実施の形態の半導体装置は、図１８に示されるように、半導体基板１上に、下から順に絶縁膜３、導体膜４（浮遊ゲート電極ＦＧ）および側壁絶縁膜１２ａからなる積層体１５が配置されている。この積層体１５は、半導体基板１内に形成されたｎ型半導体領域（ソース領域）１４を間に介して対称（線対称、面対称）に配置されており、ｎ型半導体領域１４を間に配置して隣り合う積層体１５の間（のギャップ内）には、ソース線ＳＬが埋め込まれており、ソース線ＳＬは、その底部で半導体基板１のｎ型半導体領域１４に接して電気的に接続されている。また、積層体１５のソース線ＳＬ側の側壁１５ｃ上には、絶縁膜１３が、サイドウォール（側壁絶縁膜、サイドウォールスペーサ）状に形成されており、更にその上に絶縁膜１６が形成されていてもよい。このため、積層体１５とソース線ＳＬとの間には絶縁膜１３が介在しており、この絶縁膜１３により、積層体１５の導体膜４（浮遊ゲート電極ＦＧ）とソース線ＳＬとが絶縁されている。

積層体１５の導体膜４は、浮遊ゲート電極（フローティングゲート、フローティングゲート電極）ＦＧとして機能し、不揮発性メモリの（メモリセルの）電荷蓄積部（電荷蓄積層）として機能することができる。また、導体膜４（浮遊ゲート電極ＦＧ）の下の絶縁膜３（すなわち積層体１５の絶縁膜３）は、トンネル絶縁膜（トンネル酸化膜、フローティングゲート絶縁膜）として機能することができる。

積層体１５に隣接してサイドウォール（サイドウォールスペーサ）状の導体膜（側壁導体膜）によりワード線ＷＬが形成されている。ワード線ＷＬは、半導体基板１の主面上に、絶縁膜１６を介して形成され、ワード線ＷＬと積層体１５との間にも絶縁膜１６が介在している。すなわち、積層体１５の側壁（絶縁膜１３やソース線ＳＬが形成された側の側壁１５ｃとは反対側の側壁）１５ｂ上に絶縁膜１６を介してワード線ＷＬが形成されている。

図１８および図１９からもわかるように、ワード線ＷＬは、半導体基板１の主面上を、図１８の紙面に垂直な方向に延在しており、不揮発性メモリのメモリセルの制御用トランジスタのゲート電極（制御ゲート電極、コントロールゲート電極）としての機能と、ワード線ＷＬの延在方向の各メモリセルのゲート電極同士を連結（接続）する機能とを有している。ワード線ＷＬの下部（すなわち半導体基板１の主面とワード線ＷＬとの間）に位置する絶縁膜１６は、ワード線ＷＬをゲート電極とする制御用トランジスタのゲート絶縁膜として機能することができる。また、ワード線ＷＬと浮遊ゲート電極ＦＧ（導体膜４）との間に介在する絶縁膜１６は、ワード線ＷＬと浮遊ゲート電極ＦＧ（導体膜４）との間のトンネル絶縁膜として機能することができる。

積層体１５の導体膜４、すなわち浮遊ゲート電極ＦＧは、絶縁膜１６を介してワード線ＷＬに対向する側の側面の上部の角部４ａ（すなわち浮遊ゲート電極ＦＧの上面のワード線ＷＬ側端部または角部）に先鋭な形状（尖った形状または尖った部位）を有している。このため、浮遊ゲート電極ＦＧ（導体膜４）に蓄積されていた電荷を、データ消去時に、先鋭な角部（チップ部分）４ａからワード線ＷＬに電界拡張ＦＮトンネルによって容易に放出させることができる。なお、データの書き込み（プログラミング）は、ソース線ＳＬに高電圧を印加し、ソース領域に高電界を形成する。浮遊ゲート電極ＦＧ（導体膜４）のポテンシャルをカップリングによって高くすることで、高速書き込みが可能となる。

次に、上記図１８を参照して、本実施の形態の半導体装置におけるフラッシュメモリの書き込み、読み出しおよび消去の動作について説明する。

まず、データの書き込み（プログラミング）動作を説明する。ソース線ＳＬを通じてソース領域（ｎ型半導体領域１４）に高電圧（例えば６Ｖ程度）を印加する。同時に、それよりも低い電圧（例えば０．６Ｖ程度）を、ビット線（図示しない配線により形成）を通じてドレイン領域（ｎ型半導体領域１８）に印加する。ドレイン領域（ｎ型半導体領域１８）で発生した電子は、ワード線ＷＬに印加された電圧（例えば１．５Ｖ程度）により弱く反転されたチャネル領域を通じてソース領域（ｎ型半導体領域１４）に移動する。このソース領域（ｎ型半導体領域１４）に向けて移動する電子は、ソース線ＳＬに印加された高電圧によりカップリングされた浮遊ゲート電極ＦＧ（導体膜４）とドレイン領域（ｎ型半導体領域１８）との間の電位差により励起されて、浮遊ゲート電極ＦＧ（導体膜４）に注入される。このように、データの書き込みは、ソースサイドホットキャリアインジェクションにより行われる。

次に、データの消去動作を説明する。ワード線ＷＬに高電圧（例えば１１Ｖ程度）を印加する。同時に、それよりも低い電圧（例えば０Ｖ程度）を、ソース線ＳＬおよびビット線を通じてソース領域（ｎ型半導体領域１４）およびドレイン領域（ｎ型半導体領域１８）に印加する。浮遊ゲート電極ＦＧ（導体膜４）に蓄積されていた電子は、浮遊ゲート電極ＦＧ（導体膜４）の尖った角部４ａから、その角部４ａに隣接した絶縁膜１６を通じてトンネリングされて、ワード線ＷＬに放出される。このように消去は電界拡張ＦＮトンネルにより行われる。

次に、データの読み出し動作を説明する。ソース線ＳＬを通じてソース領域（ｎ型半導体領域１４）に電圧（例えば０Ｖ程度）を印加する。同時に、ビット線を通じてそれよりも高い電圧（例えば１．５Ｖ程度）をドレイン領域（ｎ型半導体領域１８）に印加する。さらに、ワード線ＷＬにも電圧（例えば２．５Ｖ程度）を印加する。浮遊ゲート電極ＦＧ（導体膜４）に電荷（ここでは電子）が蓄積されているかどうかで、チャネル領域のオン・オフのしきい値電圧が変わるので、ソース領域（ｎ型半導体領域１４）とドレイン領域（ｎ型半導体領域１８）との間に流れる電流の状況により、浮遊ゲート電極ＦＧ（導体膜４）に電荷（ここでは電子）が蓄積されているかどうか（すなわちメモリセルのデータ）を読み出す（判別する）ことができる。

次に、本実施の形態の効果について、より詳細に説明する。

本実施の形態の半導体装置は、セルフアラインで浮遊ゲート電極ＦＧ、ソース線ＳＬおよびワード線ＷＬを形成でき、不揮発性メモリのメモリセルの高密度化を実現することができ、また、浮遊ゲート電極ＦＧの角部４ａを尖らすことで、電界を集中させ、消去電圧を低くすることができ、高性能の不揮発性メモリを実現することができる。このメモリセルの形成過程において、複数のシリコン膜部分（多結晶シリコン膜部分）が必要となる。すなわち、浮遊ゲート電極ＦＧ用のシリコン膜部分、ソース線ＳＬ用のシリコン膜部分、およびワード線ＷＬ用のシリコン膜部分が必要である。

このシリコン膜（多結晶シリコン膜）の堆積工程は、異物の混入を生じ易い。半導体ウエハにおいて、異物が混入すると、その異物が混入したチップ領域は不良品として除去するので、半導体装置の製造歩留まりが低下してしまう。また、シリコン膜（多結晶シリコン膜）の堆積後にそのシリコン膜をエッチングした際に、エッチング残りが生じると、そのエッチング残りがショート不良を発生させて半導体装置の製造歩留まりを低下させる可能性がある。このため、シリコン膜（多結晶シリコン膜）の堆積工程数が多くなるほど、工程毎に不良率が積算されてゆき、半導体装置の製造歩留まりが低下してしまう。このため、シリコン膜（多結晶シリコン膜）の堆積工程数は少ない方が好ましい。

そこで、本実施の形態では、同じ導体膜１７を用いて、ソース線ＳＬとワード線ＷＬとを形成する。すなわち、ソース線ＳＬ用のシリコン膜（多結晶シリコン膜）とワード線ＷＬ用のシリコン膜（多結晶シリコン膜）とに、同じシリコン膜（ここでは導体膜１７）を用いる。これにより、不揮発性メモリのメモリセルを形成するための導体膜（シリコン膜）の堆積工程数を少なく（ここでは導体膜４の堆積と導体膜１７の堆積の２工程に）することができる。従って、半導体装置の製造歩留まりを向上することができる。

但し、同じ導体膜１７（シリコン膜）を用いて、ソース線ＳＬとワード線ＷＬとを形成した場合、それに伴う不具合が発生する可能性がある。例えば、本実施の形態とは異なり、ソース線とワード線とを別々の導体膜で形成する場合、ソース線を形成した後に、絶縁膜パターン１１ａとその下の導体膜４を除去してからワード線を形成すればよいので、絶縁膜パターン１１ａの下に位置していた導体膜４をエッチングする際に、ｎ型半導体領域１４上にはソース線が既に配置されており、ソース線に覆われたｎ型半導体領域１４がエッチングされてしまうことはない。しかしながら、本実施の形態のように同じ導体膜１７を用いてソース線ＳＬとワード線ＷＬとを形成する場合、絶縁膜パターン１１ａを除去し、更に絶縁膜パターン１１ａの下に位置していた導体膜４をエッチングする際には、ｎ型半導体領域１４上にはソース線ＳＬは、まだ配置されていない状態となる。このため、絶縁膜１１の下に位置していた導体膜４をエッチングする際に、導体膜４と同じくシリコンで構成されたｎ型半導体領域１４がエッチングされる可能性があり、ｎ型半導体領域１４がエッチングされてしまうと、不揮発性メモリの性能や信頼性を低下させる可能性がある。

それに対して、本実施の形態では、上記のように、ｎ型半導体領域１４上に絶縁膜１３が残存した状態で、絶縁膜パターン１１ａおよびその下の導体膜４をエッチングする。このため、絶縁膜１３がエッチングマスクとして機能することにより、絶縁膜１３の下の半導体基板領域（ｎ型半導体領域１４）がエッチングされるのを防止することができる。これにより、半導体基板領域（ｎ型半導体領域１４）の不要なエッチングを防止できるので、不揮発性メモリの性能や信頼性を向上させることができる。

また、メモリセルにおいては、積層体１５の導体膜４は、浮遊ゲート電極ＦＧとして機能するので、周囲を絶縁膜（絶縁体）で覆われている必要があり、ここでは浮遊ゲート電極ＦＧ（導体膜４）は、上下の側壁絶縁膜１２ａおよび絶縁膜３と、両側面側の絶縁膜１６および絶縁膜１３とで囲まれた状態となっている。このため、絶縁膜１３は、積層体１５の側壁１５ｃ上に残す必要がある。更に、本実施の形態では、上記のように半導体基板領域（ｎ型半導体領域１４）のエッチング防止のために、ｎ型半導体領域１４上に絶縁膜１３を一時的に残しておく必要がある。

従って、本実施の形態では、上記図８のように半導体基板１の主面全面上に絶縁膜１３を形成（堆積）した後、上記図９のように絶縁膜パターン１１ａの上部の絶縁膜１３を除去するが、この際、側壁絶縁膜１２ａ（積層体１５）の側壁１２ｃ上と、隣り合う側壁絶縁膜１２ａの間の半導体基板１上（すなわちｎ型半導体領域１４形成予定領域上）とに、絶縁膜１３を残存させる。これは、絶縁膜１３のＣＭＰ処理などにより実現することができる。絶縁膜１１の上面が露出するまで絶縁膜１３をＣＭＰ処理することにより、絶縁膜パターン１１ａ上の絶縁膜１３を除去するとともに、側壁絶縁膜１２ａの側壁１２ｃ上と、隣り合う側壁絶縁膜１２ａ間（すなわちｎ型半導体領域１４形成予定領域上）とに、絶縁膜１３を残存させることができる。これにより、浮遊ゲート電極ＦＧとソース線ＳＬとの間を絶縁膜１３で絶縁できるようにするとともに、半導体基板領域（ｎ型半導体領域１４）の不要なエッチングを防止でき、不揮発性メモリの性能や信頼性を向上させることができる。

（実施の形態２）
図２０〜図２６は、本発明の他の実施の形態である半導体装置（フラッシュメモリ）の製造工程中の要部断面図である。図２０〜図２６には、上記実施の形態１と同様の不揮発性メモリのメモリセルが形成される領域であるメモリセル領域ＭＣＲに加えて、メモリセル以外のＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor）が形成される領域である周辺回路領域ＰＣＲも示されている。メモリセル領域ＭＣＲと周辺回路領域ＰＣＲは、同一の半導体基板１に設けられている。周辺回路領域ＰＣＲには、例えば周辺回路または論理回路などを形成することができる。図２０〜図２６では図示しないけれども、メモリセル領域ＭＣＲと周辺回路領域ＰＣＲとは、上記素子分離領域８により電気的に分離されている。

本実施の形態の半導体装置の製造工程は、上記図１３の工程（絶縁膜１６の形成工程）までは、上記実施の形態１の製造工程と同様であるので、ここではその説明を省略する。上記実施の形態１の上記図１〜図１３と同様の工程を行うことで、上記図１３に対応する図２０の構造を得ることができる。なお、この段階では、周辺回路領域ＰＣＲにおいては、半導体基板１にｐ型ウエル２が形成され、そのｐ型ウエル２（半導体基板１）上に絶縁膜１６が形成（堆積）された状態となっている。

次に、図２１に示されるように、メモリセル領域ＭＣＲを覆いかつ周辺回路領域ＰＣＲを露出するようなフォトレジストパターン（レジストパターン、マスクパターン、エッチングマスクパターン）ＲＰ３を形成する。それから、このフォトレジストパターンＲＰ３をエッチングマスクとして用いて、周辺回路領域ＰＣＲの絶縁膜１６をエッチングして除去する。この際、メモリセル領域ＭＣＲの絶縁膜１６は、フォトレジストパターンＲＰ３で覆われているので、エッチングされずに残存する。その後、アッシングなどによりフォトレジストパターンＲＰ３を除去する。

次に、必要に応じて洗浄処理を行ってから、図２２に示されるように、周辺回路領域ＰＣＲの半導体基板１（ｐ型ウエル２）上に、周辺回路領域ＰＣＲに形成すべきＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜（ゲート絶縁膜）２１を形成する。絶縁膜２１は、例えば酸化シリコン膜などからなり、例えば熱酸化法などにより形成することができる。この際、メモリセル領域ＭＣＲの絶縁膜１６の厚みも厚くなる可能性があるので、その膜厚増加分も考慮して、絶縁膜１６の初期厚み（堆積膜厚）を調整しておけばよい。このため、絶縁膜２１を形成した段階で、絶縁膜２１の膜厚は、絶縁膜１６の膜厚よりも薄くなる。

このように、周辺回路領域ＰＣＲの絶縁膜１６を除去してから改めて絶縁膜２１を形成することにより、メモリセル領域ＭＣＲの絶縁膜１６よりも薄い絶縁膜２１をゲート絶縁膜として用いたＭＩＳＦＥＴを、周辺回路領域ＰＣＲに形成できるようになる。

次に、上記実施の形態１の図１４の工程と同様の工程を行う。すなわち、まず、図２３に示されるように、半導体基板１の主面上に、上記実施の形態１と同様のフォトレジストパターン（レジストパターン）ＲＰ２を形成する。このフォトレジストパターンＲＰ２は、メモリセル領域ＭＣＲは上記実施の形態１と同様であり、メモリセル領域ＭＣＲにおいてｎ型半導体領域１４の上部などに開口部ＲＰ２ａを有しており、周辺回路領域ＰＣＲは、全体がフォトレジストパターンＲＰ２で覆われている。それから、フォトレジストパターンＲＰ２をエッチングマスクとして用いて、ｎ型半導体領域１４の上部の絶縁膜（絶縁膜１６や絶縁膜１３）をエッチングして除去することにより、メモリセル領域ＭＣＲにおいて、ｎ型半導体領域１４の表面（上面）を露出させる。このように、メモリセル領域ＭＣＲに対して行われる処理は上記実施の形態１の図１４と同様であるが、この際、周辺回路領域ＰＣＲはフォトレジストパターンＲＰ２で覆われているので、周辺回路領域ＰＣＲの絶縁膜２１はエッチングされずに残存する。その後、アッシングなどにより、フォトレジストパターンＲＰ２を除去する。

次に、上記実施の形態１の図１４の工程と同様の工程を行う。すなわち、図２４に示されるように、半導体基板１の主面全面上に、上記実施の形態１と同様の導体膜１７を形成（堆積）する。導体膜１７は、メモリセル領域ＭＣＲでは、絶縁膜１６上に、積層体１５および絶縁膜１３を覆うように形成され、周辺回路領域ＰＣＲでは、絶縁膜２１上に形成される。

次に、図２４に示されるように、周辺回路領域ＰＣＲの導体膜１７上に、フォトレジストパターン（レジストパターン、マスクパターン、エッチングマスクパターン）ＲＰ４を形成する。このフォトレジストパターンＲＰ４は、周辺回路領域ＰＣＲに形成すべきＭＩＳＦＥＴのゲート電極形成予定領域（すなわち周辺回路領域ＰＣＲの後述するゲート電極ＧＤを形成すべき領域）の導体膜１７上に設けられる。

次に、上記実施の形態１の図１６の工程と同様の工程を行う。すなわち、図２５に示されるように、導体膜１７を異方性エッチングによりエッチング（エッチバック）する。この際、フォトレジストパターンＲＰ４（第１マスクパターン）はエッチングマスクとして機能する。これにより、メモリセル領域ＭＣＲでは、上記実施の形態１と同様に、積層体１５の側壁１５ｂ上に導体膜１７を残してワード線ＷＬとし、かつｎ型半導体領域１４を間にして隣り合う積層体１５間に導体膜１７を残してソース線ＳＬとし、更に本実施の形態では、周辺回路領域ＰＣＲにおいてフォトレジストパターンＲＰ４の下に導体膜１７を残してゲート電極ＧＤとし、導体膜１７の他の部分（他の領域の導体膜１７）を除去する。その後、図２６に示されるように、アッシングなどによりフォトレジストパターンＲＰ４を除去する。

ゲート電極ＧＤは、不揮発性メモリが形成される領域（ここではメモリセル領域ＭＣＲ）以外の領域（ここでは周辺回路領域ＰＣＲ）に形成されるＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）のゲート電極であり、ゲート電極ＧＤの下の絶縁膜２１がそのＭＩＳＦＥＴのゲート絶縁膜となる。ゲート電極ＧＤの下の絶縁膜２１の膜厚は、ワード線ＷＬの下の絶縁膜１６の膜厚よりも薄くなる。

その後、周辺回路領域ＰＣＲにおけるゲート電極ＧＤの側壁上の側壁絶縁膜、およびゲート電極ＧＤをゲート電極とするＭＩＳＦＥＴのソース・ドレイン用のｎ型半導体領域や、メモリセル領域ＭＣＲにおける上記ｎ型半導体領域１８などが形成されるが、ここではその図示および説明は省略する。

このように、本実施の形態では、導体膜１７は、多結晶シリコン（ドープトポリシリコン）のようなシリコン膜で形成されており、ワード線ＷＬ、ソース線ＳＬおよびゲート電極ＧＤを形成するための導体膜（シリコン膜）である。

本実施の形態でメモリセル領域ＭＣＲに対して行われる処理は、上記実施の形態１と同様であるが、導体膜１７の堆積後でかつ導体膜１７のエッチング前に、周辺回路領域ＰＣＲのゲート電極ＧＤを形成すべき領域の導体膜１７上にフォトレジストパターンＲＰ４（第１マスクパターン）を形成しておく。そして、導体膜１７をエッチングすることにより、側壁１５ｃ（１２ｃ）側に隣り合う積層体１５（側壁絶縁膜１２ａ）の間に導体膜１７をソース線ＳＬとして残し、積層体１５（側壁絶縁膜１２ａ）の側壁１５ｂ（１２ｂ）上に導体膜１７をワード線ＷＬとして残し、フォトレジストパターンＲＰ４（第１マスクパターン）の下に導体膜１７をゲート電極ＧＤとして残し、他の領域の導体膜１７を除去する。これにより、メモリセル領域ＭＣＲのソース線ＳＬおよびワード線ＷＬと周辺回路領域ＰＣＲのゲート電極ＧＤとを、同じ導体膜１７を用いて同工程で形成することができる。

本実施の形態では、同じ導体膜１７（多結晶シリコン膜）を用いて、ソース線ＳＬとワード線ＷＬとゲート電極ＧＤとを形成することにより、不揮発性メモリのメモリセルとそれ以外のＭＩＳＦＥＴ（周辺回路領域ＰＣＲのＭＩＳＦＥＴ）を形成するための導体膜（多結晶シリコン膜）の堆積工程数を少なく（ここでは導体膜４の堆積と導体膜１７の堆積の２工程に）することができる。また、上記実施の形態１で必要な導体膜４および導体膜１７に導体膜（シリコン膜）を追加することなく、周辺回路領域ＰＣＲのＭＩＳＦＥＴ（のゲート電極ＧＤ）を形成することができる。従って、導体膜（シリコン膜）の堆積工程数が多いことに起因した製造歩留まりの低下を防止して、半導体装置の製造歩留まりを更に向上することができる。

また、本実施の形態でメモリセル領域ＭＣＲに対して行われる処理は、上記実施の形態１と同様であるが、絶縁膜１６の形成後でかつ導体膜１６の堆積前に、ゲート電極ＧＤをゲート電極とするＭＩＳＦＥＴの形成予定領域（ここでは周辺回路領域ＰＣＲ）の絶縁膜１６を除去する。それから、そのＭＩＳＦＥＴの形成予定領域（ここでは周辺回路領域ＰＣＲ）の半導体基板１（ｐ型ウエル２）上に、そのＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜２１を形成する。これにより、ワード線ＷＬの下、およびワード線ＷＬと浮遊ゲート電極ＦＧとの間に残された絶縁膜１６よりも薄い絶縁膜２１をゲート絶縁膜としたＭＩＳＦＥＴを、周辺回路領域ＰＣＲに形成することができる。このため、メモリセル領域ＭＣＲに形成される不揮発性メモリの絶縁膜１６（ゲート絶縁膜およびトンネル絶縁膜）と、周辺回路領域ＰＣＲに形成されるＭＩＳＦＥＴのゲート絶縁膜（絶縁膜２１）とを、それぞれに最適な膜厚にすることができる。従って、メモリセル領域ＭＣＲに形成する不揮発性メモリ（のメモリセル）の性能および信頼性の向上と、周辺回路領域ＰＣＲに形成する半導体素子（ＭＩＳＦＥＴ）の性能および信頼性の向上を、両立することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、不揮発性メモリを有する半導体装置の製造方法に適用して有効である。

本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。 図１に続く半導体装置の製造工程中の要部断面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態の半導体装置の要部断面図である。 本発明の一実施の形態の半導体装置の要部回路図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。

符号の説明

１ 半導体基板
２ ｐ型ウエル
３ 絶縁膜
４ 導体膜
５ 絶縁膜
６ 溝
７ 絶縁膜
８ 素子分離領域
１１ 絶縁膜
１１ａ 絶縁膜パターン
１１ｂ 側壁
１２ 絶縁膜
１２ａ 側壁絶縁膜
１２ｂ，１２ｃ 側壁
１３ 絶縁膜
１４ ｎ型半導体領域
１５ 積層体
１５ｂ，１５ｃ 側壁
１６ 絶縁膜
１７ 導体膜
１８ ｎ型半導体領域
２１ 絶縁膜
ＢＬ１，ＢＬ２ ビット線
ＧＤ ゲート電極
ＩＳＲ 領域
ＦＧ 浮遊ゲート電極
ＭＣＲ メモリセル領域
ＰＣＲ 周辺回路領域
ＲＰ１，ＲＰ２，ＲＰ３，ＲＰ４ フォトレジストパターン
ＲＰ２ａ 開口部
ＳＬ，ＳＬ１，ＳＬ２ ソース線
ＷＬ，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４ ワード線

Claims (19)

1. （ａ）第１絶縁膜および前記第１絶縁膜上の第１導体膜が主面上に形成された半導体基板を用意する工程、
   （ｂ）前記第１導体膜上に第２絶縁膜パターンを形成する工程、
   （ｃ）前記第２絶縁膜パターンの側壁上に側壁絶縁膜を形成する工程、
   （ｄ）前記第２絶縁膜パターンおよび前記側壁絶縁膜から露出する領域の前記第１導体膜を除去し、前記第２絶縁膜パターンおよび前記側壁絶縁膜の下に前記第１導体膜を残す工程、
   （ｅ）前記（ｄ）工程後、前記半導体基板の主面上に第３絶縁膜を形成する工程、
   （ｆ）前記第２絶縁膜パターン上の前記第３絶縁膜を除去し、前記側壁絶縁膜の前記第２絶縁膜パターンに接する第１側壁とは反対側の第２側壁上に前記第３絶縁膜を残す工程、
   （ｇ）前記第２絶縁膜パターンを除去する工程、
   （ｈ）前記（ｇ）工程で前記第２絶縁膜パターンを除去したことにより露出された前記第１導体膜を除去し、前記側壁絶縁膜の下に前記第１導体膜を残す工程、
   （ｉ）前記（ｈ）工程後、前記半導体基板の主面上に第４絶縁膜を形成する工程、
   （ｊ）前記（ｉ）工程後、前記半導体基板の主面上に第２導体膜を形成する工程、
   （ｋ）前記（ｊ）工程後、前記第２側壁側に隣り合う前記側壁絶縁膜の間に前記第２導体膜を残し、前記側壁絶縁膜の前記第１側壁上に前記第２導体膜を残し、他の領域の前記第２導体膜を除去する工程、
   を有することを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記（ｈ）工程で前記側壁絶縁膜の下に残された前記第１導体膜は、浮遊ゲート電極となることを特徴とする半導体装置の製造方法。
3. 請求項２記載の半導体装置の製造方法において、
   前記浮遊ゲート電極は、不揮発性メモリの電荷蓄積部として機能することを特徴とする半導体装置の製造方法。
4. 請求項１記載の半導体装置の製造方法において、
   前記（ｋ）工程で前記第２側壁側に隣り合う前記側壁絶縁膜の間に残された前記第２導体膜がソース線となり、前記（ｋ）工程で前記側壁絶縁膜の前記第１側壁上に残された前記第２導体膜がワード線となることを特徴とする半導体装置の製造方法。
5. 請求項４記載の半導体装置の製造方法において、
   前記（ｃ）工程では、前記第２絶縁膜パターンのギャップを介して対向する側壁上に前記側壁絶縁膜が形成され、
   前記（ｃ）工程で前記ギャップに形成されて前記第２側壁側で隣り合う前記側壁絶縁膜の間に、前記（ｋ）工程で前記第２導体膜が前記ソース線として残されることを特徴とする半導体装置の製造方法。
6. 請求項４記載の半導体装置の製造方法において、
   前記（ｉ）工程後で前記（ｊ）工程前に、
   （ｉ１）前記第２側壁側に隣り合う前記側壁絶縁膜の間に前記半導体基板の表面を露出させる工程、
   を更に有し、
   前記（ｋ）工程で形成された前記ソース線は、前記（ｉ１）工程で露出された前記半導体基板に電気的に接続されることを特徴とする半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法において、
   前記（ｃ）工程後に、
   （ｃ１）前記第２側壁側に隣り合う前記側壁絶縁膜の間の前記半導体基板中にソース用の第１半導体領域を形成する工程、
   を更に有し、
   前記（ｋ）工程で形成された前記ソース線は、前記第１半導体領域に電気的に接続されることを特徴とする半導体装置の製造方法。
8. 請求項４記載の半導体装置の製造方法において、
   前記ワード線はゲート電極として機能し、前記ワード線の下の前記第４絶縁膜はゲート絶縁膜として機能することを特徴とする半導体装置の製造方法。
9. 請求項４記載の半導体装置の製造方法において、
   前記（ｋ）工程では、前記側壁絶縁膜の前記第１側壁上に前記第４絶縁膜を介して前記第２導体膜が残されて前記ワード線となることを特徴とする半導体装置の製造方法。
10. 請求項１記載の半導体装置の製造方法において、
    前記第１導体膜は、シリコン膜からなることを特徴とする半導体装置の製造方法。
11. 請求項１記載の半導体装置の製造方法において、
    前記第２導体膜は、シリコン膜からなることを特徴とする半導体装置の製造方法。
12. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第２側壁側に隣り合う前記側壁絶縁膜の間の前記半導体基板上にも前記第３絶縁膜を残すことを特徴とする半導体装置の製造方法。
13. 請求項１２記載の半導体装置の製造方法において、
    前記（ｈ）工程では、前記第３絶縁膜が前記半導体基板のエッチング防止膜として機能することを特徴とする半導体装置の製造方法。
14. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程後で、前記（ｃ）工程前に、
    （ｂ１）前記第２絶縁膜パターンから露出する領域の前記第１導体膜の上層部分をエッチングする工程、
    を更に有することを特徴とする半導体装置の製造方法。
15. 請求項１４記載の半導体装置の製造方法において、
    前記（ｂ１）工程では、等方性エッチングが行われることを特徴とする半導体装置の製造方法。
16. 請求項１記載の半導体装置の製造方法において、
    前記（ｊ）工程後で、前記（ｋ）工程前に、
    （ｊ１）第１ＭＩＳＦＥＴの第１ゲート電極を形成すべき領域の前記第２導体膜上に第１マスクパターンを形成する工程、
    を更に有し、
    前記（ｋ）工程では、前記第２導体膜をエッチングすることにより、前記第２側壁側に隣り合う前記側壁絶縁膜の間に前記第２導体膜をソース線として残し、前記側壁絶縁膜の前記第１側壁上に前記第２導体膜をワード線として残し、前記第１マスクパターンの下に前記第２導体膜を前記第１ゲート電極として残し、他の領域の前記第２導体膜を除去することを特徴とする半導体装置の製造方法。
17. 請求項１６記載の半導体装置の製造方法において、
    前記第１ＭＩＳＦＥＴは、不揮発性メモリが形成される領域以外の領域に形成されることを特徴とする半導体装置の製造方法。
18. 請求項１６記載の半導体装置の製造方法において、
    前記（ｉ）工程後で、前記（ｊ）工程前に、
    （ｉ２）前記第１ＭＩＳＦＥＴの形成予定領域の前記第４絶縁膜を除去する工程、
    （ｉ３）前記（ｉ２）工程後、前記第１ＭＩＳＦＥＴの形成予定領域の前記半導体基板上に前記第１ＭＩＳＦＥＴのゲート絶縁膜用の第５絶縁膜を形成する工程、
    を更に有することを特徴とする半導体装置の製造方法。
19. 請求項１８記載の半導体装置の製造方法において、
    前記第１ゲート電極の下の前記第５絶縁膜の膜厚は、前記ワード線の下の前記第４絶縁膜よりも薄いことを特徴とする半導体装置の製造方法。

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