TW201838193A - 半導體裝置及半導體裝置之製造方法 - Google Patents

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Abstract

本發明提供半導體裝置及半導體裝置之製造方法，其目的在於改善具備非揮發性記憶體的半導體裝置之特性。在構成非揮發性記憶體的記憶閘極電極MG與鰭F之間的絕緣膜ONO上，設置高介電膜HK。此高介電膜HK，雖形成於鰭F及元件分離區103上，但並未形成於鰭F之側面上。如此地，於鰭F之頂面及元件分離區103之頂面，設置高介電膜HK，故可追求鰭F之頂面角部及鰭F之底面角部附近的電場緩和，藉此，可改善耐干擾性。

Description

半導體裝置及半導體裝置之製造方法
本發明係關於一種半導體裝置及半導體裝置之製造方法，例如，可良好地利用在具備FINFET(鰭式電晶體)的非揮發性記憶體。
近年，在使用矽的LSI(Large Scale Integration：大型積體電路)中，其構成要素即MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬絕緣體半導體場效電晶體)之尺寸，尤其是閘極電極之閘極長，往縮小的方面進展。伴隨此一MISFET之縮小化，變得難以兼顧短通道效應的抑制與電流驅動力的確保。FINFET，係上述新構造裝置之一，藉由將FIN(主動區)的側面作為通道利用，而追求電流驅動力的改善。
另一方面，作為非揮發性記憶體之1種，具有由使用MONOS (Metal-Oxide-Nitride-Oxide-Semiconductor：金屬氧化氮氧化物半導體)膜之分離閘極式單元所構成的記憶單元。此記憶單元，係由2種MISFET構成：具有控制閘極電極之控制電晶體、及具有記憶閘極電極之記憶電晶體。此等電晶體，藉由應用FIN構造，而亦可追求記憶體之特性的改善。此外，於NAND型快閃記憶體中，亦藉由將FIN構造應用在記憶電晶體，而可追求記憶體之特性的改善。
於非專利文獻1指出，在NAND型快閃記憶體中，將電荷注入至鰭之頂部，而後，電荷亦往鰭之側面部注入。尤其是，在FN寫入中，於1μs以下的快速階段中寫入速度快，在其後寫入速度變慢。 [習知技術文獻] [專利文獻]
非專利文獻1：A High-Speed BE-SONOS NAND Flash Utilizing the Field-Enhancement Effect of FinFET, Tzu-Hsuan Hsu, et al. IEEE 2007 p.913-916
[本發明所欲解決的問題] 本案發明人，從事如上述的具備非揮發性記憶體單元之半導體裝置的研究開發，藉由採用上述FIN構造，而檢討記憶單元進一步的特性改善。此一過程中，在FIN-MONOS之抹除後確認到閾值電位的變動，發現有干擾(disturb)等特性劣化之疑慮。如此地，為了在非揮發性記憶體單元採用FIN構造，而對其構造、製造方法有進一步改善的空間。
其他課題與新特徵，應可自本說明書之記述內容及附圖明暸。 [解決問題之技術手段]
若欲簡單地說明本申請案中揭露之實施形態裡的代表實施形態，則其概要如同下述。
本申請案中揭露之一實施形態所示的半導體裝置，包含疊層體，形成在第1閘極電極與第1鰭之間，該疊層體疊層有於其內部具備電荷儲存部的第1絕緣膜、及形成於第1絕緣膜上的高介電膜。此外，疊層體中的高介電膜，形成於第1鰭及元件分離區上，但並未形成於第1鰭之側面上。
本申請案中揭露之一實施形態所示的半導體裝置，包含疊層體，形成在第1閘極電極與第1鰭之間，該疊層體疊層有於其內部具備電荷儲存部的第1絕緣膜、及形成於第1絕緣膜上的高介電膜。此外，疊層體中的高介電膜之第1鰭上的膜厚，較第1鰭之側面上的膜厚更厚，高介電膜之元件分離區上的膜厚，較第1鰭之側面上的膜厚更厚。
本申請案中揭露之一實施形態所示的半導體裝置之製造方法，包含如下步驟：於第1鰭及元件分離區上，形成其內部具備電荷儲存部之第1絕緣膜；以及於第1絕緣膜上，形成高介電膜，藉以於第1鰭及元件分離區上，形成第1絕緣膜與高介電膜之疊層體。 [本發明之效果]
依本申請案中揭露之代表性實施形態所示的半導體裝置，則可改善半導體裝置之特性。
依本申請案中揭露之代表性實施形態所示的半導體裝置之製造方法，則可製造特性良好之半導體裝置。
下述實施形態中，雖為了方便在必要時分割為複數個部分或實施形態予以說明，但除了特別指出的情況以外，其等並非彼此全無關聯，而係具有一方為另一方之部分或全部的變形例、應用例、詳細說明、補充說明等關係。此外，下述實施形態中，在提及要素的數目等(包含個數、數值、量、範圍等)之情況，除了特別指出之情況及原理上明顯限定為特定數目之情況等以外，並未限定為該特定數目，可為特定數目以上亦可為以下。
進一步，下述實施形態中，其構成要素(亦包含要素步驟等)，除了特別指出之情況及原理上明顯被視為必須之情況等以外，並非為必要。同樣地，下述實施形態中，在提及構成要素等之形狀、位置關係等時，除了特別指出之情況及原理上明顯被視為並非如此之情況等以外，包含實質上近似或類似該形狀等者。此一條件，對於上述數目等(包含個數、數值、量、範圍等))亦相同。
以下，依據附圖詳細地說明實施形態。另，在用於說明實施形態的全部附圖中，對於具有同一功能的構件給予同一或關連符號，並省略其重複的說明。此外，在存在有複數個類似構件(部位)之情況，有對於通稱的符號追加記號而表示個別或特定部位之情況。此外，下述實施形態中，除了特別必要時以外，原則上不重複同一或同樣部分的說明。
此外，在實施形態所使用之附圖中，亦有即便為剖面圖仍為了容易觀看附圖而將影線省略之情況。此外，亦有即便為俯視圖仍為了容易觀看附圖而給予影線之情況。
此外，在剖面圖及俯視圖中，各部位的大小並未與實體裝置對應，有為了使附圖容易理解，而將特定部位相對放大顯示之情況。此外，在剖面圖與俯視圖對應之情況中，亦有為了使附圖容易理解，而將特定部位相對放大顯示之情況。
(實施形態1) [構造說明] 以下，參考附圖，並就本實施形態的半導體裝置(半導體記憶裝置)之構造予以說明。本實施形態的半導體裝置，具備形成於記憶單元區MA之記憶單元(記憶電晶體、控制電晶體)。此處所述之電晶體，亦稱作MISFET。
(記憶單元的構造說明) 圖1～圖3為，顯示本實施形態的半導體裝置之構成的剖面圖。圖4為，顯示本實施形態的半導體裝置之記憶體陣列的俯視圖。例如，圖1，對應於圖4的A-A剖面；圖2，對應於圖4的B-B剖面、C-C剖面。圖3為，圖2的左圖之鰭F附近的部分放大圖。圖5為，顯示本實施形態的半導體裝置之記憶體陣列的電路圖。
如圖1～如圖4所示，記憶單元(記憶元件、元件)，由具備控制閘極電極(控制閘極電極部)CG之控制電晶體、及具備記憶閘極電極(記憶閘極電極部)MG之記憶電晶體構成。另，在如此地具備2個電晶體的雙閘極式單元(分離閘極式單元)中，相較於後述之僅具有記憶電晶體的單閘極式單元，可將讀取時之閘極電壓減小，因而具有可追求讀取速度的改善等特性。
上述記憶單元，具備：控制閘極電極CG，配置於半導體基板100(鰭F)之上方；以及記憶閘極電極MG，配置於半導體基板100(鰭F)之上方，與控制閘極電極CG相鄰。例如，控制閘極電極CG及記憶閘極電極MG，分別由矽膜構成。
而控制閘極電極CG及記憶閘極電極MG，隔著絕緣膜(CGI、ONO)配置於長方體狀之鰭F的上方。鰭F，由半導體基板100之上部構成。換而言之，則半導體基板100具有凹凸，鰭F係半導體基板100的凸部。此外，如同後述，鰭F的俯視形狀，係具有一定寬度(Y方向之長度)的線狀(在X方向具有長邊的矩形)(參考圖4)。圖4中，4根鰭F，在Y方向隔著一定間隔(間距)而配置。此等鰭F之間，成為元件分離區103。此外，控制閘極電極CG及記憶閘極電極MG，在Y方向延伸。
此外，在控制閘極電極CG與半導體基板100(鰭F)之間，配置控制閘極絕緣膜CGI。此控制閘極絕緣膜CGI，例如由氧化矽膜構成。
記憶單元，進一步具備絕緣膜ONO(106、107、108)，配置於記憶閘極電極MG與半導體基板100(鰭F)之間。絕緣膜ONO，例如由下層絕緣膜106、其上方的中層絕緣膜107、及中層絕緣膜107上方的上層絕緣膜108構成(參考圖3)。中層絕緣膜107，成為電荷儲存部。下層絕緣膜106，例如由氧化矽膜構成。中層絕緣膜107，例如由氮化矽膜構成。上層絕緣膜108，例如由氮氧化矽膜構成。
絕緣膜ONO(106、107、108)，配置於記憶閘極電極MG與半導體基板100(鰭F)之間、及控制閘極電極CG與記憶閘極電極MG之間。
此處，本實施形態中，於絕緣膜ONO上具備高介電膜HK。此處，高介電膜HK，定義為介電常數較氮化矽膜更高的膜。例如，高介電膜HK，係相較於構成絕緣膜ONO(106、107、108)之任一膜介電常數皆較高的膜。
此外，此高介電膜HK，在絕緣膜ONO上，配置於鰭F之頂面及元件分離區103之頂面，但並未配置於鰭F之側面(參考圖3)。如此地，本實施形態中，藉由在絕緣膜ONO上如同上述地設置高介電膜HK，而可追求鰭F之頂面角部及鰭F之底面角部附近的電場緩和，藉此，可改善耐干擾性。細節將於後敘內容描述。
此外，記憶單元，進一步具備汲極區MD及源極區MS，形成於半導體基板100之鰭F中(參考圖1)。此外，於記憶閘極電極MG及控制閘極電極CG的合成圖案之側壁部，形成由絕緣膜構成的側壁絕緣膜(側壁、側壁間隔件)SW。
汲極區MD，由n＋ 型半導體區119b與n－ 型半導體區119a構成。n－ 型半導體區119a，對控制閘極電極CG之側壁自對準地形成。此外，n＋ 型半導體區119b，對控制閘極電極CG側的側壁絕緣膜SW之側面自對準地形成，相較於n－ 型半導體區119a，接合深度深且雜質濃度高。
源極區MS，由n＋ 型半導體區111b與n－ 型半導體區111a構成。n－ 型半導體區111a，對記憶閘極電極MG之側壁自對準地形成。此外，n＋ 型半導體區111b，對記憶閘極電極MG側的側壁絕緣膜SW之側面自對準地形成，相較於n－ 型半導體區111a，接合深度深且雜質濃度高。
將此等由低濃度半導體區及高濃度半導體區構成之源極區(或汲極區)，稱作LDD(Lightly doped Drain：輕摻雜汲極)構造。
另，本說明書中，將汲極區MD及源極區MS運作時定義為基準。統一將後述在讀取運作時施加低電壓之半導體區稱作源極區MS，將在讀取運作時施加高電壓之半導體區稱作汲極區MD。
此外，於汲極區MD(n＋ 型半導體區119b)、源極區MS(n＋ 型半導體區111b)之上部，形成金屬矽化物膜SIL。此外，於記憶閘極電極MG之上部，形成金屬矽化物膜SIL。此外，於控制閘極電極CG之上部，形成罩蓋絕緣膜CAP。罩蓋絕緣膜CAP，例如由氮化矽膜構成。
此外，於記憶單元上，形成層間絕緣膜IL1、IL2、IL3、IL4。此等膜，例如由氧化矽膜構成。於層間絕緣膜IL1中，形成栓塞P1；於栓塞P1上，形成配線M1。於層間絕緣膜IL3中，形成栓塞P2；於栓塞P2上，形成配線M2。配線M1、M2，例如為嵌入配線，由金屬等導電性材料構成。此處，配線M1、M2，嵌入至層間絕緣膜IL2、IL4中。
此處，圖1所示的2個記憶單元，包夾源極區MS而幾近對稱地配置。另，如同後述，於記憶單元區MA，進一步配置複數個記憶單元。例如，於圖1所示的記憶單元區MA之左側的記憶單元之更為左側，配置共用汲極區MD的記憶單元(未圖示)。
如同上述，以將共用之源極區MS及共用之汲極區MD交互地配置的方式，在圖1中之左右方向(閘極長方向)配置複數個記憶單元，構成記憶單元群(行)。此外，於與圖1的紙面垂直之方向(閘極寬方向)，亦配置複數個記憶單元，構成記憶單元群(列)。如此地，陣列狀地形成複數的記憶單元。以下，參考圖4及圖5，並對記憶體陣列予以說明。
(記憶體陣列) 如圖4所示，鰭F(主動區、影線部)，設置為在X方向延伸的複數條線狀。鰭F之間，係元件分離區(103)(參考圖11)。
記憶單元之控制閘極電極CG(CG1、CG2、CG3、CG4)與記憶閘極電極MG(MG1、MG2、MG3、MG4)，以穿越鰭F的方式，在Y方向(與A-A剖面部交叉之方向、紙面縱方向)延伸。此外，源極線SL(SL1、SL2)，於鰭F之上方，以穿越鰭F的方式，在Y方向延伸。鰭F中之源極區(MS、n＋ 型半導體區111b)與源極線SL，藉由栓塞(接觸栓塞、連接部)P1而連接。於複數個鰭F之上方中，以連接在Y方向並排配置的源極區(MS)上之栓塞P1的方式，將源極線SL(SL1、SL2)配置於Y方向。源極線SL，例如為第1層之配線(M1)。
對上述源極線SL，對稱地配置控制閘極電極CG及記憶閘極電極MG。鰭F中之汲極區MD(n＋ 型半導體區119b)與汲極線DL，藉由栓塞(接觸栓塞、連接部)P1、P2等而連接。在各個鰭F之上方中，以連接在X方向並排配置的汲極區MD上之栓塞P2的方式，將汲極線DL(DL1、DL2、DL3、DL4)配置於X方向。汲極線DL，例如為第2層之配線(M2)。
如圖5所示，記憶單元(記憶電晶體、控制電晶體)，在源極線SL(SL1、SL2)與汲極線DL(DL1、DL2、DL3、DL4)的交點配置為陣列狀。
於此等記憶單元陣列的外周，配置周邊電路區(未圖示)。作為形成於周邊電路區之電路，例如有：控制電路、讀出放大器、行解碼器、列解碼器、輸出入電路等。
(記憶體運作) 接著，說明記憶單元的運作。以下顯示在「寫入」、「抹除」、及「讀取」時之對記憶單元的各部位之電壓施加條件的一例。
在「寫入」、「抹除」、及「讀取」時，分別使對記憶閘極電極MG施加的電壓為Vmg，對源極區MS施加的電壓為Vs，對控制閘極電極CG施加的電壓為Vcg，對汲極區MD施加的電壓為Vd。此外，對鰭(p型井)F施加的電壓為Vb。另，以下條件，係電壓施加條件的一例，並未限定於此一條件，可因應必要而進行各種變更。
本實施形態中，將電子往絕緣膜ONO中的電荷儲存部即中層絕緣膜(氮化矽膜)107之注入，定義為「寫入」；將電洞，亦即正電洞之注入，定義為「抹除」。進一步，使電源電壓Vdd為1.5V。
寫入…Vd=0.3V、Vcg=1V、Vmg=9V、Vs=5V、Vb=0V 抹除…Vd=1V、Vcg=0V、Vmg=-6V、Vs=6V、Vb=0V 讀取…Vd=1V、Vcg=Vdd、Vmg=0V、Vs=0V、Vb=0V 寫入方式，可使用所謂被稱作源極側注入(Source Side Injection：SSI)方式之熱電子寫入。例如將如上述「寫入」的欄位所示之電壓，對施行寫入的記憶單元之各部位施加，往絕緣膜ONO中的電荷儲存部即中層絕緣膜(氮化矽膜)107中注入電子。熱電子，主要在記憶閘極電極MG下方之通道區產生，往電荷儲存部即中層絕緣膜(氮化矽膜)107注入。注入之熱電子，在電荷儲存部即中層絕緣膜(氮化矽膜)107中之陷阱能階準位被捕獲，其結果，使記憶電晶體的閾值電壓(Vth)上升。
抹除方法，可使用能帶間穿隧(Band-To-Band Tunneling：BTBT)現象所產生的熱電洞注入抹除方式。亦即，將藉由BTBT現象產生之電洞，亦即正電洞，往電荷儲存部，亦即絕緣膜ONO中的電荷儲存部即中層絕緣膜(氮化矽膜)107注入，藉以施行抹除。例如將如上述「抹除」的欄位所示之電壓，對施行抹除的記憶單元之各部位施加，以BTBT現象產生電洞，將電場加速，藉而往記憶單元的電荷儲存部注入電洞，藉此降低記憶電晶體的閾值電壓。
抹除方法，亦可使用利用直接穿隧現象之電洞注入所產生的抹除方式。亦即，藉由直接穿隧現象，將電洞往電荷儲存部，亦即絕緣膜ONO中的中層絕緣膜(氮化矽膜)107注入，藉以施行抹除。使對記憶閘極電極MG施加的電壓Vmg，例如為正電壓12V；使對鰭(p型井)F施加的電壓Vb，例如為0V。藉此，從記憶閘極電極MG側，使電洞經由上層絕緣膜108，藉由直接穿隧現象而往電荷儲存部，亦即中層絕緣膜107注入，藉此使記憶電晶體的閾值電壓降低，成為抹除狀態。
在讀取時，例如將如上述「讀取」的欄位所示之電壓，對施行讀取的記憶單元之各部位施加。藉由使讀取時之對記憶閘極電極MG施加的電壓Vmg，為寫入狀態之記憶電晶體的閾值電壓與抹除狀態之記憶電晶體的閾值電壓之間的值，而可判別寫入狀態與抹除狀態。
(檢討事項) 接著，就本案發明人所檢討之檢討事項予以說明。
(1)對鰭F之高度不同的記憶電晶體T1、T2調查Id-Vmg特性。圖6為，顯示鰭F之高度不同的記憶電晶體T1、T2之Id-Vmg測定結果的圖表。Vmg表示記憶閘極電壓[V]，Id表示汲極電流[A]。
相對於記憶電晶體T1，記憶電晶體T2，實際閘極長約長40％。然而，如圖6所示，導通電流(Vmg=8V時的Id)之差異為約25％。
(2)調查抹除後的記憶電晶體之Id-Vmg特性。圖7為，顯示抹除後的記憶電晶體之Id-Vmg測定結果的圖表。Vmg表示記憶閘極電壓[V]，Id表示汲極電流[A]。
如圖7所示，關於抹除後之Id-Vmg特性，第1次抹除後之Id-Vmg特性，與第2次抹除後之Id-Vmg特性，有大幅改變。亦即，閾值電位在第1次與第2次大幅改變。此外，第2次以後，即第2次、第3次、第4次、第5次的閾值電位之變化小。
此外，記憶閘極電壓之變動範圍越大，則閾值電壓之變化量越大。另，寫入後之Id-Vmg測定中，無法確認到此等現象。
(3)從上述(1)、(2)的結果來看，吾人認為如圖8所示，由於抹除，使注入至鰭F的角部(以虛線包圍的部分)之電洞h，受到記憶閘極電極MG的高電壓之影響，而往半導體基板側釋出。鰭F之頂面的電場強度，估計為側面的約4倍。圖8為，顯示比較例的半導體裝置之構成的剖面圖。
如上述之記憶閘極電極MG的高電壓之影響，在非選擇單元中亦發生。因此，干擾特性劣化。此外，因電場集中在鰭F的角部而使絕緣膜ONO劣化。
具體而言，改寫次數變得越多，則儲存對記憶單元之應力，記錄的資料隨著時間經過而變得容易消失。此處，僅於特定區塊(例如區塊A～區塊B)重複施行寫入抹除。此時，應力亦施加在未施行寫入抹除的區塊。亦即，如同前述地，對未施行寫入抹除的區塊亦施加高電壓。受到此一影響，記錄的資料逐漸消失(具體而言，閾值電壓逐漸降低)。將此不良稱作「干擾(Disturb)」。
相對於此，本實施形態中，如圖3所示，在絕緣膜ONO上，於鰭F之頂面及元件分離區103之頂面，設置高介電膜HK，故可追求鰭F之頂面角部及鰭F之底面角部附近的電場緩和，藉此，可改善耐干擾性。此外，於鰭F之側面並未設置高介電膜HK，故鰭F之側面的記憶體運作並未因高介電膜HK而受到阻礙。
作為高介電膜HK之成膜方法，例如，列舉以下所示之方法。首先，在鰭F上，隔著絕緣膜ONO將高介電膜HK成膜時，使用定向性高(非等向性高)之成膜方法。作為定向性高之成膜方法，具有濺鍍法。此外，作為提高膜的定向性之方法，具有對成膜對象即半導體基板施加偏壓電位之方法，另有利用準直器等之方法。此外，亦可利用定向性高之CVD法等。
藉由此等定向性高之成膜方法形成高介電膜HK的情況，在平坦部即鰭F之頂面及元件分離區103之頂面沉積厚膜，在鰭F之側面沉積薄膜(參考圖23)。
接著，藉由將高介電膜HK等向性地蝕刻，而將上述薄膜分之膜厚的高介電膜HK去除。藉此，在鰭F之頂面及元件分離區103之頂面，留下厚膜與薄膜的差分膜厚之高介電膜HK。
若重複此等定向性高的成膜與等向性蝕刻，則可僅在鰭F之頂面及元件分離區103之頂面，形成期望膜厚的高介電膜HK。
作為高介電膜HK的膜厚，以SiO2 膜換算，宜使其為絕緣膜ONO之1～3倍程度。此外，藉由使用高介電膜，而可將高介電膜HK的膜厚減薄。
作為高介電膜HK，例如可使用Al2 O3 膜、HfO膜、Ta2 O5 膜、SiTiO3 膜、HfSiO膜、ZrSiON膜、HfSiON膜等。
另，寫入後之Id-Vmg測定中，雖無法確認如上述之閾值的變化，但伴隨細微化、施加電壓的變化，而有注入至鰭F的角部之電子的保存特性，與上述電洞之情況相同地受到破壞的疑慮。在此等情況中，若依本實施形態，則亦可藉由高介電膜HK，改善電子的保存特性，可改善耐改寫性、干擾、維持特性。
[製法說明] 接著，參考圖9～圖19，並說明本實施形態的半導體裝置之製造方法，且使該半導體裝置之構成更為明確化。圖9～圖19為，顯示本實施形態的半導體裝置之製程的剖面圖(除了圖11以外)。圖11為，顯示本實施形態的半導體裝置之製程的俯視圖。
首先，如圖9所示，作為半導體基板100，例如準備具有1～10Ωcm程度之比電阻的由p型單晶矽構成之半導體基板。接著，藉由將半導體基板100熱氧化而形成10nm程度的氧化矽膜HM1。接著，於氧化矽膜HM1上，利用CVD(Chemical Vapor Deposition：化學氣相沉積)法等，沉積100nm程度的氮化矽膜HM2。接著，利用光微影技術及乾蝕刻技術，蝕刻氧化矽膜HM1及氮化矽膜HM2，進一步，將半導體基板100蝕刻400nm程度，藉以形成元件分離溝。接著，於包含元件分離溝內部之氮化矽膜HM2上，利用CVD法等，沉積1000nm程度的氧化矽膜(嵌入絕緣膜)。接著，對氧化矽膜施行熱處理(退火)，使氧化矽膜緻密化後，將元件分離溝的外部之氧化矽膜，利用CMP(Chemical Mechanical Polishing：化學機械研磨)法等去除，藉以在元件分離溝的內部嵌入氧化矽膜等絕緣膜。此等元件分離法，稱作STI(Shallow Trench Isolation：淺溝槽隔離)法。在記憶單元區MA中，例如，元件分離區103，係具有一定寬度(Y方向之長度)的線狀(在X方向具有長邊的矩形)。複數個線狀的元件分離區103，在Y方向隔著一定間隔(間距)而配置。
接著，如圖10、圖11所示，使記憶單元區MA的元件分離區103之表面後退。例如，藉由濕蝕刻，使記憶單元區MA的元件分離區103之表面後退一定量。後退量，例如為50nm程度。
藉此，於記憶單元區MA中，元件分離區103間的半導體基板100之上部成為凸部(長方體狀的凸部)。此凸部成為鰭F(參考圖4之影線部及圖11)。亦即，元件分離區103之表面，較鰭F之頂面更低；如此地交互地配置具有高低差之線狀的元件分離區103、與線狀的鰭F。
接著，去除氮化矽膜HM2，使氧化矽膜HM1作為穿通膜，將p型雜質(例如硼(B)等)離子注入。藉此，往鰭F(半導體基板100(鰭F))中導入p型雜質。將p型雜質之導入區稱作p型井(未圖示)。接著，去除氧化矽膜HM1。
接著，如圖12所示，於半導體基板100(鰭F)上，形成絕緣膜104。此絕緣膜104，成為控制閘極絕緣膜CGI。例如，於半導體基板100(鰭F)上，藉由熱氧化，形成2nm程度的氧化矽膜。接著，於絕緣膜104(CGI)上，形成控制閘極電極CG用的多晶矽膜(導電性膜)105。例如，於絕緣膜104(CGI)及元件分離區103上，利用CVD法等，形成120nm程度的多晶矽膜105(CG、GE)。接著，於多晶矽膜105(CG)上，形成罩蓋絕緣膜CAP。例如，於多晶矽膜105(CG)上，利用CVD法等，形成80nm程度的氮化矽膜。
接著，如圖13所示，利用光微影技術及乾蝕刻技術，將絕緣膜104與多晶矽膜105之疊層膜圖案化，形成控制閘極電極CG。
接著，如圖14、圖15所示，形成絕緣膜ONO(106、107、108)。首先，如圖15所示，於包含控制閘極電極CG的半導體基板100(鰭F)上，作為下層絕緣膜106，例如形成氧化矽膜。此氧化矽膜，例如係藉由熱氧化法，以4～7nm程度的膜厚形成。另，氧化矽膜亦可利用CVD法等形成。接著，於下層絕緣膜106上，作為中層絕緣膜107，例如藉由CVD法等，以7nm程度的膜厚沉積氮化矽膜。此中層絕緣膜107，成為記憶單元的電荷儲存部。接著，於中層絕緣膜107上，作為上層絕緣膜108，例如藉由CVD法等，以9nm程度的膜厚沉積氧化矽膜。另，構成絕緣膜ONO(106、107、108)之各膜的膜厚，可因應記憶單元之運作方法而適宜變更。此外，構成絕緣膜ONO(106、107、108)之各膜的種類亦可適宜變更。
接著，如圖16、圖17所示，於絕緣膜ONO(106、107、108)上形成高介電膜HK。例如，在鰭F(絕緣膜ONO)上，利用定向性高(非等向性高)之成膜方法，形成高介電膜HK。例如，利用濺鍍法形成高介電膜HK。藉由此一成膜，在平坦部即鰭F之頂面及元件分離區103之頂面沉積厚膜，在鰭F之側面沉積薄膜(參考圖23)。
接著，藉由將高介電膜HK等向性地蝕刻，而將上述沉積在鰭F之側面的薄膜分之膜厚的高介電膜HK去除。藉此，在鰭F之頂面及元件分離區103之頂面，留下厚膜與薄膜的差分膜厚之高介電膜HK。亦即，僅於鰭F之頂面及元件分離區103之頂面，留下高介電膜HK，於鰭F之側面上並未形成高介電膜HK。
在此一階段高介電膜HK的膜厚不足之情況，重複定向性高的成膜與等向性蝕刻。
接著，如圖18所示，於絕緣膜ONO(106、107、108)及高介電膜HK上，形成成為記憶閘極電極MG的導電性膜109。例如，於絕緣膜ONO(106、107、108)及高介電膜HK上，作為導電性膜109，利用CVD法等沉積40nm程度的多晶矽膜。
接著，於控制閘極電極CG之側壁部，形成側壁狀的記憶閘極電極MG。
例如，將多晶矽膜回蝕。此一回蝕步驟中，以非等向性的乾蝕刻將多晶矽膜從其表面去除既定膜厚分。藉由此一步驟，可在控制閘極電極CG之側壁部，隔著絕緣膜ONO，使多晶矽膜呈側壁狀(側壁膜狀)地留下。另，於控制閘極電極CG之兩側留下多晶矽膜109，其中的一方，成為記憶閘極電極MG。另，將另一方的側壁狀之多晶矽膜，利用光微影技術及乾蝕刻技術去除。接著，將記憶閘極電極MG作為遮罩，蝕刻絕緣膜ONO(106、107、108)等。藉此，在記憶閘極電極MG與半導體基板100(鰭F)之間、及控制閘極電極CG與記憶閘極電極MG之間，留下絕緣膜ONO(106、107、108)等。更具體而言，在記憶閘極電極MG與半導體基板100(鰭F)之間中的鰭F之頂面部，留下絕緣膜ONO(106、107、108)與高介電膜HK的疊層膜，在鰭F之側面部留下絕緣膜ONO(106、107、108)，此外，在控制閘極電極CG與記憶閘極電極MG之間，留下絕緣膜ONO(106、107、108)。
接著，如圖19所示，於記憶單元區MA中，形成源極區MS及汲極區MD。
例如，將記憶閘極電極MG與控制閘極電極CG作為遮罩，在半導體基板100(鰭F)中，注入砷(As)或磷(P)等n型雜質，藉以形成n－ 型半導體區111a、119a。此時，n－ 型半導體區111a，自對準記憶閘極電極MG之側壁而形成。此外，n－ 型半導體區119a，自對準控制閘極電極CG之側壁而形成。
接著，於記憶閘極電極MG、控制閘極電極CG、閘極電極GE之側壁部，形成側壁絕緣膜SW。例如，於包含記憶閘極電極MG及控制閘極電極CG上之半導體基板100(鰭F)上，利用CVD法等，沉積40nm程度的膜厚之氮化矽膜。以非等向性的乾蝕刻將此氮化矽膜從其表面去除既定膜厚分，藉以形成側壁絕緣膜SW。接著，將記憶閘極電極MG、控制閘極電極CG、閘極電極GE、側壁絕緣膜SW作為遮罩，在半導體基板100(鰭F)中，注入砷(As)或磷(P)等n型雜質，藉以形成n＋ 型半導體區111b、119b。此時，n＋ 型半導體區111b、119b，自對準側壁絕緣膜SW而形成。此等n＋ 型半導體區111b，相較於n－ 型半導體區111a，雜質濃度高、接合深度深。此外，n＋ 型半導體區119b，相較於n－ 型半導體區119a，雜質濃度高、接合深度深。藉由此一步驟，形成由n－ 型半導體區111a與n＋ 型半導體區111b構成的源極區MS，形成由n－ 型半導體區119a與n＋ 型半導體區119b構成的汲極區MD。
接著，於記憶閘極電極MG、源極區MS、及汲極區MD上，利用自對準金屬矽化(salicide)技術，形成金屬矽化物膜SIL。
例如，於記憶閘極電極MG、源極區MS、及汲極區MD上，形成金屬膜(未圖示)，藉由對半導體基板100(鰭F)施行熱處理，而使記憶閘極電極MG、源極區MS、及汲極區MD，與上述金屬膜反應。藉此，形成金屬矽化物膜SIL。上述金屬膜，例如由鎳(Ni)或鎳-鉑(Pt)合金等構成，可利用濺鍍法等形成。接著，去除未反應之金屬膜。藉由此金屬矽化物膜SIL，可使擴散電阻、接觸電阻等低電阻化。
之後，於控制閘極電極CG、記憶閘極電極MG、閘極電極GE等之上方，作為層間絕緣膜IL1，利用CVD法等沉積氧化矽膜。接著，於此氧化矽膜中，形成栓塞P1，進一步，於栓塞P1上，形成配線M1。栓塞P1，例如，可藉由在層間絕緣膜IL1中的接觸洞內嵌入導電性膜而形成。此外，配線M1，例如，可藉由在層間絕緣膜IL2中的配線溝內嵌入導電性膜而形成。之後，藉由重複層間絕緣膜、栓塞、及配線的形成步驟，可形成層間絕緣膜IL3與lL4、栓塞P2、配線M2(參考圖1、圖2)。
藉由以上步驟，可形成本實施形態的半導體裝置。
(應用例) 圖1所示之上述實施形態的半導體裝置中，雖僅顯示形成記憶單元之記憶單元區MA，但於記憶單元區MA附近，配置有周邊電路區PA。圖20為，顯示本實施形態之應用例的半導體裝置之構成的剖面圖。
如圖20所示，於記憶單元區MA，如同前述地形成作為非揮發性記憶體之記憶單元。於周邊電路區PA，形成MISFET。另，此處，於周邊電路區PA，雖對並非為FIN構造的MISFET予以說明，但亦可使周邊電路區PA的MISFET為FIN構造。
如圖20所示，周邊電路區PA的MISFET，具備：閘極電極(閘極電極部)GE，配置於半導體基板100之上方；以及源極/汲極區SD，設置於閘極電極GE之兩側的半導體基板100中。閘極電極GE，例如可使用與控制閘極電極CG同層的膜。此外，MISFET，具備配置在閘極電極GE與半導體基板100之間的閘極絕緣膜GI。作為閘極絕緣膜GI，例如可使用氧化矽膜。此外，作為閘極絕緣膜GI，亦可使用與控制閘極絕緣膜CGI同層的膜。
此外，於閘極電極GE之側壁部，形成由絕緣膜構成的側壁絕緣膜SW。源極/汲極區SD，由n＋ 型半導體區119b與n－ 型半導體區119a構成。n－ 型半導體區119a，對閘極電極GE之側壁自對準地形成。此外，n＋ 型半導體區119b，對側壁絕緣膜SW之側面自對準地形成，相較於n－ 型半導體區119a，接合深度深且雜質濃度高。於此等源極/汲極區SD(n＋ 型半導體區119b)之上部，形成金屬矽化物膜SIL。此外，於閘極電極GE之上部，亦形成金屬矽化物膜SIL。
此外，圖20雖未明示，但於MISFET上，與記憶單元上同樣地，形成層間絕緣膜(IL1、IL2、IL3、IL4)，進一步，於此等層間絕緣膜中、其上方，形成栓塞P1、P2與配線M1、M2。
此外，亦可如圖20所示，在記憶單元區MA與周邊電路區PA之邊界區的元件分離區103上，設置虛設電晶體。
虛設電晶體，具備與周邊電路區PA的MISFET同樣之構造部。例如，具備閘極電極、閘極絕緣膜、側壁絕緣膜、閘極電極上之金屬矽化物膜SIL。另，作為虛設電晶體，亦可設置與記憶單元同樣之構造部。如此地，藉由於元件分離區103上設置虛設電晶體，而在記憶單元區MA與周邊電路區PA之邊界區中，緩和構成記憶單元、MISFET的圖案之疏密，可緩和處理差異。
此外，上述MISFET，可藉由一般的製程形成。此外，關於閘極絕緣膜、閘極電極、源極/汲極區等與記憶單元同樣之構成部位，可將製程共通化。
(實施形態2) 實施形態1的半導體裝置中，雖將鰭F之側面的高介電膜HK去除，但亦可留下鰭F之側面的高介電膜HK。此一情況，可省略高介電膜HK之去除步驟，可追求製程之簡化。
以下，參考附圖並對本實施形態的半導體裝置之構造予以說明。另，高介電膜HK的形狀以外之構成，與實施形態1之情況相同，故省略其說明。
圖21～圖23為，顯示本實施形態的半導體裝置之構成的剖面圖。
如圖21～圖23所示，本實施形態的半導體裝置中，於絕緣膜ONO上具備高介電膜HK，在平坦部即鰭F之頂面及元件分離區103之頂面中，高介電膜HK的膜厚大；在鰭F之側面中，高介電膜HK的膜厚小。
如此地，在本實施形態的情況中，亦於鰭F之頂面及元件分離區103之頂面，設置高介電膜HK，故可追求鰭F之頂面角部及鰭F之底面角部附近的電場緩和，藉此，可改善耐干擾性。此外，鰭F之側面的高介電膜HK相對地薄，故可減少鰭F之側面的記憶體運作中之高介電膜HK的影響。
作為高介電膜HK之成膜方法，例如，列舉以下所示之方法。在鰭F上，隔著絕緣膜ONO將高介電膜HK成膜時，利用定向性高(非等向性高)之成膜方法。作為定向性高之成膜方法，具有濺鍍法。此外，作為提高膜的定向性之方法，具有對成膜對象即半導體基板施加偏壓電位之方法，另有利用準直器等之方法。此外，亦可利用定向性高之CVD法等。
圖24及圖25為，顯示本實施形態的半導體裝置之製程的剖面圖。至圖24、圖25所示的絕緣膜ONO(106、107、108)之形成步驟為止，與實施形態1的情況相同。
接著，於絕緣膜ONO(106、107、108)上形成高介電膜HK。例如，在鰭F(絕緣膜ONO)上，利用定向性高(非等向性高)之成膜方法，形成高介電膜HK。例如，利用濺鍍法形成高介電膜HK。藉由此一成膜，在平坦部即鰭F之頂面及元件分離區103之頂面沉積厚膜，在鰭F之側面沉積薄膜。此外，此一情況，於控制閘極電極CG之側面亦沉積薄膜(參考圖24)。鰭F之頂面的厚膜之膜厚為t1，鰭F之側面的薄膜之膜厚為t2，成為t1＞t2。此外，元件分離區103之頂面的厚膜之膜厚為t3，成為t3＞t2。可將膜厚t1，定義為鰭F之頂面的中央部之膜厚；將膜厚t2，定義為鰭F之側面的中央部之膜厚；將膜厚t3，定義為元件分離區103的中央部之膜厚。
宜使此薄膜的膜厚(t2)盡可能為薄層，可容許至厚膜的膜厚(t1或t3)之1/3程度。此外，薄膜的膜厚(t2)，可容許至10nm程度。換而言之，薄膜的膜厚，宜為厚膜的膜厚(t1或t3)之1/3以下。此外，薄膜的膜厚，宜為10nm以下。
而後，於絕緣膜ONO(106、107、108)及高介電膜HK上，形成成為記憶閘極電極MG的導電性膜(109)等，可與實施形態1之情況相同地製造半導體裝置。
(實施形態3) 實施形態1的半導體裝置中，單位單元，係以具備記憶閘極電極MG與控制閘極電極CG之雙閘極式單元(分離閘極式單元)為例進行說明，但亦可在僅具備記憶閘極電極MG之單閘極式單元，應用上述高介電膜HK。
以下，參考附圖並對本實施形態的半導體裝置之構造予以說明。另，對於與實施形態1共通之構成部，給予與實施形態1相同的符號，並省略其說明。
圖26及圖27為，顯示本實施形態的半導體裝置之構成的剖面圖。如同圖示，記憶單元，由具備記憶閘極電極MG的記憶電晶體構成，為省略實施形態1之記憶單元(圖1)的控制閘極電極CG之構成。
具體而言，記憶單元，具備配置於半導體基板100(鰭F)之上方的記憶閘極電極MG。例如，記憶閘極電極MG，由矽膜構成。
此外，本實施形態中，記憶閘極電極MG，隔著絕緣膜ONO配置於長方體狀之鰭F的上方。鰭F，由半導體基板100之上部構成。鰭F的俯視形狀，係具有一定寬度(Y方向之長度)的線狀(在X方向具有長邊的矩形)(參考圖4)。例如，與實施形態1之情況相同，4根鰭F，在Y方向隔著一定間隔(間距)而配置。此等鰭F之間，成為元件分離區103。此外，記憶閘極電極MG，在Y方向延伸。
此外，於記憶閘極電極MG與半導體基板100(鰭F)之間，存在絕緣膜ONO(106、107、108)。絕緣膜ONO，例如由下層絕緣膜106、其上方的中層絕緣膜107、及中層絕緣膜107上方的上層絕緣膜108構成(參考圖27)。中層絕緣膜107，成為電荷儲存部。下層絕緣膜106，例如由氧化矽膜構成。中層絕緣膜107，例如由氮化矽膜構成。上層絕緣膜108，例如由氮氧化矽膜構成。
而本實施形態中，於絕緣膜ONO上具備高介電膜HK。此高介電膜HK，在絕緣膜ONO上方，配置於鰭F之頂面及元件分離區103之頂面，但並未配置於鰭F之側面(參考圖27)。
此外，記憶單元，進一步具備形成於半導體基板100之鰭F中的汲極區MD及源極區MS。此外，於記憶閘極電極MG之側壁部，形成由絕緣膜構成的側壁絕緣膜(側壁、側壁間隔件)SW。
汲極區MD，由n＋ 型半導體區119b與n－ 型半導體區119a構成。n－ 型半導體區119a，對控制閘極電極CG之側壁自對準地形成。此外，n＋ 型半導體區119b，對控制閘極電極CG側的側壁絕緣膜SW之側面自對準地形成，相較於n－ 型半導體區119a，接合深度深且雜質濃度高。
源極區MS，由n＋ 型半導體區111b與n－ 型半導體區111a構成。n－ 型半導體區111a，對記憶閘極電極MG之側壁自對準地形成。此外，n＋ 型半導體區111b，對記憶閘極電極MG側的側壁絕緣膜SW之側面自對準地形成，相較於n－ 型半導體區111a，接合深度深且雜質濃度高。
此外，於汲極區MD(n＋ 型半導體區119b)、源極區MS(n＋ 型半導體區111b)之上部，形成金屬矽化物膜SIL。此外，於記憶閘極電極MG之上部，形成金屬矽化物膜SIL。
此外，於記憶單元上，形成層間絕緣膜IL1、IL2、IL3、IL4。此等膜，例如由氧化矽膜構成。於層間絕緣膜IL1中，形成栓塞P1；於栓塞P1上，形成配線M1。於層間絕緣膜IL3中，形成栓塞P2；於栓塞P2上，形成配線M2。配線M1、M2，例如為嵌入配線，由金屬等導電性材料構成。此處，配線M1、M2，嵌入至層間絕緣膜IL2、IL4中。
如此地，本實施形態的情況中，亦於鰭F之頂面及元件分離區103之頂面，設置高介電膜HK，故可追求鰭F之頂面角部及鰭F之底面角部附近的電場緩和，藉此，可改善耐干擾性。此外，於鰭F之側面並未設置高介電膜HK，故鰭F之側面的記憶體運作並未因高介電膜HK而受到阻礙。進一步，藉由高介電膜HK，可改善耐改寫性、維持特性。
圖28～圖34為，顯示本實施形態的半導體裝置之製程的剖面圖。首先，與實施形態1之情況相同地，形成元件分離溝，藉由將氧化矽膜等絕緣膜嵌入至其內部，而形成元件分離區103(參考圖28)。
接著，使記憶單元區MA的元件分離區103之表面後退。例如，藉由濕蝕刻，使記憶單元區MA的元件分離區103之表面，後退一定量。後退量，例如為50nm程度。
藉此，於記憶單元區MA中，元件分離區103間的半導體基板100之上部成為凸部(長方體狀的凸部)。此凸部成為鰭F(參考圖28)。
接著，於半導體基板100(鰭F)上，形成絕緣膜ONO(106、107、108)。首先，如圖29所示，於半導體基板100(鰭F)上，作為下層絕緣膜106，例如形成氧化矽膜。此氧化矽膜，例如係藉由熱氧化法，以4～7nm程度的膜厚形成。另，氧化矽膜亦可利用CVD法等形成。接著，於下層絕緣膜106上，作為中層絕緣膜107，例如藉由CVD法等，以7nm程度的膜厚沉積氮化矽膜。此中層絕緣膜107，成為記憶單元的電荷儲存部。接著，於中層絕緣膜107上，作為上層絕緣膜108，例如藉由CVD法等，以9nm程度的膜厚沉積氧化矽膜。另，構成絕緣膜ONO(106、107、108)之各膜的膜厚，可因應記憶單元之運作方法而適宜變更。此外，構成絕緣膜ONO(106、107、108)之各膜的種類亦可適宜變更。
接著，如圖30及圖31所示，於絕緣膜ONO(106、107、108)上形成高介電膜HK。例如，在鰭F(絕緣膜ONO)上，利用定向性高(非等向性高)之成膜方法，形成高介電膜HK。例如，利用濺鍍法形成高介電膜HK。藉由此一成膜，在平坦部即鰭F之頂面及元件分離區103之頂面沉積厚膜，在鰭F之側面沉積薄膜。
接著，藉由將高介電膜HK等向性地蝕刻，而將上述薄膜分之膜厚的高介電膜HK去除。藉此，在鰭F之頂面及元件分離區103之頂面，留下厚膜與薄膜的差分膜厚之高介電膜HK。亦即，僅於鰭F之頂面及元件分離區103之頂面，留下高介電膜HK，於鰭F之側面上並未形成高介電膜HK。
在此一階段高介電膜HK的膜厚不足之情況，重複定向性高的成膜與等向性蝕刻。
接著，如圖32所示，於絕緣膜ONO(106、107、108)及高介電膜HK上，形成成為記憶閘極電極MG的導電性膜109。例如，於絕緣膜ONO(106、107、108)及高介電膜HK上，作為導電性膜109，利用CVD法等沉積40nm程度的多晶矽膜。
接著，如圖33所示，利用光微影技術及乾蝕刻技術，將絕緣膜ONO(106、107、108)與多晶矽膜109的疊層膜圖案化，形成記憶閘極電極MG。
接著，如圖34所示，於記憶單元區MA中，形成源極區MS及汲極區MD。
例如，將記憶閘極電極MG作為遮罩，在半導體基板100(鰭F)中，注入砷(As)或磷(P)等n型雜質，藉以形成n－ 型半導體區111a、119a。此時，n－ 型半導體區111a、119a，自對準記憶閘極電極MG之側壁而形成。
接著，於記憶閘極電極MG之側壁部，形成側壁絕緣膜SW。例如，在包含記憶閘極電極MG上之半導體基板100(鰭F)上，利用CVD法等，沉積40nm程度的膜厚之氮化矽膜。以非等向性的乾蝕刻將此氧化矽膜從其表面去除既定膜厚分，藉以形成側壁絕緣膜SW。接著，將記憶閘極電極MG、控制閘極電極CG、側壁絕緣膜SW作為遮罩，在半導體基板100(鰭F)中，注入砷(As)或磷(P)等n型雜質，藉以形成n＋ 型半導體區111b、119b。此時，n＋ 型半導體區111b、119b，自對準側壁絕緣膜SW而形成。此n＋ 型半導體區111b，相較於n－ 型半導體區111a，雜質濃度高、接合深度深。此外，n＋ 型半導體區119b，相較於n－ 型半導體區119a，雜質濃度高、接合深度深。藉由此一步驟，形成由n－ 型半導體區111a與n＋ 型半導體區111b構成的源極區MS，形成由n－ 型半導體區119a與n＋ 型半導體區119b構成的汲極區MD。
接著，於記憶閘極電極MG、源極區MS、及汲極區MD上，利用自對準金屬矽化技術，形成金屬矽化物膜SIL。
之後，於記憶閘極電極MG之上方，作為層間絕緣膜IL1，利用CVD法等沉積氧化矽膜。接著，於此氧化矽膜中，形成栓塞P1，進一步，於栓塞P1上，形成配線M1。栓塞P1，例如，可藉由在層間絕緣膜IL1中的接觸洞內嵌入導電性膜而形成。此外，配線M1，例如，可藉由在層間絕緣膜IL2中的配線溝內嵌入導電性膜而形成。之後，藉由重複層間絕緣膜、栓塞、及配線的形成步驟，可形成層間絕緣膜IL3與IL4、栓塞P2、配線M2(參考圖26)。
藉由以上步驟，可形成本實施形態的半導體裝置。
(實施形態4) 實施形態3的半導體裝置中，雖將鰭F之側面的高介電膜HK去除，但亦可留下鰭F之側面的高介電膜HK。此一情況，可省略高介電膜HK之去除步驟，可追求製程之簡化。
以下，參考附圖並對本實施形態的半導體裝置之構造予以說明。另，高介電膜HK的形狀以外之構成，與實施形態3之情況相同，故省略其說明。
圖35及圖36為，顯示本實施形態的半導體裝置之構成的剖面圖。
如圖35、圖36所示，本實施形態的半導體裝置中，於絕緣膜ONO上具備高介電膜HK，在平坦部即鰭F之頂面及元件分離區103之頂面中，高介電膜HK的膜厚大；在鰭F之側面中，高介電膜HK的膜厚小。
如此地，本實施形態的情況中，亦於鰭F之頂面及元件分離區103之頂面，設置高介電膜HK，故可追求鰭F之頂面角部及鰭F之底面角部附近的電場緩和，藉此，可改善耐干擾性。此外，鰭F之側面的高介電膜HK相對地薄，故可減少鰭F之側面的記憶體運作中之高介電膜HK的影響。
作為高介電膜HK之成膜方法，例如，列舉以下所示之方法。在鰭F上，隔著絕緣膜ONO將高介電膜HK成膜時，利用定向性高(非等向性高)之成膜方法。作為定向性高之成膜方法，具有濺鍍法。此外，作為提高膜的定向性之方法，具有對成膜對象即半導體基板施加偏壓電位之方法，另有利用準直器等之方法。此外，亦可利用定向性高之CVD法等。
圖37及圖38為，顯示本實施形態的半導體裝置之製程的剖面圖。至圖37、圖38所示的絕緣膜ONO(106、107、108)之形成步驟為止，與實施形態3的情況相同。
接著，於絕緣膜ONO(106、107、108)上形成高介電膜HK。例如，在鰭F(絕緣膜ONO)上，利用定向性高(非等向性高)之成膜方法，形成高介電膜HK。例如，利用濺鍍法形成高介電膜HK。藉由此一成膜，在平坦部即鰭F之頂面及元件分離區103之頂面沉積厚膜，在鰭F之側面沉積薄膜。此外，此一情況，於控制閘極電極CG之側面亦沉積薄膜。宜使薄膜的膜厚(t2)盡可能為薄層，可容許至厚膜的膜厚(t1或t3)之1/3程度。此外，薄膜的膜厚(t2)，可容許至10nm程度。
而後，於絕緣膜ONO(106、107、108)及高介電膜HK上，形成成為記憶閘極電極MG的導電性膜(109)等，可與實施形態3之情況相同地製造半導體裝置。
以上，依據上述實施形態，具體地說明本案發明人所提出之發明，但本發明並未限定為上述實施形態，自然可在不脫離其要旨的範圍進行各種變更。
例如，亦可將在實施形態1之應用例說明的MISFET及虛設電晶體，配置於實施形態2～4所說明的記憶單元區MA旁。
[附註1] 一種半導體裝置之製造方法，包含如下步驟： (a)於在第1方向延伸之第1鰭的形成區之兩側，沿著該第1鰭，形成在該第1方向延伸的分離溝； (b)於該分離溝之內部嵌入分離絕緣膜，藉以形成元件分離區； (c)使該元件分離區之表面後退，藉以形成露出其側面的長方體狀之第1鰭； (d)於該第1鰭及該元件分離區上，形成其內部具備電荷儲存部之第1絕緣膜； (e)於該第1絕緣膜上，形成高介電膜，藉以於該第1鰭及該元件分離區上，形成該第1絕緣膜與該高介電膜之疊層體；以及 (f)於該疊層體上形成第1導電性膜，予以加工，藉以於該第1鰭及該元件分離區上，隔著該疊層體，形成在與該第1方向交叉的第2方向延伸之第1閘極電極； 該(e)步驟中，該高介電膜的該第1鰭之頂面上的膜厚，較該第1鰭之側面上的膜厚更厚；該高介電膜的該元件分離區上的膜厚，較該第1鰭之側面上的膜厚更厚。
[附註2] 如附註1記載的半導體裝置之製造方法，其中， 該(e)步驟，係藉由濺鍍法沉積該高介電膜的步驟。
[附註3] 如附註2記載的半導體裝置之製造方法，其中， 該第1絕緣膜，包含成為該電荷儲存部之中層絕緣膜、該中層絕緣膜上方之上層絕緣膜、及該中層絕緣膜下方之下層絕緣膜。
[附註4] 如附註3記載的半導體裝置之製造方法，其中， 該上層絕緣膜及該下層絕緣膜為氧化矽膜，該中層絕緣膜為氮化矽膜。
[附註5] 如附註4記載的半導體裝置之製造方法，其中， 該高介電膜，為Al2 O3 膜、HfO膜、Ta2 O5 膜、SiTiO3 膜、HfSiO膜、ZrSiON膜、或HfSiON膜。
[附註6] 一種半導體裝置之製造方法，包含如下步驟： (a)於在第1方向延伸之第1鰭的形成區之兩側，沿著該第1鰭，形成在該第1方向延伸的分離溝； (b)於該分離溝之內部嵌入分離絕緣膜，藉以形成元件分離區； (c)使該元件分離區之表面後退，藉以形成露出其側面的長方體狀之第1鰭； (d)在該第1鰭及該元件分離區上，隔著第1絕緣膜形成第1導電性膜，予以加工，藉以於該第1鰭及該元件分離區上，隔著該第1絕緣膜，形成在與該第1方向交叉的第2方向延伸之第1閘極電極； (e)於該第1鰭、該元件分離區、及該第1閘極電極上，形成其內部具備電荷儲存部之第2絕緣膜； (f)於該第2絕緣膜上，形成高介電膜，藉以於該第1鰭、該元件分離區、及該第1閘極電極上，形成該第2絕緣膜與該高介電膜之疊層體；以及 (g)於該疊層體上形成第2導電性膜，予以加工，藉以於該第1鰭及該元件分離區上，隔著該疊層體，形成沿著該第1閘極電極在該第2方向延伸之第2閘極電極； 該(f)步驟之該高介電膜的形成，包含如下步驟： (f1)於該第2絕緣膜上，沉積該高介電膜；以及 (f2)等向性地蝕刻該高介電膜之表面的一部分； 該(f1)步驟中，成為該高介電膜的該第1鰭之頂面上的膜厚，較該第1鰭之側面上的膜厚更厚，該高介電膜的該元件分離區上的膜厚，較該第1鰭之側面上的膜厚更厚之狀態； 該(f2)步驟中，成為該高介電膜形成於該第1鰭及該元件分離區上，但並未形成於該第1鰭之側面上的狀態。
[附註7] 如附註6記載的半導體裝置之製造方法，其中， 該(f)步驟中，重複該(f1)步驟及該(f2)步驟。
[附註8] 如附註7記載的半導體裝置之製造方法，其中， 該(f1)步驟，係藉由濺鍍法沉積該高介電膜的步驟。
[附註9] 如附註6記載的半導體裝置之製造方法，其中， 該第2絕緣膜，包含成為該電荷儲存部之中層絕緣膜、該中層絕緣膜上方之上層絕緣膜、及該中層絕緣膜下方之下層絕緣膜。
[附註10] 如附註9記載的半導體裝置之製造方法，其中， 該上層絕緣膜及該下層絕緣膜為氧化矽膜，該中層絕緣膜為氮化矽膜。
[附註11] 如附註10記載的半導體裝置之製造方法，其中， 該高介電膜，為Al2 O3 膜、HfO膜、Ta2 O5 膜、SiTiO3 膜、HfSiO膜、ZrSiON膜、或HfSiON膜。
[附註12] 一種半導體裝置之製造方法，包含如下步驟： (a)於在第1方向延伸之第1鰭的形成區之兩側，沿著該第1鰭，形成在該第1方向延伸的分離溝； (b)於該分離溝之內部嵌入分離絕緣膜，藉以形成元件分離區； (c)使該元件分離區之表面後退，藉以形成露出其側面的長方體狀之第1鰭； (d)於該第1鰭及該元件分離區上，隔著第1絕緣膜形成第1導電性膜，予以加工，藉以在該第1鰭及該元件分離區上，隔著該第1絕緣膜，形成在與該第1方向交叉的第2方向延伸之第1閘極電極； (e)於該第1鰭、該元件分離區、及該第1閘極電極上，形成其內部具備電荷儲存部之第2絕緣膜； (f)於該第2絕緣膜上，形成高介電膜，藉以於該第1鰭、該元件分離區、及該第1閘極電極上，形成該第2絕緣膜與該高介電膜之疊層體；以及 (g)於該疊層體上形成第2導電性膜，予以加工，藉以於該第1鰭及該元件分離區上，隔著該疊層體，形成沿著該第1閘極電極在該第2方向延伸之第2閘極電極； 該(f)步驟中，該高介電膜的該第1鰭之頂面上的膜厚，較該第1鰭之側面上的膜厚更厚，該高介電膜的該元件分離區上的膜厚，較該第1鰭之側面上的膜厚更厚。
[附註13] 如附註12記載的半導體裝置之製造方法，其中， 該(f)步驟，係藉由濺鍍法沉積該高介電膜的步驟。
[附註14] 如附註13記載的半導體裝置之製造方法，其中， 該第2絕緣膜，包含成為該電荷儲存部之中層絕緣膜、該中層絕緣膜上方之上層絕緣膜、及該中層絕緣膜下方之下層絕緣膜。
[附註15] 如附註14記載的半導體裝置之製造方法，其中， 該上層絕緣膜及該下層絕緣膜為氧化矽膜，該中層絕緣膜為氮化矽膜。
[附註16] 如附註15記載的半導體裝置之製造方法，其中， 該高介電膜，為Al2 O3 膜、HfO膜、Ta2 O5 膜、SiTiO3 膜、HfSiO膜、ZrSiON膜、或HfSiON膜。
100‧‧‧半導體基板
103‧‧‧元件分離區
104‧‧‧絕緣膜
105‧‧‧多晶矽膜(導電性膜)
106‧‧‧下層絕緣膜
107‧‧‧中層絕緣膜
108‧‧‧上層絕緣膜
109‧‧‧多晶矽膜(導電性膜)
111a、119a‧‧‧n－型半導體區
111b、119b‧‧‧n＋ 型半導體區
CAP‧‧‧罩蓋絕緣膜
CG、CG1、CG2、CG3、CG4‧‧‧控制閘極電極
CGI‧‧‧控制閘極絕緣膜
DL、DL1、DL2、DL3、DL4‧‧‧汲極線
F、F1、F2‧‧‧鰭
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
h‧‧‧電洞
HK‧‧‧高介電膜
HM1‧‧‧氧化矽膜
HM2‧‧‧氮化矽膜
IL1、IL2、IL3、IL4‧‧‧層間絕緣膜
M1、M2‧‧‧配線
MA‧‧‧記憶單元區
MD‧‧‧汲極區
MG、MG1、MG2、MG3、MG4‧‧‧記憶閘極電極
MS‧‧‧源極區
ONO‧‧‧絕緣膜
P1、P2‧‧‧栓塞
PA‧‧‧周邊電路區
SD‧‧‧源極/汲極區
SIL‧‧‧金屬矽化物膜
SL、SL1、SL2‧‧‧源極線
SW‧‧‧側壁絕緣膜
T1、T2‧‧‧記憶電晶體
t1、t2、t3‧‧‧膜厚
圖1係顯示實施形態1的半導體裝置之構成的剖面圖。 圖2係顯示實施形態1的半導體裝置之構成的剖面圖。 圖3係顯示實施形態1的半導體裝置之構成的剖面圖。 圖4係顯示實施形態1的半導體裝置之記憶體陣列的俯視圖。 圖5係顯示實施形態1的半導體裝置之記憶體陣列的電路圖。 圖6係顯示鰭之高度不同的記憶電晶體之Id-Vmg測定結果的圖表。 圖7係顯示抹除後的記憶電晶體之Id-Vmg測定結果的圖表。 圖8係顯示比較例的半導體裝置之構成的剖面圖。 圖9係顯示實施形態1的半導體裝置之製程的剖面圖。 圖10係顯示實施形態1的半導體裝置之製程的剖面圖。 圖11係顯示實施形態1的半導體裝置之製程的俯視圖。 圖12係顯示實施形態1的半導體裝置之製程的剖面圖。 圖13係顯示實施形態1的半導體裝置之製程的剖面圖。 圖14係顯示實施形態1的半導體裝置之製程的剖面圖。 圖15係顯示實施形態1的半導體裝置之製程的剖面圖。 圖16係顯示實施形態1的半導體裝置之製程的剖面圖。 圖17係顯示實施形態1的半導體裝置之製程的剖面圖。 圖18係顯示實施形態1的半導體裝置之製程的剖面圖。 圖19係顯示實施形態1的半導體裝置之製程的剖面圖。 圖20係顯示實施形態1之應用例的半導體裝置之構成的剖面圖。 圖21係顯示實施形態2的半導體裝置之構成的剖面圖。 圖22係顯示實施形態2的半導體裝置之構成的剖面圖。 圖23係顯示實施形態2的半導體裝置之構成的剖面圖。 圖24係顯示實施形態2的半導體裝置之製程的剖面圖。 圖25係顯示實施形態2的半導體裝置之製程的剖面圖。 圖26係顯示實施形態3的半導體裝置之構成的剖面圖。 圖27係顯示實施形態3的半導體裝置之構成的剖面圖。 圖28係顯示實施形態3的半導體裝置之製程的剖面圖。 圖29係顯示實施形態3的半導體裝置之製程的剖面圖。 圖30係顯示實施形態3的半導體裝置之製程的剖面圖。 圖31係顯示實施形態3的半導體裝置之製程的剖面圖。 圖32係顯示實施形態3的半導體裝置之製程的剖面圖。 圖33係顯示實施形態3的半導體裝置之製程的剖面圖。 圖34係顯示實施形態3的半導體裝置之製程的剖面圖。 圖35係顯示實施形態4的半導體裝置之構成的剖面圖。 圖36係顯示實施形態4的半導體裝置之構成的剖面圖。 圖37係顯示實施形態4的半導體裝置之製程的剖面圖。 圖38係顯示實施形態4的半導體裝置之製程的剖面圖。

Claims (20)

  1. 一種半導體裝置，包含： 第1鰭，在第1方向延伸，呈長方體狀； 元件分離區，於該第1鰭之兩側，沿著該第1鰭，在該第1方向延伸； 第1閘極電極，於該第1鰭及該元件分離區之上方，在與該第1方向交叉的第2方向延伸；以及 疊層體，形成在該第1閘極電極與該第1鰭之間，該疊層體疊層有於其內部具備電荷儲存部的第1絕緣膜、及形成於該第1絕緣膜上的高介電膜； 該元件分離區之表面，較該第1鰭之頂面更低； 該疊層體中的該高介電膜，係形成於該第1鰭及該元件分離區上，但並未形成於該第1鰭之側面上。
  2. 如申請專利範圍第1項之半導體裝置，其中， 對該電荷儲存部注入電子，藉以施行寫入； 對該電荷儲存部注入電洞，藉以施行抹除。
  3. 如申請專利範圍第2項之半導體裝置，其中， 該第1絕緣膜，包含成為該電荷儲存部之中層絕緣膜、該中層絕緣膜上方之上層絕緣膜、及該中層絕緣膜下方之下層絕緣膜； 該高介電膜，係比該上層絕緣膜、該中層絕緣膜及該下層絕緣膜中之任一膜皆具有更高之介電常數的膜。
  4. 如申請專利範圍第3項之半導體裝置，其中， 該上層絕緣膜及該下層絕緣膜為氧化矽膜，該中層絕緣膜為氮化矽膜。
  5. 如申請專利範圍第4項之半導體裝置，其中， 該高介電膜，係為Al2 O3 膜、HfO膜、Ta2 O5 膜、SiTiO3 膜、HfSiO膜、ZrSiON膜、或HfSiON膜。
  6. 如申請專利範圍第1項之半導體裝置，其中，更包含： 第2閘極電極，於該第1鰭及該元件分離區之上方，以與該第1閘極電極相鄰的方式，在該第2方向延伸；以及 第2絕緣膜，係形成在該第2閘極電極與該第1鰭之間。
  7. 如申請專利範圍第6項之半導體裝置，其中， 該第1絕緣膜，係形成在該第1閘極電極與該第1鰭之間、及該第1閘極電極與該第2閘極電極之間。
  8. 如申請專利範圍第7項之半導體裝置，其中， 該第1閘極電極，係呈側壁狀。
  9. 一種半導體裝置，包含： 第1鰭，在第1方向延伸，呈長方體狀； 元件分離區，於該第1鰭之兩側，沿著該第1鰭，在該第1方向延伸； 第1閘極電極，於該第1鰭及該元件分離區之上方，在與該第1方向交叉的第2方向延伸；以及 疊層體，形成在該第1閘極電極與該第1鰭之間，該疊層體疊層有於其內部具備電荷儲存部的第1絕緣膜、及形成於該第1絕緣膜上的高介電膜； 該元件分離區之表面，較該第1鰭之頂面更低； 該疊層體中之該高介電膜的該第1鰭之頂面上的膜厚，較該第1鰭之側面上的膜厚更厚；該高介電膜的該元件分離區上的膜厚，較該第1鰭之側面上的膜厚更厚。
  10. 如申請專利範圍第9項之半導體裝置，其中， 對該電荷儲存部注入電子，藉以施行寫入； 對該電荷儲存部注入電洞，藉以施行抹除。
  11. 如申請專利範圍第10項之半導體裝置，其中， 該第1絕緣膜，包含成為該電荷儲存部之中層絕緣膜、該中層絕緣膜上方之上層絕緣膜、及該中層絕緣膜下方之下層絕緣膜； 該高介電膜，係比該上層絕緣膜、該中層絕緣膜及該下層絕緣膜中之任一膜皆具有更高之介電常數的膜。
  12. 如申請專利範圍第11項之半導體裝置，其中， 該上層絕緣膜及該下層絕緣膜為氧化矽膜，該中層絕緣膜為氮化矽膜。
  13. 如申請專利範圍第12項之半導體裝置，其中， 該高介電膜，係為Al2 O3 膜、HfO膜、Ta2 O5 膜、SiTiO3 膜、HfSiO膜、ZrSiON膜、或HfSiON膜。
  14. 如申請專利範圍第9項之半導體裝置，其中，更包含： 第2閘極電極，於該第1鰭及該元件分離區之上方，以與該第1閘極電極相鄰的方式，在該第2方向延伸；以及 第2絕緣膜，係形成在該第2閘極電極與該第1鰭之間。
  15. 如申請專利範圍第14項之半導體裝置，其中， 該第1絕緣膜，係形成在該第1閘極電極與該第1鰭之間、及該第1閘極電極與該第2閘極電極之間。
  16. 如申請專利範圍第15項之半導體裝置，其中， 該第1閘極電極，係呈側壁狀。
  17. 一種半導體裝置之製造方法，包含如下步驟： (a)於在第1方向延伸之第1鰭的形成區之兩側，沿著該第1鰭，形成在該第1方向延伸的分離溝； (b)於該分離溝之內部嵌入分離絕緣膜，藉以形成元件分離區； (c)使該元件分離區之表面後退，藉以形成露出其側面的長方體狀之第1鰭； (d)於該第1鰭及該元件分離區上，形成其內部具備電荷儲存部之第1絕緣膜； (e)於該第1絕緣膜上，形成高介電膜，藉以於該第1鰭及該元件分離區上，形成該第1絕緣膜與該高介電膜之疊層體；以及 (f)於該疊層體上形成第1導電性膜，予以加工，藉以於該第1鰭及該元件分離區上，隔著該疊層體，形成在與該第1方向交叉的第2方向延伸之第1閘極電極； 該(e)步驟之該高介電膜的形成，包含如下步驟： (e1)於該第1絕緣膜上，沉積該高介電膜；以及 (e2)等向性地蝕刻該高介電膜之表面的一部分； 該(e1)步驟中，成為該高介電膜的該第1鰭之頂面上的膜厚較該第1鰭之側面上的膜厚更厚，而該高介電膜的該元件分離區上的膜厚較該第1鰭之側面上的膜厚更厚之狀態； 該(e2)步驟中，成為該高介電膜形成於該第1鰭及該元件分離區上，但並未形成於該第1鰭之側面上的狀態。
  18. 如申請專利範圍第17項之半導體裝置之製造方法，其中， 該(e)步驟中，重複進行該(e1)步驟及該(e2)步驟。
  19. 如申請專利範圍第18項之半導體裝置之製造方法，其中， 該(e1)步驟，係藉由濺鍍法沉積該高介電膜的步驟。
  20. 如申請專利範圍第19項之半導體裝置之製造方法，其中， 該第1絕緣膜，包含成為該電荷儲存部之中層絕緣膜、該中層絕緣膜上方之上層絕緣膜、及該中層絕緣膜下方之下層絕緣膜； 該上層絕緣膜及該下層絕緣膜為氧化矽膜，該中層絕緣膜為氮化矽膜； 該高介電膜，為Al2 O3 膜、HfO膜、Ta2 O5 膜、SiTiO3 膜、HfSiO膜、ZrSiON膜、或HfSiON膜。
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