KR102514654B1 - 오버패스형 채널을 포함하는 반도체 소자 - Google Patents

오버패스형 채널을 포함하는 반도체 소자 Download PDF

Info

Publication number
KR102514654B1
KR102514654B1 KR1020220070131A KR20220070131A KR102514654B1 KR 102514654 B1 KR102514654 B1 KR 102514654B1 KR 1020220070131 A KR1020220070131 A KR 1020220070131A KR 20220070131 A KR20220070131 A KR 20220070131A KR 102514654 B1 KR102514654 B1 KR 102514654B1
Authority
KR
South Korea
Prior art keywords
gate
semiconductor device
line
semiconductor element
drain
Prior art date
Application number
KR1020220070131A
Other languages
English (en)
Inventor
박병국
장태진
Original Assignee
서울대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울대학교산학협력단 filed Critical 서울대학교산학협력단
Priority to PCT/KR2022/013956 priority Critical patent/WO2023090611A1/ko
Priority to US17/987,234 priority patent/US20230153590A1/en
Application granted granted Critical
Publication of KR102514654B1 publication Critical patent/KR102514654B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Neurology (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Molecular Biology (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • General Health & Medical Sciences (AREA)
  • Evolutionary Computation (AREA)
  • Data Mining & Analysis (AREA)
  • Computational Linguistics (AREA)
  • Artificial Intelligence (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)

Abstract

실시예는 오버패스형 반도체 소자에 관한 것으로서, 제1 게이트의 핀을 오버패스하는 형태의 채널층을 포함하는 오버패스형 반도체 소자를 제공한다.

Description

오버패스형 채널을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING OVERPASS TYPE CHANNEL}
본 발명의 실시예는 오버패스형 채널을 포함하는 반도체 소자에 관한 것으로서, 보다 상세하게는 하드웨어 기반 뉴럴 네트워크에 사용되는 반도체 소자에 관한 것이다.
최근 인공신경망에 기반한 컴퓨팅 기술이 발전함과 더불어, 스파이킹 뉴럴 네트워크(Spiking Neural Network, SNN)에 대한 연구 개발도 활발하게 이루어지고 있다. 스파이킹 뉴럴 네트워크는 실제 생물학적 신경계의 모방(기억, 학습, 추론에 대한 개념)으로부터 시작되었지만, 유사한 네트워크 구조를 채택할 뿐, 신호 전달 및 정보 표현 방법, 학습 방법 등 다양한 측면에서 실제 생물학적 신경계와는 차이점이 있다.
한편, 실제 신경계와 거의 동일하게 동작하는 하드웨어 기반 SNN은 아직 기존의 뉴럴 네트워크를 뛰어넘는 성능을 보이는 학습 방법이 개발되지 않아, 실제 산업에서 사용되고 있는 사례는 드물다. 하지만 기존 뉴럴 네트워크를 사용하여 시냅스 가중치를 도출하고 이를 활용해 SNN 방식으로 추론 한다면, 높은 정확도와 동시에 초저전력 컴퓨팅 시스템을 구현할 수 있어, 이에 대한 연구가 활발히 진행되고 있다.
이러한 뉴럴 네트워크는 뉴런과 뉴런 사이에 많은 수의 시냅스들이 배치되어 있으며, 이러한 시냅스들의 역할은 가중치를 저장하고, 뉴런과 뉴런 사이에 신호를 전달하는 역할을 수행한다.
복잡한 네트워크의 경우 많은 수의 시냅스와 뉴런들이 필요하기 때문에 고집적화에 대한 연구가 활발히 진행되고 있다. 마찬가지로, 많은 수의 시냅스에서 흐르는 전류로 인한 전력소비가 크기 때문에 전류의 크기를 줄이는 것이 중요하다. 하지만, 고집적화에 따라 short channel effect, 가중치의 multi-level 수 감소 등 문제가 발생하게 되었다.
본 발명의 실시예에 따른 오버패스형 채널을 포함하는 반도체 소자는 유효 채널의 길이를 증가시키기 위한 것이다.
또한, 본 발명의 실시예에 따른 오버패스형 채널을 포함하는 반도체 소자는 시냅스 소자의 가중치를 안정적으로 구현하기 위한 것이다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 실시예에 따른 오버패스형 반도체 소자는, 기설정된 높이를 갖는 핀이 형성된 제1 게이트, 상기 제1 게이트 및 상기 핀 상에 형성된 전하 저장층, 상기 전하 저장층 상의 일부분에 형성된 채널층, 상기 채널층 상에 형성된 게이트 절연층 및 상기 게이트 절연층 상에 형성된 제2 게이트를 포함하고, 상기 핀이 상기 제1 게이트의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 상기 채널은 상기 핀을 오버패스하는 형태로 형성된다.
또한, 실시예에 따른 오버패스형 반도체 소자는, 상기 핀을 기준으로, 양측으로 각각 소정의 거리가 이격되어 상기 채널에 형성된 소스와 드레인을 포함하며, 상기 드레인은, 상기 제2 게이트와 동일한 전압 라인을 공유한다.
또한, 실시예에 따른 제2 게이트는, 상기 핀을 기준으로, 양측으로 연장되는 말단부를 포함한다.
본 발명의 실시예에 따른 오버패스형 채널을 포함하는 반도체 소자는 유효 채널의 길이를 증가시킬 수 있다.
또한, 본 발명의 실시예에 따른 오버패스형 채널을 포함하는 반도체 소자는 시냅스 소자의 가중치를 안정적으로 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 개념적 사시도이다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 개념적 단면도이다.
도 3은 본 발명의 실시예에 따른 4-터미널 구조의 개념적 사시도이다.
도 4는 본 발명의 실시예에 따른 4-터미널 구조의 개념적 평면도이다.
도 5는 본 발명의 실시예에 따른 반도체 소자의 문턱전압이동 특성 그래프이다.
도 6은 본 발명의 실시예에 따른 반도체 소자의 게이트 전압에 따른 전류 그래프이다.
도 7은 본 발명의 실시예에 따른 반도체 소자의 채널 밀도 그래프이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도 1 및 도 2를 참조하여 실시예에 따른 반도체 소자(1)의 구조를 설명한다.
도 1은, 실시예에 따른 반도체 소자(1)의 개념적 사시도이고, 도 2는 실시예에 따른 반도체 소자(1)의 개념적 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 반도체 소자(1)는, 제1 게이트(100), 전하 저장층(210), 채널층(300), 절연층(400) 및 제2 게이트(500)를 포함한다.
제1 게이트(100)는, 기설정된 높이와 기설정된 상부 면적을 갖는 핀(110)이 형성될 수 있다. 핀(110)은 제1 게이트(100)의 중심부에서 높이 방향으로 돌출된 형상으로 형성될 수 있다.
전하 저장층(210)은, 홀이나 정공을 저장할 수 있는 물질층은 모두 이용될 수 있다. 일 예로 전하 저장층(210)은 질화막(nitride)으로 형성할 수 있다. 또한, 전하 저장층(210)은, 전하 저장층(210)과 채널층(300) 사이에 형성된 터널링 절연막(230)을 포함할 수 있다.
전하 저장층(210)과 블로킹 절연막(220) 및 터널링 절연막(230)은 게이트 절연층 스택(210, 220, 230)을 형성할 수 있다. 또한, 터널링 절연막(230)과 블로킹 절연막(220)은, 각각 산화막으로 형성할 수 있다. 이와 같이, 터널링 절연막(230), 전하 저장층(210) 및 블로킹 절연막(220)은 ONO(Oxide-Nitride-Oxide)구조의 물질로 이루어질 수 있다.
채널층(300)은 핀(110)이 제1 게이트(100)의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 채널층(300)이 핀(110)을 오버패스하는 형태로 형성된다. 이에 따라, 유효 채널의 길이가 핀(110)의 높이의 2배만큼 연장될 수 있다.
채널층(300)은 핀(110)을 기준으로, 양측으로 각각 소정의 거리가 이격되어 형성된 소스(320)와 드레인(330)을 포함한다. 소스(320)와 드레인(330) 사이에는 플로팅 바디(310)가 형성된다.
제2 게이트(500)는 채널층(300) 상에 형성된다. 제2 게이트(500)와 채널층(300) 또는 플로팅 바디(310) 사이에는 게이트 절연층(400)이 형성될 수 있다. 제2 게이트(500)와 게이트 절연층(400) 역시 오버패스 형상을 갖는다.
또한, 제2 게이트(500)는, 핀(110)을 기준으로, 양측 수평방향으로 연장되는 말단부(510)를 포함한다. 이 때, 실시예에 따른 반도체 소자(1)는 말단부(510)의 길이에 의해 문턱전압이동(Threshold voltage shift)의 크기가 변경될 수 있다. 말단부(510)의 길이에 따른 문턱전압이동은 후술하는 도 5를 참조하여 상세히 설명한다.
플로팅 바디(310)는 제 1 도전형(예를들어, p형) 반도체 물질로 주변과 전기적으로 고립될 수 있다. 소스(320)와 드레인(330)은 제 1 도전형과 반대 타입의 제 2 도전형(예를들어, n형) 반도체 물질로 형성된다. 또한, 소스(320)와 드레인(330)은 플로팅 바디(310)를 사이에 두고 플로팅 바디(310)의 양측과 접하며 서로 이격되어 형성될 수 있다.
플로팅 바디(310)는 소스(320)와 드레인(330) 사이에 하나 이상의 입계(grain boundary)를 가지고, 입계를 전하저장소로 이용할 수 있다.
플로팅 바디(310)는 소스(320)/드레인(330)을 포함한 주변과 전기적으로 고립된 것으로, 자체에 충격이온화로 발생된 반송자(carrier, 과잉 홀이나 전자)를 저장할 수 있으나, 플로팅 바디(310)를 이루는 반도체 물질의 입계에 저장되도록 함으로써, 소자의 바디 두께가 소스(320)/드레인(330)과의 경계에서 생기는 공핍층(미도시)의 최대 두께보다 작아도 채널 전도도에 영향을 줄 수 있다.
플로팅 바디(310)가 주변과 전기적으로 고립되기 위한 구체적인 구조는 다양하게 형성될 수 있다. 우선 양측으로 접하는 소스(320) 및 드레인(330)과는 반도체 도전형을 달리하여, pn 접합에 의한 공핍층(공핍 영역)으로 격리되도록 하고, 다른 주변과는 절연층이나 공기층을 사이에 두거나 비접촉 방식으로 격리하게 할 수 있다. 소스(320) 및 드레인(330) 이외의 다른 주변과도 pn 접합에 의한 공핍 영역으로 격리시킬 수 있다.
입계는 소스(320)와 드레인(330) 사이로 동작시 채널이 형성된 채널 영역(미도시)에만 형성될 수도 있고, 채널 영역 밑에만 형성될 수도 있으며, 채널 영역을 포함한 플로팅 바디(310) 전 영역에 형성될 수도 있다. 이때, 입계가 플로팅 바디(310) 중 채널 영역 밑에만 형성될 수 있다. 하지만, 공정 측면을 고려하면 플로팅 바디(310) 전 영역에 형성함이 용이하다.
입계가 채널 영역에 형성될 경우에는 소스(320)에서 주입된 반송자(구동용 반송자)의 일부가 저장하게 되어, 이로써, 차후 구동시 채널 전도도에 영향을 주게 되므로, 드레인(330) 쪽의 공핍 영역에서 충격이온화(impact ionization)로 과잉 홀(excess hole)을 유도하여 단기 기억 장치에 사용할 수 있다는 장점이 있다.
또한, 플로팅 바디(310)를 사이에 두고 상기 제 2 게이트(500)와 마주보는 위치에 제 1 게이트(100)가 더 형성된 구조에서, 상기 제 1 게이트(100)에 전하 저장층(210)이 포함된 게이트 절연층 스택을 구비하여 비휘발성 메모리 소자를 동시 구현하거나 장기기억 전환이 가능한 시냅스 모방 소자로 구현할 수 있다.
플로팅 바디(310)와 제 1 게이트(100) 사이에는, 전하 저장층(210)이 포함된 게이트 절연층 스택(210, 220, 230)이 형성될 수 있다. 여기서, 전하 저장층(210)은 홀이나 정공을 저장할 수 있는 물질층이면 어느 것도 가능하고, 일 예로 질화막(nitride)으로 형성할 수 있다. 기타 게이트 절연층 스택(210, 220, 230)은 터널링 절연막(230)과 블로킹 절연막(220)으로, 각각 산화막으로 형성할 수 있다.
플로팅 바디(310)는 폴리 실리콘이나 폴리 게르마늄 등 입계가 명확한 다결정 반도체 물질로 형성될 수 있다. 또한, 플로팅 바디(310)를 비정질 반도체 물질로 형성하는 것도 가능하다.
이와 같이, 플로팅 바디(310)를 단결정 반도체 기판이 아닌 다결정 또는 비정질 반도체 물질로 형성하게 되므로, 3차원 적층이 가능하게 된다.
채널층(300)이 핀(110)을 오버패스 하는 형태로 구성됨에 따라, 유효 채널의 길이는 핀(110)의 높이의 2배의 길이만큼 연장될 수 있다. 따라서, 유효 채널의 길이가 증가하며, 반도체 소자의 가중치를 저전력으로 정밀하게 조절할 수 있다.
드레인(330)은 제2 게이트(500)와 동일한 전압 라인을 공유할 수 있다. 드레인(330)과 제2 게이트(500)가 동일한 전압 라인을 공유함에 따라, 반도체 소자(1)의 크기를 절반으로 감소시킬 수 있다. 더불어, 4-터미널(terminal) 구조가 가지는 미시화에 대한 한계를 극복할 수 있다.
또한, 반도체 소자(1)가 추론 동작을 수행하는 경우, 제2 게이트(500)와 드레인(330)에 동일한 전압이 인가된다. 따라서, 소스 라인에서 출력 신호를 출력하는 이벤트 기반 동작(event-driven operation)이 가능하다. 더불어, 반도체 소자(1)가 FN 터널링(Fowler-Nordheim tunneling)을 통해 개별 반도체 소자들의 가중치를 저전력으로 정밀하게 조절할 수 있다.
도 3 및 도 4는 4개의 반도체 소자를 포함하는 4-터미널 구조(시냅스 어레이)의 구조의 일 예를 나타낸다. 도3 및 도 4에 도시된 시냅스 어레이를 이용하여, 시냅스 어레이를 셀로 포함하는 뉴럴 네트워크워크를 구성할 수 있다.
이하, 도 3 내지 도 5를 참조하여 실시예에 따른 반도체 소자를 이용하여 시냅스 어레이를 구성하는 경우, 시냅시 어레이의 동작 제어 방법을 설명한다.
먼저, 실시예에 따른 시냅스 어레이는 제2 게이트(500) 라인과 드레인(330) 라인이 통합됨에 따라, 제2 게이트(500)에 입력 전압이 인가되지 않는 경우, 제2 게이트(500)와 드레인(330)의 전압 차이가 0V로 유지된다. 따라서, 누설전류를 최소화할 수 있다.
도 3 및 도 4에 도시된 바와 같이, 제1 소자(S1)와 제2 소자(S2)는 제2 게이트, 드레인 라인(501)을 공유하고, 제3 소자(S3)와 제4 소자(S4)는 제2 게이트, 드레인 라인(502)을 공유한다. 제2 게이트 라인 및 드레인 라인으로는 입력 신호가 동시에 입력될 수 있다.
제1 소자(S1)와 제3 소자(S3)는 제1 게이트 라인(101) 및 소스 라인(321)을 공유한다. 그리고, 제2 소자(S2)와 제4 소자(S4)는 제1 게이트 라인(102)및 소스 라인(322)을 공유한다. 소스 라인에서는 출력 신호를 출력할 수 있다. 따라서, 이벤트 기반 동작이 가능하다.
소자의 시냅스 가중치를 설정하기 위해서는, 먼저 제1 소자(S1) 내지 제4 소자(S4) 중 시냅스 가중치를 설정하고자 하는 어느 하나의 반도체 소자를 타겟 반도체 소자로 설정한다. 그리고, 타겟 반도체 소자의 제1 게이트에 제 1 전압을 인가하고, 타겟 반도체 소자의 제2 게이트 및 드레인에 제2 전압을 인가하여 상기 타겟 반도체 소자의 가중치를 설정할 수 있다.
또한, 타겟 반도체 소자를 제외한 나머지 반도체 소자의 제1 게이트에 제2 전압을 인가한다. 그리고, 타겟 반도체 소자를 제외한 나머지 반도체 소자의 제2 게이트 및 드레인에 제3 전압을 인가하여 시냅스 어레이를 제어할 수 있다. 이 때, 타겟 반도체 소자에 인가하는 상기 제1 전압 및 상기 제2 전압간 전위차의 40~60%의 값을 가지도록 상기 제3 전압을 설정할 수 있다.
예를 들어, 상술한 4 개의 소자(S1, S2, S3, S4)는 시냅스 어레이를 구성한다. 제1 소자(S1)를 가중치 조절을 위한 타켓 소자로 설정하는 경우, 제1 소자(S1)와 제3 소자(S3)의 제1 게이트 라인(101)에는 프로그램 전압(VPGM)을 인가하고, 제1 소자(S1)와 제3 소자(S3)의 소스 라인(321)에는 프로그램 전압(VPGM)의 절반 값(VPGM /2)을 인가한다. 그리고, 제2 소자(S2)와 제4 소자(S4)의 제1 게이트 라인(102)은 접지한다.
제1 소자(S1)와 제3 소자(S3)의 제1 게이트 라인(101)에는 프로그램 전압(VPGM)을 인가하고, 제2 게이트, 드레인 라인(501)은 접지하여 FN 터널링 조건을 형성할 수 있다. 그리고, 제3 소자(S3) 및 제4 소자(S4)의 제2 게이트, 드레인 라인(502)에는 프로그램 전압(VPGM)의 절반 값(VPGM /2)을 인가한다.
이 경우, 말단부(510)의 길이가 길어지게 되면, 제2 게이트(500)가 주는 O V에 의해 소스(320)의 전압(VPGM /2)이 채널쪽에 영향을 미치지 않게 된다. 따라서, 말단부(510)의 길이가 길어지면, 프로그램 효율이 높아지게 된다. 말단부(510)의 길이가 짧아지는 경우, 소스(320)의 전압(VPGM /2)이 채널로 넘어올 수 있게 된다. 따라서, 말단부(510)의 길이가 짧아지는 경우, 프로그램의 효율은 감소하지만, 고집적 어레이를 만들 수 있다.
구체적으로, 도 5에 도시된 바와 같이, 말단부(510)의 길이가 50nm 내지 60nm인 경우를 경계로, 반도체 소자(1)의 문턱전압이동 특성이 크게 달라지게 된다. 말단부(510)의 길이를 연장하여 프로그램 효율을 높이고 싶은 경우, 말단부(510)가 60nm이상의 값을 가지도록 설정할 수 있다. 또한, 말단부(510)의 길이를 감소시켜 고직접 어레이를 생성하고 싶은 경우, 말단부(510)가 40nm 이하의 값을 가지도록 설정할 수 있다.
또한, 핀(110)이 제1 게이트(100)의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 채널(300)의 길이가 핀(110)의 높이의 2배만큼 연장 됨으로서, 반도체 소자(1)는 저전력으로 가중치를 정밀하게 조절할 수 있다.
도 6은 실시예에 따른 반도체 소자(1)의 게이트 전압에 따른 드레인 전류값을 나타낸다.
도 6에 도시된 바와 같이, 초기 상태(Initial state)인 경우, 프로그램 전압(VPGM)이 13V, 14V, 15V인 경우, 게이트 전압(Gate voltage)에 따른 드레인 전류값을 나타낸다. 도 4에 도시된 바와 같이 프로그램 전압이 증가할수록, 초기 상태(Initial state) 그래프가 우측으로 이동하는 형태를 가지며, 저전력으로도 드레인 전류의 양을 제어할 수 있다.
구체적으로, FN 터널링을 통해 전자나 정공을 주입함으로서, 반도체 소자(1)의 가중치를 조절할 수 있다. 주입된 전하들에 의해 장기적으로 가중치가 저장되며, 저장된 가중치와 전압의 곱이 전류로 나타나게 된다. 따라서, 벡터곱 연산을 위해 많은 수의 시냅스에서 흐르는 전류를 뉴런단에서 흘려주기 위해서는 반드시 저전력 동작이 가능해야 하며 이를 유효 채널의 길이를 증가시킴으로써 해결할 수 있다.
더불어, 유효 채널의 길이를 증가시킴으로써 안정적으로 여러 개의 가중치를 나타낼 수 있다. 또한, 유효 채널의 길이를 증가시킴에 따라, 쇼트 채널 효과(short channel effect)를 감소시킬 수 있으며, 반도체 소자(1)간 비균질성을 해소할 수 있다. 또한, 장기기억장치의 유효 부피가 증가함에 따라 시냅스 소자가 나타낼 수 있는 가중치를 안정적으로 구현할 수 있다.
이하, 도 7을 참조하여, 반도체 소자(1)의 채널 전자 밀도를 설명한다.
도 7의 (a)는 말단부(510)가 75nm로 형성된 경우의 전자 밀도를 도시하며, 도 5의 (b)는 말단부(510)가 25nm로 형성된 경우의 전자 밀도를 도시한다.
도 5에 도시된 바와 같이, 핀(110)이 제1 게이트(100)의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 제1 게이트(100)에서 일정 거리 이상으로 멀어지면 채널이 차단된다.
기타, 상술한 실시 예에 의한 소자의 동작방법은 종래 동작방법에 따르면 되고, 특히 시냅스 모방 소자로의 동작방법에 대해서는 본 출원인의 한국 등록특허 제10-1425857호를 참조할 수 있다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
1: 반도체 소자
100: 제1 게이트
300: 채널층
400: 게이트 절연층
500: 제2 게이트
210: 전하 저장층
220: 블로킹 절연막
230: 터널링 절연막
310: 플로팅 바디
320: 소스
330: 드레인

Claims (10)

  1. 기설정된 높이를 갖는 핀이 형성된 제1 게이트,
    상기 제1 게이트 및 상기 핀 상에 형성된 전하 저장층,
    상기 전하 저장층 상의 일부분에 형성된 채널층,
    상기 채널층 상에 형성된 게이트 절연층, 및
    상기 게이트 절연층 상에 형성된 제2 게이트를 포함하고,
    상기 핀이 상기 제1 게이트의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 상기 채널은 상기 핀을 오버패스하는 형태로 형성된 것인, 오버패스형 반도체 소자.
  2. 제1항에 있어서,
    상기 핀을 기준으로, 양측으로 각각 소정의 거리가 이격되어 상기 채널에 형성된 소스와 드레인을 포함하며,
    상기 드레인은, 상기 제2 게이트와 동일한 전압 라인을 공유하는, 오버패스형 반도체 소자.
  3. 제1항에 있어서,
    상기 채널층과 상기 전하 저장층 사이에 형성된 터널링 절연막, 및
    상기 전하 저장층과 상기 제1 게이트 사이에 형성된 블로킹 절연막을 포함하는, 오버패스형 반도체 소자.
  4. 제2항에 있어서,
    상기 소스와 드레인 사이에 하나 이상의 입계(grain boundary)를 가지고 있는 오버패스형 반도체 소자.
  5. 제2항 또는 제3항에 있어서,
    상기 제2 게이트는,
    상기 핀을 기준으로, 양측으로 연장되는 말단부를 포함하는, 오버패스형 반도체 소자.
  6. 제2항에 있어서,
    상기 소스 및 상기 드레인은 pn접합으로 접하고, 상기 제1 게이트와 제 2게이트의 전압에 의해 FN(Fowler-Nordheim) 터널링으로 생성된 전하(charge)가 상기 전하 저장층에 저장되는, 오버패스형 반도체 소자.
  7. 하나 이상의 반도체 소자로 구성된 시냅스 어레이에 있어서,
    상기 반도체 소자는, 기설정된 높이를 갖는 핀이 형성된 제1 게이트, 상기 제1 게이트 및 상기 핀 상에 형성된 전하 저장층, 상기 전하 저장층 상의 일부분에 형성된 채널층, 상기 채널층 상에 형성된 게이트 절연층, 및 상기 게이트 절연층 상에 형성된 제2 게이트를 포함하고, 상기 핀이 상기 제1 게이트의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 상기 채널은 상기 핀을 오버패스하는 형태로 형성되며,
    상기 시냅스 어레이는, 제1 반도체 소자와 제2 반도체 소자가 제2 게이트 라인과 드레인 라인 모두를 공유하고, 제3 반도체 소자와 제4 반도체 소자는 제2 게이트 라인과 드레인 라인 모두를 공유하며,
    상기 제1 반도체 소자와 상기 제3 반도체 소자는 제1 게이트 라인 및 소스 라인을 각각 공유하고, 상기 제2 반도체 소자와 상기 제4 반도체 소자는 제1 게이트 라인 및 소스 라인을 각각 공유하도록 형성되며, 상기 제 2게이트 라인 및 드레인 라인에 동시에 입력 신호를 수신하고, 상기 소스 라인에서 출력 신호를 출력하는 이벤트 기반 동작(event-driven operation)이 가능한, 시냅스 어레이.
  8. 하나 이상의 반도체 소자로 구성된 시냅스 어레이의 제어 방법에 있어서,
    상기 반도체 소자는, 기설정된 높이를 갖는 핀이 형성된 제1 게이트, 상기 제1 게이트 및 상기 핀 상에 형성된 전하 저장층, 상기 전하 저장층 상의 일부분에 형성된 채널층, 상기 채널층 상에 형성된 게이트 절연층, 및 상기 게이트 절연층 상에 형성된 제2 게이트를 포함하고, 상기 핀이 상기 제1 게이트의 중심부에서 높이 방향으로 돌출된 형상으로 형성됨에 따라, 상기 채널은 상기 핀을 오버패스하는 형태로 형성되며, 상기 시냅스 어레이는, 제1 반도체 소자와 제2 반도체 소자가 제2 게이트 라인과 드레인 라인 모두를 공유하고, 제3 반도체 소자와 제4 반도체 소자는 제2 게이트 라인과 드레인 라인 모두를 공유하며, 상기 제1 반도체 소자와 상기 제3 반도체 소자는 제1 게이트 라인 및 소스 라인을 각각 공유하고, 상기 제2 반도체 소자와 상기 제4 반도체 소자는 제1 게이트 라인 및 소스 라인을 각각 공유하도록 형성되며, 상기 제 2게이트 라인 및 드레인 라인에 동시에 입력 신호를 수신하고, 상기 소스 라인에서 출력 신호를 출력하는 이벤트 기반 동작(event-driven operation)이 가능하고,
    상기 제1 반도체 소자 내지 상기 제4 반도체 소자 중 시냅스 가중치를 설정하고자 하는 어느 하나의 반도체 소자를 타겟 반도체 소자로 설정하는 단계,
    상기 타겟 반도체 소자의 제1 게이트에 제 1 전압을 인가하는 단계, 및
    상기 타겟 반도체 소자의 제2 게이트 및 드레인에 제2 전압을 인가하여 상기 타겟 반도체 소자의 가중치를 설정하는 단계를 포함하는, 시냅스 어레이 제어 방법.
  9. 제8항에 있어서,
    상기 제1 반도체 소자 내지 상기 제4 반도체 소자 중 상기 타겟 반도체 소자를 제외한 나머지 반도체 소자의 제1 게이트에 상기 제2 전압을 인가하는 단계, 및
    상기 나머지 반도체 소자의 제2 게이트 및 드레인에 제3 전압을 인가하는 단계
    를 더 포함하는, 시냅스 어레이 제어 방법.
  10. 제9항에 있어서,
    상기 제3 전압을 인가하는 단계는,
    상기 타겟 반도체 소자에 인가하는 상기 제1 전압 및 상기 제2 전압간 전위차의 40~60%의 값을 가지도록 상기 제3 전압을 설정하는 단계
    를 포함하는, 시냅스 어레이 제어 방법.
KR1020220070131A 2021-11-18 2022-06-09 오버패스형 채널을 포함하는 반도체 소자 KR102514654B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/KR2022/013956 WO2023090611A1 (ko) 2021-11-18 2022-09-19 오버패스형 채널을 포함하는 반도체 소자
US17/987,234 US20230153590A1 (en) 2021-11-18 2022-11-15 Semiconductor device including overpass-type channel

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20210159121 2021-11-18
KR1020210159121 2021-11-18

Publications (1)

Publication Number Publication Date
KR102514654B1 true KR102514654B1 (ko) 2023-03-29

Family

ID=85800096

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220070131A KR102514654B1 (ko) 2021-11-18 2022-06-09 오버패스형 채널을 포함하는 반도체 소자

Country Status (2)

Country Link
KR (1) KR102514654B1 (ko)
WO (1) WO2023090611A1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140079468A (ko) * 2011-11-15 2014-06-26 소이텍 이중 게이트 프리차지 및 디코드 트랜지스터들을 갖는 감지 증폭기
KR20210027995A (ko) * 2019-09-03 2021-03-11 서울대학교산학협력단 더블 게이트를 갖는 반도체 소자 및 뉴럴 네트워크 내 타겟 반도체 소자의 시냅스 가중치를 설정하는 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180072942A (ko) * 2016-12-22 2018-07-02 서울대학교산학협력단 반도체 물질의 입계를 전하저장소로 이용하는 반도체 소자
JP2018107317A (ja) * 2016-12-27 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6783710B2 (ja) * 2017-06-22 2020-11-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140079468A (ko) * 2011-11-15 2014-06-26 소이텍 이중 게이트 프리차지 및 디코드 트랜지스터들을 갖는 감지 증폭기
KR20210027995A (ko) * 2019-09-03 2021-03-11 서울대학교산학협력단 더블 게이트를 갖는 반도체 소자 및 뉴럴 네트워크 내 타겟 반도체 소자의 시냅스 가중치를 설정하는 방법

Also Published As

Publication number Publication date
WO2023090611A1 (ko) 2023-05-25

Similar Documents

Publication Publication Date Title
KR101695737B1 (ko) 흥분/억제 기능을 포함하는 신경 모방 소자
US5027171A (en) Dual polarity floating gate MOS analog memory device
US5825063A (en) Three-terminal silicon synaptic device
US5627392A (en) Semiconductor structure for long term learning
KR102058579B1 (ko) 뉴런 모방 소자 및 회로
US5253196A (en) MOS analog memory with injection capacitors
US20050128812A1 (en) EEPROM device with substrate hot-electron injector for low-power programming
KR102473579B1 (ko) 가중치 소자 및 이의 작동 방법
US10651316B2 (en) Synaptic semiconductor device and neural networks using the same
US11777006B2 (en) Nonvolatile memory device
KR101526554B1 (ko) 셀 스트링 및 이를 이용한 어레이
KR101517915B1 (ko) 셀 스트링 및 이를 이용한 어레이
KR102514654B1 (ko) 오버패스형 채널을 포함하는 반도체 소자
KR101954254B1 (ko) 재구성 가능한 신경모방 소자 및 어레이
US20230125501A1 (en) Capacitor device for unit synapse, unit synapse and synapse array based on capacitor
US20230153590A1 (en) Semiconductor device including overpass-type channel
JP2846822B2 (ja) ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法
KR101452836B1 (ko) 셀 스트링 및 이를 이용한 어레이
KR102227365B1 (ko) 더블 게이트를 갖는 반도체 소자 및 뉴럴 네트워크 내 타겟 반도체 소자의 시냅스 가중치를 설정하는 방법
KR102631772B1 (ko) 공명 터널링 뉴로모픽 트랜지스터, 이진 뉴런 소자 및 신경망 소자
KR102456357B1 (ko) 시냅스 모방 소자 및 어레이
KR102565801B1 (ko) 인공신경망 연산 장치
US20220285381A1 (en) Semi-conductor device having double-gate and method for setting synapse weight of target semi-conductor device within neural network
KR102617104B1 (ko) 플로팅 게이트 기반 3 단자 아날로그 시냅스 소자 및 제조 방법
KR20230164302A (ko) 단기 기억 소자와 장기 기억 소자를 결합한 메모리 셀과 이를 이용한 어레이 및 그 동작방법과 제조방법

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant