KR101517915B1

KR101517915B1 - 셀 스트링 및 이를 이용한 어레이

Info

Publication number: KR101517915B1
Application number: KR1020140011565A
Authority: KR
Inventors: 이종호
Original assignee: 서울대학교산학협력단
Priority date: 2014-01-29
Filing date: 2014-01-29
Publication date: 2015-05-06

Abstract

본 발명은 신경 모방 기술을 구현할 수 있는 셀 스트링에 관한 것이다. 상기 셀 스트링은, 트렌치에 의해 분리된 쌍둥이 핀으로 형성된 담장형 반도체; 측벽에 절연물질이 도포된 트렌치의 내부에 형성된 바디 전극; 상기 담장형 반도체의 표면에 스택 구조로 형성된 게이트 절연막 스택; 및 상기 게이트 절연막 스택의 상부에 형성된 다수 개의 제어 전극;을 구비한다. 각 셀 소자는 바이어스 조건에 따라 터널링 트랜지스터 또는 게이티드 다이오드로 동작하여 게이트 절연막 스택의 전하저장층에 저장된 전하를 감지하여 비트라인으로 제공함에 따라 시냅스의 흥분 전달 기능을 모방하거나, MOS 트랜지스터 또는 비휘발성 트랜지스터로 동작하여 시냅스의 억제 기능을 모방함으로써, 시냅스의 다양한 기능들을 모델링할 수 있게 된다.

Description

셀 스트링 및 이를 이용한 어레이{Cell string and array having the cell strings}

본 발명은 둘 이상의 셀 소자들을 구비하는 셀 스트링 및 이들을 이용한 어레이에 관한 것으로서, 더욱 구체적으로는, 신경 모방(neuromorphic) 기술에서 시냅스, 시냅스 어레이, 뉴런(neuron)과 시냅스(synapse) 기능을 시뮬레이션할 수 있는 셀 스트링 및 이들을 이용한 어레이에 관한 것이다.

낸드 플래시 메모리 등에서 메모리 집적도를 높이기 위해, 메모리 셀 소자 및 이들이 직렬로 연결된 셀 스트링의 구조에 대한 연구가 계속되고 있다.

또한, 최근 뉴런과 시냅스 기능을 시뮬레이션하고자 하는 신경모방기술에 있어서도, 고집적의 메모리 기능과 이를 연결한 스트링 및 어레이에 대한 요구가 증가되고 있다. 시냅스의 기능을 메모리 소자를 이용하여 시뮬레이션해 내는 것이 가능한데, 이 경우 메모리 소자들에 대한 신뢰성, 저전력, 저잡음과 재현성 등의 우수한 특성들이 필요하다. 특히, 인간의 뇌를 흉내내고자 하는 경우, 약 10¹⁴개 이상의 시냅스를 메모리 셀로 구현해야 하므로 집적도를 크게 높이는 것이 필요하다.

뉴런의 기본 기능은 자극을 받았을 경우 전기를 발생시켜 다른 세포에 정보를 전달하는 것이다. 이렇게 발생하는 전기 신호를 활동전위(活動電位:action potential)라고 한다. 뉴런은 크게 세 가지 부분으로 나눌 수 있다. 핵이 있는 세포 부분이 신경세포체이며, 다른 세포에서 신호를 받는 부분이 수상돌기(樹狀突起:dendrite), 그리고 다른 세포에 신호를 주는 부분이 축삭돌기(軸索突起:axon)이다. 돌기 사이에 신호를 전달하는 부분은 시냅스(synapse)라고 한다.

뉴런은 다른 신경세포나 자극수용세포에서 자극을 받아 다른 신경세포 또는 샘세포로 자극을 전달하는데, 이러한 자극의 상호교환은 시냅스에서 일어난다. 1개의 신경세포는 다수의 시냅스를 통하여 자극을 받아 흥분을 통합한 후 신경세포체에 가까운 축삭 돌기에서 전기적 스파이크로 축삭 돌기로 전달하여 시냅스에 도달한다.

이와 같이, 뉴런의 흥분이 시냅스를 거쳐 다른 신경세포에 전해지는 것을 흥분 전달이라고 한다. 시냅스에서의 흥분전달은 신경섬유로부터 세포체 또는 수상돌기 방향으로만 전해지고, 역방향으로는 전달되지 않으므로, 전체로서 한 방향으로만 흥분을 전달하게 된다.

또한, 시냅스는 단지 흥분을 전달하는 중계장소일 뿐만 아니라 거기에 도착하는 흥분의 시간적ㆍ공간적 변화에 따라 가중을 일으키거나, 또는 억제를 일으켜 신경계의 고차적인 통합작용을 가능하게 하고 있다.

한편, 시냅스는 흥분을 전달하는 것 이외에 흥분 억제하는 작용을 가진 것도 있다. 이런 것을 억제성 시냅스라고 한다. 어떤 신경섬유를 따라 전달되어 온 흥분이 억제성 시냅스에 도달하면 거기에서 억제성 전달물질이 분비된다. 이 물질은 시냅스에 접하는 신경세포의 세포막에 작용하여 그 세포의 흥분(활동전위의 발생)을 억제하는 작용이 있다. 그 때문에 억제성 전달물질이 작용하고 있는 동안, 다른 시냅스에 도달한 흥분은 전달되지 않게 된다.

이와 같이, 뉴런은 하나 또는 둘 이상의 신경 세포로부터 전달된 흥분을 시냅스를 통해 다음 신경 세포로 전달하는 흥분 전달 기능을 수행하거나, 다수 개의 신경 세포로부터 전달된 흥분들을 통합하여 다음 신경 세포로 전달하는 흥분 통합/전달 기능을 수행하거나, 흥분 억제하는 억제 기능을 수행하게 된다.

기존 신경모방 소자는 소위 멤리스터로 대표되는 RRAM, PRAM과 SRAM을 기반으로 하고 있다. RRAM과 PRAM의 경우, 셀 소자의 면적을 작게 할 수 있으나, 내구성 문제와 소자 어레이 특성 산포가 문제되고 있으며, 누설전류 문제를 막기 위한 구현이 어려운 선택소자를 요구하고 있다. 특히, 이들 소자는 신경모방의 필수기능인 흥분 여기(excitatory) 및 흥분 억제(inhibitory) 기능을 원천적으로 구현할 수 없는 문제를 가지고 있다. SRAM의 경우, 내구성이나 재현성은 매우 우수하지만 하나의 시냅스를 구현하기 위해 8개의 트랜지스터를 사용하므로 초저전력과 초고밀도에는 근본적으로 부적합하다. 미래의 초저전력/초고집적 지능 시스템 구현은 필연적인데, 여기에는 기존의 소자 성능을 크게 개선하는 새로운 신경모방 소자가 필요하다.

멤리스터를 기반으로 하는 연구에서 시냅스 어레이뿐만 아니라 뉴런의 기능구현이 필요한데, 대부분 하나의 뉴런을 위해 수십 개의 MOS 트랜지스터를 사용하고 있어 집적도나 전력소모에 문제가 있다. 비록, 멤리스터 기반 시냅스 모방소자가 집적도는 우수하지만 선택소자가 반드시 필요하다는 단점이 있고, 소자의 특성 산포가 크고 내구성이 취약한 것은 물질 고유 특성에 가까운 것이기 때문에 그 한계가 있다고 불 수 있다. 또한 뉴런을 구현하기 위한 회로나 주변회로가 멤리스터 소자와 융합되기보다 그냥 독립적으로 집적되어 융합의 시너지 효과가 약하다.

본 발명은 이러한 뉴런과 시냅스들이 수행하는 흥분 통합/전달/억제, 그리고 기억강화(potentiation) 및 기억약화(depression) 등과 같은 다양한 기능들을 모방하되 작은 셀 면적으로 구현할 수 있는 신경 모방 소자를 제안하고자 한다.

또한 가능한 한 작은 크기의 읽기 전압으로 셀 스트링 및 어레이를 동작하는 방법을 제공하고자 한다.

한국공개특허공보 제 1999-0077091호 한국등록특허공보 제 10-0860134호 한국등록특허공보 제 10-0994451호

전술한 문제점을 해결하기 위한 본 발명은 뉴런과 시냅스의 기능인 흥분 전달 기능, 흥분 통합/전달 기능, 억제 기능 등을 모방할 수 있는 셀 스트링 및 어레이를 제공하는 것을 목적으로 한다.

또한, 본 발명의 다른 목적은 뉴런과 시냅스의 전술한 기능들을 모방할 수 있으면서 메모리 어레이의 집적도를 향상시킬 수 있는 셀 스트링 및 어레이를 제공하는 것이다.

전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징은 직렬로 연결된 다수 개의 셀 소자들을 구비하는 셀 스트링에 관한 것으로서,

반도체 기판; 상기 반도체 기판으로부터 돌출되어 제1 방향을 따라 소정의 길이를 갖도록 형성되며, 상기 제1 방향을 따라 형성된 트렌치에 의해 분리된 쌍둥이 핀으로 형성된 담장형 반도체; 상기 트렌치의 측벽에 절연 물질이 도포되어 형성된 분리 절연막; 분리 절연막이 형성된 트렌치의 내부에 형성된 바디 전극; 상기 담장형 반도체의 표면에 형성된 게이트 절연막 스택; 및 상기 게이트 절연막 스택의 상부에 제1 방향과 수직인 제2 방향을 따라 형성된 다수 개의 제어 전극;을 구비하고,

상기 담장형 반도체는 반도체 기판으로부터 순차적으로 적층된 제1 반도체층, 제2 반도체층 및 제3 반도체층을 구비하고, 제1 반도체층 및 제3 반도체층은 제1 유형의 불순물이 도핑되고, 제2 반도체층 및 상기 바디 전극은 제2 유형의 불순물이 도핑된 것을 특징으로 하며, 상기 바디 전극의 하부면은 상기 제2 반도체층과 연결된 것을 특징으로 하며, 상기 담장형 반도체의 쌍둥이 핀에는 셀 스트링이 각각 구성되고 상기 셀 스트링들은 바디 전극과 제1 반도체층을 서로 공유하는 것을 특징으로 한다.

전술한 제1 특징에 따른 셀 스트링에 있어서, 상기 담장형 반도체의 제3 반도체층, 제1 반도체층 및 바디 전극은 고농도 도핑되고, 제2 반도체층은 저농도 도핑된 것이 바람직하다.

전술한 제1 특징에 따른 셀 스트링에 있어서, 상기 바디 전극의 상부 표면에 절연 물질이 도포된 제6 절연막; 및 제6 절연막을 제외한 상기 담장형 반도체의 상부 표면과 측면 일부에 에피택셜 성장시켜 형성된 제5 반도체층;을 더 구비하고,

상기 트렌치의 하부면에 확산층을 더 구비하고, 상기 바디 전극을 높은 농도로 도핑된 반도체 물질로 구성하고, 상기 확산층은 바디 전극의 불순물이 제2 반도체층으로 확산되어 형성된 것이 바람직하다.

전술한 제1 특징에 따른 셀 스트링에 있어서, 상기 셀 스트링은 담장형 반도체의 적어도 하나의 일단에 형성된 스트링 선택 소자를 더 구비하고,

상기 스트링 선택 소자는 제어 전극, 상기 제어 전극 아래에 형성된 게이트 절연막 스택, 상기 게이트 절연막 스택 아래에 배치된 담장형 반도체로 형성된 것이 바람직하다.

전술한 제1 특징에 따른 셀 스트링에 있어서, 상기 게이트 절연막 스택은 담장형 반도체의 표면에 순차적으로 형성된 제1, 제2 및 제3 절연막으로 구성되거나, 담장형 반도체의 표면에 순차적으로 형성된 제2 및 제3 절연막으로 구성되거나, 담장형 반도체의 상부표면에 형성된 제3 절연막과 담장형 반도체의 측면으로부터 순차적으로 형성된 제1, 제2 및 제3 절연막으로 구성되거나, 담장형 반도체의 제1 반도체층 및 제3 반도체층의 표면에 형성된 제1, 제2 및 제3 절연막과 담장형 반도체의 나머지 표면에 형성된 제2 및 제3 절연막으로 구성되는 것이 바람직하며,

상기 제1 및 제2 절연막이 모두 전하 저장이 가능한 물질로 구성되거나, 제1 및 제2 절연막 중 하나가 전하 저장이 가능한 전하 저장 물질로 구성된 것이 더욱 바람직하다.

전술한 제1 특징에 따른 셀 스트링에 있어서, 제3 반도체층은 비트 라인과 연결되며, 제1 반도체층은 공통 드레인 라인(Common Drain Line; CDL)과 연결되며, 바디 전극은 공통 바디 라인(Common Body Line)과 연결되고, 각 제어 전극은 워드 라인과 연결된 것이 바람직하다.

전술한 제1 특징에 따른 셀 스트링에 있어서, 상기 담장형 반도체의 쌍둥이 핀은 제3 반도체층의 상부 또는 아래에 제4 반도체층을 더 구비하고, 상기 제4 반도체층은 제3 반도체층과 동일한 유형의 불순물로 도핑되고 제3 반도체층보다 에너지 밴드갭이 작은 것이 바람직하다.

전술한 제1 특징에 따른 셀 스트링에 있어서, 상기 셀 스트링은 반도체 기판과 제1 반도체층의 사이에 형성된 제1 웰을 더 구비하며, 상기 제1 웰은 제1 반도체층의 불순물과 반대 유형의 불순물로 도핑된 것이 바람직하다.

전술한 제1 특징에 따른 셀 스트링에 있어서, 상기 게이트 절연막 스택은 전하 저장이 가능한 전하 저장층을 구비하고, 상기 전하 저장층은 단일층으로 구성되거나, 서로 다른 유전상수를 갖는 물질 또는 전하를 저장하는 트랩의 깊이가 서로 다른 물질들로 이루어진 적어도 2개의 층으로 구성된 것이 바람직하다.

전술한 제1 특징에 따른 셀 스트링에 있어서, 상기 셀 스트링은 제3 반도체층의 상부 및 바디 전극의 상부에 절연막을 더 구비하고, 상기 게이트 절연막 스택은 담장형 반도체의 상부표면에 형성된 제3 절연막과 담장형 반도체의 측면으로부터 순차적으로 형성된 제1, 제2 및 제3 절연막으로 구성된 것이 바람직하다.

전술한 제1 특징에 따른 셀 스트링에 있어서, 셀 스트링이 상하 또는 좌우로 배치되어 연결된 것을 특징으로 하며, 상기 셀 스트링은 담장형 반도체의 적어도 하나의 일단에 형성된 스트링 선택 소자를 더 구비하고,

전술한 제1 특징에 따른 셀 스트링에 있어서, 상기 제3 반도체층은 비트 라인과 연결되며, 상기 제3 반도체층을 통해 상기 비트 라인으로 흐르는 전류 중 지배적인 전류는

읽기 전압 인가에 의해 제3 반도체층과 제2 반도체층의 접합면에 발생되는 전하의 터널링에 기인한 전류; 읽기 전압 인가에 의해 제3 반도체층의 표면의 공핍 영역에 생성된 전자와 정공의 이동에 의한 전류; 및 제2 반도체층의 측면에 형성된 채널을 통해 제3 반도체층의 다수 캐리어가 제1 반도체층으로의 이동에 기인한 전류 중 하나인 것이 바람직하며,

상기 터널링에 기인한 전류와 상기 전자와 정공의 이동에 의한 전류는 같은 방향으로 흐르도록 하고, 상기 제3 반도체층의 다수 캐리어가 제1 반도체층으로의 이동에 기인한 전류는 상기 터널링에 기인한 전류와 반대방향으로 흐로도록 하는 것이 더욱 바람직하다.

본 발명의 제2 특징에 따른 셀 어레이는, 전술한 제1 특징에 따른 셀 스트링들이 일 방향을 따라 복수개 배열되어 있는 것으로서, 반도체 기판위에 형성된 복수 개의 셀 스트링들; 상기 셀 스트링들을 교차하며 형성된 복수 개의 워드 라인들; 상기 셀 스트링들의 각각의 일단 또는 양단과 전기적으로 연결된 복수 개의 비트 라인들; 상기 셀 스트링들의 각각을 선택하기 위한 하나 이상의 스트링 선택 라인; 셀 스트링들의 바디 영역들을 하나로 연결하는 공통 바디(CB); 및 셀 스트링들의 제1 반도체층들을 하나로 연결하는 공통 드레인(CD);을 구비하고,

반도체 기판으로부터 돌출된 담장형 반도체들은 그 중심에 형성된 트렌치에 의해 분리된 쌍둥이 핀으로 구성되고. 각 쌍둥이 핀에 셀 스트링을 형성하여 단일의 담장형 반도체에 셀 스트링들이 쌍으로 형성되며, 쌍으로 형성된 셀 스트링들은 트렌치에 형성된 바디 전극과 제1 반도체층에 형성된 드레인 전극을 공유하는 것이 바람직하다.

전술한 제2 특징에 따른 셀 어레이에 있어서, 상기 셀 스트링들의 일단과 공통 바디의 사이에 배치되어 상기 셀 스트링의 바디 영역을 선택하기 위한 공통 바디 라인; 및 상기 셀 스트링들의 일단과 공통 드레인의 사이에 배치되어 상기 셀 스트링의 드레인 영역을 선택하기 위한 공통 드레인 라인;을 더 구비하는 것이 바람직하다.

본 발명에 따른 셀 스트링은 각 셀 소자들이 일렬로 연결되고, 각 셀은 터널링 전계효과트랜지스터(Tunneling Field Effect Transistor; 이하 'TFET' 라 한다.) 구조, 게이티드 다이오드(Gated Diode) 구조와 수직형 MOSFET을 융합되게 구비하고 게이트 절연막 스택에 전하 저장 기능을 구비함으로써, 생물학적 시냅스의 주요 기능을 모방하고 나아가 뉴런의 기능을 모방할 수 있도록 한다. 특히, 본 발명의 소자가 융합된 구조에서 게이티드 다이오드 대신 TFET으로 동작시키면 더 낮은 동작전압에서 상기 시냅스의 기능을 구현할 수 있다.

또한, 본 발명의 셀 어레이에서, 두 개의 셀 스트링이 하나의 담장형 구조물에 쌍으로 형성될 수 있고, 상기 두 셀 스트링과 교차하는 어떤 하나의 워드라인에 두 개의 쌍둥이 셀이 구비되고, 이 쌍둥이 셀에서 수직형 MOSFET의 바디와 드레인에 해당하는 영역이 공유되어 셀 면적을 크게 줄 일 수 있다.

또한, 본 발명의 셀 스트링은 면적을 최소화하는 형태로 배열되어 어레이를 구현할 수 있고, 셀 스트링이나 어레이를 활용하여 신경모방기술에 필수적인 뉴런 등의 기능을 작은 면적에서 모방할 수 있다.

또한, 본 발명에 따른 셀 스트링은, 셀 소자들이 일렬로 연결되고 각 셀 소자는 Gated diode, TFET과 융합되어 집적된 MOSFET 또는 비휘발성 MOSFET로 구성하여 TFET과 MOSFET의 상대적인 전류크기를 조절하면, 전류가 비트라인으로 흐르거나 그 반대로 흐르게 할 수 있어, 시냅스의 흥분과 억제 기능을 모방할 수 있게 된다.

또한, 제3 반도체층의 상부 및 한 측면과 수직형 MOSFET의 측면 채널에 전하 저장층을 포함하는 게이트 절연막 스택을 구현하여 프로그램과 이레이져 동작을 통해 전하의 저장량이나 유형(전자 또는 정공)을 조절하여 셀에서 흥분이나 억제에 해당하는 전류의 크기를 조절할 수 있다.

또한, 본 발명에 따른 셀 스트링은 담장형 반도체의 길이 방향을 따라 트렌치를 형성하고, 트렌치의 측벽에 절연막을 형성하고 트렌치의 내부에 저항이 낮은 고농도 도핑된 바디 전극을 형성하고, 바디 전극과 제2 반도체층을 연결시킴으로써, 제2 반도체층을 통해 흐르는 전류에 의한 ohmic drop을 크게 줄일 수 있다.

끝으로, 본 발명의 셀 스트링에서 하나의 셀 소자가 대략 4F²또는 그 이하의 면적을 가짐으로써 셀 크기를 극소화할 수 있고 동시에 셀 및 스트링의 우수한 내구성과 균일성을 제공하고 있다.

도 1은 본 발명의 바람직한 제1 실시예에 따른 셀 스트링의 셀 소자를 도시한 사시도이다.
도 2 및 도 3은 본 발명의 바람직한 제1 실시예에 따른 셀 스트링의 셀 소자에 있어서, 도 1의 A-A' 방향 및 B-B' 방향에 대한 단면도들이다.
도 4는 본 발명의 제1 실시예에 따른 셀 스트링에 있어서, 인가되는 전압에 따라 동작되는 메카니즘을 설명하기 위하여 도시한 개념도들이다.
도 5는 본 발명의 제2 실시예에 따른 셀 스트링의 셀 소자를 도시한 사시도이다.
도 6은 본 발명의 제3 실시예에 따른 셀 스트링의 셀 소자를 도시한 사시도이다.
도 7은 본 발명의 제4 실시예에 따른 셀 스트링의 셀 소자를 도시한 사시도이다.
도 8은 본 발명의 제5 실시예에 따른 셀 스트링의 셀 소자를 도시한 사시도이다.
도 9는 본 발명의 바람직한 제1 내지 제3 실시예, 제5 실시예에 따른 셀 스트링의 셀 소자에 있어서, 게이트 절연막 스택의 다른 실시 형태를 도시한 사시도이다.
도 10은 본 발명의 바람직한 제1 내지 제3 실시예, 제5 실시예에 따른 셀 스트링의 셀 소자에 있어서, 게이트 절연막 스택의 또 다른 실시 형태를 도시한 사시도이다.
도 11은 본 발명의 바람직한 제1 내지 제3 실시예, 제5 실시예에 따른 셀 스트링의 셀 소자에 있어서, 게이트 절연막 스택의 또 다른 실시 형태를 도시한 사시도이다.
도 12는 본 발명의 바람직한 제1 내지 제3 실시예, 제5 실시예에 따른 셀 스트링의 셀 소자에 있어서, 게이트 절연막 스택의 또 다른 실시 형태를 도시한 사시도이다.
도 13은 본 발명의 제1 실시예에 따른 셀 스트링에 있어서, 각 셀 소자에 대한 등가 회로도들이다.
도 14는 본 발명의 제1 실시예에 따른 셀 스트링에 있어서, 셀 소자들에 대한 도시한 등가 모델이다.
도 15은 본 발명의 따른 셀 스트링을 이용한 어레이에 대한 제1 실시예를 도시한 회로도이다.
도 16는 본 발명의 따른 셀 스트링을 이용한 어레이에 대한 제2 실시예를 도시한 회로도이다.
도 17는 본 발명의 따른 셀 스트링을 이용한 어레이에 대한 제3 실시예를 도시한 회로도이다.
도 18은 본 발명의 따른 셀 스트링을 이용한 어레이에 대한 제4 실시예를 도시한 회로도이다.
도 19는 본 발명의 따른 셀 스트링을 이용한 어레이에 대한 제5 실시예를 도시한 회로도이다.
도 20은 본 발명의 따른 셀 스트링을 이용한 어레이에 대한 제6 실시예를 도시한 회로도이다.

본 발명에 따른 셀 스트링 및 이들의 어레이는 뉴런과 시냅스로 구성되는 신경 세포의 기능을 모방하여 동작될 수 있는 것을 특징으로 한다. 특히, 뉴런은 다른 신경 세포로부터 전달된 흥분을 시냅스를 통해 다음 신경 세포로 전달하거나(흥분 전달 기능), 다수의 다른 신경 세포로부터 전달된 흥분들을 통합하여 시냅스를 통해 다음 신경 세포로 전달하거나(흥분 통합/전달 기능), 흥분을 억제하는 기능(억제 기능)을 수행한다.

본 발명의 시냅스 모방소자는 생물학적 시냅스의 흥분 전달/억제 기능을 모방하고 동시에 장기 기억(Long term memory), 단기 기억(Short term memory) 그리고 기억강화 및 기억약화를 모방하면서 극소면적을 갖도록 구현되는 것을 특징으로 한다.

본 발명에 따른 셀 스트링은 뉴런과 시냅스에 의한 흥분 전달 기능, 흥분 통합/전달 기능, 및 억제 기능을 그대로 모방하여 동작할 수 있는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 셀 스트링의 구조 및 동작에 대하여 구체적으로 설명한다.

< 셀 스트링 >

본 발명에 따른 셀 스트링은, 다수 개의 셀 소자들을 담장형 반도체를 따라 직렬로 연결하고 일단 또는 양단에 스트링 선택 소자를 배치함으로써, 다수 개의 시냅스들을 구비하는 신경세포의 기능을 모방하는 것을 특징으로 한다. 또한, 단일의 담장형 반도체의 중심을 따라 트렌치를 형성하여 쌍둥이 핀으로 구성한 후 쌍둥이 핀에 각각 셀 스트링을 형성하고, 상기 셀 스트링들은 바디 전극과 공통 드레인 라인을 공유하도록 함으로써, 소자의 크기를 최소화시킬 수 있는 것을 특징으로 한다.

이하, 도 1 내지 도 3을 참조하여, 본 발명의 바람직한 제1 실시예에 따른 셀 스트링의 구조 및 셀 스트링에 형성된 셀 소자의 구조를 설명한다. 도 1은 본 발명의 바람직한 제1 실시예에 따른 셀 스트링에 있어서, 단일의 담장형 반도체에 형성된 2개의 셀 소자들을 도시한 사시도이며, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이며, 도 3은 도 1의 B-B'선을 따라 절단한 단면도이다.

도 1 내지 도 3을 참조하면, 상기 셀 스트링은, 반도체 기판(1), 반도체 기판위에 제1, 제2, 제3 반도체층(2,3,4)들이 순차적으로 형성된 담장형 반도체, 담장형 반도체의 트렌치에 형성된 바디 전극(15), 담장형 반도체가 형성되지 않은 반도체 기판의 상부에 일정한 높이로 형성된 격리 절연막(5), 상기 담장형 반도체와 격리 절연막의 표면에 스택 구조로 형성된 게이트 절연막 스택(130), 상기 게이트 절연막 스택들위에 각각 형성된 다수 개의 제어 전극(10), 확산층(16)을 구비한다.

셀 스트링에서 제어 전극, 그 아래 형성된 게이트 절연막 스택, 게이트 절연막 스택 아래에 배치된 제3, 제2 및 제1 반도체층 및 바디 전극은 단일의 셀 소자를 구성하고, 하나의 담장형 반도체에는 두 개의 셀 소자가 존재하며, 이 두 개의 셀 소자에서 제3 반도체층은 적어도 전기적으로 분리된다. 상기 셀 스트링의 적어도 일단은 상기 담장형 반도체의 일단에 형성된 스트링 선택 소자를 통하여 외부와 전기적으로 연결되는 것을 특징으로 한다.

한편, 상기 스트링 선택 소자는 셀 스트링의 일단에 형성되거나 양단에 형성될 수 있다.

상기 격리 절연막(5)은, 도 1에 도시된 바와 같이, 담장형 반도체가 형성되지 않은 반도체 기판의 상부에 형성되되 제1 반도체층의 상부 표면에 해당하는 높이까지 형성되거나, 제1 반도체층 및 제2 반도체층의 일부 높이까지 형성될 수도 있다.

상기 담장형 반도체는 길이 방향인 제1 방향을 따라 형성되며, 제어 전극은 제1 방향과 수직 방향인 제2 방향을 따라 형성된다. 한편, 상기 게이트 절연막 스택은 셀 소자마다 분리되어 구성되는 경우 상기 제2 방향을 따라 형성되며, 게이트 절연막 스택이 상기 셀 스트링에서 셀 소자마다 분리되지 않을 경우, 전체 표면에 형성될 수 있다.

상기 담장형 반도체는 제1, 제2 및 제3 반도체층이 순차적으로 구성된다. 제3 반도체층(4)은 비트 라인(이하, 'BL'로 표기한다)의 전극 단자와 전기적으로 연결되며, 제2 반도체층(3)은 바디 전극(15)과 연결되며, 제1 반도체층(2)은 공통 드레인 라인(Common Draine Line; 이하 'CDL' 이라 한다)의 전극 단자와 전기적으로 연결된다.

상기 담장형 반도체는 제1 방향을 따라 상부 표면으로부터 제2 반도체층의 일부 깊이까지 트렌치가 형성된 것을 특징으로 하며, 트렌치의 측벽에는 절연물질이 도포된 분리 절연막(6)이 형성된 것을 특징으로 한다. 본 발명에 따른 셀 스트링은 단일의 담장형 반도체에 상기 트렌치를 중심으로 하여 양측에 전기적으로 분리된 2개의 셀 스트링으로 구성함으로써, 집적도를 향상시킬 수 있다. 또한, 단일의 담장형 반도체에 형성된 2개의 셀 스트링에 있어서, 트렌치의 양측에 배치된 셀 소자들은 바디 전극, 제2 반도체층 및 제1 반도체층을 서로 공유하게 된다.

상기 바디 전극(15)은 측벽에 분리 절연막(6)이 형성된 트렌치의 내부에 반도체 물질이 채워져 형성되며, 상기 바디 전극은 제2 반도체와 동일 유형의 불순물이 고농도 도핑된 것을 특징으로 한다. 상기 바디 전극(15)의 하부면에는 바디 전극의 도핑 불순물이 확산되어 형성된 확산층(16)을 더 구비하고, 상기 확산층(16)을 매개로 하여 상기 바디 전극(15)은 제2 반도체층과 연결된다.

이와 같이, 제2 반도체층보다 고농도 도핑된 확산층이 형성된 경우, 상기 바디 전극은 도전성 물질로 구성될 수도 있다.

제2 반도체층은 불순물이 저농도 도핑된 것이 바람직하며, 저농도 도핑된 제2 반도체층의 불순물이 고농도 도핑된 바디 전극과 연결됨으로써, 제2 반도체층이 외부 단자와 연결될 때, 제1 방향을 따른 저항을 크게 감소시킬 수 있게 된다.

상기 담장형 반도체의 제1 및 제3 반도체층(2, 4)은 제1 유형의 불순물로 고농도 도핑되며, 제2 반도체층(3)는 제1 유형과 반대 유형인 제2 유형의 불순물로 상대적으로 낮게 도핑되며, 바디 전극(15)은 제1 유형과 반대 유형인 제2 유형의 불순물로 고농도 도핑되는 것이 바람직하다. 필요에 따라 제1 반도체 영역의 상부는 하부에 비해 상대적으로 낮게 도핑될 수 있다.

본 발명에 따른 셀 스트링의 셀 소자는 읽기 전압이 인가되면, 게이트 절연막 스택의 전하 저장층에 저장된 전하의 상태에 따라, 제3 반도체층에서의 전류의 크기와 방향이 달라 질 수 있다. 본 발명의 셀 소자는 3가지 소자(게이티드 다이오드, TFET, 그리고 MOSFET)의 기능이 작은 면적에서 융합되어 구현되도록 설계된다. 제3 반도체층, 제2 반도체층 및 바디 전극이 게이티드 다이오드(Gated Diode)와 터널링 전계효과트랜지스터(TFET)로 동작되거나, 제3 반도체층, 제2 반도체층 및 제1 반도체층이 비휘발성 MOS 트랜지스터로 동작되도록 구성된다. 이하 설명에서, 일례로, 제1, 제2, 제3 반도체층, 그리고 확산층을 각각 n형, p형, n형, 그리고 p형으로 도핑된 것으로 하고, 특히, 제3 반도체층은 높은 농도로 도핑되어 n+라 한다.

게이티드 다이오드(Gated Diode)는, 제어 전극 아래에 PN 다이오드 접합을 적어도 하나 이상 갖는 구조를 말한다. 게이티드 다이오드를 구성하기 위하여, 제3 및 제2 반도체층은 서로 다른 유형의 불순물로 도핑되어 PN 접합을 형성하며, 제3 및 제2 반도체층의 표면에 전하 저장층을 갖는 게이트 절연막 스택 및 제어 전극이 형성됨에 따라, 제3 및 제2 반도체층은 게이티드 다이오드(Gated Diode)를 구성하게 된다. 이때, 제2 반도체층과 전기적으로 연결된 바디 전극은 고농도 도핑됨으로써 제2 반도체층의 전극 역할을 하게 되어 제2 반도체층의 저항을 감소시키게 된다. 본 명세서상의 셀 소자에서, 게이티드 다이오드의 동작에 의한 전류는 'GIDL 전류'라 표기한다. 읽기동작에서 GIDL 전류가 발생하는 경우, 게이트 절연막 스택의 하부에 위치한 제3 반도체층의 표면이 공핍되고 (energy band의 휨을 의미) 여기서 전자-정공 쌍(EHP)이 형성되고 전자는 비트라인으로 흐르고 정공은 바디 전극으로 흐른다. 제3 반도체층의 측면 및 표면에 형성된 게이트 절연막 스텍에 있는 전하 저장층에 전자가 많이 저장되면 그에 비례하여 GIDL 전류가 증가한다.

터널링 전계효과트랜지스터(TFET)는 제3 반도체층, 제2 반도체층, 확산층 및 바디 전극으로 구성되며, 여기서 제3 반도체층 및 확산층은 구동 전압의 바이어스 조건에 따라 각각 소스 및 드레인으로 동작할 수 있다. 여기서, 상기 분리 절연막(6)은 이 TFET의 게이트 절연막이 되고, 바디 전극은 게이트 전극이 된다. 이 상황에서 결과적으로 게이트 전극과 드레인이 서로 연결되어 동작한다. 본 명세서상의 셀 소자에서, TFET의 동작에 의한 전류는 'TFET 전류'라 한다. 이 TFET 전류는 셀 소자에서 GIDL 전류와 방향이 같다. 읽기 동작에서 TFET 전류가 발생하는 경우, 바디 전극이 게이트로 작용하고 분리 절연막은 게이트 절연막으로 작용하며, 바디 전극에 적절한 전압(음의 전압)이 주어지면 제2 반도체 층의 에너지밴드가 크게 휘어 제3 반도체층과 제2 반도체층의 접합에서 band-to-band 터널링이 일어남에 따라 전자는 비트라인으로 흐르고 정공은 바디 전극으로 흐르게 된다.

MOS 트랜지스터 또는 비휘발성 MOS 트랜지스터는 제3 반도체층, 제2 반도체층 및 제1 반도체층으로 구성되며, 여기서 상기 담장형 반도체의 제1, 제2 및 제3 반도체층은 MOS 트랜지스터의 드레인, 채널이 형성되는 바디, 그리고 소스 영역이 될 수 있다. 특히, 적어도 제2 반도체 영역 표면에 형성된 게이트 절연막 스택이 전하저장층을 포함하는가의 여부에 따라 MOS 트랜지스터 또는 비휘발성 트랜지스터로 동작될 수 있도록 구성된 것을 특징으로 한다. 제1 및 제3 반도체층은 동일한 제1 유형의 불순물로 고농도 도핑되며, 제2 반도체층은 제1 유형과는 반대인 제2 유형의 불순물로 저농도 도핑된 것을 특징으로 한다. 상기 반도체 기판은 제2 유형의 불순물로 도핑된 것이 바람직하다. 예컨대, 도 1과 같이, 적어도 제2 반도체층의 측면에 형성된 게이트 절연막 스택에 전하 저장층(8)을 구비하는 경우 비휘발성 트랜지스터로 동작될 수 있으며, 제2 반도체층의 측면에 형성된 게이트 절연막 스택에 전하 저장층을 구비하지 않는 경우 MOS 트랜지스터로 동작될 수 있다. 본 명세서상의 셀 소자에서, MOS 트랜지스터 또는 비휘발성 MOS 트랜지스터의 동작에 의한 전류는 'MOS 전류'라 표시한다. 이 MOS 트랜지스터의 동작에 따른 전류는 상기 게이티드 다이오드나 TFET의 전류와 반대 방향으로 흐른다. 읽기 동작에서 MOS 전류가 발생하는 경우, 제어전극(10)에 적절한 전압을 인가하고 제1 반도체층에는 제3 반도체층보다 적어도 높은 양(+)의 전압을 인가하여 제2 반도체층의 표면에 채널이 형성되고, 상기 채널을 통해 제3 반도체층의 다수 캐리어(여기서 전자)가 제1 반도체층으로 흐른다. 상기 게이트 절연막 스택에 전하저장층을 포함하는 경우, 전자가 저장되면 문턱전압이 높아서 MOS 전류가 감소하고, 정공이 저장되면 MOS 전류가 증가한다.

본 발명에 따른 셀 스트링의 셀 소자는, 전술한 바와 같이, 게이트 절연막 스택에 있는 전하 저장층에 저장된 전하의 극성이나 양에 따라 읽기 동작에서 비트라인(BL)으로 전류를 흘리거나 반대 방향으로 흐르게 할 수 있다. 상기 셀 소자에서 TFET과 Gated Diode는 비트라인으로 전자를 공급하는 형태로 동작할 수 있고, MOS 트랜지스터 또는 비휘발성 MOS 트랜지스터는 비트라인으로부터 전자를 공급받는 형태로 동작한다. 상기 셀 소자에서 전자의 양은 조절될 수 있기 때문에 전류의 양이 조절될 수 있고, 또한 전류의 방향도 조절되기 때문에 시냅스의 흥분 및 억제 전달기능을 모방할 수 있게 된다. 상기 셀 소자에서 게이트 절연막 스택의 구조나 물질을 조절하고 학습을 위한 펄스를 특정 조건으로 인가하면 저장된 전하가 짧은 시간에 빠져나와 short term 기억을 구현할 수 있고, 또한 학습을 위한 펄스를 조절하면 저장된 전하가 천천히 빠져나오게 하여 long term 기억을 구현할 수 있다. 시냅스와 뉴런의 동작에 따라 학습을 조절하면 결국 상기 전하 저장층에 저장되는 전하의 유형이나 양을 조절할 수 있고, 결국 비트라인으로 흐르거나 반대 방향으로 흐르는 전류의 양을 조절할 수 있다. 이를 STDP(Spike Timing Dependent Plasticity)라 한다. 즉, 앞단 뉴런과 뒷단 뉴런 사이에서 특정 셀 소자가 시냅스 기능을 흉내내고 있는 상황에서, 이 셀 소자가 뒷단 뉴런을 여기시키거나 억제시키는 기여 정도에 따라 학습이 조정되어 기억이 강화(potentiation)되거나 약화(depression)되는 것을 의미한다. 이하, 도 4를 참조하여 본 발명의 제1 실시예에 따른 셀 소자의 각 동작을 설명한다.

도 4는 본 발명의 제1 실시예에 따른 셀 소자의 동작을 설명하기 위하여 각 동작 모드에서의 단면을 도시한 것이다. 도 4에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 셀 소자는, 일례로 상기 제3 반도체층 및 제1 반도체층은 N+(N형 불순물이 고농도로 도핑된 것을 말함)로 도핑되어 있고, 상기 제2 반도체층이 P형 불순물로 도핑되어 있고, 바디 전극이 P+로 도핑되어 있다고 가정한다.

먼저, 도 4의 (a)는 일례로 시냅스의 흥분 전달 기능을 위한 TFET 전류를 설명하기 위한 것이다. 도 4의 (a)를 참조하면, 게이트 절연막 스택의 전하저장층(8)에 전자(e-)가 저장되어 있는 상태에서, 바디 전극(15)에 음의 전압이 인가되고, 제어전극(10)에 읽기전압(즉, 양의 작은 전압)이 인가되고, 제3 반도체층(4)에 0 V가 인가된 경우, TFET 동작이 활성화되어 제3 반도체층(4)에서 바디 전극(15)으로 정공이 공급되고 제3 반도체층으로 전자가 공급되어 BL로부터 바디 전극으로 TFET 전류가 흐르게 된다. 이때, 전자가 제3 반도체층의 상부 및 측벽에 있는 전하저장층에 저장되어 있어 GIDL 전류도 흐를 수 있으며, 이 전류는 TFET 전류가 같은 방향으로 흐른다. 이 GIDL 전류는 상기 전하저장층에 저장된 전하의 양과 유형에 따라 그 크기가 달라진다. 다만, 제어전극에 양의 전압이 인가되어 있기 때문에 GIDL 전류의 크기가 작다. 이때 비휘발성 MOS 트랜지스터의 채널을 구성하는 제2 반도체층의 측벽에 있는 전하저장층에 많은 전자가 저장되어 있는 것으로 가정하였기에 이 트랜지스터의 문턱전압이 증가하여 MOS 전류는 상대적으로 적다. 결과적으로 BL로부터 전류가 셀 소자로 흐르는 형태이고 이를 일례로 시냅스의 흥분전달기능으로 정의하였다. 필요에 따라 이를 억제 전달기능으로 정의할 수 있다.

다음, 도 4의 (b)는 일례로 시냅스의 억제 기능을 모방하기 위한 MOS 전류를 설명하기 위한 것이다. 도 4의 (b)에 도시된 바와 같이, 제2 반도체의 측면에 형성된 채널 근처의 전하저장층에 작은 양의 전자가 저장되어 있는 상태에서, 제어 전극 및 제1 반도체층에 양의 전압이 인가되고, 바디 전극에 음의 전압이 인가되고, 제3 반도체층에 0 V가 인가된 경우, 제2 반도체층(3)의 측면에 채널 역할을 하는 반전층이 형성되고, 제2 반도체층의 양측에 배치된 제3 및 제1 반도체층은 각각 MOS 트랜지스터의 소스(source) 및 드레인(drain)으로 동작하게 된다. 그 결과, 제3 반도체층의 다수 캐리어인 전자가 제2 반도체층의 채널을 통해 제1 반도체층으로 이동하게 되고, 이에 따라 3 반도체층과 연결된 BL로 전류가 흘러들어가게 된다. 이때, TFET 전류와 GIDL 전류를 합한 것보다 MOS 전류가 더 지배적이 된다. 이를 시냅스의 억제 전달기능으로 정의하였다. 필요에 따라 이를 흥분 전달기능으로 정의할 수 있다. 상기 도 4의 (a)와 (b)를 설명함에 있어 읽기 동작에 따른 바이어스 조건은 동일하다. 읽기 바이어스 조건을 바꾸어 동작하는 일례를 설명한다.

다음, 도 4의 (c)는 일례로 시냅스의 흥분 전달 기능을 위한 GIDL (Gate-Induced Drain Leakage)전류를 설명하기 위하여 도시한 개념도이다. 도 4의 (a), (b)와 읽기 동작에서 바이어스 조건이 변경되어 GIDL 전류가 증가하도록 한다. 일례로, 제어전극의 전압은 음으로 인가되고, 바디 전극의 전압은 0 V로 인가된다. 제3 반도체층은 0 V 또는 양의 전압이 인가되고, 제1 반도체층은 제3 반도체층보다 높은 양의 전압이 인가된다. 도 4의 (c)에 도시된 바와 같이, 게이트 절연막 스택의 전하저장층(8)에 전자(e-)가 저장되어 있는 상태에서, 상기 변화된 읽기동작 바이어스가 인가된 경우, 제어 전극 하부의 제3 반도체층(4)의 표면에 공핍 영역이 발생하고, 공핍 영역에서 에너지밴드가 크게 휘어 전자-정공 쌍(EHP)의 생성이 증가되고, 전자와 정공이 각각 제3 반도체층과 제2 반도체층을 통해서 이동하게 되고, 그 결과 GIDL 전류가 흐르게 된다. 이때 TFET 전류는 크게 억제된다. 또한 전하저장층에 전자가 많이 저장되어 있어, MOS 전류도 크게 줄어든다. 이렇게 형성된 GIDL 전류가 비트 라인으로부터 셀 소자로 흐르는 것에 의해, 상기 셀 소자는 시냅스의 흥분 전달 기능을 모방하게 된다. 상기 GIDL 전류는 게이트 절연막 스택 내의 전하저장층에 저장된 양 또는 음 전하의 종류 및 양에 따라 그 전류값이 바뀌게 된다.

반대로, 게이트 절연막 스택의 전하저장층에 정공이 주입되어 있는 경우, 제3 반도체층과 제2 반도체층의 사이에 흐르는 GIDL 전류가 감소하게 된다.

이와 같이, 본 발명에 따른 셀 스트링의 셀 소자에서 전하저장층에 저장된 전하의 유형 및 양, 그리고 인가되는 바이어스 조건에 따라 제3 반도체층, 제2 반도체층 및 바디 전극이 읽기 동작에서 TFET 및 Gated Diode 중 어느 하나로 또는 동시에 동작될 수 있다. 다만 GIDL 전류를 크게 하기 위해서는 통상 제어전극의 전압을 음으로 크게 인가해야 하는 문제가 있을 수 있다. 그러나, TFET으로 동작시키는 경우, 상대적으로 낮은 전압을 적용할 수 있다.

여기서, 도 1에 도시된 바와 같이 상기 격리 절연막(5)이 담장형 반도체가 형성되지 않은 반도체 기판의 상부에 형성되되 제1 반도체층의 상부 표면의 높이까지 형성된 경우, 상기 게이트 절연막 스택 및 제어 전극이 상기 제3 및 제2 반도체층의 측면의 전영역에 형성된다. 따라서, 상기 제어 전극에 구동 전압이 인가되면, 게이트 절연막 스택과 맞닿은 제2 반도체층의 측면의 모든 영역에 채널이 형성되어, MOS 트랜지스터로 구동된다.

한편, 다른 실시 형태에 따라, 상기 격리 절연막(5)이 담장형 반도체가 형성되지 않은 반도체 기판의 상부에 형성되되, 제2 반도체층의 일부 높이까지 형성된 경우, 상기 게이트 절연막 스택 및 제어 전극이 상기 제3 반도체층의 측면의 전영역과 제2 반도체층의 측면의 일부 영역에 형성되며, 제2 반도체층의 측면 중 제1 반도체층과 맞닿는 일부 영역에는 형성되지 않게 된다. 이 경우, 프린징 전계를 이용하거나 바이어스 조건을 조절하여 제2 반도체층에서 제1 반도체층으로 전류를 잘 흐르게 하는 것이 바람직하다.

따라서, 상기 제어 전극에 구동 전압이 인가되면, 제어 전극 아래의 제2 반도체층의 측면 영역은 채널이 형성된다. 그리고, 제어 전극에 인가된 구동 전압에 의해 제어 전극의 측면에 프린징 전계(fringing electric field)가 발생되고, 프린징 전계에 의해 제2 반도체층의 측면 영역에 반전층(inversion layer)이 형성된다. 그 결과, 제2 반도체층의 측면에 제3 반도체층과 제1 반도체층을 연결시키는 채널이 형성되어, 제1, 제2, 제3 반도체층이 MOS 트랜지스터로 구동된다. 또한 제1 반도체층에 전압을 조절하여 상기 프린징 전계에 의해 반전층이 생기는 영역을 MOSFET 동작에서 핀치오프(pinch-off)영역으로 하여 동작하게 할 수 있다.

도1 내지 도4에서 도시된 게이트 절연막 스택은 기본적으로 3층으로 구성되어 있다. 이는 일례에 해당하고 층 수의 변화 및 물질의 변화가 가능하다. 상기 게이트 절연막 스택이 제1, 제2, 제3 절연막으로 구성되어 있지만, 제2 절연막의 경우 도전성을 가지는 물질도 가능하다. 기본적으로 트랩(trap)을 가지고 있어 전자나 정공을 저장할 수 있으며, 도전성 물질로 구성되는 경우 나노 크기의 dot이나 얇을 반도체나 도전성 물질로도 가능하다. 전하 저장은 특정 층에만 국한하지 않고 저장될 수 있으며, 바람직하게는 제2 절연막에 저장될 수 있다. 제1과 제2 절연막 층에도 동시에 전하가 저장될 수 있다. 이들 절연막은 트랩을 포함할 경우, 그 에너지 깊이나 농도가 서로 다르게 구성될 수 있고, 밴드갭이나 유전상수도 다르게 구성될 수 있다. 본 발명에 따른 게이트 절연막 스택의 다양한 실시 형태에 대해서는 후술한다.

이하, 본 발명의 셀 스트링에 대한 다양한 실시예를 설명한다.

도 5는 본 발명의 제2 실시예에 따른 셀 스트링의 셀 소자를 도시한 사시도이다. 도 5를 참조하면, 본 발명의 제2 실시예에 따른 셀 스트링은, 제3 반도체층의 상부에 제3 반도체층과 동일한 유형의 불순물로 도핑된 제4 반도체층(13)을 더 구비하는 것을 특징으로 한다. 상기 제4 반도체층(13)은 제3 반도체층보다 에너지 밴드갭이 작은 물질로 구성되는 것이 바람직하며, 그 예로서 SiGe 등이 사용될 수 있다. 에너지 밴드갭이 작은 물질은 같은 제어전극 전압 하에서 GIDL을 더 많이 일으키는 효과가 있어 이를 이용하여 GIDL 전류를 증가시킬 수 있다. 도 5에서는 상기 제4 반도체층이 제3 반도체층의 상부에 형성되어 있지만, 제3 반도체층의 하부에 존재할 수 있고, 이때 도핑을 위한 불순물 유형은 제2 반도체층이나 제3 반도체층과 같을 수 있다.

도 6은 본 발명의 제3 실시예에 따른 셀 스트링의 셀 소자를 도시한 사시도이다. 도 6을 참조하면, 본 발명의 제3 실시예에 따른 셀 스트링은, 반도체 기판과 제1 반도체층의 사이에 제1 웰(well)(11)을 더 구비하는 것을 특징으로 한다. 상기 제1 웰은 제1 반도체층에 도핑된 불순물과 반대 유형의 불순물로 도핑된 것을 특징으로 한다. 상기 웰을 구비하여 인가되는 바이어스의 크기 또는 극성을 조절함으로써 제2 반도체층에 다양한 극성과 크기의 전압을 인가할 수 있는 특징이 있다.

도 7은 본 발명의 제4 실시예에 따른 셀 스트링의 셀 소자를 도시한 사시도이다. 도 7을 참조하면, 본 발명의 제4 실시예에 따른 셀 스트링은, 제1 반도체층(4)의 상부 표면에 제4 절연막(12)을 더 구비하는 것을 특징으로 한다.

본 실시예에 따른 셀 소자에 있어서, 상기 담장형 반도체의 상부와 측면에는 코너가 있는데, 이 코너 부분은 전계집중효과가 있어 장점도 될 수 있지만 공정의 방법에 따라 그 모양이 달라질 수 있어 균일성에 문제가 될 수 있다. 따라서, 상기 담장형 반도체의 상부에 두꺼운 제6 절연막(18)을 더 추가함으로써, 담장형 반도체의 상부와 모서리부분은 사용하지 않고 측면만을 이용할 수 있도록 하는 것도 가능하다. 도 7에서 게이트 절연막 스택의 구조가 변화되었다. 담장형 반도체의 상부에 제4 및 제6 절연막을 구비하고 있어 제1 및 제2 절연막이 없이 제3 절연막만 구비되어 있다. 다만, 담장형 반도체의 측면에는 제1 내지 제3 절연막이 형성되어 있다. 격리절연막(5) 위에도 제3 절연막만 형성되어 있다.

도 8은 본 발명의 제5 실시예에 따른 셀 스트링의 셀 소자를 도시한 사시도이다. 도 8을 참조하면, 본 발명의 제5 실시예에 따른 셀 스트링은, 바디 전극의 상부 표면에 두꺼운 제6 절연막(18)을 더 구비하고, 담장형 반도체의 상부 표면 및 측면에 반도체를 얇게 에피택셜 성장(epitaxial growth)시켜 형성한 제5 반도체층(17)을 더 구비한다. 상기 제5 반도체층은 N 또는 P 형 불순물이 저농도 도핑된 반도체층으로 구성되거나 진성(Intrinsic) 반도체층으로 구성되는 것이 바람직하다. 이와 같이, 담장형 반도체의 표면과 게이트 절연막 스택의 사이에 에피택셜 성장된 제5 반도체층(17)을 더 구비함으로써, 셀 소자에서 게이티드 다이오드가 동작할 경우, 제5 반도체층에 의해 에너지 밴드(Energy Band)의 휘어짐(Bending) 현상이 더 잘 일어나게 되어 GIDL 전류가 증가하게 된다. 상기 제5 반도체층(17)은 실리콘보다 밴드갭이 작은 물질로 성장할 수 있고, 일례로 SiGe을 또는 Ge을 성장할 수 있다.

이 때, 제4 절연막(18)을 두꺼운 두께로 바디 전극의 상부 표면에 형성함으로써, 바디 전극의 양측에 형성된 셀 소자들이 전기적으로 연결되지 않도록 하는 것이 바람직하다.

전술한 바와 같은 본 발명의 다양한 실시예에 따른 셀 스트링은 흥분 전달 기능과 억제 기능을 갖는 신경 세포에서의 시냅스와 뉴런의 기능을 모방할 수 있다. 하나의 셀 스트링에는 여러 개의 셀 소자가 일렬로 연결되어 있고, 각 셀 소자는 신경세포에서의 시냅스 기능을 모방하고 있다. 따라서 하나의 셀 스트링에서 연결되어 있는 여러 개의 셀은 신경세포의 뉴런이 여러 개의 시냅스와 연결된 구성을 흉내 낼 수 있다. 즉, 본 발명에 따른 셀 스트링의 셀 소자에 있어서, 터널링 트랜지스터 구조 및/또는 게이티드 다이오드 구조를 비휘발성 MOS 트랜지스터와 융합하여 구현함으로써, 흥분 및 억제 전달 기능을 모방함으로써, 뉴런과 시냅스의 다양한 기능들을 모방할 수 있게 된다.

이하, 전술한 제1 내지 제5 실시예에 따른 셀 스트링에 있어서, 게이트 절연막 스택의 다양한 실시 형태들을 설명한다.

본 발명의 제1 내지 제5 실시예에 따른 셀 스트링의 게이트 절연막 스택은 담장형 반도체의 표면과 격리 절연막의 표면의 형성되되, 담장형 반도체의 길이 방향인 제1 방향과 수직인 제2 방향을 따라 형성된다. 따라서, 상기 제어 전극과 게이트 절연막 스택은 담장형 반도체의 길이 방향(즉, 셀 스트링의 길이 방향)에 대한 수직 방향을 따라 형성된다. 만약, 게이트 절연막 스택이 상기 셀 스트링에서 셀 소자마다 분리되지 않을 경우, 전체 표면에 형성될 수 있다.

또한, 상기 게이트 절연막 스택은 전하 저장층을 포함하는 스택 구조로 형성되는 것을 특징으로 한다.

보다 구체적으로는, 상기 게이트 절연막 스택은 전하 저장층 / 블록킹 절연막으로 형성되거나, 터널링 절연막 / 전하 저장층 / 블록킹 절연막으로 형성되거나, 터널링 절연막 / 전하 저장층으로 형성될 수 있다. 또한, 상기 전하 저장층은 단일층으로 형성되거나, 적어도 둘 이상의 층이 적층되어 구성되되 각 층은 서로 다른 유전상수를 갖는 물질 또는 전하를 저장하는 트랩의 깊이가 서로 다른 물질들로 구성될 수 있다.

상기 전하 저장층은 질화막, 금속 산화물, 나노 입자 및 도전성 물질 중에서 선택된 어느 하나로 구성될 수 있다. 상기 제3 반도체층은 제3 반도체층의 상부 표면과 측면이 만나는 모서리 부분이 둥글게 라운딩된 구조(rounded structure)로 형성함으로써, 상기 게이트 절연막 스택이 상기 모서리가 라운딩된 제3 반도체층을 감싸며 형성되도록 하는 것이 바람직하다. 이 경우, 제어전극으로부터의 전계 집중효과를 다소 억제하여 소자 동작에 따른 내구성을 개선할 수 있다.

본 발명에 따른 셀 소자는 상기 전하 저장층을 2층 이상으로 구성하되, 각 층은 유전 상수가 서로 다른 물질들로 형성함으로써, 데이터를 짧은 기간 저장하는 단기간 기억(short-term memory)와 데이터를 긴 기간 저장하는 장기간 기억(long-term memory)의 동시 구현이 가능하도록 하는 것이 바람직하다. 상기 전하저장층이 2층으로 구성된 경우, 아래층에는 단기간 메모리를 구현하고 위층에는 장기간 메모리로 구현할 수 있다. 프로그램이나 이레이져 동작에서 펄스의 크기나 폭, 그리고 개수를 조절하면 단기간 및 장기간 메모리를 구현할 수 있다.

이하, 도면을 참조하여 게이트 절연막 스택의 다양한 실시 형태들을 설명한다.

도 1을 참조하면, 게이트 절연막 스택의 제1 실시 형태는 담장형 반도체의 표면 및 격리 절연막의 표면에 순차적으로 제1, 제2 및 제3 절연막(7,8,9)이 형성된 것을 특징으로 한다. 여기서, 제1 절연막은 터널링 절연막으로 구성되며, 제2 절연막은 전하를 저장할 수 있는 전하 저장층으로 구성되며, 제3 절연막은 블록킹 절연막으로 구성될 수 있다.

도 9를 참조하면, 게이트 절연막 스택의 제2 실시 형태는 담장형 반도체의 표면 및 격리 절연막의 표면에 순차적으로 제2 및 제3 절연막(8,9)이 형성된 것을 특징으로 한다. 여기서, 제2 절연막은 전하를 저장할 수 있는 전하 저장층으로 구성되며, 제3 절연막은 블록킹 절연막으로 구성될 수 있다. 제2 절연막은 두 가지 다른 유전상수나 밴드갭을 포함하는 절연막으로 구성될 수 있다.

도 10을 참조하면, 게이트 절연막 스택의 제3 실시 형태는 담장형 반도체의 표면에는 제1, 제2 및 제3 절연막이 순차적으로 형성되고, 격리 절연막의 표면에는 제2 및 제3 절연막이 순차적으로 형성된 것을 특징으로 한다. 여기서, 제1 절연막은 터널링 절연막으로 구성되며, 제2 절연막은 전하를 저장할 수 있는 전하 저장층으로 구성되며, 제3 절연막은 블록킹 절연막으로 구성될 수 있다.

도 11을 참조하면, 게이트 절연막 스택의 제4 실시 형태는 담장형 반도체의 상부 표면 및 제3 반도체층의 측면에는 제1, 제2 및 제3 절연막이 형성되되, 제2 반도체층의 측면 및 제1 반도체층의 일부 측면에는 제2 및 제3 절연막이 형성된 것을 특징으로 한다. 여기서, 제1 절연막은 터널링 절연막으로 구성되며, 제2 절연막은 전하를 저장할 수 있는 전하 저장층으로 구성되며, 제3 절연막은 블록킹 절연막으로 구성될 수 있다. 제2 절연막은 전하를 저장할 수 있고 밴드갭이나 유전상수가 다른 두 층으로 구성될 수 있다. 예를 들어 바디 전극이 폴리실리콘으로 p+로 높게 도우핑되고 제3 반도체층은 n+로 높게 도우핑된 반면, 제2 반도체층과 제1 반도체층의 상부는 낮게 각각 p와 n형으로 도핑될 수 있다. 공정과정에서 제1 절연막을 형성하기 전에 열산화막을 성장하면 상기 높게 도핑된 영역에 훨씬 두꺼운 산화막이 성장한다. 제2 반도체층이나 제1 반도체층의 상부 일부에 성장된 산화막을 제거한 후에도 상기 높게 도핑된 영역에는 여전히 열산화막이 남아 있기 때문에 이러한 구조를 구현할 수 있다.

도 12를 참조하면, 게이트 절연막 스택의 제5 실시 형태는 담장형 반도체 및 격리 절연막의 표면에 제1, 제2 및 제3 절연막이 순차적으로 형성되되, 제1 절연막은 담장형 반도체의 제1 반도체층의 상부표면과 측면, 및 제3 반도체층의 측면에만 형성된 것을 특징으로 한다. 여기서, 제1 절연막은 터널링 절연막으로 구성되며, 제2 절연막은 전하를 저장할 수 있는 전하 저장층으로 구성되며, 제3 절연막은 블록킹 절연막으로 구성될 수 있다. 제2 절연막은 전하를 저장할 수 있고 밴드갭이나 유전상수가 다른 두 층으로 구성될 수 있다.

전술한 제5 실시 형태에 따른 게이트 절연막 스택의 제조 공정을 살펴보면, 제3 및 제1 반도체층을 고농도 도핑하고 제2 반도체층이 저농도 도핑된 상태에서, 제1 절연막을 형성하기 위해 열산화막을 성장하면, 고농도 도핑된 제3 및 제1 반도체층의 측면에는 두꺼운 제1 절연막이 형성되고 저농도 도핑된 제2 반도체층의 측면에는 얇은 제1 절연막이 형성된다. 제1 절연막을 전체적으로 얇게 에칭하면 제2 반도체층의 측면에는 제1 절연막이 제거되고 제3 및 제1 반도체층의 측면에만 제1 절연막이 잔존하게 된다. 그 위에 제2 및 제3 절연막을 형성하면, 제5 실시 형태에 따른 게이트 절연막 스택을 구성할 수 있게 된다.

본 발명에 따른 셀 스트링에 있어서, 선택된 셀 소자에 저장된 전하의 유형과 양에 따라 BL로부터 제3 반도체층으로 전류가 흐를 수 있으며, 이러한 동작은 시냅스의 흥분 전달 기능에 대응할 수 있다. 상기 셀 스트링에서 다른 셀 소자는 제3 반도체층에서 BL로 전류가 흐를 수 있으면, 이러한 동작은 시냅스의 억제 전달 기능에 대응될 수 있다. 한편, 셀 스트링에 있는 다수 개의 셀 소자로부터 동시에 전류를 읽을 수 있으며, 셀 소자의 상태에 따라 BL로 전류가 흐르거나 그 반대로 흐를 수 있다. 이 BL에 연결되는 뉴런은 상기 전류의 방향이나 크기에 따라 firing을 시키거나 firing을 억제시킬 수 있다. 그리고, 셀 스트링을 구성하는 모든 워드라인에 연결된 제어 전극들에 동시에 전압을 인가하거나 순차적으로 특정 전압을 인가하여 상기 전류를 읽어 낼 수 있다.

< 셀 소자의 동작 >

이하, 본 발명에 따른 셀 소자 및 이들을 구비하는 셀 스트링의 동작들에 대하여 구체적으로 설명한다. 이하, 설명의 편의상 제3, 제2, 제1 반도체층은 각각 n+, p, n 형의 불순물로 도핑된 것을 상정하여 설명한다.

도 13은 본 발명의 제1 실시예에 따른 셀 스트링에 있어서, 각 셀 소자에 대한 등가 회로도들이며, 도 14는 본 발명의 제1 실시예에 따른 셀 스트링에 있어서, 셀 소자들에 대한 등가 모델을 도시한 것이다. 도 13 및 도 14에 있어서, 본 발명에 따른 셀 스트링은 단일의 담장형 반도체에 2개의 셀 스트링이 형성되므로, 단일의 담장형 반도체에 형성된 2개의 셀 소자는 바디 전극과 드레인 전극을 공유하는 것을 특징으로 한다. 상기 바디 전극은 단일의 담장형 반도체에 형성된 셀 소자들이 공유하게 되며, 상기 드레인 전극은 단일의 담장형 반도체에 형성된 셀 소자들이 공유하거나 특정 어레이 블록에 형성된 셀 소자들이 공유하게 된다.

도 13의 (a)는 본 발명에 따른 셀 스트링의 셀 소자가 주로 TFET 및 비휘발성 MOS 트랜지스터로 구동되는 경우의 등가 모델로서, 어느 소자가 전류를 많이 흐르는가에 따라 BL로 전류가 흘러들어가거나 흘러나오게 된다. 정확히 말하자면, TFET 전류에는 Gated Diode 전류도 함께 포함되어 있으나, TFET 전류가 크다고 가정하고 그것의 심볼을 표시하였다.

본 발명에 따른 셀 스트링의 셀 소자에서 바이어스 조건을 바꾸면 Gated Diode 전류가 TFET 전류보다 크게 동작하게 되는데, 도 13의 (b)는 이를 반영하여 하나의 셀 소자를 Gated Diode와 비휘발성 MOS 트랜지스터의 등가 모델로서 표시하였고, 어느 소자가 전류를 많이 흐르는가에 따라 BL로 전류가 흘러들어가거나 흘러나오게 된다. 여기서도 정확히 말하자면, Gated Diode 전류에는 TFET 전류도 함께 포함되어 있으나, Gated Diode 전류가 크다고 가정하고 그것의 심볼을 표시하였다.

도 13의 (a)와 (b)에서 하나의 담장형 반도체에 2개의 셀 소자가 존재하는데, 제2 반도체층과 연결되는 바디와 제1 반도체층과 연결되는 드레인은 2개의 셀에서 공유되도록 연결되어 있다.

도 14의 (a)는 도 13의 셀 소자들을 심볼로 단순화시킨 것이며, 도 14의 (b) 및 (c)는 하나의 셀 소자가 TFET 전류와 MOS 전류로 동작하는 경우와 GIDL 전류와 MOS 전류로 동작하는 경우에 대한 등가모델들을 도시한 것이다.

본 발명에 따른 셀 스트링에서 하나의 셀 소자는 3 가지 다른 소자 동작(TFET, Gated Diode, 비휘발성 MOS 트랜지스터)를 포함하고 있고, 제3 반도체층이나 제2 반도체층의 표면에 형성되는 게이트 절연막 스택의 전하 저장층에 저장되는 전하의 유형(+, -)이나 양을 조절할 수 있으며, 이를 통해 셀 소자의 산포를 줄이거나 수직 방향으로 형성된 비휘발성 MOS 트랜지스터의 문턱 전압을 조절할 수 있으며, 또한 Gated Diode에서 발생하는 GIDL 전류의 크기를 조절할 수 있다. 예를 들어, BL로부터 흘러들어가는 전류의 크기를 조절할 수 있어 시냅스의 potentiation 또는 depression 기능을 모방할 수 있다.

프로그램 동작

종래와 같이, 프로그래밍하고자 하는 셀 스트링을 제외한 셀 스트링은 프로그램 금지(inhibition)가 되도록 한 상태에서, 해당 셀 스트링에서 해당 워드 라인에 연결된 제어 전극에 FN(Fowler-Nordheim) 터널링을 일으키도록 전압을 인가하여 프로그램을 수행할 수 있다.

터널링 절연막이 없는 경우에는 채널에 있는 전하가 한 층 또는 두 층으로 구성된 전하저장층으로 이동하기 때문에, FN 터널링 방식을 사용하지 않아도 된다. 이 경우의 프로그램은 펄스의 폭이나 개수를 조절하여 프로그램의 정도를 구현할 수 있다. 프로그램 시 고려되어야 할 사항으로, 프로그램 금지가 필요한 셀 스트링에만 적어도 제3 반도체층 및/또는 제2 반도체층의 전압을 부스팅시키고, 프로그램이 필요한 셀 스트링은 상기 부스팅을 제거할 수 있다.

제1 프로그램 방법으로서, 상기 제3 반도체층이 n+ 형이며 상기 제1 반도체층은 n형인 경우, 제3 반도체층 및/또는 제1 반도체층에 0 V를 인가하고, 제어 전극과 연결된 WL에 양의 전압을 인가하면, 전자가 제3 반도체층으로부터 상기 전하저장층으로 이동함에 따라 프로그램된다. 또한 제2 반도체층의 표면에 형성된 게이트 절연막 스택의 전하저장층으로도 전자가 주입된다.

한편, 제2 프로그램 방법으로서, 제3 반도체층 및/또는 제1 반도체층에 양의 전압을 인가하고, 제어 전극과 연결된 WL에 양의 전압을 인가하여, 프로그램할 수 있다. 이 경우 전술한 제1 프로그램 방법에 비해 프로그램이 적게 된다.

한편, 제3 프로그램 방법으로서, 제3 반도체층 및/또는 제1 반도체층을 플로팅시키고, 바디 전극에 음의 전압을 인가하고, 제어 전극과 연결된 WL에 양의 전압을 인가하여, 프로그램할 수 있다. 이 경우 비휘발성 MOS 트랜지스터의 프로그램 효과를 선택적으로 떨어뜨릴 수 있게 된다. 제3 반도체층이나 제1 반도체층 중 어느 하나만 플로팅시키는 경우, 나머지 하나는 0 V 또는 임의의 전압을 인가할 수 있다. 만약 제3 반도체층에 0 V를 인가하고 제2 반도체층에 음의 전압을 인가하면 상기 비휘발성 트랜지스터보다 상기 제1 반도체층 표면에 형성된 전하저장층에 더 많은 전자가 주입될 수 있다.

한편, 제4 프로그램 방법으로서, 제3 반도체층 및/또는 제1 반도체층에 0 Volt를 인가시키고, 바디 전극에 음의 전압을 인가하고, 제어 전극과 연결된 WL에 양의 전압을 인가하여, 프로그램할 수 있다. 이 경우 비휘발성 MOS 트랜지스터의 프로그램 효과를 선택적으로 떨어뜨릴 수 있게 된다.

이레이져 동작

해당 워드 라인에 연결된 셀 소자의 제어 전극에 전압을 인가하여 선택적으로 FN 터널링 또는 band-to-band tunneling (BTBT) hot-hole 주입에 의한 이레이져(erase)를 수행할 수 있다.

제1 이레이져 방법으로서, 제1 및/또는 제3 반도체층, 그리고 바디 전극에 0 V를 인가하고 제어 전극과 연결된 WL에 음의 전압을 인가하면, 상기 전하저장층에 저장된 전자가 FN 터널링을 통해 전하저장층에서 제1 반도체층으로 빠져나가거나, 정공(hole)이 FN 터널링을 통해 전하저장층에 저장됨으로써, 이레이져된다. 이 경우, 비휘발성 MOS 트랜지스터가 더 많이 이레이져 될 수 있다.

제2 이레이져 방법으로서, 제3 및/또는 제1 반도체층에 양의 전압을 인가하고 바디 전극에 음의 전압을 인가하고 제어 전극과 연결된 WL에 음의 전압을 인가하면, 이레이져된다. 제3 반도체층에 양의 전압을 인가하는 경우, 이 영역의 이레이져를 더 많이 할 수 있다.

제3 이레이져 방법으로서, 제3 및/또는 제1 반도체층을 플로팅시키고 바디 전극에 음의 전압을 인가하고, 제어 전극과 연결된 WL에 음의 전압을 인가하면, 이레이져된다.

제4 이레이져 방법으로서, 이미 제어전극에 양의 전압을 인가하여 게이트 절연막 스택의 전하 저장층에 전자를 저장하고 이를 선택적으로 지우기 위해, 제3 반도체층에 양의 전압을 선택적으로 인가하여 제3 반도체층의 표면에 형성된 게이트 절연막 스택에서 전자를 선택적으로 이레이져(제거)할 수 있다.

제5 이레이져 방법으로서, 비휘발성 트랜지스터에서 Hot Electron을 발생시키거나 또는 제3 및 제2 반도체층 사이의 다이오드에 hot-hole을 발생시켜 이레이져를 수행할 수 있다.

읽기 동작

본 발명에 따른 셀 스트링에 있어서 특정 셀을 읽고자 하는 경우, 해당 리드 셀의 제어 전극에 사전 설정된 읽기 전압을 인가하고 상기 SSL(String Select Line) 소자를 turn-on 하여 비트라인의 전류를 읽으면 된다. 이 때, 특정 리드 셀(read cell)을 제외한 패스 셀(pass cell)들의 제어 전극에는 GIDL 전류 또는 TFET 전류, 또는 MOS 전류가 작도록 하는 전압을 인가하거나 0 V 를 인가할 수 있다.

이와 같은 감지 방법을 이용하여 특정 셀 소자가 신경 세포의 시냅스가 갖는 흥분 또는 억제 전달 기능을 모방할 수 있게 된다.

도 4를 참조하여 설명한 바와 같이, 본 발명에 따른 셀 소자는 바이어스 조건에 따라 제3 반도체층, 제2 반도체층 및 바디 전극이 TFET로 동작되거나 Gated Diode로 동작되어, TFET 전류 및/또는 GIDL 전류가 BL에서 제3 반도체층으로 흘러 감지되고, 이에 따라 시냅스의 흥분 전달 기능을 모방하게 된다. 이때, 상기 해당 전하저장층에 저장된 정공이나 전자의 양에 따라 GIDL 전류의 크기가 변하게 되며, 이러한 차이를 읽기 동작에서 감지하게 된다.

만약, 본 발명에 따른 셀 스트링에 있어서, 복수 개의 셀 소자들을 동시에 읽고자 하는 경우, 해당 리드 셀들의 제어 전극들에 전압을 인가하고 상기 SSL을 열어서 비트라인의 전류를 읽으면 된다. 이 경우, 각 리드 셀들의 전류를 비트라인에서 감지하는 것이 아니라, 비트 라인은 하나의 셀 스트링에 있는 모든 리드 셀들의 전류들을 통합하여 감지하게 된다.

한편, 셀 스트링에 있어서, 비트 라인의 단부에 커패시터를 더 구비하는 경우, 비트 라인을 흐르는 전류들을 커패시터에 충전시킬 수 있게 된다.

또한, 본 발명에 따른 셀 소자는 바이어스 조건에 따라 제3 반도체층, 제2 반도체층 및 제1 반도체층이 MOS 트랜지스터 또는 비휘발성 트랜지스터로 동작되어 MOS 전류가 BL로 흘러감에 따라, 시냅스의 흥분 억제 기능을 모방하게 된다.

이와 같이, 본 발명에 따른 셀 스트링에 있어서, 각 셀 소자에 내재된 비휘발성 트랜지스터의 프로그램/이레이져 상태를 조절하여, 각 셀 소자에서 공급되는 GIDL 전류 및/또는 TFET 전류가 비트 라인으로 흘러가는 것을 줄이거나 흐르지 않도록 함으로써, 시냅스의 억제 기능을 모방할 수 있게 된다.

WL에 연결된 셀을 하나씩 읽거나 전체를 한꺼번에 읽을 때, 각 gated diode 및/또는 TFET에 융합되어 형성된 비휘발성 MOS 트랜지스터의 전류도 함께 반영되어 비트라인에서 읽혀진다.

< 메모리 어레이 >

도 15 내지 도 20은 본 발명에 따른 셀 스트링들을 배열하여 형성한 어레이들에 대한 다양한 실시예들을 도시한 회로도이다. 도 15 내지 도 20을 참조하여, 본 발명에 따른 셀 스트링들을 배열하여 형성한 어레이들의 다양한 실시예들을 설명한다. 도 15 내지 도 20에 있어서, SSL은 String Select Line으로서, 셀 스트링을 선택하는 라인이며, CB(Common Body)는 바디(Body) 영역을 하나로 묶는 단자이며, CD(Common Drain)은 드레인 영역을 하나로 묶는 단자이다.

도 15에 도시된 바와 같이, 본 발명에 따른 어레이의 제1 실시예는 각 셀 스트링의 BL의 일단에 SSL을 구비하여 셀 스트링을 선택할 수 있도록 하며, 바디 전극과 제1 반도체층이 각각 CB과 CD에 연결된 것을 특징으로 한다.

도 16에 도시된 바와 같이, 본 발명에 따른 어레이의 제2 실시예는, 각 셀 스트링의 양단에 스트링 선택 소자(SSL1, SSL2)을 연결한 것을 특징으로 한다.

도 17에 도시된 바와 같이, 본 발명에 따른 어레이의 제3 실시예는 각 셀 스트링의 BL의 일단에 셀 스트링을 선택하기 위한 SSL을 구비하고, 바디 전극과 제1 반도체층이 각각 CB과 CD에 연결되고, Body 영역을 선택하는 소자인 CBL(Common Body Line) 및 드레인 영역을 선택하는 소자인 CDL(Common Drain Line)을 구비하는 것을 특징으로 한다.

도 18에 도시된 바와 같이, 본 발명에 따른 어레이의 제4 실시예는 각 셀 스트링의 BL의 일단에 셀 스트링을 선택하기 위한 SSL을 구비하고, Body 영역을 선택하는 소자인 CBL(Common Body Line) 및 드레인 영역을 선택하는 소자인 CDL(Common Drain Line)을 구비하며, SSL이 비휘발성 FET로 구성된 것을 특징으로 한다.

도 19에 도시된 바와 같이, 본 발명에 따른 어레이의 제4 실시예는 각 셀 스트링의 BL의 일단에 셀 스트링을 선택하기 위한 SSL을 구비하고, 바디 전극과 제1 반도체층이 각각 CB과 CD에 연결되고, Body 영역을 선택하는 소자인 CBL(Common Body Line) 및 드레인 영역을 선택하는 소자인 CDL(Common Drain Line)을 구비하며, SSL, CBL, 그리고 CDL이 비휘발성 FET로 구성된 것을 특징으로 한다.

도 20에 도시된 바와 같이, 본 발명에 따른 어레이의 제5 실시예는 셀 스트링을 상하 또는 좌우로 배치하고, BL을 공통으로 연결하되 각 셀 스트링에 스트링 선택 소자(SSL)을 연결한 것을 특징으로 한다. 결과적으로, WL 수는 l개 (2m 개)이고 BL수는 n개 이다.

본 발명의 스트링과 어레이를 기존 CMOS 소자의 집적하여 본발명의 셀 스트링 또는 어레이가 기존의 CMOS 소자와 융합된 회로를 구현할 수 있다.

또한, 본 발명에는 다양한 게이트 절연막 스택을 가진 셀 소자로 구성된 셀 스트링이 고안되어 있으며, 제작에 따른 마스크를 추가하여 같은 기판에 다른 게이트 절연막 스택을 가진 셀 소자로 구성된 스트링 또는 어레이를 구현할 수 있다. 아울러 이 스트링을 기존의 CMOS 소자와 같은 기판에 집적할 수 있다.

이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

본 발명에 따른 셀 소자, 셀 스트링 및 어레이는 신경 모방 기술 및 메모리 기술 분야에 널리 사용될 수 있다.

1 : 반도체 기판
2 : 제1 반도체층
3 : 제2 반도체층
4 : 제3 반도체층
5 : 격리 절연막
6 : 분리 절연막
7 : 제1 절연막
8 : 제2 절연막
9 : 제3 절연막
10 : 제어 전극
11 : 제1 웰
12 : 제4 절연막
13 : 제4 반도체층
14 : 제5 절연막
15 : 바디 전극
16 : 확산층
17 : 제5 반도체층
18 : 제6 절연막

Claims

반도체 기판;
상기 반도체 기판으로부터 돌출되어 제1 방향을 따라 소정의 길이를 갖도록 형성되며, 상기 제1 방향을 따라 형성된 트렌치에 의해 분리된 쌍둥이 핀으로 형성된 담장형 반도체;
상기 트렌치의 측벽에 절연 물질이 도포되어 형성된 분리 절연막;
분리 절연막이 형성된 트렌치의 내부에 형성된 바디 전극;
상기 담장형 반도체의 표면에 형성된 게이트 절연막 스택; 및
상기 게이트 절연막 스택의 상부에 제1 방향과 수직인 제2 방향을 따라 형성된 다수 개의 제어 전극;을 구비하고,
상기 담장형 반도체는 반도체 기판으로부터 순차적으로 적층된 제1 반도체층, 제2 반도체층 및 제3 반도체층을 구비하고, 제1 반도체층 및 제3 반도체층은 제1 유형의 불순물이 도핑되고, 제2 반도체층 및 상기 바디 전극은 제2 유형의 불순물이 도핑된 것을 특징으로 하며,
상기 바디 전극의 하부면은 상기 제2 반도체층과 연결된 것을 특징으로 하며,
상기 담장형 반도체의 쌍둥이 핀에는 셀 스트링이 각각 구성되고 상기 셀 스트링들은 바디 전극과 제1 반도체층을 서로 공유하는 것을 특징으로 하는 셀 스트링.
제1항에 있어서, 상기 담장형 반도체의 제3 반도체층, 제1 반도체층 및 바디 전극은 고농도 도핑되고, 제2 반도체층은 저농도 도핑된 것을 특징으로 하는 셀 스트링.
제1항에 있어서, 상기 바디 전극의 상부 표면에 절연 물질이 도포된 제6 절연막; 및
제6 절연막을 제외한 상기 담장형 반도체의 상부 표면과 측면 일부에 에피택셜 성장시켜 형성된 제5 반도체층;을 더 구비하는 것을 특징으로 하는 셀 스트링.
제1항에 있어서, 상기 트렌치의 하부면에 확산층을 더 구비하고, 상기 바디 전극을 높은 농도로 도핑된 반도체 물질로 구성하고,
상기 확산층은 바디 전극의 불순물이 제2 반도체층으로 확산되어 형성된 것을 특징으로 하는 셀 스트링.
제1항에 있어서, 상기 셀 스트링은 담장형 반도체의 적어도 하나의 일단에 형성된 스트링 선택 소자를 더 구비하고,
상기 스트링 선택 소자는
제어 전극, 상기 제어 전극 아래에 형성된 게이트 절연막 스택, 상기 게이트 절연막 스택 아래에 배치된 담장형 반도체로 형성된 것을 특징으로 하는 셀 스트링.
제1항에 있어서, 상기 게이트 절연막 스택은
담장형 반도체의 표면에 순차적으로 형성된 제1, 제2 및 제3 절연막으로 구성되거나,
담장형 반도체의 표면에 순차적으로 형성된 제2 및 제3 절연막으로 구성되거나,
담장형 반도체의 상부표면에 형성된 제3 절연막과 담장형 반도체의 측면으로부터 순차적으로 형성된 제1, 제2 및 제3 절연막으로 구성되거나,
담장형 반도체의 제1 반도체층 및 제3 반도체층의 표면에 형성된 제1, 제2 및 제3 절연막과 담장형 반도체의 나머지 표면에 형성된 제2 및 제3 절연막으로 구성된 것을 특징으로 하는 셀 스트링.
제6항에 있어서, 상기 제1 및 제2 절연막이 모두 전하 저장이 가능한 물질로 구성되거나,
제1 및 제2 절연막 중 하나가 전하 저장이 가능한 전하 저장 물질로 구성된 것을 특징으로 하는 셀 스트링.
제1항에 있어서, 상기 게이트 절연막 스택은
담장형 반도체의 표면으로부터 순차적으로 형성된 제2 및 제3 절연막을 적어도 구비하되, 제2 절연막은 전하 저장이 가능한 전하 저장물질로 구성된 것을 특징으로 하며,
제2 절연막이 제2 반도체층의 측면에는 형성되지 않도록 하거나, 제2 반도체층의 측면 및 제1 반도체층의 측면 일부에 형성되지 않도록 하여,
제1, 제2 및 제3 반도체층이 MOS 트랜지스터의 일부로 동작될 수 있도록 하는 것을 특징으로 하는 셀 스트링.
제1항에 있어서, 상기 게이트 절연막 스택은
담장형 반도체의 표면으로부터 순차적으로 형성된 제2 및 제3 절연막을 적어도 구비하되, 제2 절연막은 전하 저장이 가능한 전하 저장물질로 구성된 것을 특징으로 하며,
제1, 제2 및 제3 반도체층이 비휘발성 MOS 트랜지스터의 일부로 동작될 수 있도록 하는 것을 특징으로 하는 셀 스트링.
제1항에 있어서, 제3 반도체층은 비트 라인과 연결되며, 제1 반도체층은 공통 드레인 라인(Common Drain Line; CDL)과 연결되며, 바디 전극은 공통 바디 라인(Common Body Line)과 연결되고, 각 제어 전극은 워드 라인과 연결된 것을 특징으로 하는 셀 스트링.
제1항에 있어서, 상기 담장형 반도체의 쌍둥이 핀은 제3 반도체층의 상부 또는 아래에 제4 반도체층을 더 구비하고,
상기 제4 반도체층은 제3 반도체층과 동일한 유형의 불순물로 도핑되고 제3 반도체층보다 에너지 밴드갭이 작은 것을 특징으로 하는 셀 스트링.
제1항에 있어서, 상기 셀 스트링은
반도체 기판과 제1 반도체층의 사이에 형성된 제1 웰을 더 구비하며,
상기 제1 웰은 제1 반도체층의 불순물과 반대 유형의 불순물로 도핑된 것을 특징으로 하는 셀 스트링.
제1항에 있어서, 상기 게이트 절연막 스택은 전하 저장이 가능한 전하 저장층을 구비하고,
상기 전하 저장층은
단일층으로 구성되거나,
서로 다른 유전상수를 갖는 물질 또는 전하를 저장하는 트랩의 깊이가 서로 다른 물질들로 이루어진 적어도 2개의 층으로 구성된 것을 특징으로 하는 셀 스트링.
제1항에 있어서, 상기 셀 스트링은 제3 반도체층의 상부 및 바디 전극의 상부에 절연막을 더 구비하고,
상기 게이트 절연막 스택은 담장형 반도체의 상부표면에 형성된 제3 절연막과 담장형 반도체의 측면으로부터 순차적으로 형성된 제1, 제2 및 제3 절연막으로 구성된 것을 특징으로 하는 셀 스트링.
제1항에 있어서, 셀 스트링이 상하 또는 좌우로 배치되어 연결된 것을 특징으로 하며,
상기 셀 스트링은 담장형 반도체의 적어도 하나의 일단에 형성된 스트링 선택 소자를 더 구비하고,
상기 스트링 선택 소자는
제어 전극, 상기 제어 전극 아래에 형성된 게이트 절연막 스택, 상기 게이트 절연막 스택 아래에 배치된 담장형 반도체로 형성된 것을 특징으로 하는 셀 스트링.
제1항에 있어서, 상기 제3 반도체층은 비트 라인과 연결되며,
상기 제3 반도체층을 통해 상기 비트 라인으로 흐르는 전류 중 지배적인 전류는
읽기 전압 인가에 의해 제3 반도체층과 제2 반도체층의 접합면에 발생되는 전하의 터널링에 기인한 전류;
읽기 전압 인가에 의해 제3 반도체층의 표면의 공핍 영역에 생성된 전자와 정공의 이동에 의한 전류; 및
제2 반도체층의 측면에 형성된 채널을 통해 제3 반도체층의 다수 캐리어가 제1 반도체층으로의 이동에 기인한 전류 중 하나인 것을 특징으로 하는 셀 스트링.
제16항에 있어서, 상기 터널링에 기인한 전류와 상기 전자와 정공의 이동에 의한 전류는 같은 방향으로 흐르도록 하고, 상기 제3 반도체층의 다수 캐리어가 제1 반도체층으로의 이동에 기인한 전류는 상기 터널링에 기인한 전류와 반대방향으로 흐로도록 하는 것을 특징으로 한 셀 스트링.
제1항 내지 제17항 중 어느 한 항에 따른 셀 스트링들이 일 방향을 따라 복수개 배열되어 있는 셀 어레이에 있어서,
반도체 기판위에 형성된 복수 개의 셀 스트링들;
상기 셀 스트링들을 교차하며 형성된 복수 개의 워드 라인들;
상기 셀 스트링들의 각각의 일단 또는 양단과 전기적으로 연결된 복수 개의 비트 라인들;
상기 셀 스트링들의 각각을 선택하기 위한 하나 이상의 스트링 선택 라인;
셀 스트링들의 바디 영역들을 하나로 연결하는 공통 바디(CB); 및
셀 스트링들의 제1 반도체층들을 하나로 연결하는 공통 드레인(CD);
을 구비하는 셀 어레이.
제18항에 있어서, 상기 셀 어레이는,
상기 셀 스트링들의 일단과 공통 바디의 사이에 배치되어 상기 셀 스트링의 바디 영역을 선택하기 위한 공통 바디 라인; 및
상기 셀 스트링들의 일단과 공통 드레인의 사이에 배치되어 상기 셀 스트링의 드레인 영역을 선택하기 위한 공통 드레인 라인;
을 더 구비하는 것을 특징으로 하는 셀 어레이.
제19항에 있어서, 상기 셀 어레이는,
상기 공통 바디 라인, 공통 드레인 라인 및 스트링 선택 소자는 비휘발성 MOSFET 으로 구성되거나 MOSFET으로 구성된 것을 특징으로 하는 셀 어레이.
제18항에 있어서, 상기 셀 어레이는,
공통 바디 전극, 공통 드레인 전극 및 스트링 선택 소자가 비휘발성 MOSFET 으로 구성된 것을 특징으로 하는 셀 어레이.