TWI424437B - 高耐久非依電性記憶體胞元與陣列 - Google Patents

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Description

高耐久非依電性記憶體胞元與陣列 發明領域
本發明係有關於非依電性記憶體胞元，其中程式規劃及讀取係在記憶體胞元之分開引線上進行來製造高度耐用的記憶體胞元。本發明係有關於此等記憶體胞元之一陣列。
 發明背景
非依電性記憶體儲存電晶體為技藝界眾所周知。更明確言之，技藝界眾所周知一種非依電性記憶體儲存電晶體使用浮動閘極來儲存電荷於其上，控制於其上方設置該浮動閘極之該通道區域的傳導。參考第1圖，顯示先前技術之非依電性記憶體儲存電晶體10之剖面圖。此種儲存電晶體10係完整揭示於USP 5,029,130，其揭示全部係以引用方式併入此處。
儲存電晶體10包括第一傳導性型別的基體12，諸如P型。各自具有第二傳導性型別的第一區域14及第二區域16係於該基體12內彼此藉一通道區域18而隔開。浮動閘極22係在該通道區域18之一部分上方且藉絕緣體而與其絕緣。浮動閘極22也係在該第一區域14之一部分上方且與其電容式耦接，如USP 5,029,130揭示。控制閘極29係相鄰於浮動閘極22且與其隔開，及控制於通道區域18另一部分之電流傳導。控制閘極29係電容式耦接浮動閘極22。於儲存電晶體10操作中，於程式規劃期間，第一電流(或程式規劃電流) 係施加至第二區域16；而當讀取操作期間，第一電壓(讀取電壓)係施加至第二區域16。但於程式規劃期間，來自第二區域16的電子行進至第一區域14，且係注入至浮動閘極22上。有些電子可被捕捉在浮動閘極22與基體12間的界面。隨著時間之經過，此種現象降級浮動閘極電晶體的跨導及降級儲存電晶體10的耐用性。
參考第2圖顯示儲存電晶體10之陣列之示意圖。參考第3圖顯示先前技術儲存電晶體10之陣列之頂視圖。
參考第4圖顯示先前技術另一儲存電晶體50之剖面圖。儲存電晶體50係完整揭示於USP 6,747,310，其揭示全文係以引用方式併入此處。儲存電晶體50係類似儲存電晶體10。儲存電晶體50包括第一傳導性型別的基體12，諸如P型。各自具有第二傳導性型別的第一區域34及第二區域36係於該基體12內彼此藉一通道區域39而隔開。浮動閘極31係在該通道區域39之一部分上方且與其絕緣。選擇閘極33係相鄰於浮動閘極31且與其隔開，及控制電流於通道區域39另一部分的傳導。選擇閘極33係電容式耦接浮動閘極31。此外，控制閘極32係在浮動閘極31頂上。最後，抹除閘極35係在第一區域34上方且係相鄰於選擇閘極33對側上的浮動閘極31。類似儲存電晶體10之操作，於儲存電晶體50操作中，於程式規劃期間，第一電流(或程式規劃電流)係施加至第二區域36；而當讀取操作期間，第一電壓(讀取電壓)係施加至第二區域16。類似儲存電晶體10，於程式規劃期間，程式干擾可能降級儲存電晶體50的耐用性。
因此本發明一個目的係減少程式規劃干擾對非依電性儲存電晶體耐用性的影響。
 發明概要
綜上所述，本發明中，一種可電氣程式規劃及可抹除記憶體胞元具有兩個儲存電晶體於一第一傳導性型別之半導體材料之一基體。該第一儲存電晶體係屬具有各自為第二傳導性型別的一第一區域及一第二區域於該基體之類型。該第一及第二區域係彼此隔開而其間有界定於一第一方向之一第一通道區域。一第一浮動閘極係於該第一通道區域之至少一部分上方且與其絕緣來控制電流之傳導通過該第一通道區域。一第一控制閘極係電容式耦接該第一浮動閘極。該第一儲存電晶體係藉施加一第一電壓至該第一區域而讀取。該第二儲存電晶體係屬具有各自為第二傳導性型別的一第三區域及一第四區域於該基體之類型。該第三及第四區域係彼此隔開而其間有界定於該第一方向之一第二通道區域。該第二儲存電晶體係於實質上垂直該第一方向之一第二方向相鄰於該第一儲存電晶體且與其隔開，該第三區域係於該第二方向與該第一區域橫向隔開，及該第四區域係於該第二方向與該第二區域橫向隔開。該第二儲存電晶體進一步包含於該第二通道區域之至少一部分上方與其絕緣之一第二浮動閘極來控制電流之傳導通過該第二通道區域。一第二控制閘極係電容式耦接該第二浮動閘極。該第二儲存電晶體係藉施加一第一電流至該第三區域 而予程式規劃。該第一浮動閘極係電氣連結至該第二浮動閘極。於該基體中該第一區域係與該第二區域絕緣。該記憶體胞元係藉施加該第一電流至該第三區域而予程式規劃，及藉施加該第一電壓至該第一區域而予讀取。
圖式簡單說明
第1圖為可用於本發明之記憶體胞元及陣列之先前技術非依電性儲存電晶體之剖面圖。
第2圖為第1圖所示先前技術儲存電晶體陣列之示意圖。
第3圖為第1圖所示該型先前技術儲存電晶體陣列之頂視圖。
第4圖為可用於本發明之記憶體胞元及陣列之先前技術另一個非依電性儲存電晶體之剖面圖。
第5圖為本發明之記憶體胞元之陣列之示意圖。
第6圖為本發明之記憶體胞元之陣列之頂視圖。
 較佳實施例之詳細說明
參考第5圖，顯示本發明之記憶體胞元70之一示意陣列。各個本發明之記憶體胞元70包括分別如第1及4圖所示先前技術型別10或50的兩個儲存電晶體。後文中將首先使用先前技術之儲存電晶體10來討論本發明之記憶體胞元70。如後文討論，各個儲存電晶體10具有第二傳導性型別的兩區14及16於基體12，有一通道區域18介於其間沿第一方向延伸。本發明之記憶體胞元70之兩個儲存電晶體10係 於垂直第一方向的第二方向位置相鄰而彼此隔開。如同先前技術，第一儲存電晶體10之第一區域14係藉該共用源極線14而連結至相鄰的第二儲存電晶體10之第一區域14。如同先前技術，第一儲存電晶體10之字線29延伸而連結至緊接相鄰的第二儲存電晶體10之字線29。但第一儲存電晶體10之浮動閘極22係延伸且連結至緊接相鄰的第二儲存電晶體10之浮動閘極22，藉此形成本發明之記憶體胞元70。如同先前技術，第一儲存電晶體10之第二區域16係相鄰於第二儲存電晶體10之第二區域16且係藉淺隔離溝槽而與其隔開。最後，第一儲存電晶體10之第二區域16係用於讀取操作，而第二儲存電晶體10之第二區域16係用於程式規劃操作，或反之亦然。此係顯示於第5圖，其中於程式規劃期間，Idp之程式規劃電流係施加至所選定記憶體胞元70之程式規劃終端，及Vinh之抑制電壓係施加至所選定記憶體胞元70之另一個終端，以及施加至全部其它記憶體胞元70之全部終端。
形成於一陣列的本發明之記憶體胞元70之頂視圖係顯示於第6圖。
如先前討論，本發明之記憶體胞元70也可由第4圖所示該型兩個儲存電晶體50組成。類似於前文使用一對第1圖所示該型儲存電晶體10的記憶體胞元70之討論，使用一對儲存電晶體50的記憶體胞元70將具有兩個儲存電晶體50之浮動閘極31連結在一起。又復，源極區域34將連結於基體12。選擇閘極33也將連結在相同記憶體胞元70的儲存電晶體50 間。相同記憶體胞元70的儲存電晶體50之控制閘極32也將連結在一起。最後，相同記憶體胞元70的儲存電晶體50之抹除閘極35也連結在一起。
記憶體胞元70之操作理論如下。於本發明之記憶體胞元70中，有二通道區域形成兩條電流路徑：一條用在程式規劃期間，及一條用在讀取期間。於程式規劃期間之情況下，電子係被捕集在程式規劃通道區域的程式規劃路徑中的浮動閘極與基體間之絕緣體介面，因而降級浮動閘極電晶體跨導，此點對讀取電流路徑的通道區域無影響。因浮動閘極為傳導性，故於程式規劃操作期間儲存在浮動閘極上的電子仍然控制用於讀取的通道區域。此一讀取通道將不受駐在或捕集在程式規劃路徑的通道區域中的浮動閘極與基體間之絕緣體介面的電子影響。結果記憶體胞元70的耐用性增高。
10、50‧‧‧儲存電晶體
12‧‧‧基體
14‧‧‧共用源極線
14、34‧‧‧第一區域、源極區域
16、36‧‧‧第二區域
18、39‧‧‧通道區域
22、31‧‧‧浮動閘極
29‧‧‧控制閘極、字線
32‧‧‧控制閘極
33‧‧‧選擇閘極
35‧‧‧抹除閘極
36‧‧‧汲極
70‧‧‧記憶體胞元
第1圖為可用於本發明之記憶體胞元及陣列之先前技術非依電性儲存電晶體之剖面圖。
第2圖為第1圖所示先前技術儲存電晶體陣列之示意圖。
第3圖為第1圖所示該型先前技術儲存電晶體陣列之頂視圖。
第4圖為可用於本發明之記憶體胞元及陣列之先前技術另一個非依電性儲存電晶體之剖面圖。
第5圖為本發明之記憶體胞元之陣列之示意圖。
第6圖為本發明之記憶體胞元之陣列之頂視圖。
70‧‧‧記憶體胞元
Vinh‧‧‧抑制電壓
Idp‧‧‧程式規劃電流
WL‧‧‧字線

Claims (17)

  1. 一種可電氣程式規劃及可抹除記憶體胞元，其係包含：一第一傳導性類型之半導體材料之一基體；一第一儲存電晶體，其類型為在該基體中具有各自係屬一第二傳導性類型之一第一區域及一第二區域，該第一與第二區域彼此隔開，其間有一第一通道區域界定於一第一方向；一第一浮動閘極於該第一通道區域之至少一部分上方且與其絕緣來控制電流之傳導通過該第一通道區域；一第一控制閘極電容式耦接至該第一浮動閘極；其中該第一儲存電晶體係藉施加一第一電壓至該第一區域而讀取；一第二儲存電晶體，其類型為在該基體中具有各自係屬第二傳導性類型之一第三區域及一第四區域，該第三與第四區域係彼此隔開，其間有一第二通道區域界定於該第一方向；該第二儲存電晶體係於實質上垂直該第一方向之一第二方向相鄰於該第一儲存電晶體且與其隔開，該第三區域係於該第二方向與該第一區域橫向隔開，及該第四區域係於該第二方向與該第二區域橫向隔開；該第二儲存電晶體進一步包含於該第二通道區域之至少一部分上方與其絕緣之一第二浮動閘極來控制電流之傳導通過該第二通道區域；電容式耦接至該第二浮動閘極之一第二控制閘極；其中該第二儲存電晶體係藉施加一第一電流至該第三區域而予程式規劃；其中該第一浮動閘極係電氣連結至該第二浮動閘 極；其中於該基體中該第一區域係與該第三區域絕緣；及其中該記憶體胞元係藉施加該第一電流至該第三區域而予程式規劃，及藉施加該第一電壓至該第一區域而予讀取。
  2. 如申請專利範圍第1項之可電氣程式規劃及可抹除記憶體胞元，其中該第二區域及該第四區域係經電氣連結。
  3. 如申請專利範圍第2項之可電氣程式規劃及可抹除記憶體胞元，其中該第二區域及該第四區域係於該基體中經電氣連結。
  4. 如申請專利範圍第3項之可電氣程式規劃及可抹除記憶體胞元，其中該第一控制閘極係在該第一通道區域之至少另一部分上方且與其絕緣，及該第二控制閘極係在該第二通道區域之至少另一部分上方且與其絕緣。
  5. 如申請專利範圍第4項之可電氣程式規劃及可抹除記憶體胞元，其中該第一控制閘極及第二控制閘極係經電氣連結。
  6. 如申請專利範圍第5項之可電氣程式規劃及可抹除記憶體胞元，其中該第一浮動閘極係在該第二區域之一部分上方且與其電容式耦接，及該第二浮動閘極係在該第四區域之一部分上方且與其電容式耦接。
  7. 如申請專利範圍第5項之可電氣程式規劃及可抹除記憶體胞元，其係進一步包含： 於該第一控制閘極上方且與其電容式耦接之一第一耦合閘極；於該第二控制閘極上方且與其電容式耦接之一第二耦合閘極；其中該第一耦合閘極係電氣連結至該第二耦合閘極。
  8. 如申請專利範圍第7項之可電氣程式規劃及可抹除記憶體胞元，其係進一步包含：於該第二區域上方之一第一抹除閘極；於該第四區域上方之一第二抹除閘極；其中該第一抹除閘極與第二抹除閘極係經電氣連結。
  9. 一種可電氣程式規劃及可抹除記憶體胞元之陣列，其係包含：一第一傳導性類型之半導體材料之一基體；於該基體中排列成多列及多行之多個可電氣程式規劃及可抹除記憶體胞元，各個記憶體胞元包含：一第一儲存電晶體，其類型為於該基體中具有各自係屬一第二傳導性類型之一第一區域及一第二區域，該第一與第二區域彼此隔開，其間有一第一通道區域界定於一行方向；一第一浮動閘極於該第一通道區域之至少一部分上方且與其絕緣來控制流經該第一通道區域之電流之傳導；一第一控制閘極電容式耦接至該第一浮動閘極；其中該第一儲存電晶體係藉施加一第一電壓至該 第一區域而讀取；一第二儲存電晶體，其類型為於該基體中具有各自係屬一第二傳導性類型之一第三區域及一第四區域，該第三與第四區域係彼此隔開，其間有一第二通道區域界定於該行方向；該第二儲存電晶體係於實質上垂直該行方向之一列方向相鄰於該第一儲存電晶體且與其隔開，該第三區域係於該列方向與該第一區域橫向隔開，及該第四區域係於該列方向與該第二區域橫向隔開；該第二儲存電晶體進一步包含於該第二通道區域之至少一部分上方與其絕緣之一第二浮動閘極來控制流經該第二通道區域之電流之傳導；電容式耦接至該第二浮動閘極之一第二控制閘極；其中該第二儲存電晶體係藉施加一第一電流至該第三區域而予程式規劃；其中該第一浮動閘極係電氣連結至該第二浮動閘極；其中於該基體中該第一區域係與該第三區域絕緣；其中該記憶體胞元係藉施加該第一電流至該第三區域而予程式規劃，及藉施加該第一電壓至該第一區域而予讀取；於該列方向延伸之多個字線，各個字線係於相同列方向電氣連結至各個記憶體胞元之該第一控制閘極及該第二控制閘極；於該列方向延伸之多個源極線，各個源極線係於相同列方向電氣連結至各個記憶體胞元之該第二區域及 該第四區域；於該行方向延伸之多個讀取線，各個讀取線係於相同行方向電氣連結至各個記憶體胞元之該第一區域；及於該行方向延伸之多個程式規劃線，各個程式規劃線係於相同行方向電氣連結至各個記憶體胞元之該第三區域。
  10. 如申請專利範圍第9項之陣列，其中該等源極線各自係於該列方向延伸且係於該基體中於該相同列方向電氣連結至各個記憶體胞元之該第二區域及該第四區域。
  11. 如申請專利範圍第10項之陣列，其中各個記憶體胞元之該第一控制閘極係在該第一通道區域之至少另一部分上方且與其絕緣，及該第二控制閘極係在該第二通道區域之至少另一部分上方且與其絕緣。
  12. 如申請專利範圍第11項之陣列，其中各個記憶體胞元之該第一浮動閘極係在該第二區域之一部分上方且與其電容式耦接，及該第二浮動閘極係在該第四區域之一部分上方且與其電容式耦接。
  13. 如申請專利範圍第12項之陣列，其係進一步包含：各個記憶體胞元之於該第一控制閘極上方且與其電容式耦接之一第一耦合閘極，及於該第二控制閘極上方且與其電容式耦接之一第二耦合閘極；其中各個記憶體胞元之該第一耦合閘極係電氣連結至該第二耦合閘極。
  14. 如申請專利範圍第13項之陣列，其係進一步包含於該列 方向延伸之多個耦合線，各個耦合線係於相同列方向電氣連結至各個記憶體胞元之該第一耦合閘極及該第二耦合閘極。
  15. 如申請專利範圍第14項之陣列，其係進一步包含：各個記憶體胞元之於該第二區域上方之一第一抹除閘極，及於該第四區域上方之一第二抹除閘極；其中各個記憶體胞元之該第一抹除閘極及第二抹除閘極係電氣連結。
  16. 如申請專利範圍第15項之陣列，其係進一步包含於該列方向延伸之多個抹除線，各個抹除線係於相同列方向電氣連結至各個記憶體胞元之該第一抹除閘極及該第二抹除閘極。
  17. 一種非依電性記憶體胞元，其係包含：一第一傳導性類型之一半導體基體；一第二傳導性類型之一第一終端、一第二終端及一第三終端係形成於該基體中，具有介於該第一終端與該第三終端間之一第一通道區域，及介於該第二終端與該第三終端間之一第二通道區域；一浮動閘極延伸於該第一通道區域及該第二通道區域上方及控制於該第一通道區域及該第二通道區域中的電流傳導；一控制閘極延伸於該第一通道區域及該第二通道區域上方及控制於該第一通道區域及該第二通道區域中的電流傳導； 其中該記憶體胞元係藉於該第一通道區域中的電流傳導而程式規劃，及該記憶體胞元係藉於該第二通道區域中的電流傳導而讀取。
TW101108875A 2011-04-29 2012-03-15 高耐久非依電性記憶體胞元與陣列 TWI424437B (zh)

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