CN107316868B - 一种半导体器件及其制作方法、电子装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 116
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 84
- 229920005591 polysilicon Polymers 0.000 claims abstract description 62
- 238000003860 storage Methods 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 238000000059 patterning Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 39
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 13
- 238000005530 etching Methods 0.000 description 13
- 230000008569 process Effects 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000001413 cellular effect Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Abstract
本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括下述步骤：提供半导体衬底，所述半导体衬底包括存储区，在所述半导体衬底上形成第一多晶硅层，并图形化所述第一多晶硅层，以在所述存储区中形成浮栅；在所述浮栅的侧壁和顶部上形成栅极介电层；形成覆盖所述半导体衬底和浮栅的第二多晶硅层，并图形化所述第二多晶硅层，以在所述存储区中形成选择栅和控制栅，其中，所述选择栅与所述浮栅分离，所述控制栅包括位于所述浮栅侧壁上且在所述栅极介电层之上的第一控制栅和位于所述浮栅顶部且在所述栅极介电层之上的第二控制栅。该制作方法可以克服多晶硅残余和氮化硅损伤问题。该半导体器件可以实现加密。该电子装置具有类似优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。
背景技术
电可擦除可编程只读存储器(Electrically Erasable Programmable Read OnlyMemory，简称EEPROM)由于具有很好的编程粒度，很小的功耗，允许大量的存储单元同时擦写以减少测试时间，可擦写次数多等等优点，而成为一种常用的非挥发性存储器。EEPROM尤其适合于存储容量要求小、要求电路功耗小且可擦写次数多的场合，比如蜂窝电话、汽车、计算机通讯产品和消费类电子产品等等。EEPROM可以分为堆叠栅结构和分离栅结构具有堆叠栅结构的EEPROM通常包括浮栅和设置于浮栅上的控制栅。此种堆叠栅结构的EEPORM通常会有过擦除问题，一旦过擦除问题发生，在其他存储单元的读操作过程中就会有不期望出现的漏电流。制造堆叠栅结构的EEPROM比分离栅结构的EEPROM工艺流程简单，然而，由于其有过擦除问题而分离栅结构的EEPROM没有，因此具有分离栅结构的EEPROM使用范围更广。
然而，目前分离栅结构的EEPROM由于制作工艺问题，常存在多晶硅残余或氮化硅损伤问题，而多晶硅残余或氮化硅损伤问题进一步会影响器件的性能和耐久性，比如使器件的使用时间变短等等。此外，目前的分离栅结构的EEPROM存储单元，通常没有加密功能，这与人们日益增加的加密需求不符合。
因此，有必要提出一种新的制作方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提出一种半导体器件的制作方法，用于制作EEPROM器件，其可以克服目前制作工艺存在的多晶硅残余和氮化硅损伤的问题。
为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，该方法包括下述步骤：提供半导体衬底，所述半导体衬底包括存储区，在所述半导体衬底上形成第一多晶硅层，并图形化所述第一多晶硅层，以在所述存储区中形成浮栅；在所述浮栅的侧壁和顶部上形成栅极介电层；形成覆盖所述半导体衬底和浮栅的第二多晶硅层，并图形化所述第二多晶硅层，以在所述存储区中形成选择栅和控制栅，其中，所述选择栅与所述浮栅分离，所述控制栅包括位于所述浮栅侧壁上且在所述栅极介电层之上的第一控制栅和位于所述浮栅顶部且在所述栅极介电层之上的第二控制栅。
进一步地，所述第一控制栅和第二控制栅分离。
进一步地，所述存储区中的选择栅和控制栅在同一步骤中形成。
本发明另一方面提供一种半导体器件的制作方法，该方法包括下述步骤：提供半导体衬底，所述半导体衬底包括存储区和逻辑区，在所述半导体衬底上形成第一多晶硅层，并图形化所述第一多晶硅层，以在所述存储区中形成浮栅；在所述浮栅的侧壁和顶部上形成栅极介电层；形成覆盖所述半导体衬底和浮栅的第二多晶硅层，并图形化所述第二多晶硅层，以在所述存储区中形成选择栅和控制栅，在所述逻辑区中形成逻辑栅，其中，所述选择栅与所述浮栅分离，所述控制栅包括位于所述浮栅侧壁上且在所述栅极介电层之上的第一控制栅和位于所述浮栅顶部且在所述栅极介电层之上的第二控制栅。
进一步地，所述第一控制栅和第二控制栅分离。
进一步地，在图形化所述第一多晶硅层时，除保留所述第一多晶硅层与所述浮栅对应的部分之外，去除所述第一多晶硅层位于所述存储区和逻辑区上的其余部分。
进一步地，所述存储区中的选择栅和控制栅以及所述逻辑区中的逻辑栅在同一步骤中形成。
进一步地，该制作方法还包括下述步骤：在所述存储区中在所述选择栅和第一控制栅两侧形成源极和漏极，以及位于所述选择栅和第一控制栅之间的源漏结，所述漏极位于所述选择栅远离所述第一控制栅的一侧，所述源极位于所述第一控制栅的远离所述选择栅的一侧。
本发明提出的半导体器件的制作方法，第一多晶硅层仅用于形浮栅，而第二多晶硅层则用于形成选择栅、控制栅和逻辑栅，并且浮栅两侧的第二多晶硅层用作第一控制栅，浮栅顶部的第二多晶层用作第二控制栅，这样一方面由于选择栅是后形成的，则不再需要对选择栅侧壁上的第二多晶层进行过刻蚀；另一方面，由于浮栅侧壁上第二多晶硅层直接用作第一控制栅，因而也不在需要对浮栅侧壁上的第二多晶硅层进行过刻蚀；因此本发明的制作方法，可以大大减少第二多晶硅层的过刻蚀量，使得不仅大大减少第二多晶硅层的过刻蚀时间(例如，使过刻蚀时间从320秒减少至70秒)，而且在利用第二多晶硅制作选择栅和浮栅的同时还可制作逻辑栅，不再需要执行前述氮化硅移除步骤和单独的逻辑栅形成步骤，减少了光罩数量和工艺步骤，降低了工艺成本，提高了工艺效率。
此外，由于克服了多晶硅残余和氮化硅损伤问题，本实施例的半导体器件制作方法形成的半导体器件，不再出现因多晶硅残余和氮化硅损伤造成的性能下降或耐久性较低的问题。
本发明另一方面提供一种半导体器件，该半导体器件包括：半导体衬底，所述半导体衬底包括存储区，在所述存储区中形成有源极和漏极；在所述存储区中在所述源漏极之间的半导体衬底上形成有选择栅和浮栅，所述选择栅和所述浮栅彼此分离，所述选择栅和浮栅之间的半导体衬底中形成有源漏结，所述漏极位于所述选择栅远离所述浮栅的一侧，所述源极位于所述浮栅远离所述选择栅的一侧；在所述浮栅的侧壁和顶部形成有栅极介电层，在所述浮栅的侧壁上形成有位于所述栅极介电层之上的第一控制栅，在所述浮栅的顶部形成有位于所述栅极介电层之上的第二控制栅，其中所述第一控制栅和第二控制栅彼此分离。
进一步地，所述存储区中的选择栅和控制栅在同一步骤中形成。
进一步地，所述半导体衬底还包括逻辑区，在所述逻辑区中形成有逻辑栅以及与所述逻辑栅对应的源漏极。
进一步地，所述存储区中的选择栅和控制栅以及所述逻辑区中的逻辑栅在同一步骤中形成。
进一步地，所述第一控制栅在施加有操作电压时可以进行读、编程或擦除操作。
进一步地，所述第二控制栅在施加有加密电压时使得所述半导体器件无法进行读、编程或擦除操作。
根据本发明的半导体器件，不仅可以实现编程、读、擦除操作还可以实现加密。此外，本发明提出的半导体器件具有更好的性能和耐久性。
本发明再一方面提供一种电子装置，其包括上述半导体器件以及与所述半导体器件相连接的电子组件。
本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了一种目前的EEPROM器件的剖面示意图；
图2示出了目前一种制作图1所示的EEPROM器件的方法流程图；
图3示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；
图4A～图4E示出了示出了根据本发明一实施方式的半导体器件的制作方法各步骤所获得半导体器件的剖面示意图；
图5示出了根据本发明一实施方式的半导体器件的结构示意图；
图6A至图6C示出了图5所示的半导体器件工作原理示意图；
图7示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如前所示，具有分离栅结构的EEPROM使用范围更广，图1示出目前一种分离栅结构的EEPROM器件的剖面示意图，如图1所示，该EEPROM器件包括半导体衬底100，所述半导体衬底包括存储区，在所述存储区中形成彼此分离的选择栅(SG)103和浮栅104。其中，所述选择栅103形成在选择栅氧化层101之上；所述浮栅104形成在隧穿氧化层102之上。
在所述浮栅104两侧的半导体衬底100中形成有轻掺杂(LDD)源105和轻掺杂漏106。轻掺杂(LDD)源105和轻掺杂漏106为该EEPROM器件提供读或编程用的电子，即穿过隧穿氧化层102进入浮栅104或从浮栅104穿过隧穿氧化层102进入沟道以完成编程或擦除等操作。在本实施例中，为了使浮栅104和衬底100中的轻掺杂(LDD)源105、轻掺杂漏106有重叠部分，轻掺杂(LDD)源105和轻掺杂漏106部分延伸至隧穿氧化层102之下。示例性地，在本实施例中，轻掺杂(LDD)源105、轻掺杂漏106的掺杂类型为N型。
在所述浮栅104的侧壁和顶部上形成有栅极介电层107，在所述栅极介电层107之上形成有控制栅(CG)108，控制栅108包括位于浮栅104顶部的部分，以及位于浮栅104侧壁、栅极介电层107之上的部分。这样设置为了保证控制栅108与衬底100中的轻掺杂(LDD)源105、轻掺杂漏106有重叠部分。
在所述存储区中在所述选择栅103和浮栅104两侧的半导体衬底100中形成有源极(S)109和漏极(D)110，在所述选择栅103和浮栅104之间的半导体衬底100中形成有源漏结111(即，内部结，或选择栅103和浮栅104共用的源/漏区)，所述源极109位于所述浮栅104远离所述选择栅103的一侧，所述漏极110位于所述选择栅103远离所述浮栅104的一侧。示例性地，在本实施例中，源极(S)109和漏极(D)110、源漏结111的掺杂类型为N型。
可以理解的是，图1所示的EEPROM器件仅示意性给出一个存储区中的一个存储单元，其可以存储一位数据(1bite)，实际上的EEPROM包括多个图1所示的存储单元，以存储多位数据，并且不仅包括由存储单元构成的存储区，还可包括逻辑区，以实现逻辑操作或控制。
虽然图1所示EEPROM器件具有各种优点，但是如前所述由于制作工艺原因，存在很多问题，下面结合制作工艺对目前存在问题进行说明。
图2示出了目前一种制作图1所示的EEPROM器件的方法流程图。如图2所示，该制作方法包括下述步骤：步骤201，提供半导体衬底，所述半导体衬底包括存储区和逻辑区，在所述存储区和逻辑区的半导体衬底上形成第一多晶硅层，并图形化所述第一多晶硅层，以在所述存储区形成选择栅和浮栅；步骤202，形成覆盖所述半导体衬底、选择栅和浮栅的栅极介电层和第二多晶硅层；步骤203，图形化所述存储区中的第二多晶硅层，以形成控制栅；步骤204，图形化所述逻辑区中的第二多晶硅层形成逻辑栅。
由于这种工艺先利用第一多晶硅层形成选择栅和浮栅，这样当沉积第二多晶层时，由于选择栅和浮栅台阶高度(step high)原因，选择栅和浮栅侧壁上的第二多晶硅层较厚，使得后续形成控制栅时，容易选择栅和浮栅侧壁上产生多晶硅残余，因而需要大量过刻蚀(over etch)来去除该多晶硅残余，并且即使经过刻蚀，仍然会存在多晶硅残余。此外，这种多晶硅残余问题使得存储区和逻辑区过刻蚀量不同，因而控制栅和逻辑栅需要分两步形成，这增加光罩的数量以及工艺步骤和成本。并且在过刻蚀过程中会暴露栅极介电层(ONO，氧化物-氮化物-氧化物)结构，造成氮化硅损伤，并因此增加了氮化硅移除步骤。
鉴于上述问题，本发明提出了对电可擦除可编程只读存储器的结构和制作方法进行了改进，在本发明的制作方法中，第一多晶硅层仅用于形浮栅，而第二多晶硅层则用于形成选择栅、控制栅和逻辑栅，并且浮栅两侧的第二多晶硅层用作第一控制栅，浮栅顶部的第二多晶层用作第二控制栅，这样一方面由于选择栅是后形成的，则不再需要对选择栅侧壁上的第二多晶层进行过刻蚀；另一方面，由于浮栅侧壁上第二多晶硅层直接用作第一控制栅，因而也不在需要对浮栅侧壁上的第二多晶硅层进行过刻蚀；因此本发明的制作方法，可以大大减少第二多晶硅层的过刻蚀量，使得不仅大大减少第二多晶硅层的过刻蚀时间，而且在利用第二多晶硅制作选择栅和浮栅的同时还可制作逻辑栅，不再需要执行前述氮化硅移除步骤和单独的逻辑栅形成步骤，减少了光罩数量和工艺步骤，降低了工艺成本，提高了工艺效率。
本发明的EEPROM器件，由于具有两个相互分离的控制栅，因而一个可以用于进行读/编程操作，另一个可以用于加密操作，满足人们对EEPORM器件的加密需求。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明还提出一种半导体器件的制作方法，下面结合图3以及图4A至图4E对本发明一实施方式的半导体器件的制作方法做详细描述。其中，图3示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；图4A～图4E示出了示出了根据本发明一实施方式的半导体器件的制作方法各步骤所获得半导体器件的剖面示意图。
本实施例的提出的半导体器件的制作方法，用于制作EEPROM器件，该制作方法包括下述步骤：
步骤301，首先如图4A所示，提供半导体衬底400，所述半导体衬底400包括存储区EE和逻辑区LG，在所述存储区EE和逻辑区LG的半导体衬底上形成第一多晶硅层401，然后如图4B所示，图形化所述第一多晶硅层401，以在所述存储区EE中形成浮栅402。
其中，半导体衬底400可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底400的构成材料选用P型单晶硅。
可以理解的是，存储区EE和逻辑区LG可以通过例如STI(浅沟槽隔离结构)、场隔离等隔离结构分离。在本实施例中，出于简洁的目的，仅示意性示出核心区的器件。此外，在形成第一多晶硅层401或浮栅402之前，还包括形成隧穿氧化层的步骤，其采用本领域常用方法，例如热氧化法、化学氧化法形成，在此不再赘述。
图形化所述第一多晶硅层401，以在所述存储区EE中形成浮栅402采用本领域常用的方法，比如先沉积光刻胶层，然后通过曝光、显影等操作定义该光刻胶层，然后以光刻胶层为掩膜通过湿法和干法刻蚀工艺刻蚀第一多晶硅层401，以在存储区EE中形成浮栅402。
在本实施中，如图4A和图4B所示，在图形化所述第一多晶硅层401时，除保留所述第一多晶硅层401与所述浮栅402对应的部分之外，去除所述第一多晶硅层401位于所述存储区EE和逻辑区LG上的其余部分。
步骤302，如图4C所示，在所述浮栅402的侧壁和顶部上形成栅极介电层403。
栅极介电层403通过本领域常用方法形成，在此不再赘述。优选地，栅极介电层403采用ON结构(即，氧化物-氮化物)或者ONO结构(即，氧化物-氮化物-氧化物结构)，这样既具有良好的界面性能，又具有良好的介电性能。
步骤303，首先如图4D所示，形成覆盖所述半导体衬底400和浮栅402(或栅极介电层403)的第二多晶硅层404，然后如图4E所示图形化所述第二多晶硅层404，以在所述存储区EE中形成选择栅405和控制栅，在所述逻辑区LG中形成逻辑栅408。
其中，所述控制栅包括位于所述浮栅402侧壁上且在所述栅极介电层403之上的第一控制栅406和位于所述浮栅402顶部且在所述栅极介电层403之上的第二控制栅407。所述第一控制栅406和所述第二控制栅407彼此分离。即，第一控制栅406和所述第二控制栅407电隔离。
所述第二多晶硅层404的图形化采用本领域常用方法，比如沉积光刻胶层，然后通过曝光、显影等操作定义该光刻胶层，然后以光刻胶层为掩膜通过湿法和干法刻蚀工艺刻蚀第二多晶硅层404，以在存储区EE中形成选择栅和控制栅，在所述逻辑区形成逻辑栅。
在本实施例中，所述存储区中的选择栅和控制栅以及所述逻辑区中的逻辑栅在同一步骤中形成，因而减少了光罩数量、工艺步骤，提高了工艺效率，降低了工艺成本。
步骤304，在所述存储区中在所述选择栅和第一控制栅两侧形成源极和漏极，以及位于所述选择栅和第一控制栅之间的源漏结，所述漏极位于所述选择栅远离所述第一控制栅的一侧，所述源极位于所述第一控制栅的远离所述选择栅的一侧。
所述源极、漏极和源漏结(内部结)可以通过本领域常用方法形成，比如离子注入。示例性地，在本实施例中，所述源极、漏极和源漏结为N型，即掺杂离子为N型，例如磷(P)。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，比如在浮栅两侧的半导体衬底中形成轻掺杂源漏(LDD)、或埋入区(buried N+)，或者形成接触孔和金属互连层的步骤，其都包括在本实施制作方法的范围内。并且上述步骤的顺序并不构成限定，其可以根据需要调整各个步骤的前后顺序。源漏极、轻掺杂区等可以在浮栅形成之前形成，也可以在浮栅形成之后形成。
进一步地，虽然在本实施例中，半导体衬底包括存储区和逻辑区，但是也可以仅包括存储区(即，仅用于形成存储单元)，换句话说，本实施例的半导体器件的制作方法，可以用于制作仅包络存储区的器件，也可用于制作包括存储区和逻辑区二者的器件。
根据本实施例的半导体器件的制作方法，第一多晶硅层仅用于形浮栅，而第二多晶硅层则用于形成选择栅、控制栅和逻辑栅，并且浮栅两侧的第二多晶硅层用作第一控制栅，浮栅顶部的第二多晶层用作第二控制栅，这样一方面由于选择栅是后形成的，则不再需要对选择栅侧壁上的第二多晶层进行过刻蚀；另一方面，由于浮栅侧壁上第二多晶硅层直接用作第一控制栅，因而也不在需要对浮栅侧壁上的第二多晶硅层进行过刻蚀；因此本发明的制作方法，可以大大减少第二多晶硅层的过刻蚀量，使得不仅大大减少第二多晶硅层的过刻蚀时间(例如，使过刻蚀时间从320秒减少至70秒)，而且在利用第二多晶硅制作选择栅和浮栅的同时还可制作逻辑栅，不再需要执行前述氮化硅移除步骤和单独的逻辑栅形成步骤，减少了光罩数量和工艺步骤，降低了工艺成本，提高了工艺效率。
此外，由于克服了多晶硅残余和氮化硅损伤问题，本实施例的半导体器件制作方法形成的半导体器件，不再出现因多晶硅残余和氮化硅损伤造成的性能下降或耐久性较低的问题。
实施例二
本发明还提出一种EEPROM器件，如图5所示，该EEPROMP器件包括半导体衬底500，所述半导体衬底500包括存储区EE和逻辑区LG，在所述存储区EE中形成彼此分离的选择栅(SG)503和浮栅504。其中，所述选择栅503形成在选择栅氧化层501之上；所述浮栅504形成在隧穿氧化层502之上。
在所述浮栅504两侧的半导体衬底500中形成有轻掺杂(LDD)源505和轻掺杂漏506。轻掺杂(LDD)源505和轻掺杂漏506为该EEPROM器件提供读或编程用的电子，即穿过隧穿氧化层502进入浮栅504或从浮栅504穿过隧穿氧化层502进入沟道以完成编程、擦除操作。在本实施例中，为了使浮栅504和衬底500中的轻掺杂(LDD)源505、轻掺杂漏506有重叠部分，轻掺杂(LDD)源505和轻掺杂漏506部分延伸至隧穿氧化层502之下。示例性地，在本实施例中，轻掺杂(LDD)源505、轻掺杂漏506的掺杂类型为N型。
在所述浮栅504的侧壁和顶部上形成有栅极介电层507，在所述栅极介电层507之上形成有控制栅(CG)，所述控制栅包括位于浮栅504侧壁且在所述栅极介电层507之上的第一控制栅508，和在所述浮栅504顶部且在所述栅极介电层507之上的第二控制栅509。所述第一控制栅508和第二控制栅509彼此分离，即第一控制栅508和第二控制栅509电隔离。
在所述存储区中在所述选择栅503和第一控制栅508两侧的半导体衬底500中形成有源极(S)510和漏极(D)511，在所述选择栅503和第一控制栅508之间的半导体衬底500中形成有源漏结512(即，内部结，或选择栅503和浮栅504共用的源/漏区)，所述源极510位于所述第一控制栅508远离所述选择栅503的一侧，所述漏极511位于所述选择栅503远离第一控制栅508的一侧。示例性地，在本实施例中，源极(S)510和漏极(D)511、源漏结512的掺杂类型为N型。
可以理解的是，图5所示的EEPROM器件仅示意性给出一个存储区中的一个存储单元，其可以存储一位数据(1bite)，实际上的EEPROM包括多个图5所示的存储单元，以存储多位数据，并且不仅包括由存储单元构成的存储区，还可包括逻辑区，以实现逻辑操作或控制。
此外，本实施例的EEPROM器件还包括用于连接的接触孔，比如控制栅接触孔CGCT，选择栅接触孔SG CT等等。
优选地，本实施例提出的半导体器件，采用前述制作方法形成，因而所述存储区EE中的选择栅503和控制栅在同一步骤中形成。
进一步地，本实施例的EEPROM器件还包括逻辑区LG，在所述逻辑区LG中形成有逻辑栅513以及与所述逻辑栅513对应的栅极氧化层和源漏极(图未示)。同样，优选地，所述存储区EE中的选择栅503和控制栅以及所述逻辑区LG中的逻辑栅513在同一步骤中形成。
本实施例提出的半导体器件，由于具有分离的第一控制栅508和第二控制栅509，因而可以通过第一控制栅508实现常规的读、写、擦除操作，通过第二控制栅509实现加密操作。下面将结合图6A至图6C对本实施例的EEPROM器件的工作原理进行说明。其中，图6A示出图5所示的EEPORM器件进行读操作时的电路状态示意图；图6B示出了图5所示EEPROM器件进行编程操作时的电路状态示意图；图6C示出了图5所示EEPROM器件进行擦除操作时的电路状态示意图。其中，源极S接地(GND)，漏极D与位线BL连接，选择栅SG与字线WL连接。
如图6A所示，当进行读(read)操作时，示例性地，在字线WL上施加3.3V的电压，在第一控制栅CG1上施加1.8V的电压，这时T2晶体管导通，如果浮栅中没有存储负电荷(电子)，则T1晶体管导通，在位线BL上读出0，如果浮栅中存储有负电荷(电子)，则T1晶体管截止，在位线BL上读出1。
进一步地，如果该EEPORM器件被加密，则在没有输入正确密码时，如果进行读操作，则控制单元会在第二控制栅CG2上施加15V的高电压，此时无论浮栅中有没有存储负电荷(电子)，T1晶体管都导通，因而无法读出数据。
如图6B所示，当进行编程操作(写1)时，在字线WL上施加16V的高电压，在第一控制栅CG1上施加15V的高电压，位线BL接地，这时，在第一控制栅CG1上高压的作用下，吸引轻掺杂漏区(或沟道)电子穿过隧穿氧化层进入浮栅，形成存储电荷，并使T1晶体管开启电压增大，成为高开启电压管。当进行读操作时，第一控制栅CG1上仅施加1.8V的电压，T1晶体管不会导通，表示读出数据为1。
进一步地，如果该EEPORM器件被加密，则在没有输入正确密码时，如果进行编程操作(写1)，则控制单元会在第二控制栅CG2上施加负15V的负高电压，其将第抵消第一控制栅CG1施加的电压的作用，电子无法穿过隧穿氧化层进入浮栅，因而不能进行编程操作(写1)。
如图6C所示，当擦除操作(写0)时，示例性地，在字线WL上施加16V高电压，在位线BL上施加13.5V的高电压，第一控制栅CG1接地，这时翻转拉力方向，将负电荷从浮栅中拉出，通过沟道区放电，使T1晶体管开启电压降低，成为低开启电压管。当进行读操作时，在第一控制栅CG1上施加的电压作用下，T1晶体管导通，读出0。
进一步地，如果该EEPORM器件被加密，则在没有输入正确密码时，如果进行擦除操作，则控制单元会在第二控制栅CG2上施加15V的高电压，此时在第二控制栅CG2上施加的高电压的作用下，浮栅中存储负电荷不会被从浮栅中拉出，因而无法进行擦除操作。
可以理解的是，上述说明过程中使用的电压仅是示例性的，在其他实施例中，可以根据器件的阈值电压以及电路设计要求设置其他合适的操作电压和加密电压。
本实施例提出的半导体器件，不仅可以实现编程、读、擦除操作还可以实现加密。此外，本实施例提出的半导体器件具有更好的性能和耐久性。
实施例三
本发明的再一个实施例提供一种电子装置，包括上述半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底，所述半导体衬底包括存储区，在所述存储区中形成有源极和漏极；在所述存储区中在所述源漏极之间的半导体衬底上形成有选择栅和浮栅，所述选择栅和所述浮栅彼此分离，所述选择栅和浮栅之间的半导体衬底中形成有源漏结，所述漏极位于所述选择栅远离所述浮栅的一侧，所述源极位于所述浮栅远离所述选择栅的一侧；在所述浮栅的侧壁和顶部形成有栅极介电层，在所述浮栅的侧壁上形成有位于所述栅极介电层之上的第一控制栅，在所述浮栅的顶部形成有位于所述栅极介电层之上的第二控制栅，其中所述第一控制栅和第二控制栅彼此分离。
进一步地，所述存储区中的选择栅和控制栅在同一步骤中形成。
进一步地，所述半导体衬底还包括逻辑区，在所述逻辑区中形成有逻辑栅以及与所述逻辑栅对应的源漏极。
进一步地，所述存储区中的选择栅和控制栅以及所述逻辑区中的逻辑栅在同一步骤中形成。
进一步地，所述第一控制栅在施加有操作电压时可以进行读、编程或擦除操作。
进一步地，所述第二控制栅在施加有加密电压时使得所述半导体器件无法进行读、编程或擦除操作。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
其中，图7示出手机的示例。手机700的外部设置有包括在外壳701中的显示部分702、操作按钮703、外部连接端口704、扬声器705、话筒706等。
本发明实施例的电子装置，由于所包含的半导体器件不仅可以实现编程、读、擦除操作还可以实现加密，并且具有更好的性能和耐久性。因此该电子装置同样具有类似的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (13)
1.一种半导体器件的制作方法，其特征在于，包括下述步骤：
提供半导体衬底，所述半导体衬底包括存储区，在所述半导体衬底上形成第一多晶硅层，并图形化所述第一多晶硅层，以在所述存储区中形成浮栅；
在所述浮栅的侧壁和顶部上形成栅极介电层；
形成覆盖所述半导体衬底和浮栅的第二多晶硅层，并图形化所述第二多晶硅层，以在所述存储区中形成选择栅和控制栅，
其中，所述选择栅与所述浮栅分离，所述控制栅包括位于所述浮栅侧壁上且在所述栅极介电层之上的第一控制栅和位于所述浮栅顶部且在所述栅极介电层之上的第二控制栅，所述第一控制栅和第二控制栅分离。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，
所述存储区中的选择栅和控制栅在同一步骤中形成。
3.一种半导体器件的制作方法，其特征在于，包括下述步骤：
提供半导体衬底，所述半导体衬底包括存储区和逻辑区，在所述半导体衬底上形成第一多晶硅层，并图形化所述第一多晶硅层，以在所述存储区中形成浮栅；
在所述浮栅的侧壁和顶部上形成栅极介电层；
形成覆盖所述半导体衬底和浮栅的第二多晶硅层，并图形化所述第二多晶硅层，以在所述存储区中形成选择栅和控制栅，在所述逻辑区中形成逻辑栅，
其中，所述选择栅与所述浮栅分离，所述控制栅包括位于所述浮栅侧壁上且在所述栅极介电层之上的第一控制栅和位于所述浮栅顶部且在所述栅极介电层之上的第二控制栅，所述第一控制栅和第二控制栅分离。
4.根据权利要求3所述的半导体器件的制作方法，其特征在于，
在图形化所述第一多晶硅层时，除保留所述第一多晶硅层与所述浮栅对应的部分之外，去除所述第一多晶硅层位于所述存储区和逻辑区上的其余部分。
5.根据权利要求3所述的半导体器件的制作方法，其特征在于，
所述存储区中的选择栅和控制栅以及所述逻辑区中的逻辑栅在同一步骤中形成。
6.根据权利要求3所述的半导体器件的制作方法，其特征在于，还包括下述步骤：
在所述存储区中在所述选择栅和第一控制栅两侧形成源极和漏极，以及位于所述选择栅和第一控制栅之间的源漏结，所述漏极位于所述选择栅远离所述第一控制栅的一侧，所述源极位于所述第一控制栅的远离所述选择栅的一侧。
7.一种半导体器件，其特征在于，包括：半导体衬底，所述半导体衬底包括存储区，在所述存储区中形成有源极和漏极；
在所述存储区中在所述源漏极之间的半导体衬底上形成有选择栅和浮栅，所述选择栅和所述浮栅彼此分离，在所述浮栅的侧壁和顶部形成有栅极介电层，在所述浮栅的侧壁上形成有位于所述栅极介电层之上的第一控制栅，在所述浮栅的顶部形成有位于所述栅极介电层之上的第二控制栅，其中所述第一控制栅和第二控制栅彼此分离；
所述选择栅和所述第一控制栅之间的半导体衬底中形成有源漏结，所述漏极位于所述选择栅远离所述第一控制栅的一侧，所述源极位于所述第一控制栅远离所述选择栅的一侧。
8.根据权利要求7所述的半导体器件，其特征在于，所述存储区中的选择栅和控制栅在同一步骤中形成。
9.根据权利要求7所述的半导体器件，其特征在于，所述半导体衬底还包括逻辑区，在所述逻辑区中形成有逻辑栅以及与所述逻辑栅对应的源漏极。
10.根据权利要求9所述的半导体器件，其特征在于，所述存储区中的选择栅和控制栅以及所述逻辑区中的逻辑栅在同一步骤中形成。
11.根据权利要求7-10任意一项所述的半导体器件，其特征在于，所述第一控制栅在施加有操作电压时使得所述半导体器件可以进行读、编程或擦除操作。
12.根据权利要求7-10任意一项所述的半导体器件，其特征在于，所述第二控制栅在施加有加密电压时使得所述半导体器件无法进行读、编程和擦除操作。
13.一种电子装置，其特征在于，包括如权利要求7-12任意一项所述的半导体器件以及与所述半导体器件相连接的电子组件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610255609.2A CN107316868B (zh) | 2016-04-22 | 2016-04-22 | 一种半导体器件及其制作方法、电子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610255609.2A CN107316868B (zh) | 2016-04-22 | 2016-04-22 | 一种半导体器件及其制作方法、电子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107316868A CN107316868A (zh) | 2017-11-03 |
| CN107316868B true CN107316868B (zh) | 2020-04-07 |
Family
ID=60184248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610255609.2A Active CN107316868B (zh) | 2016-04-22 | 2016-04-22 | 一种半导体器件及其制作方法、电子装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107316868B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110660808B (zh) * | 2018-06-28 | 2022-11-18 | 无锡华润上华科技有限公司 | 存储器结构及其制造方法 |
| CN110867446B (zh) * | 2018-08-28 | 2022-02-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制作方法、电子加密装置 |
| CN111477624B (zh) * | 2020-04-27 | 2022-10-11 | 复旦大学 | 一种基于纵向隧穿晶体管的半浮栅存储器及其制备方法 |
| CN113394103A (zh) * | 2021-05-25 | 2021-09-14 | 上海华力集成电路制造有限公司 | 一种三柵结构半浮柵晶体管的制作方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5780341A (en) * | 1996-12-06 | 1998-07-14 | Halo Lsi Design & Device Technology, Inc. | Low voltage EEPROM/NVRAM transistors and making method |
| US20090039410A1 (en) * | 2007-08-06 | 2009-02-12 | Xian Liu | Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing |
| US8384147B2 (en) * | 2011-04-29 | 2013-02-26 | Silicon Storage Technology, Inc. | High endurance non-volatile memory cell and array |
| CN102437161B (zh) * | 2011-11-24 | 2015-09-09 | 上海华虹宏力半导体制造有限公司 | 分裂栅极存储单元及其操作方法 |
| CN103794609B (zh) * | 2012-11-01 | 2016-12-07 | 北京芯盈速腾电子科技有限责任公司 | 非挥发性内存单元及非挥发性内存矩阵 |
| CN104425366B (zh) * | 2013-08-20 | 2017-12-29 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构的形成方法 |
| CN104091803A (zh) * | 2014-07-24 | 2014-10-08 | 上海华虹宏力半导体制造有限公司 | 分离栅极式存储器、半导体器件及其制作方法 |
| CN105448842B (zh) * | 2014-08-29 | 2018-07-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
-
2016
- 2016-04-22 CN CN201610255609.2A patent/CN107316868B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN107316868A (zh) | 2017-11-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |